JP2011101002A - ｆｉｎＦＥＴ、及びｆｉｎＦＥＴの形成方法 - Google Patents

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Abstract

【課題】 集積回路内のｆｉｎＦＥＴ構造体のゲート・スタック上のスペーサ／側壁材料に対してフィン上のスペーサ／側壁材料を選択的にエッチングするための選択性を達成するための信頼できるプロセスを提供する。
【解決手段】 フィン及びゲート・スタックの両方の上にスペーサ材料を共形に堆積させ、フィン上に堆積されたスペーサ材料のみに対して損傷を選択的にもたらすように、ゲート・スタックにほぼ平行に傾斜不純物注入を実行することによって、基板上に形成された半導体材料のフィンの一部を覆う、ゲート・スタックの長さに沿って実質的に均一のプロファイルをもつスペーサを有するｆｉｎＦＥＴが提供される。傾斜注入によって引き起こされる損傷のために、フィン上のスペーサ材料を、ゲート・スタック上のスペーサ材料に対して高い選択性を有するようにエッチングすることができる。
【選択図】 図６

Description

本発明は、一般に、ｆｉｎＦＥＴとも呼ばれる、いわゆるフィン型電界効果トランジスタに関し、より具体的には、ゲート・スタック上へのスペーサの形成及びフィン構造体からのスペーサ材料の除去に関する。
性能の向上及び製造費用の削減に対する要求により、集積回路設計は、極度の集積密度及び小さい構造部寸法へと推し進められてきた。高密度の集積は、信号伝搬時間の低減、潜在的により高いクロック速度、並びに、ノイズに対する脆弱性の低減をもたらす。高密度の集積は、所定のサイズの半導体チップ上に与えられる機能も増大させ、よって、付加的な機能は、多くの場合、所定のシーケンスの材料堆積及びエッチング・プロセスにより達成できることから、製造の経済性をサポートする。しかしながら、より高い集積密度はまた、所定の電圧において、緊密な間隔で配置された構造体間の降伏（breakdown）に対する耐性を損なうことがあり、さらに、発熱を増加させ、特により高いクロック速度において、そこで発生した熱を放散させるために潜在的にチップの容量を低減させることもある。
従って、集積回路設計における最近の傾向は、低電圧における動作により発熱を低減させようと試みてきた。しかしながら、こうした低電圧では、基板内に又はいわゆる半導体オン・インシュレータ（ＳＯＩ）層などの薄い半導体材料の層内にさえも伝導チャネルが形成される従来設計のＦＥＴのチャネルにおいて、伝導を制御することは一層困難である。従って、低電圧を用いることにより、オン／オフ抵抗比及び動作マージンが損なわれ、従来設計の電界効果トランジスタ（ＦＥＴ）のノイズに対する脆弱性が増大する。
従って、近年、伝導チャネルが隆起したフィンとして形成された、いわゆるｆｉｎＦＥＴ設計への大きな関心が生じている。このタイプの構造体は、非常に薄い伝導チャネルを設けることができるだけではなく、その２つ又は３つの側部上にゲート構造体を設けることも可能であるので、低電圧において伝導チャネルをより完全に制御することができる。
しかしながら、ｆｉｎＦＥＴのサイズが小さいために、側壁をゲート構造体に適用し、伝導チャネルにおける不純物注入の位置決めを容易にすることが必要である。ｆｉｎＦＥＴのソース及びドレイン領域を形成するフィンの端部への接続を行ない得ることも必要である。従って、フィンの端部が側壁材料を含まないことを必要とする。当業者にはよく知られているように、側壁は、一般に、側壁材料（通常、窒化物のような機械的に頑丈で選択的にエッチング可能な絶縁体）の等方性堆積物又はブランケット層を適用し、次に、異方性エッチングを用いてその層をエッチングすることによって、特に、リソグラフィにより解像可能なものより小さいサイズ又は厚さで形成される。こうした技術はまた、フィン上に側壁材料を堆積させ、よって、異方性エッチングは、少なくともフィンの側部上にも側壁を残す。こうした状況において、エッチングの選択性は可能ではなく、側壁の厚さは、リソグラフィにより解像可能なものより薄いことから、ゲート・スタックの側部上に幾らかの側壁材料を残しながら、フィンから側壁材料を除去するための１つの周知の技術は、高さが増したゲート・スタックを形成すること（それ自体が製造歩留まりを低下させることがある）、及び、積極的なスペーサの過エッチング（over-etch）を実行することであったが、その動作は、明らかに厳しいプロセス臨界状態をもたらし、ゲート・スタックのスペーサ及び／又はフィンに損傷を与えることがある。反対に、過エッチングを低減させるプロセス・パラメータを相対的に僅かに変更することにより、フィン上の所定の位置にスペーサ材料を残すことがある。従って、ゲート・スタック上にスペーサ／側壁材料を保持しながら、ｆｉｎＦＥＴのフィンからスペーサ／側壁材料を除去するためのこうした積極的な過エッチング技術は、極めて小さい臨界プロセス・ウィンドウを有し、最低限の信頼性しかなく、明らかに製造造歩留まりを低下させることを、容易に理解することができる。
従って、本発明の目的は、集積回路内のｆｉｎＦＥＴ構造体のゲート・スタック上のスペーサ／側壁材料に対してフィン上のスペーサ／側壁材料を選択的にエッチングするための選択性を達成するための信頼できるプロセスを提供することである。
本発明のこれらの及び他の目的を達成するために、ｆｉｎＦＥＴを形成する方法、及びその方法によって形成されるｆｉｎＦＥＴが提供され、この方法は、基板上に半導体材料の少なくとも１つのフィンを形成するステップと、フィンにわたってゲート・スタックを形成するステップと、フィン、ゲート・スタック及び基板上にスペーサ材料を共形に（conformally）堆積させるステップと、ゲート・スタックの側部に実質的に平行な方向に、フィンの両側上のスペーサ材料内に傾斜イオン不純物注入を実行するステップと、スペーサ材料をエッチングして、ゲート・スタック上のスペーサ材料に対して選択的にフィンからスペーサ材料を除去し、ゲート・スタック上に側壁を形成するステップとを含む。
本発明の別の態様によると、基板上に配置された半導体材料のフィンと、基板上に配置され、フィンの領域を覆うゲート・スタックと、ゲート・スタックの側部上にあり、フィンに隣接し、かつ、フィンから離間配置された実質的に均一のプロファイルを有するスペーサとを含むｆｉｎＦＥＴが提供される。
上記の及び他の目的、態様及び利点は、図面を参照して本発明の好ましい実施形態の以下の詳細な説明からより良く理解されるであろう。
本発明による、ｆｉｎＦＥＴを含む集積回路を形成する際の最初の段階の等角図である。 図１の構造体にゲート・スタックを適用した等角図である。 図２の構造体のゲート・スタック及びフィンへの側壁を付加した等角図である。 図３の構造体上で実行される傾斜注入の等角図である。 側壁がフィンから選択的に除去された状態の、図４の構造体の等角図である。 本発明を最も良く具現化する好ましい構造部の等角図である。 本発明が実際に可能であることを実証する、本発明に従って製造されたデバイスのフィン及びゲート・スタックの断面の透過電子顕微鏡像である。 本発明の３つの異なる実施形態を示すフローチャートである。 本発明の３つの異なる実施形態を示すフローチャートである。 本発明の３つの異なる実施形態を示すフローチャートである。
ここで図面を、より具体的には図１を参照すると、本発明によるｆｉｎＦＥＴの形成における最初の段階の等角図が示される。半導体オン・インシュレータ（ＳＯＩ）基板を用いてｆｉｎＦＥＴを形成することが好ましいが、必須というわけではない。代替的に、バルク半導体基板上にｆｉｎＦＥＴを形成することもできる。図１に示される構造体を得るために、ウェハの半導体表面又はデバイス層上に酸化物（又は、窒化物等）層を形成し（例えば、熱成長及び／又は堆積によって）、レジストを適用し、露光し、現像し、次に、酸化物層及び半導体層を埋め込み酸化物（ＢＯＸ）層１１０に対するレジスト・パターンに従ってエッチングし、酸化物キャップを有する２つの直立したフィンを残す。代替的に、当技術分野において周知の、いわゆるスペーサ画像転写（sapacer image transfer、ＳＩＴ）プロセスによって、図１の構造体を形成することもできる。レジストを用いて酸化物（又は、窒化物等）層のみを選択的にエッチングし、次に、ハードマスクとしてキャップを用いて半導体層をエッチングするような、こうしたプロセス又は他のプロセスの多くの変形は、全体的に当業者には明らかであろう。
フィンがスペーサ画像形成転写技術によって形成される場合、基板の表面に平行な方向のフィンの幅は、リソグラフィにより解像可能な構造部よりかなり狭くすることができることに留意すべきである。同様に、オリジナルの好ましいＳＯＩウェハのデバイス層の厚さに対応するフィンの高さは、チャネルのかなりの表面積がゲート導体で覆われることを可能にし、一般に、そのことが、ｆｉｎＦＥＴの主要な利点をサポートする。
図２は、ゲート・スタック２１０の適用後の、図１の構造体の類似した等角図である。図２の構造体は、ゲート誘電体の薄い共形（conformal）層、並びにゲート導体材料及び窒化物等の厚い層を堆積させ、再びレジストを適用し、レジストを露光及び現像し、それらの層をパターン形成されたレジストに従ってフィン１２０及びフィン・キャップ１３０に対して選択的にエッチングして、ゲート誘電体層２２０、ゲート導体２３０及びキャップ２４０を含む別個のゲート・スタックを形成することによって達成される。この場合も、これらのパターン形成ステップは、通常、重要ではなく、その多数の変形又は代替的なプロセスが、当業者には明らかであろう。
図３は、図２の構造体へのスペーサの付加を示す、類似した等角図である。上記に示唆されるように、これらのスペーサは、絶縁材料（例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、及び高ｋ誘電体材料等）の共形層を等方的に堆積させ、続いて、その材料の異方性エッチング（例えば、反応性イオン・エッチング（ＲＩＥ））を行なってスペーサ３１０を形成する好ましいスペーサ形成技術によって、ゲート・スタック２１０、並びにフィン１２０及びキャップ１３０の両方の上に必然的に形成される。しかしながら、ゲート・スタック上のスペーサ３１０は、一般に、拡張注入部の形成及び／又はフィンの端部のシリサイド化といった他のプロセスを容易にするために必要であるが、全く同じ理由から、フィンからスペーサを除去する必要がある。
従って、図４の類似した等角図に示されるように、傾斜イオン注入を行なって、フィン上に形成された側壁に選択的に損傷を与える。つまり、ゲート・スタックは、好ましくは（及び、一般的には）フィンに対して実質的に垂直に配向されるので、ゲート・スタックの側部に平行な傾斜注入も、フィンに対して実質的に垂直になる。従って、事実上、ゲート・スタックの側壁に損傷をもたらさずに、適切なイオン注入によって、フィン上の側壁に容易に損傷を与えることができる。
フィンの側壁に対して選択的な損傷を与えるための好適なイオン注入は、３０°の角度での、３×１０１４／ｃｍ２の濃度までの、５ｋｅＶでのキセノン・イオンである。より一般的には、好適なレベルの運動エネルギーを側壁材料に伝えるためにも、側壁材料に損傷を与えて、材料がより迅速にエッチングするようにするためにも、相対的に大量のイオンを使用することが好ましい。エネルギー及び注入濃度は、上記の好ましい注入プロセス・パラメータとして比較可能な運動エネルギー及び結晶格子の変形を提供する必要がある。注入の角度は重要ではないが、約３０°の角度は、ゲート・スタック上のスペーサへのイオンの入射角とは明確に異なるフィン上のスペーサへのイオンの入射角を与えながら、フィンへの起こり得る損傷を適切に低いレベルに保持すると考えられる。選択されるイオン注入角度はまた、フィン上の側壁の高さ全体への注入も保証すべきであり、特にフィンが互いに近接して形成された場合に調整する必要があり得る（図６に関連して以下に説明される本発明を最も良く具現化する構造部（perfecting feature of the invention）を用いるｆｉｎＦＥＴの設計において重要であり得るように）。勿論、傾斜イオン注入（ｉ／ｉ）は、フィン上のスペーサの両側から、又は両側上に行なうべきであるが、同じ又は別個のイオン注入動作で行なうことができる。キセノンに加えて、フィンの側壁上のスペーサ材料に損傷を与えるために用い得る他の種として、これらに限定されるものではないが、アルゴン、ヘリウム、ゲルマニウム、シリコン、窒素等が挙げられる。スペーサ厚及び注入種に応じて、注入ドーズは、２×１０１３／ｃｍ２から２×１０１５／ｃｍ２までの範囲とすることができ、注入エネルギーは、０．５ＫｅＶから１００ＫｅＶまでの範囲とすることができ、注入角度は１５°から７５°までの範囲とすることができる。
次に、図５に示されるように、エッチャントとしてフッ化水素酸を含有するウェット・エッチング溶液を用いて、エッチングを行なうことが好ましい。他の好適なエッチャントも当業者には明らかであろう。しかしながら、他のエッチャントが用いられる場合、プロセスは、どちらかというと異方性エッチング速度を提供することが好ましく、及び／又は、キャップ１３０、２４０の材料に対して選択的であるべきである。しかしながら、
傾斜イオン／不純物注入及びそれから生じる側壁材料に対する選択的な損傷によって、かなりの程度のエッチングの選択性が生じるので、エッチング・プロセスのこれらの属性は、本発明を成功裏に実施するのに特に重要ではない。従って、イオン不純物注入に起因する損傷により与えられるエッチングの選択性のために、フィン上のスペーサが、ゲート・スタック上の側壁の表面まで実質的に除去される。このことにより、フィンに隣接し、フィンから離間配置されてもいるゲート・スタック上の側壁に、実質的に均一のプロファイル又は形状が与えられ、より明確に定められ、均一に配置された、フィンとゲート・スタック・スペーサの幾何学的接合部をもたらし、拡張注入部の形成などの望ましい他のプロセスによる正確で均一な結果を可能にする。従って、例えば、拡張注入を実行すること、エピタキシ・プロセスを実行してフィンの露出された端部を厚くし、ソース／ドレイン抵抗を低くすること、及び／又は、金属を堆積させ、アニールを行なってフィンの端部をシリサイド化し、ソース及びドレイン・コンタクトを形成することによって、或いは、フィンからのスペーサ材料のより確実で完全なに除去のために、より高い信頼性及び製造歩留まりを有した状態で実行することができる、望ましいと考えられる他のプロセスなどによって、図５の構造体が、ｆｉｎＦＥＴの完了のために準備される。
この点で、図６は、成功裏に実施するのに必要ではないが、これを用いて上述したような本発明に従って作製されたｆｉｎＦＥＴに利益をもたらすことができ、上述した周知のプロセスによって作製されたｆｉｎＦＥＴにおいては可能でなかった（少なくとも許容可能な信頼性を有する）、本発明を最も良く具現化する構造部を示す。具体的には、本発明は、その上でエピタキシャル半導体成長を達成できるフィン１２０から、スペーサ材料を十分かつ完全に除去する。本発明により達成できる特に有利な１つの構造体は、６１０に示されるように、フィン上に半導体材料をエピタキシャル成長させて、容積を増大させ、抵抗を減少させることである。エピタキシャル成長は、図６の６２０で示されるように、隣接するｆｉｎＦＥＴのフィンが併合するまで続くことができる。この構造体は、本質的には、ゲートが各トランジスタのチャネルの多数の側部上に形成されるために高いオフ抵抗を維持するが、どちらか一方のトランジスタだけの半分より少ないオン抵抗を有する、２つの並列接続されたトランジスタの複合体である。従って、図６に示される複合トランジスタは、最小加工サイズ（minimum feature size）にできるだけ近くフィンを配置できるので、必要とされるチップ面積における不利益がほとんどない状態で、２倍の電流容量を達成することができる（例えば、大きいファンアウト接続に適応するように）。３つ又はさらに多くのトランジスタをこのように併合して、オフ／オン抵抗比をさらに増大させ、通電容量を増大させ、及び／又は、発熱を低減させることができることを理解すべきである。
本発明が、ゲート・スタック上の必要なスペーサに損傷を与えることなく、フィンからの側壁の除去を改善できることは、図７の走査型電子顕微鏡像から特に明らかである。図７は、それぞれゲート・スタック及びフィンにわたる２つの断面像を含む。これらの像を比較することによって、スペーサ材料が、フィンの基部における少量を除いて、フィンからほぼ完全に除去される一方で、ゲート・スタック上ではスペーサが完全なままであることが、はっきりと分かる。
上述の本発明に従ったプロセスは、それぞれ図８、図９及び図１０のフローチャートに示されるような幾つかの変形により実行することができる。図８は、上述の方法に対応する。図９は、上述した、傾斜イオン注入を実行ステップ及びＲＩＥを実行してスペーサの形成を完了するステップを逆にしたものである。言い換えると、側壁材料を異方性エッチングして側壁を形成する前に、傾斜イオン注入を、側壁材料の共形層内のフィンに近接した所望の深さまで行ない、フィン上の側壁のみが注入された不純物を含有し、損傷するようにする。この実施形態は、傾斜注入単独で達成されるよりも、ゲート・スタック上の側壁を損傷からさらに完全に保護するという利点を提供する。図１０の実施形態はさらに、損傷したスペーサ材料を除去するステップ、及び、ゲート・スタック上に残っているスペーサ材料から側壁を形成するステップを、図９の実施形態に対して逆にしたものである。この実施形態は、側壁又は材料の共形堆積が特に薄い場合、或いは、他の理由で、フィン上の共形堆積物の厚さ全体にわたって損傷を分布するエネルギー分布を用いて傾斜注入を実行することが望ましい場合に、図５に示されるような構造体を確実に形成するという利点がある。さらに、図１０の実施形態は、２つのエッチング・ステップを組み合わせること、或いは、側壁の形成のためのＲＩＥエッチングを全体的に省くことを可能にする。
上記を鑑みて、本発明は、相対的に幅広のプロセス・ウィンドウを用いてｆｉｎＦＥＴのゲート・スタック上の必要な側壁に対して認識できる損傷を与えることなく、及び、過度のゲート・スタックの高さ及び／又は積極的な過エッチング・プロセスを必要とすることなく、ｆｉｎＦＥＴ構造体のフィンから側壁材料を確実に、かつ、実質的に完全に除去するための非常に改善された技術を提供することが分かる。従って、本発明は、拡張注入の位置を適切に制御する、ソース及びドレイン抵抗を低減させ、及び／又は、隣接したトランジスタのソース／ドレイン領域を併合することにより複合トランジスタのオフ／オン抵抗比を増大させるために、上述のように半導体をエピタキシャル成長させるといった、本発明を最も良く具現化する構造部として付加的な有利な構造体を開発することを可能にする。
本発明は単一の好ましい実施形態によって説明されたが、当業者であれば、添付の特許請求の精神及び範囲内の修正を用いて本発明を実施できることを認識するであろう。
１１０：埋め込み酸化物（ＢＯＸ）層
１２０：フィン
１３０、２４０：キャップ
２１０：ゲート・スタック
２２０：ゲート誘電体層
２３０：ゲート導体
３１０：スペーサ

Claims (25)

  1. ｆｉｎＦＥＴを形成する方法であって、
    基板上に半導体材料の少なくとも１つのフィンを形成するステップと、
    前記フィンにわたってゲート・スタックを形成するステップと、
    前記フィン、ゲート・スタック及び基板上にスペーサ材料を共形に堆積させるステップと、
    前記ゲート・スタックの側部に実質的に平行な方向に、前記フィンの両側上の前記スペーサ材料内に傾斜イオン不純物注入を実行するステップと、
    前記スペーサ材料をエッチングして、前記ゲート・スタック上の前記スペーサ材料に対して選択的に前記フィンから前記スペーサ材料を除去し、前記ゲート・スタック上に側壁を形成するステップと、
    を含む方法。
  2. 異方性エッチング・プロセスを実行して、前記スペーサ材料を共形に堆積させるステップにおいて堆積されたスペーサ材料をエッチングするステップをさらに含む、請求項１に記載の方法。
  3. 前記異方性エッチングは反応性イオン・エッチング・プロセスである、請求項２に記載の方法。
  4. 前記傾斜注入を実行するステップは、前記異方性エッチングを実行するステップの後に実行される、請求項２に記載の方法。
  5. 少なくとも２つのｆｉｎＦＥＴのフィンを併合する更なるステップを含む、請求項４に記載の方法。
  6. 前記傾斜注入を実行するステップは、前記等方性エッチングを実行するステップの前に実行される、請求項２に記載の方法。
  7. 少なくとも２つのＦｉｎＦＥＴのフィンを併合する更なるステップを含む、請求項６に記載の方法。
  8. 前記傾斜注入を実行するステップは、前記異方性エッチングを実行するステップの前、及び、前記スペーサ材料をエッチングして、前記ゲート・スタック上の前記スペーサ材料に対して選択的に前記フィンから前記スペーサ材料を除去するステップの前に実行される、請求項２に記載の方法。
  9. 少なくとも２つのｆｉｎＦＥＴのフィンを併合する更なるステップを含む、請求項８に記載の方法。
  10. 前記少なくとも１つのフィンを形成するステップは、前記少なくとも１つのフィン上にキャップを形成するステップを含む、請求項１に記載の方法。
  11. 基板上に半導体材料の少なくとも１つのフィンを形成するステップと、
    前記フィンにわたってゲート・スタックを形成するステップと、
    前記フィン、ゲート・スタック及び基板上にスペーサ材料を共形に堆積させるステップと、
    前記ゲート・スタックの側部に実質的に平行な方向に、前記フィンの両側上の前記スペーサ材料内に傾斜イオン不純物注入を実行するステップと、
    前記スペーサ材料をエッチングして、前記ゲート・スタック上の前記スペーサ材料に対して選択的に前記フィンから前記スペーサ材料を除去し、前記ゲート・スタック上に側壁を形成するステップと、
    を含む方法によって形成されるｆｉｎＦＥＴ。
  12. 前記方法は、異方性エッチング・プロセスを実行して、前記スペーサ材料を共形に堆積させるステップにおいて堆積されたスペーサ材料をエッチングするステップをさらに含む、請求項１１に記載のｆｉｎＦＥＴ。
  13. 前記異方性エッチングは反応性イオン・エッチング・プロセスである、請求項１２に記載のｆｉｎＦＥＴ。
  14. 前記傾斜注入を実行するステップは、前記異方性エッチングを実行するステップの後に実行される、請求項１２に記載のｆｉｎＦＥＴ。
  15. 前記方法は、少なくとも２つのｆｉｎＦＥＴのフィンを併合する更なるステップを含む、請求項１４に記載のｆｉｎＦＥＴ。
  16. 前記傾斜注入を実行するステップは、前記異方性エッチングを実行するステップの前に実行される、請求項１２に記載のｆｉｎＦＥＴ。
  17. 前記方法は、少なくとも２つのＦｉｎＦＥＴのフィンを併合する更なるステップを含む、請求項１６に記載のｆｉｎＦＥＴ。
  18. 前記傾斜注入を実行するステップは、前記異方性エッチングを実行するステップの前、及び、前記スペーサ材料をエッチングして、前記ゲート・スタック上の前記スペーサ材料に対して選択的に前記フィンから前記スペーサ材料を除去するステップの前に実行される、請求項１２に記載のｆｉｎＦＥＴ。
  19. 少なくとも２つのｆｉｎＦＥＴのフィンを併合する更なるステップを含む、請求項１８に記載のｆｉｎＦＥＴ。
  20. 前記少なくとも１つのフィンを形成するステップは、前記少なくとも１つのフィン上にキャップを形成するステップを含むことを特徴とする、請求項１１に記載のｆｉｎＦＥＴ。
  21. 基板上に配置された半導体材料のフィンと、
    前記基板上に配置され、前記フィンの領域を覆うゲート・スタックと、
    前記ゲート・スタックの側部上にあり、かつ、前記フィンに隣接し、前記フィンから間隔を置いて配置された、前記ゲート・スタックに沿って実質的に均一のプロファイルを有するスペーサと、
    を含むことを特徴とするｆｉｎＦＥＴ。
  22. 前記フィンはキャップを含む、請求項２１に記載のｆｉｎＦＥＴ。
  23. 一部が前記ゲート・スタックで覆われている付加的なフィンと、
    前記フィンと前記付加的なフィンを併合する半導体材料と、
    をさらに含む、請求項２１に記載のｆｉｎＦＥＴ。
  24. 前記スペーサの少なくとも１つによって定められる位置において前記フィン及び前記付加的なフィン内に注入される不純物をさらに含む、請求項２３に記載のｆｉｎＦＥＴ。
  25. 前記スペーサの少なくとも１つによって定められる位置において前記フィン内に注入される不純物をさらに含む、請求項２１に記載のｆｉｎＦＥＴ。
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