CN114242589A - 半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 100
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000005520 cutting process Methods 0.000 claims abstract description 90
- 238000005530 etching Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 161
- 230000008569 process Effects 0.000 claims description 73
- 239000000463 material Substances 0.000 claims description 30
- 230000004048 modification Effects 0.000 claims description 16
- 238000012986 modification Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 12
- 125000004122 cyclic group Chemical group 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
一种半导体结构的形成方法，包括：提供基底，所述基底包括栅切割区和位于所述栅切割区两侧的器件区，所述栅切割区和器件区的基底上形成有栅极结构，所述栅极结构顶部具有刻蚀掩膜层；去除所述栅切割区和器件区上的栅极结构顶部的刻蚀掩膜层；在所述栅切割区和器件区的基底上形成栅极结构；在所述栅切割区和器件区的基底上形成覆盖所述栅极结构侧壁的介质层；形成覆盖所述介质层和所述栅极结构的硬掩模层；刻蚀所述硬掩模层，直至暴露出所述栅切割区上的栅极结构的顶部；去除所述栅切割区上的栅极结构和介质层，在所述栅切割区上形成对应的分割沟槽，使得不同器件区上的栅极结构被所述分割沟槽分割。该方案可以提高所形成的半导体结构的质量。
Description
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件密度和集成度的提高，平面晶体管的特征尺寸也越来越小。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。鳍式场效应晶体管能够提高半导体器件的集成度，且鳍式场效应晶体管的栅极结构能够从鳍部的两侧控制晶体管的沟道，从而增加了栅极结构对晶体管沟道载流子的控制，有利于减少漏电流、改善短沟道效应。
但是，现有的半导体结构仍然存在着性能较差的问题。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以提高所形成的半导体结构的性能。
为解决上述问题，本发明提供了一种半导体结构的形成方法，所述方法包括：
提供基底，所述基底包括栅切割区和位于所述栅切割区两侧的器件区，所述栅切割区和器件区的基底上形成有栅极结构，所述栅极结构顶部具有刻蚀掩膜层；
去除所述栅切割区和器件区上的栅极结构顶部的刻蚀掩膜层；
在所述栅切割区和器件区的基底上形成覆盖所述栅极结构侧壁的介质层；
形成覆盖所述介质层和所述栅极结构的硬掩模层；
刻蚀所述硬掩模层，直至暴露出所述栅切割区上的栅极结构的顶部；
去除所述栅切割区上的栅极结构和介质层，在所述栅切割区上形成对应的分割沟槽，使得不同器件区上的栅极结构被所述分割沟槽分割。
可选地，在形成所述硬掩模层之后，所述方法还包括：
形成覆盖所述硬掩模层上的覆盖层；
在刻蚀所述硬掩模层之前，还刻蚀了所述覆盖层。
可选地，在所述栅切割区和器件区的基底上形成栅极结构和位于所述栅极结构侧壁的偏移侧墙之后，所述方法还包括：在所述器件区的栅极结构和偏移侧墙两侧的基底上形成源漏掺杂层，并形成覆盖所述源漏掺杂层的保护层；
形成所述介质层之后，所述介质层还覆盖所述保护层。
可选地，在所述栅切割区和器件区的基底上形成栅极结构之后，还包括：在所述栅极结构的侧壁形成偏移侧墙；
形成所述介质层之后，所述介质层还覆盖所述偏移侧墙；
刻蚀所述硬掩模层，还暴露出所述栅切割区上的偏移侧墙的顶部；
去除所述栅切割区上的栅极结构和介质层的过程中，还去除了所述栅切割区上的偏移侧墙。
可选地，去除所述栅切割区上的偏移侧墙的方法，包括：采用一个以上的循环处理工艺去除所述栅切割区上的偏移侧墙；每个所述循环处理工艺包括材料改性处理工艺和材料改性处理工艺之后的刻蚀工艺。
可选地，所述材料改性处理工艺为离子注入工艺。
可选地，所述离子注入工艺所注入的离子为H离子。
可选地，所述刻蚀工艺为等离子体干法刻蚀工艺。
可选地，执行所述循环处理工艺的次数为10次～60次。
可选地，所述栅极结构为伪栅极结构或者金属栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
上述的方案，提供基底，所述基底包括栅切割区和位于所述栅切割区两侧的器件区；在所述栅切割区和器件区的基底上形成栅极结构；在所述栅切割区和器件区的基底上形成覆盖所述栅极结构侧壁的介质层；形成覆盖所述介质层和所述栅极结构的硬掩模层；刻蚀所述硬掩模层，直至暴露出所述栅切割区上的栅极结构的顶部；去除所述栅切割区上的栅极结构和介质层，在所述栅切割区上形成对应的分割沟槽，使得不同器件区上的栅极结构被所述分割沟槽分割。该方案在形成栅极结构之后，去除位于所述栅极结构顶部的刻蚀掩膜层，在后续形成介质层之后无需再刻蚀去除栅极结构顶部的刻蚀掩膜层，故可以减少对所述介质层的刻蚀损耗，从而可以避免因介质层的刻蚀损耗导致最终所形成的栅极结构的高度的减少，故可以提高所形成的半导体结构的质量。
进一步地，在所述栅切割区和器件区的基底上形成栅极结构之后，在所述器件区的栅极结构两侧的基底上形成源漏掺杂层，并形成覆盖所述源漏掺杂层的保护层，在后续刻蚀去除所述栅切割区上的介质层的过程中，所述保护层可以使得源漏掺杂层免受刻蚀工艺的影响，故可以提高所形成的半导体结构的性能。
附图说明
图1至图4为一种半导体结构的形成方法的示意图；
图5至图14是本发明实施例中的一种半导体结构的形成方法的各步骤所形成的中间结构示意图。
具体实施方式
由背景技术可知，现有的半导体结构的性能有待提高。
参见图1至图4，一种半导体结构的形成方法，包括：
参考图1，提供基底100，所述基底包括栅切割区I和位于所述栅切割区I两侧的器件区II；所述栅切割区I和器件区II上形成栅极材料层110和位于所述栅极材料层110上的图案化的刻蚀硬掩模层120；
图2是图1基础上沿AA线的剖面示意图。参见图2，以图案化的刻蚀硬掩模层120为掩膜刻蚀所述栅极材料层110，形成多个分立的栅极结构115；形成栅极结构115之后，在所述基底100上形成覆盖所述栅极结构115侧壁和刻蚀硬掩模层120的侧壁的介质层130和覆盖所述介质层130、刻蚀硬掩模层120和所述栅极结构115的覆盖层140；
参见图3，在所述覆盖层140上形成图案化的掩膜复合层(未示出)；以图案化的掩膜复合层为掩膜刻蚀所述栅切割区I上的覆盖层140、介质层130和刻蚀硬掩模层120，直至暴露出所述栅切割区I上的栅极结构115的顶部。
参见图4，刻蚀去除所述栅切割区I上栅极结构115，在所述栅切割区I上形成对应的分割沟槽116，使得不同器件区II上的栅极结构115被所述分割沟槽116分割。
在上述的半导体结构的形成过程中，为了避免存在于栅极结构115的顶部的刻蚀硬掩模层120的残余所导致的桥接缺陷(Bridge Defect)的产生，一般在以图案化的掩膜复合层为掩膜刻蚀所述栅切割区I上的覆盖层140、介质层130和刻蚀硬掩模层120之后，再采用等离子体刻蚀工艺去除所述栅极结构115的顶部残余的刻蚀硬掩模层120。
但是，在采用等离子体刻蚀工艺去除所述栅极结构115的顶部残余的刻蚀硬掩模层120的过程中，所述等离子体刻蚀工艺还作用于所述栅极结构115两侧的介质层130，造成了介质层130的刻蚀损耗，而介质层130的刻蚀损耗会影响到最终所形成的栅极结构的高度，降低了所形成的半导体结构的性能。
为解决上述问题，本发明实施例中的技术方案，通过在形成栅极结构之后，去除刻蚀硬掩模层，并在形成介质层之后，形成覆盖所述栅极结构和介质层的硬掩模层，由于在形成栅极结构之后且介质层形成之前已经将栅极结构顶部的刻蚀掩膜层去除，后续无需再采用刻蚀工艺去除所述栅极结构顶部残余的刻蚀硬掩模，故可以避免对所述介质层造成的刻蚀损耗，故可以提高所形成的半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
下面将结合图5至图14对本发明实施例中的一种半导体结构的形成方法进行进一步详细的描述。
参见图5，提供基底，所述基底包括衬底100，所述衬底100具有栅切割区I和位于栅切割区I两侧的器件区II，所述栅切割区I和器件区II上具有栅极结构110，所述栅极结构110顶部具有刻蚀硬掩模层120。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述衬底100包括栅切割区I和位于栅切割区两侧的器件区II。其中，栅切割区I用于对伪栅极结构110进行分割的区域，所述器件区II分别用于形成晶体管的区域。
本实施例中，所述栅极结构110为伪栅极结构，为后续形成金属栅极结构占据空间位置。在其他实施例中，所述栅极结构110还能够为金属栅极结构。
形成所述栅极结构110的步骤包括：在所述衬底100上形成栅介质膜；在所述栅介质膜上形成多晶硅膜；在所述多晶硅膜上形成图案化的刻蚀掩膜层120；以图案化的刻蚀掩膜层120为掩膜依次刻蚀所述多晶硅膜和栅介质膜，形成栅介质层和位于所述栅介质层上的伪栅电极层，形成所述栅极结构110。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述衬底100上还具有鳍部(未示出)，所述栅极结构110横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。在其他实施例中，所述半导体结构为平面晶体管，所述多个栅极结构位于所述平面衬底表面。
参见图6，去除所述栅切割区和器件区上的栅极结构110顶部的刻蚀掩膜层120。
本实施例中，采用干法刻蚀工艺去除所述栅极结构110顶部的刻蚀掩膜层120。在其他实施例中，还可以采用湿法刻蚀工艺去除所述极结构110顶部的刻蚀掩膜层120。
图7是图6的基础上沿AA线的剖面结构示意图。参见图7，去除所述栅切割区和器件区上的栅极结构110顶部的刻蚀掩膜层120之后，在所述栅切割区和器件区上形成位于所述栅极结构110侧壁的偏移侧墙130。
偏移侧墙130的材料为低介电常数材料。所述低介电常数材料为介电常数小于3.9的介质材料，如氮化硅、氮氧化硅等。
形成偏移侧墙130的工艺包括化学气相沉积、物理气相沉积或原子层沉积工艺。
参见图8，在所述器件区的栅极结构110和偏移侧墙130两侧的衬底100上形成源漏掺杂层140和覆盖所述源漏掺杂层140的保护层150。
本实施例中，在形成偏移侧墙130之后，在所述伪栅极结构110两侧的衬底100上形成源漏掺杂层(图中未示出)。其中，相邻所述伪栅极结构110之间的源漏掺杂层为晶体管共用(共源区或共漏区)。
形成所述源漏掺杂层140的方法包括：通过在栅极结构130和偏移侧墙130两侧的衬底100上选择性外延生长所述源漏掺杂层140。
对于PMOS或者P型晶体管，源漏掺杂层140的材料包括掺杂有导电离子的SiGe，导电离子的导电类型为P型。对于NMOS或者N型鳍式场效应晶体管，源漏掺杂层140的材料包括掺杂有导电离子的SiC或者掺杂有导电离子的SiP，导电离子的导电类型为N型。本实施例中，源漏掺杂层140的材料包括掺杂有导电离子的SiGe。
所述保护层150用于在后续半导体结构的形成过程中对所述源漏掺杂层140起到保护作用。
本实施例中，所述保护层150的材料为氮化硅。
形成所述保护层150的工艺可以为物理化学气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或金属有机物化学气相沉积工艺等。
参见图9，形成保护层150之后，在所述栅切割区和器件区的保护层150上形成覆盖所述偏移侧墙130侧壁的介质层160。
所述介质层160的顶部表面与所述栅极结构110和所述偏移侧墙130的顶部表面相齐平。
所述介质层160用于实现不同栅极结构之间的电隔离，以及不同半导体结构之间的电隔离。
本实施例中，所述介质层160的材料为二氧化硅。在其他实施例中，所述介质层160的材料还可以选自低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合，其中低K介质材料或超低K介质材料包括掺杂二氧化硅、有机聚合物和多孔材料等。
所述介质层160可以采用化学气相沉积、物理气相沉积、原子层沉积或炉管的方式形成。
参见图10，形成介质层160之后，形成覆盖所述介质层160、所述栅极结构110和所述偏移侧墙130的硬掩模层170和覆盖所述硬掩模层170的覆盖层180。
所述硬掩模层170用作刻蚀所述栅切割区上的栅极结构110、偏移侧墙130和介质层160的刻蚀掩膜。
本实施例中，所述硬掩模层170的材料为氮化硅。在其他实施例中，所述硬掩模层170的材料还可以为氮氧化硅等。
形成所述硬掩模层170的工艺为化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺等。
所述覆盖层180用于刻蚀硬掩模层170的刻蚀掩膜，且可以在后续采用图案化的掩膜层对硬掩模材料层执行图案化的过程中，使得图案化的掩膜层可以在平坦化的表面形成，以提高所形成的掩膜层的形貌质量。
本实施例中，所述覆盖层180的材料为二氧化硅。
所述覆盖层180可以采用化学气相沉积、物理气相沉积、原子层沉积等工艺形成。
参见图11，依次刻蚀所述覆盖层180和硬掩模层170，直至暴露出所述栅切割区I上的栅极结构110和偏移侧墙130的顶部。
刻蚀所述覆盖层180和硬掩模层170的步骤可以包括：在所述覆盖层180上形成图案化的掩膜层(未示出)，所述图案化的掩膜层具有位于所述栅切割区上的开口；以图案化的掩膜层为掩膜依次所述栅切割区上覆盖层180和硬掩模层170，直至暴露出所述栅切割区上的栅极结构110和偏移侧墙130的顶部。
本实施例中，以所述图案化的掩膜层为掩膜刻蚀所述栅切割区上的覆盖层180和硬掩模层170的工艺为等离子体干法刻蚀工艺。
参见图12，刻蚀去除所述栅切割区上的栅极结构110。
本实施例中，采用等离子体干法刻蚀工艺刻蚀去除所述栅切割区上的栅极结构110。在其他实施例中，还可以采用湿法刻蚀工艺刻蚀去除所述栅切割区上的栅极结构110。
参见图13，刻蚀去除所述栅切割区上的栅极结构110之后，去除所述栅切割区上的偏移侧墙130。
本实施例中，采用一个以上的循环处理工艺去除所述栅切割区上的偏移侧墙130。其中，每个循环处理工艺包括材料改性处理工艺和材料改性处理工艺之后的刻蚀工艺。
对所述栅切割区上的偏移侧墙130执行材料改性处理工艺，使得经材料改性处理后的偏移侧墙130的材质变得更加疏松，以在后续刻蚀工艺中使得经材料改性处理后的偏移侧墙130的被刻蚀速率增大，以便于快速去除所述栅切割区I上的偏移侧墙130，降低材料改性处理工艺之后的刻蚀工艺对其他膜层所产生的影响。
本实施例中，所述材料改性处理工艺为离子改性处理工艺。具体地，偏移侧墙130的材料为氮化硅，相应地，所述离子改性处理工艺所使用的处理气体为H2。通过H2使氮化硅变得疏松，从而更加容易在后续刻蚀工艺中去除。
本实施例中，所述循环处理工艺中的刻蚀工艺为等离子体干法刻蚀工艺，具体地，所述等离子体干法刻蚀工艺所使用的处理气体包括NF3、H2和CH4。
在其他实施例中，当所述衬底100之上还形成有刻蚀停止层(图中未示出)时，所述循环处理工艺还作用于去除所述栅切割区上的栅极结构110和偏移侧墙130之后所形成的沟槽底部部分厚度的刻蚀停止层，通过去除所述部分厚度的刻蚀停止层，可以避免所述栅切割区上的栅极结构110和偏移侧墙130的残余的存在。
参见图14，刻蚀去除所述栅切割区上的偏移侧墙130之后，刻蚀去除所述栅切割区上的介质层160，在所述栅切割区上形成对应的分割沟槽190，使得不同器件区上的栅极结构110被所述分割沟槽190分割。
本实施例中，采用干法刻蚀工艺刻蚀去除所述栅切割区上的介质层160。
在刻蚀去除所述栅切割区上的介质层160的过程中，保护层150上的部分介质层160也被一同刻蚀去除。但是，由于保护层150的存在，使得源漏掺杂层140免受刻蚀工艺的影响，故可以提高所形成的半导体结构的性能。
需要指出的是，通过刻蚀去除所述栅切割区上的介质层160，可以将在形成栅极结构110过程中所产生的栅极凸起(gate protrusion)彻底去除，以避免因栅极凸起残余所引起的缺陷的产生，以提高所形成的半导体结构的质量。
其他实施例中，当所述衬底100之上还形成有刻蚀停止层时，在刻蚀去除所述栅切割区I上的介质层160的过程中，还刻蚀去除了所述栅切割区I上的介质层160的底部部分厚度的刻蚀停止层，以避免所述栅切割区上的介质层160和栅极凸起(gate protrusion)的残余的存在，提高所形成的半导体结构的质量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括栅切割区和位于所述栅切割区两侧的器件区，所述栅切割区和器件区的基底上形成有栅极结构，所述栅极结构顶部具有刻蚀掩膜层；
去除所述栅切割区和器件区上的栅极结构顶部的刻蚀掩膜层；
在所述栅切割区和器件区的基底上形成覆盖所述栅极结构侧壁的介质层；
形成覆盖所述介质层和所述栅极结构的硬掩模层；
刻蚀所述硬掩模层，直至暴露出所述栅切割区上的栅极结构的顶部；
去除所述栅切割区上的栅极结构和介质层，在所述栅切割区上形成对应的分割沟槽，使得不同器件区上的栅极结构被所述分割沟槽分割。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅切割区和器件区的基底上形成栅极结构之后，还包括：在所述器件区的栅极结构两侧的基底上形成源漏掺杂层，并形成覆盖所述源漏掺杂层的保护层；形成所述介质层之后，所述介质层还覆盖所述保护层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅切割区和器件区的基底上形成栅极结构之后，还包括：在所述栅极结构的侧壁形成偏移侧墙；
形成所述介质层之后，所述介质层还覆盖所述偏移侧墙；
刻蚀所述硬掩模层，还暴露出所述栅切割区上的偏移侧墙的顶部；
去除所述栅切割区上的栅极结构和介质层的过程中，还去除了所述栅切割区上的偏移侧墙。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，去除所述栅切割区上的偏移侧墙的方法，包括：采用一个以上的循环处理工艺去除所述栅切割区上的偏移侧墙；每个所述循环处理工艺包括材料改性处理工艺和材料改性处理工艺之后的刻蚀工艺。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述材料改性处理工艺为离子注入工艺。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入工艺所注入的离子为H离子。
7.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述刻蚀工艺为等离子体干法刻蚀工艺。
8.根据权利要求4所述的半导体结构的形成方法，其特征在于，执行所述循环处理工艺的次数为10次～60次。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述硬掩模层之后，还包括：形成覆盖所述硬掩模层的覆盖层；
在刻蚀所述硬掩模层之前，还刻蚀了所述覆盖层。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构为伪栅极结构或者金属栅极结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202010938421.4A CN114242589A (zh) | 2020-09-09 | 2020-09-09 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202010938421.4A CN114242589A (zh) | 2020-09-09 | 2020-09-09 | 半导体结构的形成方法 |
Publications (1)
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Family
ID=80742536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202010938421.4A Pending CN114242589A (zh) | 2020-09-09 | 2020-09-09 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114242589A (zh) |
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