CN117832258A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，方法包括：在衬底表面形成初始沟道结构，包括若干层重叠的初始沟道层以及位于相邻两层初始沟道层之间的牺牲层；形成横跨初始沟道结构的伪栅极结构；在伪栅极结构两侧的初始沟道结构内形成源漏开口，初始沟道层形成沟道层，源漏开口暴露出沟道层侧壁和牺牲层侧壁；对源漏开口暴露出的牺牲层回刻蚀，使牺牲层侧壁相对于源漏开口暴露出的沟道层侧壁凹陷，在相邻两层沟道层之间形成隔离凹槽；在隔离凹槽内形成隔离层，隔离层表面相对于源漏开口暴露出的沟道层侧壁凹陷；在源漏开口内形成源漏掺杂层。隔离层表面相对于源漏开口暴露出的沟道层侧壁凹陷，增大沟道层暴露的面积，降低源漏掺杂层错位生长产生，提升器件性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造工艺，具体涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的不断发展，集成电路特征尺寸持续微缩，传统三栅或双栅的鳍式场效应晶体管(FinFET)在3nm以下节点受到限制，与主流后高介电常数金属栅鳍式场效应晶体管工艺兼容的纳米环栅晶体管(GAAFET)将是实现尺寸微缩的下一代关键结构。纳米环栅晶体管(GAAFET)中的内侧墙(Inner Spacer)的结构、形貌与材料对器件与电路的性能有重要影响。内侧墙有效隔离源漏与栅极，并获得最佳的综合性能(包括有效驱动电流，有效寄生电容等)。

然而，现有技术中，内侧墙的结构有待进一步改善。

发明内容

本发明解决的技术问题是，提出一种半导体结构及其形成方法，对内侧墙结构进行回刻蚀处理，增大沟道层与源漏外延层的接触面积，降低源漏外延层错位生长的产生，提升载流子迁移率，提升半导体器件性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成初始沟道结构，所述初始沟道结构包括若干层重叠的初始沟道层以及位于相邻两层所述初始沟道层之间的牺牲层；形成横跨所述初始沟道结构的伪栅极结构，所述伪栅极结构位于所述初始沟道结构的部分侧壁表面和顶部表面；在所述伪栅极结构两侧的初始沟道结构内形成源漏开口，所述初始沟道层形成沟道层，所述源漏开口暴露出所述沟道层侧壁和所述牺牲层侧壁；对所述源漏开口暴露出的所述牺牲层进行回刻蚀，使所述牺牲层侧壁相对于所述源漏开口暴露出的沟道层侧壁凹陷，在相邻两层沟道层之间形成隔离凹槽；在所述隔离凹槽内形成隔离层，所述隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷；在形成所述隔离层之后，在所述源漏开口内形成源漏掺杂层。

可选的，还包括：在形成所述源漏掺杂层之后，在所述源漏掺杂层上形成第一介质层；在形成所述第一介质层之后，去除所述伪栅极结构，形成栅极开口；在去除所述伪栅极结构后，去除所述牺牲层，形成栅极沟槽；在所述栅极开口和所述栅极沟槽内形成栅极结构。

可选的，所述伪栅极结构包括伪栅氧化层和位于所述伪栅氧化层表面的伪栅层；所述伪栅层的材料包括多晶硅。

可选的，所述初始沟道结构的形成方法包括：提供初始衬底，在所述初始衬底表面形成初始复合层，所述初始复合层包括若干层重叠的沟道材料层以及位于相邻两层所述沟道材料层之间的牺牲材料层；在所述初始复合层表面形成第一掩膜层；以所述第一掩膜层为掩膜，对所述初始复合层和所述初始衬底进行多重图形化处理，形成衬底以及位于所述衬底表面的初始沟道结构。

可选的，在形成所述伪栅极结构之后，在形成所述源漏开口之前，还包括：在所述伪栅极结构侧壁形成侧墙。

可选的，所述隔离层的形成方法包括：在所述衬底表面、所述隔离凹槽内、所述侧墙表面以及所述伪栅极结构顶部表面形成隔离材料层；对所述隔离材料层进行刻蚀处理直至所述隔离材料层的侧壁齐平于所述沟道层的侧壁，形成初始隔离层；对所述初始隔离层进行回刻蚀，直至所述初始隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷，形成所述隔离层。

可选的，所述回刻蚀的方法包括：各向异性干法刻蚀、各向同性干法刻蚀或湿法刻蚀中一种或多种的组合。

可选的，所述干法刻蚀的刻蚀气体包括：氟基气体或氯基气体中一种或多种的组合。

可选的，所述回刻蚀的刻蚀深度范围为：1nm～25nm。

可选的，所述隔离层的厚度范围为：1nm～30nm。

可选的，所述衬底包括基底以及位于所述基底上的底部结构，所述初始沟道结构位于所述底部结构上；在所述基底上形成隔离结构。

可选的，在形成所述栅极结构之后，在所述栅极结构表面形成第二介质层；在所述第二介质层内形成导电插塞。

可选的，当所述沟道层的导电类型为P型时，所述源漏掺杂层的材料为硅锗；当所述沟道层的导电类型为N型时，所述源漏掺杂层的材料为硅。

相应的，本发明实施例提供一种半导体结构，包括：衬底；位于所述衬底表面的沟道结构，所述沟道结构包括若干层重叠的沟道层，相邻沟道层之间具有栅极沟槽；横跨于所述沟道结构侧壁和顶部表面的栅极结构，且所述栅极结构包括位于所述栅极沟槽内的第一结构；位于所述栅极结构两侧的沟道结构内的源漏开口，所述源漏开口暴露出的沟道层侧壁相对于所述第一结构侧壁突出；位于所述第一结构侧壁表面的隔离层，所述隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷；位于所述源漏开口内的源漏掺杂层。

可选的，所述第一结构侧壁到源漏开口暴露出的沟道层侧壁的距离范围为：1nm～30nm。

可选的，所述隔离层的厚度范围为：1nm～30nm。

可选的，所述隔离层表面到源漏开口暴露出的沟道层侧壁的距离范围为：1nm～25nm。

可选的，所述隔离层的材料包括：氮化硅、氧化硅、硅碳氮、碳氧氮硅、碳氧化硅以及氮氧化硅。

可选的，所述栅极结构包括：栅介质层、位于所述栅介质层表面的高介电材料层、位于所述高介电材料层上的势垒层以及位于所述势垒层表面的功函数层。

可选的，还包括：位于所述源漏掺杂层表面的介质层；位于所述介质层内的导电插塞；所述导电插塞的材料包括钨。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案的半导体结构中，所述隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷，增大了所述沟道层暴露出的表面积，使得所述源漏掺杂层与所述沟道层的接触面积增大，降低了源漏掺杂层错位生长的产生，提升了半导体器件性能。

本发明技术方案的半导体结构的形成方法中，所述隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷，增大了所述沟道层暴露出的表面积，从而增大了源漏掺杂层与所述沟道层的接触面积，降低了源漏掺杂层错位生长的产生，提升了半导体器件性能。

附图说明

图1至图34是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术仍存在诸多问题。

在一种实施例的半导体结构的形成方法中，在所述衬底表面形成初始沟道结构，所述初始沟道结构包括若干层重叠的初始沟道层以及位于相邻两层所述初始沟道层之间的牺牲层；形成横跨所述初始沟道结构的伪栅极结构，所述伪栅极结构位于所述初始沟道结构的部分侧壁表面和顶部表面；在所述伪栅极结构两侧的初始沟道结构内形成源漏开口，所述初始沟道层形成沟道层，所述源漏开口暴露出所述沟道层侧壁和所述牺牲层侧壁；对所述源漏开口暴露出的所述牺牲层进行回刻蚀，使所述牺牲层侧壁相对于所述源漏开口暴露出的沟道层侧壁凹陷，在相邻两层沟道层之间形成隔离凹槽；在所述隔离凹槽内形成隔离层，所述隔离层表面齐平于所述源漏开口暴露出的沟道层侧壁表面；在形成所述隔离层之后，在所述源漏开口内形成源漏掺杂层。

所述隔离层的侧壁齐平于所述源漏开口暴露出的沟道层侧壁，使得后续形成的源漏掺杂层与所述沟道层的接触面积较小，所述源漏掺杂层在所述沟道层表面易发生错位生长，降低了载流子迁移率，降低半导体器件性能。

为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，使得所述隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷，增大了所述沟道层暴露出的表面积，从而增大了源漏掺杂层与所述沟道层的接触面积，降低了源漏掺杂层错位生长的产生，提升了半导体器件性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图34是本发明实施例的半导体器件的形成过程的结构示意图。

在所述衬底103表面形成初始沟道结构104，所述初始沟道结构104包括若干层重叠的初始沟道层106以及位于相邻两层所述初始沟道层106之间的牺牲层105。所述初始沟道结构104的形成方法包括：提供初始衬底100，在所述初始衬底100表面形成初始复合层，所述初始复合层包括若干层重叠的沟道材料层101以及位于相邻两层所述沟道材料层101之间的牺牲材料层102；在所述初始复合层表面形成第一掩膜层；以所述第一掩膜层为掩膜，对所述初始复合层和所述初始衬底100进行多重图形化处理，形成衬底103以及位于所述衬底103表面的初始沟道结构104。具体请参考图1至图8。

请参考图1与图2，图1是图2的俯视图，图2是图1沿AA’方向的剖视图，提供初始衬底100。

所述初始衬底100的材料包括：硅、碳化硅、硅锗、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。

具体的，在本实施例中，所述初始衬底100的材料为硅。

在其他实施例中，还包括：在所述初始衬底100内形成阱区。

请参考图3与图4，图3是图4的俯视图，图4是图3沿AA’方向的剖视图，在所述初始衬底100表面形成初始复合层，所述初始复合层包括若干层重叠的沟道材料层101以及位于相邻两层所述沟道材料层101之间的牺牲材料层102；在所述初始复合层表面形成第一掩膜层(未图示)。

所述沟道材料层101的材料包括：硅。

所述沟道材料层101为后续形成初始沟道层106提供结构基础。

所述牺牲材料层102的材料包括：硅锗。

所述牺牲材料层102为后续形成牺牲层105提供结构基础。

请参考图5与图6，图5是图6的俯视图，图6是图5沿AA’方向的剖视图，以所述第一掩膜层为掩膜，对所述初始复合层和所述初始衬底100进行多重图形化处理，形成衬底103以及位于所述衬底103表面的初始沟道结构104。

所述衬底103包括基底(未图示)以及位于所述基底上的底部结构(未图示)，所述初始沟道结构104位于所述底部结构上。

所述多重图形化技术，包括双重图形化或四重图形化等，都是能够使光刻工艺克服光刻分辨率极限的方法。多重图形化技术主要包含两种传统的方法：微影-刻蚀法和自对准双重图形化法。

请参考图7与图8，图7是图8的俯视图，图8是图7沿AA’方向的剖视图，在形成所述初始沟道结构104之后，还包括：在所述基底上形成隔离结构107。

形成所述隔离结构107的方法包括：低温绝缘介质沉积；所述沉积方法包括：高深宽比工艺(High Aspect Ratio Process，HARP)和流动式化学气相沉积(Flowable CVD，FCVD)技术。

后续形成的伪栅极结构108位于所述隔离结构107的表面。

请参考图9与图10，图9是图10的俯视图，图10是图9沿AA’方向的剖视图，形成横跨所述初始沟道结构104的伪栅极结构108，所述伪栅极结构108位于所述初始沟道结构104的部分侧壁表面和顶部表面。

所述伪栅极结构108包括伪栅氧化层(未图示)和位于所述伪栅氧化层表面的伪栅层(未图示)。

所述伪栅层的材料包括多晶硅。

所述伪栅氧化层的材料包括氧化硅。

请参考图11与图12，图11是图12的俯视图，图12是图11沿AA’方向的剖视图，在形成所述伪栅极结构108之后，在所述伪栅极结构108侧壁形成侧墙109。

所述侧墙109的材料包括氮化硅或氧化硅。

所述侧墙109的形成方法包括沉积。

请参考图13与图14，图13是图14的俯视图，图14是图13沿AA’方向的剖视图，在所述伪栅极结构108侧壁形成侧墙109之后，在所述伪栅极结构108两侧的初始沟道结构104(如图12所示)内形成源漏开口110，所述初始沟道层106形成沟道层111，所述源漏开口110暴露出所述沟道层111侧壁和所述牺牲层105侧壁。

所述源漏开口110为后续形成源漏掺杂层116提供结构基础。

所述源漏开口110的形成方法包括：在所述初始沟道结构104表面形成第二掩膜层，所述第二掩膜层暴露出所述初始沟道结构104的表面；以所述第二掩膜层为掩膜，刻蚀所述初始沟道结构104，形成源漏开口110。

请参考图15与图16，图15是图16的俯视图，图16是图15沿AA’方向的剖视图，对所述源漏开口110暴露出的所述牺牲层105进行回刻蚀，使所述牺牲层105侧壁相对于所述源漏开口110暴露出的沟道层111侧壁凹陷，在相邻两层沟道层111之间形成隔离凹槽112。

所述隔离凹槽112为后续形成的隔离层115提供结构基础。

后续形成的隔离层115表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷，增大了所述沟道层111暴露出的表面积，从而增大了源漏掺杂层116与所述沟道层111的接触面积，降低了源漏掺杂层116错位生长的产生，提升了半导体器件性能。

在所述隔离凹槽112内形成隔离层115，所述隔离层115表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷。所述隔离层115的形成方法包括：在所述衬底103表面、所述隔离凹槽112内、所述侧墙109表面以及所述伪栅极结构108顶部表面形成隔离材料层113；对所述隔离材料层113进行刻蚀处理直至所述隔离材料层113的侧壁齐平于所述沟道层111的侧壁，形成初始隔离层114；对所述初始隔离层114进行回刻蚀，直至所述初始隔离层114表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷，形成所述隔离层115。具体请参考图17至图22。

请参考图17与图18，图17是图18的俯视图，图18是图17沿AA’方向的剖视图，在所述衬底103表面、所述隔离凹槽112内、所述侧墙109表面以及所述伪栅极结构108顶部表面形成隔离材料层113。

所述隔离材料层113的材料包括：氮化硅、氧化硅、硅碳氮、碳氧氮硅、碳氧化硅以及氮氧化硅。

形成所述隔离材料层113的方法包括：沉积。

所述隔离材料层113为形成初始隔离层114提供结构基础。

请参考图19与图20，图19是图20的俯视图，图20是图19沿AA’方向的剖视图，对所述隔离材料层113进行刻蚀处理直至所述隔离材料层113的侧壁齐平于所述沟道层111的侧壁，形成初始隔离层114。

所述初始隔离层114为形成隔离层115提供结构基础。

所述初始隔离层114的材料包括：氮化硅、氧化硅、硅碳氮、碳氧氮硅、碳氧化硅以及氮氧化硅。

请参考图21与图22，图21是图22的俯视图，图22是图21沿AA’方向的剖视图，对所述初始隔离层114进行回刻蚀，直至所述初始隔离层114表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷，形成所述隔离层115。

所述回刻蚀的方法包括：各向异性干法刻蚀、各向同性干法刻蚀或湿法刻蚀中一种或多种的组合。

所述干法刻蚀的刻蚀气体包括：氟基气体或氯基气体中一种或多种的组合。

采用干法刻蚀可以形成各向异性的回刻蚀结构，避免回刻蚀时对其他暴露出的结构的损害。

回刻蚀深度依据工艺节点以及器件与电路结构需求来选择和确定。具体的，在本实施例中，所述回刻蚀的刻蚀深度范围为：1nm～25nm。

所述隔离层115的厚度范围为：1nm～30nm。

所述隔离层115的材料包括：氮化硅、氧化硅、硅碳氮、碳氧氮硅、碳氧化硅以及氮氧化硅。

所述隔离层115表面到源漏开口110暴露出的沟道层111侧壁的距离范围为：1nm～25nm。

所述隔离层115表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷，增大了所述沟道层111暴露出的表面积，从而增大了后续形成的源漏掺杂层116与所述沟道层111的接触面积，降低了源漏掺杂层116错位生长的产生，提升了半导体器件性能。

请参考图23与图24，图23是图24的俯视图，图24是图23沿AA’方向的剖视图，在形成所述隔离层115之后，在所述源漏开口110内形成源漏掺杂层116。

当所述沟道层111的导电类型为P型时，所述源漏掺杂层116的材料为硅锗。

当所述沟道层111的导电类型为N型时，所述源漏掺杂层116的材料为硅。

所述隔离层115表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷，增大了所述沟道层111暴露出的表面积，从而增大了后续形成的源漏掺杂层116与所述沟道层111的接触面积，降低了源漏掺杂层116错位生长的产生，提升了半导体器件性能。

请参考图25与图26，图25是图26的俯视图，图26是图25沿AA’方向的剖视图，在形成所述源漏掺杂层116之后，在所述源漏掺杂层116上形成第一介质层117。

所述第一介质层117的形成方法包括：在所述源漏掺杂层116上形成初始第一介质层(未图示)；对所述初始第一介质层进行平坦化处理，形成第一介质层117。

请参考图27与图28，图27是图28的俯视图，图28是图27沿AA’方向的剖视图，在形成所述第一介质层117之后，去除所述伪栅极结构108，形成栅极开口118。

所述栅极开口118为形成栅极结构120提供结构基础。

请参考图29与图30，图29是图30的俯视图，图30是图29沿AA’方向的剖视图，在去除所述伪栅极结构108后，去除所述牺牲层105，形成栅极沟槽119。

所述栅极沟槽119为形成栅极结构120提供结构基础。

请参考图31与图32，图31是图32的俯视图，图32是图31沿AA’方向的剖视图，在所述栅极开口118和所述栅极沟槽119内形成栅极结构120。

所述栅极结构120包括：栅介质层、位于所述栅介质层表面的高介电材料层、位于所述高介电材料层上的势垒层以及位于所述势垒层表面的功函数层。

所述栅极结构120包括：位于所述栅极沟槽119内的第一结构以及横跨于所述沟道结构侧壁和顶部表面的第二结构。

所述第一结构侧壁到源漏开口110暴露出的沟道层111侧壁的距离范围为：1nm～30nm。

所述栅极结构120的形成方法包括：在所述栅极开口118和所述栅极沟槽119内形成初始栅极结构；对所述初始栅极结构进行平坦化处理，形成栅极结构120。

请参考图33与图34，图33是图34的俯视图，图34是图33沿AA’方向的剖视图，在形成所述栅极结构120之后，在所述栅极结构120表面形成第二介质层121；在所述第二介质层121内形成导电插塞122。

所述导电插塞122位于所述源漏外延层表面。

所述导电插塞122的材料包括钨。

相应的，本发明实施例还提供一种半导体结构，请继续参考图33与图34，图33是图34的俯视图，图34是图33沿AA’方向的剖视图，包括：衬底103；位于所述衬底103表面的沟道结构，所述沟道结构包括若干层重叠的沟道层111，相邻沟道层111之间具有栅极沟槽119(如图30所示)；横跨于所述沟道结构侧壁和顶部表面的栅极结构120，且所述栅极结构120包括位于所述栅极沟槽119内的第一结构；位于所述栅极结构120两侧的沟道结构内的源漏开口110(如图16所示)，所述源漏开口110暴露出的沟道层111侧壁相对于所述第一结构侧壁突出；位于所述第一结构侧壁表面的隔离层115，所述隔离层115表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷；位于所述源漏开口110内的源漏掺杂层116。

所述半导体结构包括：衬底103。

所述衬底103的材料包括：硅、碳化硅、硅锗、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。

具体的，在本实施例中，所述衬底103的材料为硅。

所述半导体结构包括：位于所述衬底103表面的沟道结构，所述沟道结构包括若干层重叠的沟道层111，相邻沟道层111之间具有栅极沟槽119。

所述沟道层111的材料包括：硅。

所述半导体结构包括：横跨于所述沟道结构侧壁和顶部表面的栅极结构120，且所述栅极结构120包括位于所述栅极沟槽119内的第一结构。

所述栅极结构120包括：位于所述栅极沟槽119内的第一结构以及横跨于所述沟道结构侧壁和顶部表面的第二结构。

所述栅极结构120包括：栅介质层、位于所述栅介质层表面的高介电材料层、位于所述高介电材料层上的势垒层以及位于所述势垒层表面的功函数层。

所述半导体结构包括：位于所述第二结构侧壁的侧墙109。

所述第一结构侧壁到源漏开口110暴露出的沟道层111侧壁的距离范围为：1nm～30nm。

所述半导体结构包括：位于所述栅极结构120两侧的沟道结构内的源漏开口110，所述源漏开口110暴露出的沟道层111侧壁相对于所述第一结构侧壁突出。

所述半导体结构包括：位于所述第一结构侧壁表面的隔离层115，所述隔离层115表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷。

所述隔离层115的厚度范围为：1nm～30nm。

所述隔离层115表面到源漏开口110暴露出的沟道层111侧壁的距离范围为：1nm～25nm。

所述隔离层115的材料包括：氮化硅、氧化硅、硅碳氮、碳氧氮硅、碳氧化硅以及氮氧化硅。

所述隔离层115表面相对于所述源漏开口110暴露出的沟道层111侧壁凹陷，增大了所述沟道层111暴露出的表面积，使得所述源漏掺杂层116与所述沟道层111的接触面积增大，降低了源漏掺杂层116错位生长的产生，提升了半导体器件性能。

所述半导体结构包括：位于所述源漏开口110内的源漏掺杂层116。

当所述沟道层111的导电类型为P型时，所述源漏掺杂层116的材料为硅锗。

当所述沟道层111的导电类型为N型时，所述源漏掺杂层116的材料为硅。

所述半导体结构包括：位于所述源漏掺杂层116表面的介质层；位于所述介质层内的导电插塞122。

具体的，在本实施例中，所述介质层包括：位于所述源漏掺杂层116表面的第一介质层117和位于所述第一介质层117表面的第二介质层121。

所述导电插塞122的材料包括钨。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

衬底；

位于所述衬底表面的沟道结构，所述沟道结构包括若干层重叠的沟道层，相邻沟道层之间具有栅极沟槽；

横跨于所述沟道结构侧壁和顶部表面的栅极结构，且所述栅极结构包括位于所述栅极沟槽内的第一结构；

位于所述栅极结构两侧的沟道结构内的源漏开口，所述源漏开口暴露出的沟道层侧壁相对于所述第一结构侧壁突出；

位于所述第一结构侧壁表面的隔离层，所述隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷；

位于所述源漏开口内的源漏掺杂层。

2.如权利要求1所述的半导体结构，其特征在于，所述第一结构侧壁到源漏开口暴露出的沟道层侧壁的距离范围为：1nm～30nm。

3.如权利要求1所述的半导体结构，其特征在于，所述隔离层的厚度范围为：1nm～30nm。

4.如权利要求1所述的半导体结构，其特征在于，所述隔离层表面到源漏开口暴露出的沟道层侧壁的距离范围为：1nm～25nm。

5.如权利要求1所述的半导体结构，其特征在于，所述隔离层的材料包括：氮化硅、氧化硅、硅碳氮、碳氧氮硅、碳氧化硅以及氮氧化硅。

6.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：栅介质层、位于所述栅介质层表面的高介电材料层、位于所述高介电材料层上的势垒层以及位于所述势垒层表面的功函数层。

7.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述源漏掺杂层表面的介质层；位于所述介质层内的导电插塞；所述导电插塞的材料包括钨。

8.一种半导体结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底表面形成初始沟道结构，所述初始沟道结构包括若干层重叠的初始沟道层以及位于相邻两层所述初始沟道层之间的牺牲层；

形成横跨所述初始沟道结构的伪栅极结构，所述伪栅极结构位于所述初始沟道结构的部分侧壁表面和顶部表面；

在所述伪栅极结构两侧的初始沟道结构内形成源漏开口，所述初始沟道层形成沟道层，所述源漏开口暴露出所述沟道层侧壁和所述牺牲层侧壁；

对所述源漏开口暴露出的所述牺牲层进行回刻蚀，使所述牺牲层侧壁相对于所述源漏开口暴露出的沟道层侧壁凹陷，在相邻两层沟道层之间形成隔离凹槽；

在所述隔离凹槽内形成隔离层，所述隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷；

在形成所述隔离层之后，在所述源漏开口内形成源漏掺杂层。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，还包括：在形成所述源漏掺杂层之后，在所述源漏掺杂层上形成第一介质层；在形成所述第一介质层之后，去除所述伪栅极结构，形成栅极开口；在去除所述伪栅极结构后，去除所述牺牲层，形成栅极沟槽；在所述栅极开口和所述栅极沟槽内形成栅极结构。

10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述伪栅极结构包括伪栅氧化层和位于所述伪栅氧化层表面的伪栅层；所述伪栅层的材料包括多晶硅。

11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述初始沟道结构的形成方法包括：提供初始衬底，在所述初始衬底表面形成初始复合层，所述初始复合层包括若干层重叠的沟道材料层以及位于相邻两层所述沟道材料层之间的牺牲材料层；在所述初始复合层表面形成第一掩膜层；以所述第一掩膜层为掩膜，对所述初始复合层和所述初始衬底进行多重图形化处理，形成衬底以及位于所述衬底表面的初始沟道结构。

12.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述伪栅极结构之后，在形成所述源漏开口之前，还包括：在所述伪栅极结构侧壁形成侧墙。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述隔离层的形成方法包括：在所述衬底表面、所述隔离凹槽内、所述侧墙表面以及所述伪栅极结构顶部表面形成隔离材料层；对所述隔离材料层进行刻蚀处理直至所述隔离材料层的侧壁齐平于所述沟道层的侧壁，形成初始隔离层；对所述初始隔离层进行回刻蚀，直至所述初始隔离层表面相对于所述源漏开口暴露出的沟道层侧壁凹陷，形成所述隔离层。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述回刻蚀的方法包括：各向异性干法刻蚀、各向同性干法刻蚀或湿法刻蚀中一种或多种的组合。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述干法刻蚀的刻蚀气体包括：氟基气体或氯基气体中一种或多种的组合。

16.如权利要求13所述的半导体结构的形成方法，其特征在于，所述回刻蚀的刻蚀深度范围为：1nm～25nm。

17.如权利要求8所述的半导体结构的形成方法，其特征在于，所述隔离层的厚度范围为：1nm～30nm。

18.如权利要求8所述的半导体结构的形成方法，其特征在于，所述衬底包括基底以及位于所述基底上的底部结构，所述初始沟道结构位于所述底部结构上；在所述基底上形成隔离结构。

19.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构之后，在所述栅极结构表面形成第二介质层；在所述第二介质层内形成导电插塞。

20.如权利要求8所述的半导体结构的形成方法，其特征在于，当所述沟道层的导电类型为P型时，所述源漏掺杂层的材料为硅锗；当所述沟道层的导电类型为N型时，所述源漏掺杂层的材料为硅。