CN115020492A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 239000010410 layer Substances 0.000 claims description 472
- 239000000463 material Substances 0.000 claims description 133
- 230000004888 barrier function Effects 0.000 claims description 64
- 239000002131 composite material Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 35
- 230000000903 blocking effect Effects 0.000 claims description 31
- 150000002500 ions Chemical class 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 23
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 13
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 13
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 15
- 230000008569 process Effects 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，其中方法包括：所述第一栅极在沿所述第一方向上的尺寸大于所述第二栅极在沿所述第一方向上的尺寸；在所述第一栅极结构两侧的第一鳍部内形成第一源漏层；在所述第二栅极结构两侧的第二鳍部内形成第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度，有利于为第一区上的器件的沟道提供更大的应力，同时，不会影响第一区器件的短沟道效应，也不会加重所述第二区器件的短沟道效应，进而整体上提高器件的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在现有的半导体领域中，鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(MOSFET)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，FinFET本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
环绕式栅极(gate-all-around，GAA)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现MOSFET的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比FinFET的三面包裹更为顺畅。
然而环绕式栅极器件作为行业内发展的一个重要方向，目前尚需进一步提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底，所述基底包括第一区和第二区；位于所述第一区上具有若干第一鳍部，所述第一鳍部包括位于所述第一区上的若干第一沟道层以及位于相邻所述第一沟道层之间的第二沟槽；位于所述第二区上具有若干沿第二鳍部，所述第二鳍部包括位于所述第二区上的若干第二沟道层以及位于相邻所述第二沟道层之间的第四沟槽，所述第一鳍部和所述第二鳍部均沿第一方向延伸；横跨所述第一鳍部表面的若干第一栅极结构，所述第一栅极结构包括第一栅极，所述第一栅极结构位于所述第一鳍部的部分顶部表面和部分侧壁表面；横跨所述第二鳍部表面的若干第二栅极结构，所述第二栅极结构包括第二栅极，所述第二栅极结构位于所述第二鳍部的部分顶部表面和部分侧壁表面，所述第一栅极在沿所述第一方向上的尺寸大于所述第二栅极在沿所述第一方向上的尺寸；位于所述第一栅极结构两侧的第一鳍部内的第一源漏层；位于所述第二栅极结构两侧的第二鳍部内的第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。
可选的，所述第一源漏层位于第一鳍部内的第一开口内；所述第二源漏层位于第二鳍部内的第二开口内。
可选的，所述第一开口在沿垂直于所述衬底表面方向上的深度范围为500埃至3000埃；所述第二开口在沿垂直于所述衬底表面方向上的深度范围为400埃至2500埃。
可选的，所述第一源漏层的材料包括锗硅或碳化硅；所述第二源漏层的材料包括锗硅或碳化硅。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底，所述基底包括第一区和第二区；形成所述第一区上的若干第一鳍部，所述第一鳍部包括位于所述第一区上的若干第一沟道层以及位于相邻所述第一沟道层之间的第二沟槽；形成所述第二区上的若干第二鳍部，所述第二鳍部包括位于所述第二区上的若干第二沟道层以及位于相邻所述第二沟道层之间的第四沟槽，所述第一鳍部和所述第二鳍部均沿第一方向延伸；形成横跨所述第一鳍部表面的若干第一栅极结构，所述第一栅极结构包括第一栅极，所述第一栅极结构位于所述第一鳍部的部分顶部表面和部分侧壁表面，所述第一栅极还位于所述第二沟槽内；形成横跨所述第二鳍部表面的若干第二栅极结构，所述第二栅极结构包括第二栅极，所述第二栅极结构位于所述第二鳍部的部分顶部表面和部分侧壁表面，所述第二栅极还位于所述第四沟槽内，所述第一栅极在沿所述第一方向上的尺寸大于所述第二栅极在沿所述第一方向上的尺寸；在所述第一栅极结构两侧的第一鳍部内形成第一源漏层；在所述第二栅极结构两侧的第二鳍部内形成第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。
可选的，所述第一鳍部、所述第二鳍部、所述第一源漏层、所述第二源漏层、所述第一栅极和所述第二栅极的形成方法包括：在所述第一区上形成若干沿第一方向延伸的初始第一鳍部，所述初始第一鳍部包括位于所述第一区上的若干层重叠的第一复合层，所述第一复合层包括第一牺牲层以及位于第一牺牲层表面的第一沟道层；在所述第二区上形成若干沿第一方向延伸的初始第二鳍部，所述初始第二鳍部包括位于所述第二区上的若干层重叠的第二复合层，所述第二复合层包括第二牺牲层以及位于第二牺牲层表面的第二沟道层；形成横跨所述初始第一鳍部表面的若干第一伪栅极结构，所述第一伪栅极结构包括第一伪栅极，所述第一伪栅极结构位于所述初始第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极在沿所述第一方向上的尺寸大于所述第二伪栅极在沿所述第一方向上的尺寸；形成横跨所述初始第二鳍部表面的若干第二伪栅极结构，所述第二伪栅极结构包括第二伪栅极，所述第二伪栅极结构位于所述初始第二鳍部的部分顶部表面和部分侧壁表面；在所述第一伪栅极结构两侧的初始第一鳍部内形成第一源漏层；在所述第二伪栅极结构两侧的初始第二鳍部内形成第二源漏层；在所述衬底表面、所述第一源漏层表面、所述第二源漏层表面、所述第一伪栅极结构和所述第二伪栅极结构侧壁形成层间介质层，所述层间介质层暴露出所述第一伪栅极和所述第二伪栅极顶部表面；形成所述层间介质层后，去除所述第一伪栅极，在所层间介质层内形成第一沟槽；去除所述第一沟槽底部暴露出的第一牺牲层，在第一沟槽底部暴露出的相邻两层第一沟道层之间形成第二沟槽，以所述第二沟槽和所述第一沟道层形成第一鳍部；形成所述层间介质层后，去除所述第二伪栅极，在所层间介质层内形成第三沟槽；去除所述第三沟槽底部暴露出的第二牺牲层，在第三沟槽底部暴露出的相邻两层第二沟道层之间形成第四沟槽，以所述第四沟槽和所述第二沟道层形成第二鳍部；在所述第一沟槽和所述第二沟槽内形成第一栅极，以所述第一伪栅极结构形成第一栅极结构；在所述第三沟槽和所述第四沟槽内形成第二栅极，以所述第二伪栅极结构形成第二栅极结构。
可选的，所述初始第一鳍部还包括位于所述第一区和所述第一复合层之间的第一底部结构；所述初始第二鳍部还包括位于所述第二区和所述第二复合层之间的第二底部结构。
可选的，所述初始第一鳍部和所述初始第二鳍部的形成方法包括：在所述衬底上形成若干层重叠的复合材料层，所述复合材料层包括牺牲材料层以及位于所述牺牲材料层表面的沟道材料层；在所述第一区上的复合材料层部分表面形成第一图形层；以所述第一图形层为掩膜刻蚀所述复合材料层和所述衬底，形成所述初始第一鳍部；在所述第二区上的复合材料层部分表面形成第二图形层；以所述第二图形层为掩膜刻蚀所述复合材料层和所述衬底，形成所述初始第二鳍部。
可选的，所述牺牲材料层的材料与所述沟道材料层的材料不同；所述牺牲材料层的材料包括锗硅，所述沟道材料层的材料包括硅。
可选的，所述第一源漏层和所述第二源漏层的形成方法还包括:在所述第一伪栅极结构两侧的初始第一鳍部内形成第一开口；在所述第二伪栅极结构两侧的初始第二鳍部内形成第二开口，所述第一开口在沿垂直于所述衬底表面方向上的深度大于所述第二开口在沿垂直于所述衬底表面方向上的深度；在所述第一开口内形成所述第一源漏层；在所述第二开口内形成所述第二源漏层。
可选的，所述第一源漏层和所述第二源漏层的形成方法还包括：在所述第一开口内形成第一外延层，并在所述第一外延层内掺入第一掺杂离子，以形成第一源漏层；在所述第二开口内形成第二外延层，并在所述第二外延层内掺入第二掺杂离子，以形成第二源漏层。
可选的，所述第一开口的形成方法包括：以所述第一伪栅极结构为掩膜刻蚀所述初始第一鳍部，在所述初始第一鳍部内形成初始第一开口，所述初始第一开口底部暴露出所述第一底部结构；在形成所述初始第一开口后，刻蚀所述第一牺牲层，在相邻两层第一沟道层之间形成第一凹槽，所述第一凹槽暴露出的第一牺牲层侧壁相对于所述第一沟道层侧壁凹陷；在所述第一伪栅极结构侧壁、所述初始第一开口侧壁，和所述第一凹槽内形成初始第一阻挡层，所述初始第一阻挡层填满所述第一凹槽；以所述初始第一阻挡层为掩膜，刻蚀所述初始第一开口底部暴露出所述第一底部结构，在所述第一底部结构内形成第三开口；形成所述第三开口后，刻蚀所述初始第一阻挡层，直到暴露出所述第一伪栅极结构侧壁和所述第一沟道层侧壁，形成第一阻挡层和所述第一开口。
可选的，所述初始第一阻挡层的在沿所述第一方向上的尺寸范围为2纳米至8纳米。
可选的，所述初始第一阻挡层的形成方法包括：在所述衬底上形成阻挡材料层，所述阻挡材料层还位于所述第一伪栅极结构侧壁和顶部表面，且填满所述第一凹槽；回刻所述阻挡材料层，直到暴露出所述第一伪栅极结构顶部表面、所述初始第一开口底部和所述衬底表面。
可选的，所述第二开口在形成所述阻挡材料前形成，所述第二开口的形成方法包括：以所述第二伪栅极结构为掩膜刻蚀所述初始第二鳍部，在所述初始第二鳍部内形成所述第二开口，所述第二开口底部暴露出所述第二底部结构。
可选的，在形成所述阻挡材料前，形成所述第二开口后，还包括：刻蚀所述第二牺牲层，在相邻两层第二沟道层之间形成第二凹槽，所述第二凹槽暴露出的第二牺牲层侧壁相对于所述第二沟道层侧壁凹陷。
可选的，所述阻挡材料层还位于所述第二伪栅极结构侧壁和顶部表面，且填满所述第二凹槽。
可选的，形成所述阻挡材料层后，形成所述第一阻挡层前，还包括：在所述衬底上形成辅助材料层，所述辅助材料层填满所述第二开口，且位于所第一伪栅极结构、所述第二伪栅极结构的侧壁和顶部；去除所述第一区上的所述辅助材料层，直到暴露出所述第一区上的所述阻挡材料层。
可选的，所述辅助材料层的材料与所述阻挡材料层的材料不同，所述辅助材料层的材料包括无定型碳。
可选的，形成所述第三开口后，形成所述第二源漏层前，还包括：在所述第一区上形成第一掩膜层，所述第一掩膜层位于所述初始第一开口和所述第三开口内；去除所述第二区上的所述辅助材料层，暴露出所述第二区上的所述阻挡材料层；回刻所述第二区上的所述阻挡材料层，直到暴露出所述第二伪栅极结构侧壁、所述第二沟道层侧壁和所述第二开口，在所述第二凹槽内形成第二阻挡层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的一种半导体结构中，位于所述第一栅极结构两侧的第一鳍部内的第一源漏层；位于所述第二栅极结构两侧的第二鳍部内的第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。由于所述第一源漏层在沿垂直于所述衬底表面方向上的尺寸较大，即提高了所述第一源漏层所占的体积，有利于为第一区上的器件的沟道提供更大的应力，提高器件的性能。同时，由于所述第一区器件的沟道较长，不会影响第一区器件的短沟道效应。另一方面，所述第二源漏层在沿垂直于所述衬底表面方向上的深度较浅，不会加重所述第二区器件的短沟道效应，进而整体上提高器件的性能。
本发明技术方案提供的一种半导体结构的形成方法中，在所述第一栅极结构两侧的初始第一鳍部内形成第一源漏层；在所述第二栅极结构两侧的第二鳍部内形成第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。本发明技术方案提供一种长沟道器件和短沟道器件共存结构的形成方法。由于所述第一源漏层在沿垂直于所述衬底表面方向上的尺寸较大，即提高了所述第一源漏层所占的体积，有利于为第一区上的器件的沟道提供更大的应力，提高器件的性能。同时，由于所述第一区器件的沟道较长，不会影响第一区器件的短沟道效应。另一方面，所述第二源漏层在沿垂直于所述衬底表面方向上的深度较浅，不会加重所述第二区器件的短沟道效应，进而整体上提高器件的性能。
进一步，所述初始第一阻挡层用于作为掩膜形成所述第三开口，还用于形成第一阻挡层，所述第一阻挡层用于阻挡所述第一源漏层内的离子与第一栅极内离子的相互扩散，提高了器件的性能。
进一步，所述第二阻挡层用于阻挡所述第二源漏层内的离子与第二栅极内离子的相互扩散，提高器件的性能。
附图说明
图1至图3是一种半导体结构形成过程的示意图；
图4至图18是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，采用现有的环绕式栅极器件技术形成的半导体结构，性能亟需提升。现结合一种半导体结构进行说明分析。
图1至图3是一种半导体结构形成过程的示意图。
请参考图1和图2，图1是俯视图，图2是沿着图1中XY方向的剖面结构示意图，提供衬底，所述衬底包括基底101，位于所述基底101上的鳍部102，所述鳍部102包括位于所述基底101上的底部结构103和位于所述底部结构上的若干层重叠的牺牲层104以及位于相邻两层牺牲层104之间的沟道层105，所述衬底还包括位于所述基底101上的隔离区106，所述隔离区106顶部表面和所述底部结构103顶部表面齐平；形成横跨所述鳍部的伪栅极结构107，所述伪栅极结构107包括伪栅极108和位于所述伪栅极侧壁的侧墙109。
请参考图3，图3的视图方向同图2，以所述伪栅极结构107为掩膜，刻蚀所述鳍部102，在所述鳍部102内形成开口(图中未标出)，所述开口暴露出所述底部结构103；在所述开口内形成外延层(图中未标出)，并在所述外延层内注入N型或P型掺杂离子，形成源漏区113。
上述方法中，所述源漏区113位于所述鳍部102内，所述源漏区113的材料包括碳化硅材料或锗硅材料等，位于所述源漏区113之间且位于所述伪栅极结构107下方的沟道层105用于形成器件的沟道。所述源漏区113对所述沟道产生张应力或压应力，用于减少所述沟道方向的载流子的电导有效质量和散射概率，以提高NMOS器件或PMOS器件的速度。所述源漏区113通过在所述开口内形成外延层，并在所述外延层内注入掺杂离子的方式形成，所述开口的深度太大容易造成器件的短沟道效应，而所述开口深度太浅，会造成所述源漏区113因体积太小而无法产生足够大的应力，进而影响器件的整体性能。
为了解决上述问题，本发明提供的一种半导体结构的形成方法中，在所述第一栅极结构两侧的第一鳍部内形成第一源漏层；在所述第二栅极结构两侧的第二鳍部内形成第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。本发明技术方案提供一种长沟道器件和短沟道器件共存结构的形成方法。由于所述第一源漏层在沿垂直于所述衬底表面方向上的尺寸较大，即提高了所述第一源漏层所占的体积，有利于为第一区上的器件的沟道提供更大的应力，提高器件的性能。同时，由于所述第一区器件的沟道较长，不会影响第一区器件的短沟道效应。另一方面，所述第二源漏层在沿垂直于所述衬底表面方向上的深度较浅，不会加重所述第二区器件的短沟道效应，进而整体上提高器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图18是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图4，提供衬底，所述衬底包括基底200，所述基底200包括第一区I和第二区II。
所述第一区和所述第二区用于形成不同沟道长度的器件。后续，形成所述第一区上的若干第一鳍部，所述第一鳍部包括位于所述第一区上的若干第一沟道层以及位于相邻所述第一沟道层之间的第二沟槽；形成所述第二区上的若干第二鳍部，所述第二鳍部包括位于所述第二区上的若干第二沟道层以及位于相邻所述第二沟道层之间的第四沟槽，所述第一鳍部和所述第二鳍部均沿第一方向延伸；形成横跨所述第一鳍部表面的若干第一栅极结构，所述第一栅极结构包括第一栅极，所述第一栅极结构位于所述第一鳍部的部分顶部表面和部分侧壁表面，所述第一栅极还位于所述第二沟槽内；形成横跨所述第二鳍部表面的若干第二栅极结构，所述第二栅极结构包括第二栅极，所述第二栅极结构位于所述第二鳍部的部分顶部表面和部分侧壁表面，所述第二栅极还位于所述第四沟槽内，所述第一栅极在沿所述第一方向上的尺寸大于所述第二栅极在沿所述第一方向上的尺寸；在所述第一栅极结构两侧的第一鳍部内形成第一源漏层；在所述第二栅极结构两侧的第二鳍部内形成第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。本实施例中，采用后栅工艺，即形成第一栅极结构和第二栅极结构前，先形成第一源漏层和所述第二源漏层。其他实施例中，也可以采用后栅工艺形成。
本实施例中，所述衬底还包括位于所述第一区I上的若干初始第一鳍部201和位于所述第二区II上的若干初始第二鳍部202，所述初始第一鳍部201包括位于所述第一区I上的若干层重叠的第一复合层，所述第一复合层包括第一牺牲层203以及位于第一牺牲层203表面的第一沟道层204，所述初始第二鳍部202包括位于所述第二区II上的若干层重叠的第二复合层，所述第二复合层包括第二牺牲层205以及位于第二牺牲层205表面的第二沟道层206，所述初始第一鳍部201和所述初始第二鳍部202均沿第一方向延伸。
本实施例中，所述基底200的材料为硅。其他实施例中，所述基底200还可以为绝缘体上硅(SOI)结构或者绝缘体上锗结构。
本实施例中，所述初始第一鳍部201还包括位于所述第一区I和所述第一复合层202之间的第一底部结构207；所述初始第二鳍部202还包括位于所述第二区II和所述第二复合层206之间的第二底部结构208。
所述初始第一鳍部201和所述初始第二鳍部202的形成方法包括：在所述衬底上形成若干层重叠的复合材料层(图中未标出)，所述复合材料层包括牺牲材料层(图中未标出)以及位于所述牺牲材料层表面的沟道材料层(图中未标出)；在所述第一区I上的复合材料层部分表面形成第一图形层209，所述第一图形层209暴露出部分复合材料层；以所述第一图形层209为掩膜刻蚀所述复合材料层和所述衬底，形成所述初始第一鳍部201；在所述第二区II上的复合材料层部分表面形成第二图形层210，所述第二图形层210暴露出部分复合材料层；以所述第二图形层210为掩膜刻蚀所述复合材料层和所述衬底，形成所述初始第二鳍部202。所述第一图形层209用于作为掩膜形成初始第一鳍部201，并用于后续保护所述初始第一鳍部201顶部表面在刻蚀工艺中不受损伤；所述第二图形层210用于作为掩膜形成初始第二鳍部202，并用于后续保护所述初始第一鳍部202顶部表面在刻蚀工艺中不受损伤。
所述牺牲材料层的材料与所述沟道材料层的材料不同；所述牺牲材料层的材料包括锗硅，所述沟道材料层的材料包括硅。本实施例中，所述牺牲材料层的材料为锗硅，所述沟道材料层的材料为硅。
本实施例中，具体地，所述第一鳍部、所述第二鳍部、所述第一源漏层、所述第二源漏层、所述第一栅极和所述第二栅极的形成方法请参考图6至图18。
请参考图5，形成横跨所述初始第一鳍部202表面的若干第一伪栅极结构，所述第一伪栅极结构包括第一伪栅极211，所述第一伪栅极结构位于所述初始第一鳍部201的部分顶部表面和部分侧壁表面；形成横跨所述初始第二鳍部202表面的若干第二伪栅极结构，所述第二伪栅极结构包括第二伪栅极212，所述第二伪栅极结构位于所述初始第二鳍部202的部分顶部表面和部分侧壁表面，所述第一伪栅极211在沿所述第一方向上的尺寸大于所述第二伪栅极212在沿所述第一方向上的尺寸。
所述第一区I用于形成长沟道器件，所述第二区II用于形成短沟道器件。
本实施例中，所述第一伪栅极211的材料为多晶硅；所述第二伪栅极212的材料为多晶硅。其他实施例中，所述第一伪栅极211的材料还可以为无定型硅、碳化硅等；所述第二伪栅极212的材料还可以为无定型硅、碳化硅等。
本实施例中，所述第一伪栅极结构还包括：位于所述第一伪栅极211侧壁的第一侧墙213；位于所述第一伪栅极211顶部表面的第一保护层214。所述第二伪栅极结构还包括：位于所述第二伪栅极212侧壁的第二侧墙215；位于所述第二伪栅极212顶部表面的第二保护层216。
后续，在所述第一伪栅极结构两侧的初始第一鳍部201内形成第一开口，所述第一开口的形成方法请参考图6至图14。
请参考图6，以所述第一伪栅极结构为掩膜刻蚀所述初始第一鳍部201，在所述初始第一鳍部201内形成初始第一开口217，所述初始第一开口217底部暴露出所述第一底部结构207；在形成所述初始第一开口217后，刻蚀所述第一牺牲层203，在相邻两层第一沟道层204之间形成第一凹槽218，所述第一凹槽218暴露出的第一牺牲层203侧壁相对于所述第一沟道层204侧壁凹陷。
后续，在所述第一伪栅极结构侧壁、所述初始第一开口217侧壁，和所述第一凹槽218内形成初始第一阻挡层，所述初始第一阻挡层填满所述第一凹槽218。所述初始第一阻挡层的形成方法包括在所述衬底上形成阻挡材料层，所述阻挡材料层还位于所述第一伪栅极结构侧壁和顶部表面，且填满所述第一凹槽218；回刻所述阻挡材料层，直到暴露出所述第一伪栅极结构顶部表面、所述初始第一开口底部和所述衬底表面。所述初始第一阻挡层的形成方法，请参考图7至图9。
本实施例中，所述第二开口在形成所述阻挡材料前形成，所述第二开口的形成方法包括：以所述第二伪栅极结构为掩膜刻蚀所述初始第二鳍部202，在所述初始第二鳍部202内形成所述第二开口，所述第二开口底部暴露出所述第二底部结构208。所述第二开口的形成方法请参考图6。
请继续参考图6，在所述第二伪栅极结构两侧的初始第二鳍部202内形成第二开口219，所述第一开口在沿垂直于所述衬底表面方向上的深度大于所述第二开口219在沿垂直于所述衬底表面方向上的深度。
所述第二开口219在沿垂直于所述衬底表面方向上的深度范围为400埃至4000埃。具体地，本实施例中，所述第二开口219在沿垂直于所述衬底表面方向上的深度与所述初始第一开口217在沿垂直于所述衬底表面方向上的深度相同。
本实施例中，在形成所述阻挡材料前，形成所述第二开口219后，还刻蚀所述第二牺牲层205，在相邻两层第二沟道层206之间形成第二凹槽220，所述第二凹槽220暴露出的第二牺牲层205侧壁相对于所述第二沟道层206侧壁凹陷。
具体地，本实施例中，所述初始第一开口217和所述第二开口219在同一工艺中同时形成，节省了工序，降低了生产成本。其他实施例中，所述初始第一开口217和所述第二开口219可以不同时形成。
所述第一凹槽218的形成工艺包括湿法刻蚀工艺；所述第二凹槽的形成工艺包括湿法刻蚀工艺。本实施例中，所述第二凹槽220和所述第一凹槽218采用湿法刻蚀工艺形成，且在同一工艺中同时形成，节省了工序，降低了生产成本。其他实施例中，所述第二凹槽220和所述第一凹槽218可以不同时形成。
请参考图7，在所述衬底上形成阻挡材料层221，所述阻挡材料层221还位于所述第一伪栅极结构侧壁和顶部表面，且填满所述第一凹槽218(如图6所示)。
所述阻挡材料层221还位于所述第二伪栅极结构侧壁和顶部表面，且填满所述第二凹槽220(如图6所示)。
所述阻挡材料层221的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述阻挡材料层221的材料为氮化硅。所述阻挡材料层221用于后续形成初始第一阻挡层、第一阻挡层以及第二阻挡层。
请参考图8，形成所述阻挡材料层221后，形成所述第一阻挡层前，还在所述衬底上形成辅助材料层222，所述辅助材料层222填满所述第二开口219(如图7所示)，且位于所第一伪栅极结构、所述第二伪栅极结构的侧壁和顶部。
所述辅助材料层222的材料与所述阻挡材料层221的材料不同，所述辅助材料层222的材料包括无定型碳。本实施例中，所述辅助材料层222为无定型碳。所述辅助材料层222与所述阻挡材料层221的材料不同，以便于在后续去除所述辅助材料层222的刻蚀工艺中，选用对所述辅助材料层222和所述阻挡材料层221具有较大选择比的刻蚀工艺，减少所述刻蚀工艺对所述阻挡材料层221的刻蚀损伤。
所述第一区I用于形成长沟道器件，所述第二区II用于形成短沟道器件，所述第二开口219在沿所述第一方向上的尺寸相比所述初始第一开口217在沿所述第一方向上的尺寸较小，因此，所述第二开口219更容易被填满。本实施例中，所述辅助材料层222用于在后续在第一区I上进行的刻蚀过程中，保护所述第二区II上的器件不受损伤，因此所述初始第一开口217不需要被填满，以节省材料。其他实施例中，所述辅助材料层的材料也可以填满所述初始第一开口217，后续去除所述第二区II上的所述辅助材料层，使所述第二区II上的所述阻挡材料层221表面暴露，所述辅助材料层后续用于保护所述第一区I上的器件在所述第二区II上进行刻蚀处理过程中不受损伤。
请参考图9，去除所述第一区I上的所述辅助材料层222，直到暴露出所述第一区I上的所述阻挡材料层221；回刻所述阻挡材料层221，直到暴露出所述第一伪栅极结构顶部表面、所述初始第一开口217底部和所述衬底表面。
具体地，回刻所述第一区I上的所述阻挡材料层221，形成所述初始阻挡层223。
所述初始第一阻挡层223的在沿所述第一方向上的尺寸范围为2纳米至8纳米。
请参考图10，以所述初始第一阻挡层223为掩膜，刻蚀所述初始第一开口217底部暴露出所述第一底部结构207，在所述第一底部结构207内形成第三开口224。
所述第三开口224在沿垂直于所述衬底方向上的深度范围为500埃至4000埃。本实施例中，所述深度决定了所述第一开口在沿垂直于所述衬底方向上与所述第二开口在沿垂直于所述衬底方向上的深度差异。选择所述深度范围值的意义在于，避免所述第三开口224的深度太大，而加重所述第一区I上器件的沟道效应。
后续，形成所述第三开口224后，刻蚀所述初始第一阻挡层，直到暴露出所述第一伪栅极结构侧壁和所述第一沟道层侧壁，形成第一阻挡层和所述第一开口；在所述第一开口内形成第一源漏层；在所述第二开口内形成第二源漏层。
请参考图11，形成所述第三开口223后，形成所述第二源漏层前，还包括：在所述第一区I上形成第一掩膜层225，所述第一掩膜层225位于所述初始第一开口217(如图10所示)和所述第三开口224(如图10所示)内；去除所述第二区II上的所述辅助材料层222，暴露出所述第二区II上的所述阻挡材料层221。
本实施例中，所述第一掩膜层225的材料为光刻胶。所述第一掩膜层225用于保护所述第一区I上的器件在后续的刻蚀过程中不受损伤。
请参考图12，回刻所述第二区II上的所述阻挡材料层221，直到暴露出所述第二伪栅极结构侧壁、所述第二沟道层206侧壁和所述第二开口219，在所述第二凹槽220内形成第二阻挡层226。
本实施例中，先形成所述第二阻挡层226，后形成第一阻挡层。其他实施例中，还可以先形成所述第一阻挡层，后形成所述第二阻挡层。
所述第二阻挡层226在沿所述第一方向上的尺寸范围为3纳米至8纳米。
所述第二阻挡层226用于阻挡后续形成的第二栅极内的离子与第二源漏层内的离子之间的相互扩散，减少对器件性能的影响。
请参考图13，在所述第二开口219(如图12所示)内形成第二源漏层227。
所述第二源漏层227的形成方法包括：在所述第二开口219内形成第二外延层(图中未标出)，并在所述第二外延层内掺入第二掺杂离子，以形成第二源漏层227。
所述第二源漏层227的材料包括锗硅或碳化硅；所述第二掺杂离子为N型或P型离子。本实施例中，所述第二区II用于形成NMOS器件，所述第二源漏层227的材料为碳化硅；所述第二掺杂离子为N型离子。
本实施例中，先形成第二源漏层227，后形成第一源漏层。其他实施例中，还可以先形成第一源漏层，后形成第二源漏层。
本实施例中，形成所述第二源漏层227后，还去除所述第一掩膜层225；去除所述第一掩膜层225后，还在所述第二区II上形成第二掩膜层228，所述第二掩膜层228还位于所述第二伪栅极结构侧壁和表面、所述第二源漏层227表面。
本实施例中，所述第二掩膜层228的材料为光刻胶。所述第二掩膜层228用于保护所述第二区II上的器件在后续的刻蚀过程中不受损伤。
请参考图14，形成所述第三开口224后，刻蚀所述初始第一阻挡层222，直到暴露出所述第一伪栅极结构侧壁和所述第一沟道层204侧壁，形成第一阻挡层229和所述第一开口230。
具体地，本实施例中，在形成第二掩膜层228后，刻蚀所述初始第一阻挡层222，直到暴露出所述第一伪栅极结构侧壁和所述第一沟道层204侧壁，形成第一阻挡层229和所述第一开口230。
所述第一阻挡层229在沿所述第一方向上的尺寸范围为2纳米至6纳米。
所述第一阻挡层229用于阻挡后续形成的第一源漏层内的离子与第一栅极内离子的相互扩散，提高了器件的性能。
所述第一开口230在沿垂直于所述衬底表面方向上的深度范围为480埃至4800埃。
所述第一开口230在沿垂直于所述衬底表面方向上的深度大于所述第二开口219在沿垂直于所述衬底表面方向上的深度。
后续，在所述第一开口230内形成第一源漏层。由于所述第一源漏层在沿垂直于所述衬底表面方向上的尺寸较大，即提高了所述第一源漏层所占的体积，有利于为第一区I上的器件的沟道提供更大的应力，提高器件的性能。同时，由于所述第一区I器件的沟道较长，不会影响第一区I器件的短沟道效应。另外，相对于所述第一开口230，所述第二开口219在沿垂直于所述衬底表面方向上的深度较浅，所述第二源漏层227的位置不会加重所述第二区II器件的短沟道效应。即所述第一区I上第一源漏层和所述第二区II上第二源漏层227深入所述衬底的位置不同，进而整体上提高器件的性能。
请参考图15，在所述第一开口230内形成第一源漏层231。
所述第一源漏层231的形成方法包括：在所述第一开口230内形成第一外延层(图中未标出)，并在所述第一外延层内掺入第一掺杂离子，以形成第一源漏层231。
所述第一源漏层231的材料包括锗硅或碳化硅；所述第一掺杂离子为N型或P型离子。本实施例中，所述第一区I用于形成NMOS器件，所述第一源漏层231的材料为碳化硅；所述第一掺杂离子为N型离子。
请参考图16，在所述衬底表面、所述第一源漏层231表面、所述第二源漏层227表面、所述第一伪栅极结构和所述第二伪栅极结构侧壁形成层间介质层232，所述层间介质层232暴露出所述第一伪栅极211和所述第二伪栅极212顶部表面。
所述层间介质层232的形成方法包括：在所述衬底表面、所述第一源漏层231表面、所述第二源漏层227表面、所述第一伪栅极结构侧壁和表面、所述第二伪栅极结构侧壁和表面形成层间介质材料层(图中未标出)；平坦化所述层间介质材料层，直到使所述第一伪栅极211和所述第二伪栅极212顶部表面暴露，形成层间介质层232。
所述层间介质层232用于后续器件制造工艺中隔离金属互连线与器件，降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
请参考图17，形成所述层间介质层232后，去除所述第一伪栅极211，在所层间介质层232内形成第一沟槽233；去除所述第一沟槽233底部暴露出的第一牺牲层203，在第一沟槽233底部暴露出的相邻两层第一沟道层204之间形成第二沟槽234,以所述第二沟槽234和所述第一沟道层204形成第一鳍部；形成所述层间介质层232后，去除所述第二伪栅极212，在所层间介质层231内形成第三沟槽235；去除所述第三沟槽235底部暴露出的第二牺牲层205，在第三沟槽205底部暴露出的相邻两层第二沟道层206之间形成第四沟槽236，以所述第四沟槽236和所述第二沟道层206形成第二鳍部。
去除所述第一伪栅极211的工艺包括湿法刻蚀工艺；去除所述第二伪栅极212的工艺包括湿法刻蚀工艺。本实施例中，为节约工序，降低生产成本，所述第一伪栅极211和所述第二伪栅极212在同一工艺中去除。其他实施例中，所述第一伪栅极211和所述第二伪栅极212在可以在不同工艺中去除。
形成所述第二沟槽234的工艺包括湿法刻蚀工艺；形成所述第四沟槽236的工艺包括湿法刻蚀工艺。本实施例中，为节约工序，降低生产成本，所述第二沟槽234和所述第四沟槽236在同一工艺中形成。其他实施例中，所述第二沟槽234和所述第四沟槽236可以不同时形成。
请参考图18，在所述第一沟槽233和所述第二沟槽234内形成第一栅极237，以所述第一伪栅极结构形成第一栅极结构；在所述第三沟槽235和所述第四沟槽236内形成第二栅极238，以所述第二伪栅极结构形成第二栅极结构。
所述第一栅极结构包括第一栅极237；所述第二栅极结构包括第二栅极238。
所述第一栅极237的材料包括金属；所述金属的材料包括钨、铜或铝。
所述第二栅极238的材料包括金属；所述金属的材料包括钨、铜或铝。本实施例中，所述第一栅极237和所述第二栅极238的材料均为钨，且所述第一栅极237和所述第二栅极238在同一工艺中形成，节约了工序，降低了生产成本。其他实施例中，所述第一栅极237和所述第二栅极238可以不同时形成。
相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图18，包括：衬底，所述衬底包括基底200，所述基底200包括第一区I和第二区II；位于所述第一区I上具有若干第一鳍部，所述第一鳍部包括位于所述第一区I上的若干第一沟道层204以及位于相邻所述第一沟道204之间的第二沟槽234(如图17所示)；位于所述第二区II上具有若干第二鳍部，所述第二鳍部包括位于所述第二区II上的若干第二沟道层206以及位于相邻所述第二沟道层206之间的第四沟槽236(如图17所示)，所述第一鳍部和所述第二鳍部均沿第一方向延伸；横跨所述第一鳍部表面的若干第一栅极结构，所述第一栅极结构包括第一栅极237，所述第一栅极结构位于所述第一鳍部的部分顶部表面和部分侧壁表面，所述第一栅极237还位于所述第二沟槽234内；横跨所述第二鳍部表面的若干第二栅极结构，所述第二栅极结构包括第二栅极238，所述第二栅极结构位于所述第二鳍部的部分顶部表面和部分侧壁表面，所述第二栅极238还位于所述第四沟槽236内，所述第一栅极237在沿所述第一方向上的尺寸大于所述第二栅极238在沿所述第一方向上的尺寸；所述第一源漏层231在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层227在沿垂直于所述衬底表面方向上的深度。
由于所述第一源漏层231在沿垂直于所述衬底表面方向上的尺寸较大，即提高了所述第一源漏层231所占的体积，有利于为第一区I上的器件的沟道提供更大的应力，提高器件的性能。同时，由于所述第一区I器件的沟道较长，不会影响第一区I器件的短沟道效应。另外，相对于所述第一源漏层231，所述第二源漏层227在沿垂直于所述衬底表面方向上的深度较浅，所述第二源漏层227的位置不会加重所述第二区II器件的短沟道效应。即所述第一区I上第一源漏层231和所述第二区II上第二源漏层227深入所述衬底的位置不同，进而整体上提高器件的性能。
所述第一源漏层231位于第一鳍部内的第一开口230(如图14所示)内；所述第二源漏层227位于第二鳍部内的第二开口219(如图12所示)内。
所述第一源漏层231的材料包括锗硅或碳化硅；所述第二源漏层227的材料包括锗硅或碳化硅。
所述第一开口230在沿垂直于所述衬底表面方向上的深度范围为500埃至5000埃；所述第二开口219在沿垂直于所述衬底表面方向上的深度范围为400埃至4000埃。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括基底，所述基底包括第一区和第二区；
位于所述第一区上具有若干第一鳍部，所述第一鳍部包括位于所述第一区上的若干第一沟道层以及位于相邻所述第一沟道层之间的第二沟槽；
位于所述第二区上具有若干第二鳍部，所述第二鳍部包括位于所述第二区上的若干第二沟道层以及位于相邻所述第二沟道层之间的第四沟槽，所述第一鳍部和所述第二鳍部均沿第一方向延伸；
横跨所述第一鳍部表面的若干第一栅极结构，所述第一栅极结构包括第一栅极，所述第一栅极结构位于所述第一鳍部的部分顶部表面和部分侧壁表面，所述第一栅极还位于所述第二沟槽内；
横跨所述第二鳍部表面的若干第二栅极结构，所述第二栅极结构包括第二栅极，所述第二栅极结构位于所述第二鳍部的部分顶部表面和部分侧壁表面，所述第二栅极还位于所述第四沟槽内，所述第一栅极在沿所述第一方向上的尺寸大于所述第二栅极在沿所述第一方向上的尺寸；
位于所述第一栅极结构两侧的第一鳍部内的第一源漏层；
位于所述第二栅极结构两侧的第二鳍部内的第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。
2.如权利要求1所述的半导体结构，其特征在于，所述第一源漏层位于第一鳍部内的第一开口内；所述第二源漏层位于第二鳍部内的第二开口内。
3.如权利要求2所述的半导体结构，其特征在于，所述第一开口在沿垂直于所述衬底表面方向上的深度范围为500埃至3000埃；所述第二开口在沿垂直于所述衬底表面方向上的深度范围为400埃至2500埃。
4.如权利要求1所述的半导体结构，其特征在于，所述第一源漏层的材料包括锗硅或碳化硅；所述第二源漏层的材料包括锗硅或碳化硅。
5.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括基底，所述基底包括第一区和第二区；
形成所述第一区上的若干第一鳍部，所述第一鳍部包括位于所述第一区上的若干第一沟道层以及位于相邻所述第一沟道层之间的第二沟槽；
形成所述第二区上的若干第二鳍部，所述第二鳍部包括位于所述第二区上的若干第二沟道层以及位于相邻所述第二沟道层之间的第四沟槽，所述第一鳍部和所述第二鳍部均沿第一方向延伸；
形成横跨所述第一鳍部表面的若干第一栅极结构，所述第一栅极结构包括第一栅极，所述第一栅极结构位于所述第一鳍部的部分顶部表面和部分侧壁表面，所述第一栅极还位于所述第二沟槽内；
形成横跨所述第二鳍部表面的若干第二栅极结构，所述第二栅极结构包括第二栅极，所述第二栅极结构位于所述第二鳍部的部分顶部表面和部分侧壁表面，所述第二栅极还位于所述第四沟槽内，所述第一栅极在沿所述第一方向上的尺寸大于所述第二栅极在沿所述第一方向上的尺寸；
在所述第一栅极结构两侧的第一鳍部内形成第一源漏层；
在所述第二栅极结构两侧的第二鳍部内形成第二源漏层，所述第一源漏层在沿垂直于所述衬底表面方向上的深度大于所述第二源漏层在沿垂直于所述衬底表面方向上的深度。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一鳍部、所述第二鳍部、所述第一源漏层、所述第二源漏层、所述第一栅极和所述第二栅极的形成方法包括：在所述第一区上形成若干沿第一方向延伸的初始第一鳍部，所述初始第一鳍部包括位于所述第一区上的若干层重叠的第一复合层，所述第一复合层包括第一牺牲层以及位于第一牺牲层表面的第一沟道层；在所述第二区上形成若干沿第一方向延伸的初始第二鳍部，所述初始第二鳍部包括位于所述第二区上的若干层重叠的第二复合层，所述第二复合层包括第二牺牲层以及位于第二牺牲层表面的第二沟道层；形成横跨所述初始第一鳍部表面的若干第一伪栅极结构，所述第一伪栅极结构包括第一伪栅极，所述第一伪栅极结构位于所述初始第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极在沿所述第一方向上的尺寸大于所述第二伪栅极在沿所述第一方向上的尺寸；形成横跨所述初始第二鳍部表面的若干第二伪栅极结构，所述第二伪栅极结构包括第二伪栅极，所述第二伪栅极结构位于所述初始第二鳍部的部分顶部表面和部分侧壁表面；在所述第一伪栅极结构两侧的初始第一鳍部内形成第一源漏层；在所述第二伪栅极结构两侧的初始第二鳍部内形成第二源漏层；在所述衬底表面、所述第一源漏层表面、所述第二源漏层表面、所述第一伪栅极结构和所述第二伪栅极结构侧壁形成层间介质层，所述层间介质层暴露出所述第一伪栅极和所述第二伪栅极顶部表面；形成所述层间介质层后，去除所述第一伪栅极，在所层间介质层内形成第一沟槽；去除所述第一沟槽底部暴露出的第一牺牲层，在第一沟槽底部暴露出的相邻两层第一沟道层之间形成第二沟槽，以所述第二沟槽和所述第一沟道层形成第一鳍部；形成所述层间介质层后，去除所述第二伪栅极，在所层间介质层内形成第三沟槽；去除所述第三沟槽底部暴露出的第二牺牲层，在第三沟槽底部暴露出的相邻两层第二沟道层之间形成第四沟槽，以所述第四沟槽和所述第二沟道层形成第二鳍部；在所述第一沟槽和所述第二沟槽内形成第一栅极，以所述第一伪栅极结构形成第一栅极结构；在所述第三沟槽和所述第四沟槽内形成第二栅极，以所述第二伪栅极结构形成第二栅极结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述初始第一鳍部还包括位于所述第一区和所述第一复合层之间的第一底部结构；所述初始第二鳍部还包括位于所述第二区和所述第二复合层之间的第二底部结构。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述初始第一鳍部和所述初始第二鳍部的形成方法包括：在所述衬底上形成若干层重叠的复合材料层，所述复合材料层包括牺牲材料层以及位于所述牺牲材料层表面的沟道材料层；在所述第一区上的复合材料层部分表面形成第一图形层；以所述第一图形层为掩膜刻蚀所述复合材料层和所述衬底，形成所述初始第一鳍部；在所述第二区上的复合材料层部分表面形成第二图形层；以所述第二图形层为掩膜刻蚀所述复合材料层和所述衬底，形成所述初始第二鳍部。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述牺牲材料层的材料与所述沟道材料层的材料不同；所述牺牲材料层的材料包括锗硅，所述沟道材料层的材料包括硅。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一源漏层和所述第二源漏层的形成方法还包括:在所述第一伪栅极结构两侧的初始第一鳍部内形成第一开口；在所述第二伪栅极结构两侧的初始第二鳍部内形成第二开口，所述第一开口在沿垂直于所述衬底表面方向上的深度大于所述第二开口在沿垂直于所述衬底表面方向上的深度；在所述第一开口内形成所述第一源漏层；在所述第二开口内形成所述第二源漏层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一源漏层和所述第二源漏层的形成方法还包括：在所述第一开口内形成第一外延层，并在所述第一外延层内掺入第一掺杂离子，以形成第一源漏层；在所述第二开口内形成第二外延层，并在所述第二外延层内掺入第二掺杂离子，以形成第二源漏层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一开口的形成方法包括：以所述第一伪栅极结构为掩膜刻蚀所述初始第一鳍部，在所述初始第一鳍部内形成初始第一开口，所述初始第一开口底部暴露出所述第一底部结构；在形成所述初始第一开口后，刻蚀所述第一牺牲层，在相邻两层第一沟道层之间形成第一凹槽，所述第一凹槽暴露出的第一牺牲层侧壁相对于所述第一沟道层侧壁凹陷；在所述第一伪栅极结构侧壁、所述初始第一开口侧壁，和所述第一凹槽内形成初始第一阻挡层，所述初始第一阻挡层填满所述第一凹槽；以所述初始第一阻挡层为掩膜，刻蚀所述初始第一开口底部暴露出所述第一底部结构，在所述第一底部结构内形成第三开口；形成所述第三开口后，刻蚀所述初始第一阻挡层，直到暴露出所述第一伪栅极结构侧壁和所述第一沟道层侧壁，形成第一阻挡层和所述第一开口。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始第一阻挡层的在沿所述第一方向上的尺寸范围为2纳米至8纳米。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始第一阻挡层的形成方法包括：在所述衬底上形成阻挡材料层，所述阻挡材料层还位于所述第一伪栅极结构侧壁和顶部表面，且填满所述第一凹槽；回刻所述阻挡材料层，直到暴露出所述第一伪栅极结构顶部表面、所述初始第一开口底部和所述衬底表面。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第二开口在形成所述阻挡材料前形成，所述第二开口的形成方法包括：以所述第二伪栅极结构为掩膜刻蚀所述初始第二鳍部，在所述初始第二鳍部内形成所述第二开口，所述第二开口底部暴露出所述第二底部结构。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，在形成所述阻挡材料前，形成所述第二开口后，还包括：刻蚀所述第二牺牲层，在相邻两层第二沟道层之间形成第二凹槽，所述第二凹槽暴露出的第二牺牲层侧壁相对于所述第二沟道层侧壁凹陷。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述阻挡材料层还位于所述第二伪栅极结构侧壁和顶部表面，且填满所述第二凹槽。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述阻挡材料层后，形成所述第一阻挡层前，还包括：在所述衬底上形成辅助材料层，所述辅助材料层填满所述第二开口，且位于所第一伪栅极结构、所述第二伪栅极结构的侧壁和顶部；去除所述第一区上的所述辅助材料层，直到暴露出所述第一区上的所述阻挡材料层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述辅助材料层的材料与所述阻挡材料层的材料不同，所述辅助材料层的材料包括无定型碳。
20.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述第三开口后，形成所述第二源漏层前，还包括：在所述第一区上形成第一掩膜层，所述第一掩膜层位于所述初始第一开口和所述第三开口内；去除所述第二区上的所述辅助材料层，暴露出所述第二区上的所述阻挡材料层；回刻所述第二区上的所述阻挡材料层，直到暴露出所述第二伪栅极结构侧壁、所述第二沟道层侧壁和所述第二开口，在所述第二凹槽内形成第二阻挡层。
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