CN114792728A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底；在所述基底上形成栅极结构和第一介质层，所述第一介质层覆盖所述栅极结构侧壁表面；在所述第一介质层内形成暴露出基底表面的插塞开口，所述插塞开口与栅极结构之间的第一介质层形成牺牲侧墙；在所述插塞开口内形成源漏插塞；形成所述源漏插塞之后，去除所述牺牲侧墙，在所述源漏插塞和栅极结构之间形成空腔。所述方法有利于提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
然而，现有技术形成的鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底；位于所述基底上栅极结构的和第一介质层，所述栅极结构侧壁具有侧墙，且所述第一介质层覆盖所述栅极结构侧壁表面；位于所述第一介质层内且暴露出基底表面的插塞开口；位于所述插塞开口内的源漏插塞；位于所述源漏插塞和栅极结构之间的空腔；位于所述栅极结构、源漏插塞以及空腔顶表面的第三介质层，且所述第三介质层将所述空腔顶部封闭。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构和第一介质层，所述第一介质层覆盖所述栅极结构侧壁表面；在所述第一介质层内形成暴露出基底表面的插塞开口，所述插塞开口与栅极结构之间的第一介质层形成牺牲侧墙；在所述插塞开口内形成源漏插塞；形成所述源漏插塞之后，去除所述牺牲侧墙，在所述源漏插塞和栅极结构之间形成空腔。
可选的，所述栅极结构和第一介质层的形成方法包括：在所述基底上形成伪栅极结构；在所述基底上形成第一介质层，且所述第一介质层覆盖所述伪栅极结构侧壁表面；去除所述伪栅极结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成所述栅极结构。
可选的，在所述伪栅开口内形成栅极结构的方法包括：在所述伪栅开口底部表面形成界面层；在所述伪栅开口底部和侧壁表面以及第一介质层表面形成高K介质材料膜，且所述高K介质材料膜位于界面层表面；在所述高K介质材料膜表面形成功函数材料膜；在所述功函数材料膜表面形成栅极材料膜；平坦化所述高K介质材料膜、功函数材料膜以及栅极材料膜，直至暴露出第一介质层表面，使所述高K介质材料膜形成高K介质层，使所述功函数材料膜形成功函数层，使所述栅极材料膜形成栅极层，从而在所述伪栅开口内形成栅极结构。
可选的，还包括：形成所述伪栅极结构之后，形成所述第一介质层之前，在所述伪栅极结构侧壁表面形成侧墙；所述第一介质层覆盖所述侧墙侧壁表面。
可选的，还包括：形成所述侧墙之后，形成所述第一介质层之前，在所述伪栅极结构和侧墙两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区之后，形成所述第一介质层和位于所述第一介质层内的插塞开口，且所述插塞开口暴露出所述源漏掺杂区表面。
可选的，所述源漏插掺杂区的形成方法包括：去除所述伪栅极结构和侧墙两侧的部分基底，在所述基底内形成源漏开口；在所述源漏开口内形成源漏掺杂区。
可选的，所述源漏插塞顶部表面高于所述栅极结构顶部表面。
可选的，还包括：形成所述栅极结构和第一介质层之后，形成所述插塞开口之前，在所述第一介质层表面和栅极结构表面形成第二介质层；在所述第一介质层和第二介质层内形成所述插塞开口。
可选的，所述插塞开口的形成方法包括：在所述第二介质层表面形成图形化层，所述图形化层暴露出源漏掺杂区上的第二介质层表面；以所述图形化层为掩膜，刻蚀所述第一介质层和第二介质层，直至暴露出源漏掺杂区表面，在所述第一介质层和第二介质层内形成所述插塞开口。
可选的，所述源漏插塞的形成方法包括：在所述插塞开口内和第二介质层表面形成源漏插塞材料膜；平坦化所述源漏插塞材料膜，直至暴露出第二介质层表面，在所述插塞开口内形成所述源漏插塞。
可选的，还包括：形成所述插塞开口之后，形成所述源漏插塞材料膜之前，在所述插塞开口侧壁表面形成保护层。
可选的，所述保护层的材料和第一介质层的材料不同；所述保护层的材料和第二介质层的材料不同；所述保护层的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合。
可选的，所述源漏插塞材料膜的形成方法包括：在所述插塞开口底部和侧壁表面以及第二介质层表面形成插塞阻挡材料膜；在所述插塞阻挡材料膜表面形成插塞导电材料膜，且所述插塞导电材料膜填充满所述插塞开口。
可选的，去除所述牺牲侧墙之后，在所述栅极结构上形成第三介质层，且所述第三介质层封闭所述空腔顶部。
可选的，所述第三介质层的形成方法包括：在所述栅极结构顶部、以及源漏插塞顶部表面和部分侧壁表面形成下层介质层，且所述下层介质层封闭所述空腔顶部；在所述下层介质层表面形成上层介质层，且所述上层介质层顶部表面高于所述源漏插塞顶部表面。
可选的，所述下层介质层的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺包括：离子增强型化学气相沉积工艺、高浓度等离子体沉积工艺。
可选的，还包括：去除所述牺牲侧墙的过程中，还去除所述第二介质层，在相邻源漏插塞之间形成介质开口，且所述介质开口底部暴露出空腔顶部表面和栅极结构顶部表面。
可选的，所述侧墙的材料和第一介质层的材料不同；所述侧墙的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合；所述第一介质层的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合。
可选的，所述基底包括：衬底和位于衬底表面的鳍部和隔离层，且所述隔离层覆盖部分鳍部侧壁表面；所述栅极结构位于所述隔离层表面且横跨所述鳍部。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，所述源漏插塞和栅极结构之间具有空腔，由于所述空腔为开口结构，空气填充于空腔内，所述空腔的介电常数较小，有利于降低栅极结构和源漏插塞之间的寄生电容，从而有利于提升半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，在第一介质层内形成插塞开口，所述插塞开口与栅极结构之间的第一介质层形成牺牲侧墙；在所述插塞开口内形成源漏插塞之后，去除所述牺牲侧墙，从而在所述源漏插塞和栅极结构之间形成空腔，由于所述空腔为开口结构，空气填充于所述空腔内，所述空腔的介电常数较小，有利于降低栅极结构和源漏插塞之间的寄生电容，从而有利于提升半导体结构的性能。
进一步，在所述伪栅极结构侧壁表面形成侧墙；之后，将所述伪栅极结构替代，形成栅极结构，所述侧墙位于栅极结构侧墙表面，使得后续去除所述牺牲侧墙在源漏插塞和栅极结构之间形成所述空腔过程中，所述侧墙能够保护栅极结构的侧壁表面，从而对所述栅极结构能够起到保护作用，减少所述栅极结构的侧壁在后续的工艺受到损伤，使得所述栅极结构的性能较好。
进一步，所述半导体结构的形成方法还包括：形成所述插塞开口之后，形成源漏插塞材料膜之前，在所述插塞开口侧壁表面形成保护层，所述保护层能够对源漏插塞侧壁起到保护作用，在后续去除牺牲侧墙的过程中，减少源漏插塞的侧壁受到刻蚀损伤，使得所述源漏插塞的性能较好。
附图说明
图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图；
图5至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底上具有鳍部110和伪栅极结构120，所述伪栅极结构120横跨所述鳍部110，且所述伪栅极结构120位于所述鳍部110的部分顶部表面和侧壁表面；在所述伪栅极结构120侧壁表面形成侧墙130；在所述伪栅极结构120和侧墙130两侧的鳍部110内形成源漏掺杂区140。
请参考图2，在所述基底100上形成第一介质层150，所述第一介质层150覆盖所述侧墙130侧壁表面。
请参考图3，去除所述伪栅极结构120，在所述第一介质层150内形成伪栅开口(图中未示出)；在所述伪栅开口内形成栅极结构160。
请参考图4，形成所述栅极结构160之后，去除所述侧墙130，在所述第一介质层150内形成空腔170；在所述第一介质层150表面形成第二介质层180，所述第二介质层180位于所述空腔170顶部且将空腔170顶部封闭。
上述方法中，通过去除所述侧墙130，在所述第一介质层150内形成空腔170，具体的，所述空腔170为孔洞结构，空气填充于空腔170内，与侧墙130材料相比，空气的介电常数较小，所述以空腔170设置于栅极结构160的侧壁，有助于减小栅极结构160和其他器件之间的电容，从而提高形成的半导体结构的性能。
然而，在去除所述侧墙130形成所述空腔170的过程中，所述栅极结构160的侧壁被暴露，容易受到刻蚀工艺的损伤，导致所述栅极结构170的性能降低，使得所述半导体结构的性能仍较差。
为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，其中方法包括：所述插塞开口与栅极结构之间的第一介质层形成牺牲侧墙；在所述插塞开口内形成源漏插塞；形成所述源漏插塞之后，去除所述牺牲侧墙，在所述源漏插塞和栅极结构之间形成空腔，所述源漏插塞和栅极结构之间具有空腔，所述空腔的介电常数较小，有利于降低栅极结构和源漏插塞之间的寄生电容，从而有利于提升半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图5，提供基底。
在本实施例中，所述基底包括：衬底201和位于衬底201上的鳍部202和隔离层(图中未示出)，且所述隔离层覆盖部分鳍部202侧壁表面。
在本实施例中，所述衬底201的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述鳍部202的材料为硅；在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离层可以起到电学隔离相邻鳍部202的作用。
在本实施例中，所述隔离层的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
在其他实施例中，所述基底为平面型衬底。
接着，在所述基底上形成栅极结构和第一介质层，所述第一介质层覆盖所述栅极结构侧壁表面，具体形成所述栅极结构和第一介质层的过程请参考图6至图8。
请参考图6，在所述基底上形成伪栅极结构210；在所述基底上形成第一介质层230，且所述第一介质层230覆盖所述伪栅极结构210侧壁表面。
所述伪栅极结构210用于采用“后栅工艺”定义栅极结构的位置和尺寸。
所述第一介质层230的作用在于，一方面，为后续形成源漏插塞提供支撑；另一方面，为后续形成空腔占据空间。
在本实施例中，所述伪栅极结构210包括：位于部分鳍部顶部表面和侧壁表面的伪栅介质层(图中未标示)、位于所述伪栅介质层表面的伪栅极层(图中未标示)以及位于所述伪栅介质层表面的硬掩膜结构(图中未标示)。
在本实施例中，所述半导体结构的形成方法还包括：形成所述伪栅极结构210之后，形成所述第一介质层230之前，在所述伪栅极结构210侧壁表面形成侧墙220；所述第一介质层230覆盖所述侧墙220侧壁表面。
所述侧墙220的材料和第一介质层230的材料不同。
所述侧墙220的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合；所述第一介质层230的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合。
在本实施例中，所述侧墙220的材料为氮化硅，所述第一介质层230的材料为氧化硅。
在本实施例中，所述半导体结构的形成方法还包括：形成所述侧墙220之后，形成第一介质层230之前，在所述伪栅极结构210和侧墙220两侧的基底内形成源漏掺杂区204。
所述源漏插掺杂区204的形成方法包括：去除所述伪栅极结构210和侧墙220两侧的部分基底，在所述基底内形成源漏开口(图中未示出)；在所述源漏开口内形成源漏掺杂区204。
在所述插塞开口内形成源漏掺杂区204的方法包括：采用外延生长工艺在所述插塞开口内形成外延层(图中未示出)；在形成所述外延层过程中采用原位掺杂工艺在所述外延层(图中未示出)内掺入源漏离子，形成所述源漏掺杂区204。
具体的，在本实施例中，所述源漏掺杂区204位于所述鳍部202内。
在本实施例中，所述半导体结构的形成方法还包括：形成所述源漏掺杂区204之后，形成所述第一介质层230之前，在所述源漏掺杂区204表面形成停止层205。
所述停止层205用于作为后续刻蚀形成源漏插塞的插塞开口的停止层。
在本实施例中，所述第一介质层230的形成方法包括：在基底上形成覆盖所述伪栅极结构210和侧墙220的介质材料层(图中未示出)，所述介质材料层的整个表面高于伪栅极结构210的顶部表面；去除高于伪栅极结构210顶部表面的介质材料层，从而形成第一介质层230。
请参考图7，去除所述伪栅极结构210，在所述第一介质层230内形成伪栅开口(图中未示出)；在所述伪栅开口内形成所述栅极结构240。
在本实施例中，所述栅极结构240位于所述隔离层表面且横跨所述鳍部202，且所述栅极结构240位于鳍部202的部分顶部表面和侧壁表面。
在所述伪栅开口内形成栅极结构240的方法包括：在所述伪栅开口底部表面形成界面层(图中未示出)；在所述伪栅开口底部和侧壁表面以及第一介质层230表面形成高K介质材料膜(图中未示出)，且所述高K介质材料膜位于界面层表面；在所述高K介质材料膜表面形成功函数材料膜(图中未示出)；在所述功函数材料膜表面形成栅极材料膜(图中未示出)；平坦化所述高K介质材料膜、功函数材料膜以及栅极材料膜，直至暴露出第一介质层230表面，使所述高K介质材料膜形成高K介质层(图中未示出)，使所述功函数材料膜形成功函数层(图中未示出)，使所述栅极材料膜形成栅极层(图中未示出)，从而在所述伪栅开口内形成栅极结构240。
所述高K介质层的材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽或氧化铝中的一种或几种组合。在本实施例中，所述高K介质层的材料为氧化铪。
所述栅极层的材料包括金属，所述金属包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或几种组合。在本实施例中，所述栅极层的材料为钨。
所述功函数层的材料包括：N型功函数层和P型功函数层。
所述界面层的材料包括：二氧化硅。所述界面层能够有效减少鳍部202和所述栅介质层之间的界面缺陷，从而改善界面态，有利于提高形成的半导体结构的性能。
通过在所述伪栅极结构210侧壁表面形成侧墙220；之后，将所述伪栅极结构210替代，形成栅极结构240，所述侧墙220位于栅极结构240侧墙表面，使得后续去除所述牺牲侧墙在源漏插塞和栅极结构之间形成空腔过程中，所述侧墙220能够保护栅极结构240的侧壁表面，从而对所述栅极结构240能够起到保护作用，减少所述栅极结构240的侧壁在后续的工艺受到损伤，使得所述栅极结构240的性能较好。
接着，在所述第一介质层230内形成暴露出基底表面的插塞开口，所述插塞开口与栅极结构240之间的第一介质层230形成牺牲侧墙，具体形成所述插塞开口的过程请参考图8至图9。
请参考图8，在所述第一介质层230表面和栅极结构240表面形成第二介质层250。
所述第二介质层250和第一介质层230共同为后续形成源漏插塞提供支撑。
所述第二介质层250和所述侧墙220的材料不同。
所述第二介质层250的材料包括：氧化硅、氮化硅、氮氧化硅或二氧化钛中的一种或者几种组合。
在本实施例中，所述第二介质层250和第一介质层230的材料相同，均为氧化硅。
所述第二介质层250和所述第一介质层230的材料相同，部分第一介质层230用于形成牺牲侧墙，有利于后续去除所述牺牲侧墙形成空腔的过程中，能够采用同一刻蚀工艺，将第一介质层230表面的第二介质层250去除，暴露出所述第一介质层230之后，再去除所述第一介质层230，有利于节省工艺步骤，提高生产效率。
请参考图9，在所述第一介质层230和第二介质层250内形成所述插塞开口260。
所述插塞开口260为后续形成源漏插塞提供空间。
形成所述插塞开口260之后，所述插塞开口260与栅极结构240之间的第一介质层230形成牺牲侧墙，所述牺牲侧墙将在后续制程中被去除，从而形成空腔。
所述插塞开口260的形成方法包括：在所述第二介质层250表面形成图形化层(图中未示出)，所述图形化层暴露出源漏掺杂区205上的第二介质层250表面；以所述图形化层为掩膜，刻蚀所述第一介质层230和第二介质层250，直至暴露出源漏掺杂区204表面，在所述第一介质层230和第二介质层250内形成所述插塞开口260。
接着，在所述插塞开口260内形成源漏插塞，具体形成所述源漏插塞的过程请参考图10至图11。
请参考图10，在所述插塞开口260内和第二介质层250表面形成源漏插塞材料膜(图中未标示)。
所述源漏插塞材料膜为后续形成源漏插塞提供材料层。
所述源漏插塞材料膜的形成方法包括：在所述插塞开口260底部和侧壁表面以及第二介质层250表面形成插塞阻挡材料膜271；在所述插塞阻挡材料膜271表面形成插塞导电材料膜272，且所述插塞导电材料膜272填充满所述插塞开口260。
在本实施例中，所述半导体结构的形成方法还包括：形成所述插塞开口260之后，形成所述源漏插塞材料膜之前，在所述插塞开口260侧壁表面形成保护层261。
形成所述插塞开口260之后，后续形成源漏插塞材料膜之前，在所述插塞开口260侧壁表面形成所述保护层261，所述保护层261能够对最终形成的源漏插塞侧壁起到保护作用，在后续去除牺牲侧墙的过程中，减少源漏插塞的侧壁受到刻蚀损伤，使得所述源漏插塞的性能较好。
所述保护层261的材料和第一介质层230的材料不同；所述保护层261的材料和第二介质层250的材料不同。
所述保护层261的材料包括：氧化硅、氮化硅、氮氧化硅或者二氧化钛中的一种或者几种组合。在本实施例中，所述保护层261的材料为氮化硅。
所述插塞阻挡材料膜271的材料包括：氮化钛或者氮化钽。在本实施例中，所述插塞阻挡材料膜271的材料为氮化钛。
所述插塞阻挡材料膜271用于增加插塞导电材料膜272与第二介质层250和第一介质层230之间的粘附性。
所述插塞导电材料膜272的材料包括：金属，所述金属包括：所述金属包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或几种组合。在本实施例中，所述插塞导电材料膜272的材料为钨。
具体的，在本实施例中，所述插塞阻挡材料膜271位于所述保护层261的表面。
请参考图11，平坦化所述源漏插塞材料膜，直至暴露出第二介质层250表面，在所述插塞开口260内形成所述源漏插塞(图中未标示)。
所述平坦化源漏插塞材料膜的工艺，使插塞阻挡材料膜271形成插塞阻挡层2711，使插塞导电材料膜272形成插塞导电层2721，所述源漏插塞包括塞阻挡层2711和插塞导电层2721。
在本实施例中，所述源漏插塞顶部表面高于所述栅极结构240顶部表面。
所述平坦化所述源漏插塞材料膜的工艺包括：化学机械研磨工艺。
请参考图12，形成所述源漏插塞之后，去除所述牺牲侧墙，在所述源漏插塞和栅极结构240之间形成空腔280。
具体的，形成所述源漏插塞之后，去除所述牺牲侧墙，由于所述牺牲侧墙具体为源漏插塞280和栅极结构240之间的第一介质层230，且所述第一介质层230的材料和第二介质层250的材料相同，去除所述牺牲侧墙在源漏插塞和栅极结构240之间形成空腔280的过程中，还去除所述第二介质层250，从而在相邻源漏插塞之间形成介质开口290，且所述介质开口290底部暴露出空腔280顶部表面和栅极结构240顶部表面。
沿垂直于空腔280侧壁方向上，所述空腔280的尺寸范围为5纳米至10纳米。
所述空腔280的深度范围为10纳米至40纳米。
所述深度指的是沿垂直于基底表面方向上的尺寸。
在本实施例中，所述第二介质层250和第一介质层230的材料相同，能够通过同一刻蚀工艺，去除所述第二介质层250和第一介质层230，从而节约工艺步骤，节省了工艺时间。
通过在第一介质层230内形成插塞开口260，所述插塞开口260与栅极结构240之间的第一介质层230形成牺牲侧墙；在所述插塞开260口内形成源漏插塞之后，去除所述牺牲侧墙，从而在所述源漏插塞和栅极结构240之间形成空腔280，由于所述空腔280为开口结构，空气填充于所述空腔280内，所述空腔280的介电常数较小，有利于降低栅极结构240和源漏插塞之间的寄生电容，从而有利于提升半导体结构的性能。
请参考图13，去除所述牺牲侧墙形成所述空腔280之后，在所述栅极结构240上形成第三介质层291，且所述第三介质层291封闭所述空腔280顶部。
具体的，所述第三介质层291填充满所述介质开口290。
所述第三介质层291的形成方法包括：在所述栅极结构240顶部和源漏插塞顶部表面和部分侧壁表面形成下层介质层2911，且所述下层介质层2911封闭所述空腔280顶部；在所述下层介质层2911表面形成上层介质层2912。
在本实施例中，所述下层介质层2911还位于侧墙220顶部表面和保护层261的部分侧壁表面和顶部表面。
在本实施例中，所述上层介质层2912顶部表面高于所述源漏插塞顶部表面。
所述下层介质层2911的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺包括：离子增强型化学气相沉积工艺、高浓度等离子体沉积工艺。
在本实施例中，采用离子增强型化学气相沉积工艺形成所述下层介质层2911，所述工艺的填充性较差，有利于使膜层形成在空腔280顶部，从而将所述空腔280顶部封闭。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请参考图12包括：基底；位于所述基底上的栅极结构240和第一介质层(图中未示出)，所述栅极结构240侧壁具有侧墙220，且所述第一介质层覆盖所述栅极结构240侧壁表面；位于所述第一介质层内且暴露出基底表面的插塞开口260(图9中所示)；位于所述插塞开口内的源漏插塞(图中未标示)；位于所述源漏插塞和栅极结构240之间的空腔280，位于所述栅极结构240、源漏插塞以及空腔280顶表面的第三介质层291，且所述第三介质层291将所述空腔280顶部封闭。。
所述源漏插塞和栅极结构240之间具有空腔280，由于所述空腔280为开口结构，空气填充于空腔280内，所述空腔280的介电常数较小，有利于降低栅极结构240和源漏插塞之间的寄生电容，从而有利于提升半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底；
位于所述基底上栅极结构的和第一介质层，所述栅极结构侧壁具有侧墙，且所述第一介质层覆盖所述栅极结构侧壁表面；
位于所述第一介质层内且暴露出基底表面的插塞开口；
位于所述插塞开口内的源漏插塞；
位于所述源漏插塞和栅极结构之间的空腔。
位于所述栅极结构、源漏插塞以及空腔顶表面的第三介质层，且所述第三介质层将所述空腔顶部封闭。
2.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构和第一介质层，所述第一介质层覆盖所述栅极结构侧壁表面；
在所述第一介质层内形成暴露出基底表面的插塞开口，所述插塞开口与栅极结构之间的第一介质层形成牺牲侧墙；
在所述插塞开口内形成源漏插塞；
形成所述源漏插塞之后，去除所述牺牲侧墙，在所述源漏插塞和栅极结构之间形成空腔。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述栅极结构和第一介质层的形成方法包括：在所述基底上形成伪栅极结构；在所述基底上形成第一介质层，且所述第一介质层覆盖所述伪栅极结构侧壁表面；去除所述伪栅极结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成所述栅极结构。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述伪栅开口内形成栅极结构的方法包括：在所述伪栅开口底部表面形成界面层；在所述伪栅开口底部和侧壁表面以及第一介质层表面形成高K介质材料膜，且所述高K介质材料膜位于界面层表面；在所述高K介质材料膜表面形成功函数材料膜；在所述功函数材料膜表面形成栅极材料膜；平坦化所述高K介质材料膜、功函数材料膜以及栅极材料膜，直至暴露出第一介质层表面，使所述高K介质材料膜形成高K介质层，使所述功函数材料膜形成功函数层，使所述栅极材料膜形成栅极层，从而在所述伪栅开口内形成栅极结构。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：形成所述伪栅极结构之后，形成所述第一介质层之前，在所述伪栅极结构侧壁表面形成侧墙；所述第一介质层覆盖所述侧墙侧壁表面。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，还包括：形成所述侧墙之后，形成所述第一介质层之前，在所述伪栅极结构和侧墙两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区之后，形成所述第一介质层和位于所述第一介质层内的插塞开口，且所述插塞开口暴露出所述源漏掺杂区表面。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述源漏插掺杂区的形成方法包括：去除所述伪栅极结构和侧墙两侧的部分基底，在所述基底内形成源漏开口；在所述源漏开口内形成源漏掺杂区。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述源漏插塞顶部表面高于所述栅极结构顶部表面。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，还包括：形成所述栅极结构和第一介质层之后，形成所述插塞开口之前，在所述第一介质层表面和栅极结构表面形成第二介质层；在所述第一介质层和第二介质层内形成所述插塞开口。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述插塞开口的形成方法包括：在所述第二介质层表面形成图形化层，所述图形化层暴露出源漏掺杂区上的第二介质层表面；以所述图形化层为掩膜，刻蚀所述第一介质层和第二介质层，直至暴露出源漏掺杂区表面，在所述第一介质层和第二介质层内形成所述插塞开口。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述源漏插塞的形成方法包括：在所述插塞开口内和第二介质层表面形成源漏插塞材料膜；平坦化所述源漏插塞材料膜，直至暴露出第二介质层表面，在所述插塞开口内形成所述源漏插塞。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：形成所述插塞开口之后，形成所述源漏插塞材料膜之前，在所述插塞开口侧壁表面形成保护层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述保护层的材料和第一介质层的材料不同；所述保护层的材料和第二介质层的材料不同；所述保护层的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述源漏插塞材料膜的形成方法包括：在所述插塞开口底部和侧壁表面以及第二介质层表面形成插塞阻挡材料膜；在所述插塞阻挡材料膜表面形成插塞导电材料膜，且所述插塞导电材料膜填充满所述插塞开口。
15.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述牺牲侧墙之后，在所述栅极结构上形成第三介质层，且所述第三介质层封闭所述空腔顶部。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第三介质层的形成方法包括：在所述栅极结构顶部、以及源漏插塞顶部表面和部分侧壁表面形成下层介质层，且所述下层介质层封闭所述空腔顶部；在所述下层介质层表面形成上层介质层，且所述上层介质层顶部表面高于所述源漏插塞顶部表面。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述下层介质层的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺包括：离子增强型化学气相沉积工艺、高浓度等离子体沉积工艺。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：去除所述牺牲侧墙的过程中，还去除所述第二介质层，在相邻源漏插塞之间形成介质开口，且所述介质开口底部暴露出空腔顶部表面和栅极结构顶部表面。
19.如权利要求5所述的半导体结构的形成方法，其特征在于，所述侧墙的材料和第一介质层的材料不同；所述侧墙的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合；所述第一介质层的材料包括：氧化硅、氮化硅、氮氧化硅和二氧化钛中的一种或者几种组合。
20.如权利要求2所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底和位于衬底表面的鳍部和隔离层，且所述隔离层覆盖部分鳍部侧壁表面；所述栅极结构位于所述隔离层表面且横跨所述鳍部。
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