CN109686779B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有鳍部；在基底上形成隔离结构，所述隔离结构内具有第一开口，所述第一开口暴露出鳍部的部分侧壁；在所述第一开口内形成保护层，所述保护层覆盖鳍部的侧壁；去除部分鳍部，在所述保护层之间形成源漏开口。所述方法形成的半导体器件的性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管是一种重要的半导体器件，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构两侧半导体衬底内的源漏掺杂区。
随着半导体特征尺寸的进一步减小，相邻栅极结构之间的距离不断减小，使得用于形成源漏掺杂区的空间越来越小，使得相邻的源漏掺杂区易发生合并(Merge)。相邻的所述源漏掺杂区接触，不利于半导体器件的性能。
因此，期望一种新的制造方法，使得相邻的源漏掺杂区不接触。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，使得相邻的源漏掺杂区不接触。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部；在所述基底上形成隔离结构，所述隔离结构内具有第一开口，所述第一开口暴露出鳍部的部分侧壁；在所述第一开口内形成保护层，所述保护层覆盖鳍部的侧壁；去除部分鳍部，在所述保护层之间形成源漏开口。
可选的，所述第一开口沿垂直于鳍部侧壁方向上的尺寸为：2纳米～8纳米。
可选的，所述第一开口的深度为：3纳米～10纳米。
可选的，所述隔离结构包括：隔离层和位于隔离层上的第一牺牲层，所述第一牺牲层与鳍部之间具有所述第一开口；所述隔离结构和第一开口的形成步骤包括：在所述基底上形成隔离层；在所述隔离层、以及鳍部的侧壁和顶部表面形成第一牺牲膜；在所述隔离层和鳍部顶部的第一牺牲膜表面形成第二牺牲层；以所述第二牺牲层为掩膜，刻蚀鳍部侧壁的第一牺牲膜，在隔离层和鳍部顶部形成所述第一牺牲层，所述第一牺牲层和鳍部之间具有第一开口。
可选的，所述第一牺牲膜的材料包括：SiO2、SiON、SiBN、SiBCN或者SiBON；第二牺牲层的材料包括氮化硅。
可选的，所述第一牺牲膜的厚度为：2纳米～8纳米。
可选的，形成所述第一开口之后，形成保护层之前，所述形成方法还包括：去除第二牺牲层；去除第二牺牲层之后，去除第一开口侧壁的第一牺牲层、以及第一开口底部的部分隔离层，形成所述第二开口。
可选的，所述第二开口沿垂直于鳍部侧壁方向上的最大尺寸为：3纳米～10纳米。
可选的，所述第二开口的深度为：3纳米～10纳米。
可选的，所述隔离结构为单层结构；所述隔离结构和第一开口的形成步骤包括：在所述基底上形成隔离结构膜，所述隔离结构膜上具有第一掩膜层，所述第一掩膜层内具有掩膜开口，所述掩膜开口暴露出鳍部的侧壁；以所述掩膜层为掩膜，刻蚀所述隔离结构膜，形成隔离结构，所述隔离结构内具有所述第一开口。
可选的，所述保护层的厚度为：3纳米～8纳米。
可选的，形成所述隔离结构之后，形成第一开口之前，所述形成方法还包括：在所述基底上形成栅极结构，所述栅极结构两侧的鳍部内具有所述源漏掺杂区。
可选的，形成所述源漏开口之后，所述形成方法还包括：在所述源漏开口内形成外延层，所述外延层覆盖保护层的侧壁；在所述外延层内掺入掺杂离子，形成源漏掺杂区。
本发明还提供一种半导体结构，包括：基底，所述基底上具有鳍部；位于基底上的隔离结构，所述隔离结构的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁，所述隔离结构内具有第一开口，所述第一开口暴露出鳍部的部分侧壁；位于第一开口内的保护层，所述保护层覆盖鳍部的侧壁；位于所述保护层之间的源漏开口。
可选的，所述第一开口沿垂直于鳍部侧壁方向上的尺寸为：2纳米～8纳米。
可选的，所述第一开口的深度为：3纳米～10纳米。
可选的，所述保护层的厚度为：3纳米～8纳米。
可选的，所述半导体结构还包括位于源漏开口内的源漏掺杂区。
可选的，所述半导体结构还包括位于基底上的栅极结构，所述栅极结构两侧的鳍部内具有所述源漏开口。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述保护层用于限制后续位于源漏开口内外延层的形貌。形成所述保护层之前，去除部分隔离结构以形成第一开口。所述第一开口用于容纳部分保护层，则后续去除所述保护层之间的部分鳍部时，所述第一开口四周的隔离结构均能够阻挡保护层向隔离结构一侧倾倒。所述保护层不易向隔离结构一侧倾倒，则所述保护层用于限制外延层形貌的能力较强，则后续形成的相邻外延层不接触，因此，有利于提高半导体器件的性能。
进一步，去除第一开口侧壁的第一牺牲层、以及第一开口底部的隔离层，形成第二开口。所述第二开口的尺寸大于第一开口的尺寸，使得后续位于第二开口内的保护层与第二开口侧壁的接触面积较大，则所述第二开口侧壁的第一牺牲层和隔离层对保护层阻挡能力更强，所述保护层在后续形成源漏开口时更加不易发生倾倒。
进一步，所述外延层、栅极结构和保护层构成平行板电容器，其中，保护层作为外延层和栅极结构之间的绝缘层。所述保护层用于限制外延层的形貌，且所述保护层的厚度为3纳米～8纳米，使得外延层到栅极结构的距离较远，因此，所述平行板电容较小。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的结构示意图；
图5至图21是本发明半导体结构的形成方法一实施例各步骤的结构示意图；
图22至图23是本发明半导体结构的形成方法另一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，相邻所述源漏掺杂区易发生接触。
图1至图4是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1和图2，图2是图1沿N-N1线的剖面示意图，提供基底100，所述基底100上具有鳍部101；形成横跨所述鳍部101的伪栅结构102；在所述基底100、鳍部101和伪栅结构102的侧壁和顶部表面形成保护膜103。
请参考图3，去除基底100、鳍部101和伪栅结构102顶部的保护膜103，在所述鳍部101和伪栅结构102的侧壁表面形成保护层104。
请参考图4，形成所述保护层104之后，去除部分鳍部101，在所述保护层104之间形成源漏开口105。
上述方法中，形成所述源漏开口105之后，还包括：在所述源漏开口105内形成外延层；在所述外延层内掺入掺杂离子，形成源漏掺杂区。所述保护层104用于限制外延层的形貌。
然而，随着半导体器件集成度的提高，半导体器件的尺寸不断减小，使得所述保护膜103的厚度较薄，所述保护膜103用于形成保护层104，因此，所述保护层104的厚度较薄。所述保护层104的厚度较薄，使得所述保护层104与基底100的接触面积较小，且所述保护层104的侧壁无阻挡层，则后续去除部分鳍部101以形成源漏开口时，所述保护层104易发生倾倒，则所述保护层104难以限制外延层的形貌，使得外延层生长过大，则相邻外延层之间易发生接触。相邻外延层发生接触，将对半导体器件带来不良的影响，例如：影响后续形成的硅化物的质量、导致应力的释放、或者反常泄露电流。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：去除部分隔离结构，在所述隔离结构内形成第一开口，所述第一开口暴露出鳍部的侧壁；在所述第一开口内形成保护层，所述保护层覆盖鳍部的侧壁；形成所述保护层之后，去除部分鳍部，在所述保护层之间形成源漏开口。所述方法形成的源漏掺杂区不接触，有利于提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图21是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图5，提供基底200，所述基底200上具有鳍部201。
所述基底200和鳍部201的形成步骤包括：提供初始基底，所述初始基底上具有第三掩膜层，所述第三掩膜层暴露出部分初始基底；以所述第三掩膜层为掩膜，刻蚀所述初始基底，形成基底200和位于基底200上的鳍部201。
在本实施例中，所述初始基底的材料为硅，相应的，所述基底200和鳍部201的材料为硅。
在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，所述基底和鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第三掩膜层的材料包括：硅的氮化物、硅的氧化物或者硅的氮氧化物。所述第三掩膜层作为形成基底200和鳍部201的掩膜。
以所述第三掩膜层为掩膜，刻蚀所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
形成所述基底200和鳍部201之后，还包括：在所述基底200上形成隔离结构膜，在本实施例中，所述隔离结构膜包括：隔离层和位于隔离层上的第一牺牲膜。
请参考图6和图7，图7是图6沿C-C1线的剖面示意图，图6是图7沿D-D1线的剖面示意图，在所述基底200上形成隔离层202，所述隔离层202的顶部表面低于鳍部201的顶部表面，且覆盖鳍部201的部分侧壁。
所述隔离层202的形成步骤包括：在所述基底200上、以及鳍部201的侧壁和顶部表面形成隔离材料膜；去除部分隔离材料膜，形成所述隔离层202。
所述隔离材料膜的材料包括氧化硅。相应的，所述隔离层202的材料包括氧化硅。
在本实施例中，所述隔离材料膜的形成工艺为流体化学气相沉积工艺。流体化学气相沉积工艺的步骤包括：在所述基底200上、以及鳍部201的侧壁和顶部表面形成前驱体；对所述前驱体进行固化处理，使所述前驱体固化，形成隔离材料膜。所述前驱体为流体能够充分填充相邻鳍部201之间的间隙，从而形成隔离性能较好的隔离材料膜。
在其他实施例中，形成所述隔离材料膜的工艺包括高密度等离子体增强化学沉积工艺、高深宽比沉积工艺或物理气相沉积工艺。
所述隔离层202用于实现半导体不同器件之间的电隔离。
形成所述隔离层202之后，在所述隔离层202上形成第一牺牲膜。
形成所述隔离层202之后，形成所述第一牺牲膜之前，还包括：形成横跨鳍部201的伪栅结构，具体请参考图8至图11。
请参考图8，在所述鳍部201的部分侧壁和顶部表面上形成伪栅介质膜203。
需要说明的是，图8是在图6基础上的结构示意图。
所述伪栅介质膜203的材料包括：氧化硅。
所述伪栅介质膜203用于后续形成伪栅介质层，所述伪栅介质层的厚度是由器件的类型决定的，具体的，半导体器件为核心区器件时，由于核心区器件的工作电压较低，因此，所述伪栅介质层的厚度较薄。所述伪栅介质膜203用于形成伪栅介质层，因此伪栅介质膜203的厚度也较薄。在一实施例中，所述伪栅介质膜203的厚度为：5埃～15埃，所述伪栅介质膜203的形成工艺包括：化学氧化工艺；半导体器件为外围区器件时，由于外围区器件的工作电压较高，因此，所述伪栅介质层的厚度较厚。所述伪栅介质膜203用于形成伪栅介质层，因此，所述伪栅介质膜203的厚度较厚。在一实施例中，所述伪栅介质膜203的厚度为：10埃～20埃，所述伪栅介质膜203的形成工艺包括：原位水汽生成工艺。
请参考图9至图11，图10是图9沿E-E1线的剖面示意图，图9是图10沿F-F1线的剖面示意图，图11是图10沿G-G1线的剖面示意图，在所述伪栅介质膜203上形成伪栅极层204；以所述伪栅极层204为掩膜，刻蚀所述伪栅介质膜203，直至暴露出鳍部201，形成伪栅介质层(图中未标出)。
所述伪栅极层204的形成步骤包括：在所述基底200和伪栅介质层203上形成伪栅极膜，所述伪栅极膜上具有第二掩膜层，所述第二掩膜层暴露出部分伪栅极膜；以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜，直至暴露出伪栅介质膜203，形成伪栅极层204。
所述伪栅极膜的材料包括：硅，所述伪栅极膜的形成工艺包括：化学气相沉积工艺。
所述第二掩膜层的材料包括氮化硅，所述第二掩膜层作为形成伪栅极层204的掩膜。
以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
以所述伪栅极层204为掩膜，刻蚀所述伪栅介质膜203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述伪栅结构包括：伪栅介质层和位于伪栅介质层上的伪栅极层204。
形成所述伪栅结构之后，在所述隔离层202上形成第一牺牲膜，具体请参考图12。
请参考图12，在所述隔离层202顶部表面、以及鳍部201的侧壁和顶部表面形成第一牺牲膜205。
需要说明的是，图12是在图11基础上的结构示意图。
所述第一牺牲膜205的材料包括：氧化硅，所述第一牺牲膜205的形成工艺包括：原子层沉积工艺。采用原子层沉积工艺形成所述第一牺牲膜205的厚度较均匀，且对鳍部201和隔离层202接触的拐角处的台阶覆盖能力较强。则后续去除鳍部201侧壁的第一牺牲膜205，在基底200和鳍部201顶部形成的第一牺牲层与鳍部201之间的第一开口的形貌较规整，使得后续位于第一开口内的保护层不易发生倾倒。
所述第一牺牲膜205的厚度为：2纳米～8纳米，选择所述第一牺牲膜205的厚度的意义在于：若所述第一牺牲膜205的厚度小于2纳米，使得后续形成的第一开口沿垂直于鳍部201侧壁方向上的尺寸较小，则后续形成的位于第一开口内的保护层较少，使得第一开口侧壁第一牺牲层对保护层的阻挡能力不够，所述保护层易发生倾倒，则所述保护层难以限制后续形成的源漏掺杂区的形貌，相邻源漏掺杂区易接触，不利于提高半导体器件的性能；若所述第一牺牲膜205的厚度大于8纳米，使得后续去除鳍部201侧壁上的第一牺牲膜205的难度较大。
所述第一牺牲膜205的厚度决定后续形成的第一开口沿垂直于鳍部201侧壁方向上的尺寸。
所述第一牺牲膜205用于后续形成第一牺牲层。
所述隔离结构膜包括：隔离层202和位于隔离层202上的第一牺牲膜205。
请参考图13，在所述第一牺牲膜205上形成第二牺牲膜206。
所述第二牺牲膜206的材料包括：氮化硅，所述第二牺牲膜206的形成工艺包括：化学气相沉积工艺。
所述第二牺牲膜206用于后续形成第二牺牲层。
与位于鳍部201侧壁的第二牺牲膜206的厚度相比，位于鳍部201顶部和基底200上的牺牲膜206的厚度较厚。
位于鳍部201侧壁的第二牺牲膜206的厚度较薄，有利于降低后续去除鳍部201侧壁上第二牺牲膜206的难度。
请参考图14，去除鳍部201侧壁的第二牺牲膜206(见图12)，在鳍部201顶部和隔离层202上形成第二牺牲层207。
去除鳍部201侧壁的第二牺牲膜206的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除鳍部201侧壁的第二牺牲膜206，有利于暴露出鳍部201侧壁的第一牺牲膜205，有利于后续去除鳍部201侧壁的第一牺牲膜205。
所述第二牺牲层207用于保护鳍部201和隔离层202上的第一牺牲膜205，有利于后续形成第一开口。
所述第二牺牲层207用于作为后续形成第一牺牲层和第一开口的掩膜。
请参考图15，以所述第二牺牲层207为掩膜，去除部分隔离结构膜，形成隔离结构，所述隔离结构内具有第一开口208。
在本实施例中，去除部分隔离结构具体指的是：去除鳍部201侧壁的第一牺牲膜205，在所述鳍部201和隔离层202顶部表面形成第一牺牲层225，所述第一牺牲层225和鳍部201之间具有所述第一开口208。
在其他实施例中，去除鳍部侧壁的第一牺牲膜、以及鳍部侧壁第一牺牲膜底部部分隔离层形成所述第一开口。
去除部分隔离结构的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一开口208沿垂直于鳍部201侧壁方向上的尺寸是由第一牺牲膜205的厚度所决定的，因此，所述第一开口208沿垂直于鳍部201侧壁方向上的尺寸为：2纳米～8纳米。
选择所述第一开口208沿垂直于鳍部201侧壁方向上的尺寸的意义为：若所述第一开口208沿垂直于鳍部201侧壁方向上的尺寸小于2纳米，使得后续位于第一开口208内的保护层较少，则第一开口208侧壁第一牺牲层225阻挡保护层倾倒的能力较弱，后续形成源漏开口时，保护层仍易倾倒，则后续形成的源漏掺杂区易接触，不利于提高半导体器件的性能；若所述第一开口208沿垂直于鳍部201侧壁方向上的尺寸大于8纳米，则所需第一牺牲膜205的厚度较厚，去除鳍部201侧壁的第一牺牲膜205的难度较大。
所述第一开口208深度为：3纳米～10纳米，选择所述第一开口208的深度的意义在于：若所述第一开口208的深度小于3纳米，使得后续形成的保护层与第一开口208侧壁的接触面积较小，则第一开口208侧壁第一牺牲层225对保护层的阻挡能力不够，后续形成源漏开口时，保护层仍易倾倒，则后续形成的源漏掺杂区易发生合并，不利于提高半导体器件的性能；若所述第一开口208的深度大于10纳米，对隔离层202的去除量过大。
在本实施例中，形成所述第一开口208之后，还包括：去除第二牺牲层207；去除第二牺牲层207之后，去除第一开口208侧壁的部分第一牺牲层225、以及第一开口208底部的部分隔离层202，形成第二开口，具体请参考图16至图17。
请参考图16，形成所述第一牺牲层225和第一开口208之后，去除第二牺牲层207(见图15)。
去除第二牺牲层207的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图17，去除第二牺牲层207之后，去除所述第一开口208侧壁的第一牺牲层225、以及第一开口208底部的部分隔离层202，形成第二开口218。
去除第一开口208侧壁的第一牺牲层225、以及第一开口208底部部分隔离层202的工艺包括：SiCoNi。
沿垂直于鳍部201侧壁方向上所述第二开口218沿垂直于鳍部201侧壁方向上的最大尺寸为：3纳米～10纳米。
所述第二开口218的深度为：3纳米～10纳米。
去除第一开口208侧壁的第一牺牲层225、以及第一开口208底部部分隔离层202，使得所述形成的第二开口218的尺寸较第一开口208的尺寸较大。则后续位于第二开口218内的保护层与第二开口218侧壁的接触面积较大。所述第二开口218侧壁的第一牺牲层225和部分隔离层202均用于阻挡保护层，则后续去除部分鳍部201形成源漏开口时，保护层更加不易发生倾倒。
在其他实施例中，不形成第二开口，后续直接在第一开口内形成保护层。
在本实施例中，形成所述第二开口218之后，在所述第二开口218形成保护层，所述保护层覆盖鳍部201的侧壁。具体请参考图18至图19。
请参考图18，在所述第一牺牲层225、鳍部201的侧壁和顶部表面、以及第二开口218(见图17)内形成保护膜220。
所述保护膜220的材料包括：氮化硅，所述保护膜220的形成工艺包括：化学气相沉积工艺。
所述保护膜220用于后续形成保护层。
请参考图19，去除鳍部201和第一牺牲层225顶部的保护膜220，在鳍部201的侧壁表面形成保护层221，部分所述保护层221位于第二开口218内。
去除鳍部201和第一牺牲层225上的保护膜220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述保护层221的材料包括：氮化硅，所述保护层221用于后续限制外延层的形貌。
请参考图20，去除部分鳍部201，在所述保护层221之间形成源漏开口222。
所述源漏开口222的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在去除部分鳍部201的过程中，由于部分保护层221位于第二开口218内，所述第二开口218侧壁的隔离层202和第一牺牲层225均能够阻挡保护层221发生倾倒，则所述保护层221不易发生倾倒，所述保护层221用于限制后续形成所述源漏掺杂区形貌的能力较强，使得相邻源漏掺杂区之间不易发生接触，有利于提高半导体器件的性能。
所述源漏开口222用于后续容纳外延层。
请参考图21，在所述源漏开口222(见图18)内形成外延层(图中未示出)，所述外延层覆盖保护层221的侧壁；在所述外延层内掺入掺杂离子，形成源漏掺杂区223。
所述外延层的形成工艺包括：外延生长工艺。
所述外延层的材料和掺杂离子的导电类型与晶体管的类型相关。
在本实施例中，晶体管的类型为NMOS晶体管，因此，所述外延层的材料包括碳化硅或者硅，掺杂离子为N型离子，如：磷离子或者砷离子。
在其他实施例中，晶体管的类型为PMOS晶体管，因此，所述外延层的材料包括硅锗或者硅，掺杂离子为P型离子，如：硼离子。
在形成所述源漏掺杂区223的过程中，所述保护层221能够限制外延层的形貌，使得所形成的相邻源漏掺杂区223之间不合并，有利于提高半导体器件的性能。
图22至图23是本发明半导体结构的形成方法另一实施例各步骤的结构示意图。
请参考图22，在所述基底200上形成隔离结构膜300，所述隔离结构膜300的顶部表面低于鳍部201的侧壁，且覆盖鳍部201的部分侧壁。
需要说明的是，图22是在图5的基础上的结构示意图。
所述隔离结构膜300的材料包括氧化硅，所述隔离结构膜300的形成工艺包括：化学气相沉积工艺。
所述隔离结构膜300用于后续形成隔离结构，所述隔离结构内具有第一开口。
形成所述隔离结构膜300之后，形成横跨鳍部201的伪栅结构。所述伪栅结构的形成步骤与上述实施例的形成步骤相同，在此不做赘述，具体请参考图8至图11。
请参考图23，形成所述伪栅结构之后，去除部分所述隔离结构膜300，形成隔离结构301，所述隔离结构301内具有第一开口302，所述第一开口302暴露出鳍部201的侧壁。
所述隔离结构301和第一开口302的形成步骤包括：在所述基底200和隔离结构膜300上、以及鳍部201的部分侧壁和顶部表面形成第一掩膜层，所述第一掩膜层内具有掩膜开口，所述掩膜开口暴露出鳍部201的部分侧壁；以所述第一掩膜层为掩膜，刻蚀所述隔离结构膜300，形成隔离结构301，所述隔离结构301内具有所述第一开口302。
所述第一掩膜层的材料包括：氮化硅，所述第一掩膜层用于形成隔离结构301和第一开口302的掩膜。
所述第一开口302沿垂直于鳍部201侧壁方向上的尺寸为：2纳米～8纳米。
所述第一开口302的深度为：3纳米～10纳米。
所述第一开口302用于后续容纳保护层。
形成所述第一开口302之后，包括：在所述第一开口302内形成保护层；去除部分鳍部201，在所述保护层之间形成源漏开口；在所述源漏开口内形成源漏掺杂区。
所述保护层、源漏开口和源漏掺杂区的形成步骤与上述实施例相同，在此不做赘述，具体请参考图18至21。
相应的，本发明还提供一种采用上述方法形成的半导体结构，请继续参考图20，包括：
基底200，所述基底200上具有鳍部201；
位于基底200上的隔离结构，所述隔离结构的顶部表面低于鳍部201的顶部表面，且覆盖部分鳍部201的侧壁，所述隔离结构内具有第一开口208(见图16)；
位于第一开口208内的保护层221；
位于保护层221之间的源漏开口222。
所述第一开口208沿垂直于鳍部201侧壁方向上的尺寸为：2纳米～8纳米。所述第一开口208的深度为：3纳米～10纳米。
所述保护层221的厚度为：3纳米～8纳米。
在本实施例中，所述隔离结构包括：隔离层202以及位于隔离层202上的第一牺牲层225。
所述半导体结构还包括位于源漏开口222内的源漏掺杂区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部；
在所述基底上形成隔离结构，所述隔离结构内具有第一开口，所述第一开口暴露出鳍部的部分侧壁；
在所述第一开口内形成保护层，所述保护层覆盖鳍部的侧壁；
去除部分鳍部，在所述保护层之间形成源漏开口；
形成所述隔离结构之后，形成第一开口之前，所述形成方法还包括：在所述基底上形成栅极结构，所述栅极结构两侧的鳍部内具有所述源漏开口；
所述隔离结构包括：隔离层和位于隔离层上的第一牺牲层，所述第一牺牲层与鳍部之间具有所述第一开口；所述隔离结构和第一开口的形成步骤包括：在所述基底上形成隔离层；在所述隔离层、以及鳍部的侧壁和顶部表面形成第一牺牲膜；在所述隔离层和鳍部顶部的第一牺牲膜表面形成第二牺牲层；以所述第二牺牲层为掩膜，刻蚀鳍部侧壁的第一牺牲膜，在隔离层和鳍部顶部形成所述第一牺牲层，所述第一牺牲层和鳍部之间具有第一开口。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口沿垂直于鳍部侧壁方向上的尺寸为：2纳米～8纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的深度为：3纳米～10纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲膜的材料包括：SiO2、SiON、SiBN、SiBCN或者SiBON；第二牺牲层的材料包括氮化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲膜的厚度为：2纳米～8纳米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口之后，形成保护层之前，所述形成方法还包括：去除第二牺牲层；去除第二牺牲层之后，去除第一开口侧壁的部分第一牺牲层、以及第一开口底部的部分隔离层，形成第二开口。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二开口沿垂直于鳍部侧壁方向上的最大尺寸为：3纳米～10纳米。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二开口的深度为：3纳米～10纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构为单层结构；所述隔离结构和第一开口的形成步骤包括：在所述基底上形成隔离结构膜，所述隔离结构膜上具有第一掩膜层，所述第一掩膜层内具有掩膜开口，所述掩膜开口暴露出鳍部的侧壁；以所述第一掩膜层为掩膜，刻蚀所述隔离结构膜，形成隔离结构，所述隔离结构内具有所述第一开口。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为：3纳米～8纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏开口之后，所述形成方法还包括：在所述源漏开口内形成外延层，所述外延层覆盖保护层的侧壁；在所述外延层内掺入掺杂离子，形成源漏掺杂区。
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