KR100618904B1 - ＦｉｎＦＥＴ을 구비하는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
트렌치 내에 격리막을 형성하고, 트렌치 내에 격리막에 의해 자기정렬되는 워드 라인을 형성하여 FinFET을 구현하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 트렌치에 의해 정의되는 핀(fin) 형상의 복수의 활성 영역과, 상기 트렌치 내에 형성된 제1 절연막으로 이루어지는 소자분리막과, 상기 트렌치 내의 상기 소자분리막 위에 형성되고 상기 트렌치 내에서 상기 활성 영역의 측벽을 덮고 있는 복수의 워드 라인을 포함한다. 상기 트렌치 내에서 상기 복수의 워드 라인 중 상호 인접한 2개의 워드 라인 사이에는 이들을 소정 거리를 두고 상호 격리시키기 위한 격리막이 형성되어 있다. 상기 격리막은 상기 제1 절연막과는 다른 식각 선택비를 가지는 제2 절연막으로 이루어진다.
핀, 트렌치, 격리막, 워드 라인, 자기정렬, FinFET
Description
도 1a은 종래 기술에 따른 방법에 의해 반도체 기판상에 FinFET을 구현한 결과를 보여주는 평면 SEM (scanning electron microscope) 사진이다.
도 1b는 도 1a에서 "B"로 표시한 부분의 단면을 보여주는 SEM 사진이다.
도 2a 및 도 2b 내지 도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 9는 도 8a의 "A"로 표시된 부분을 개략적으로 나타낸 일부절결 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 패드 산화막, 104: 실리콘 질화막, 106: 하드마스크 패턴, 110: 트렌치, 110b: 저면, 112: 소자분리막, 114: 격리 공간, 120: 활성 영역, 130: 식각 마스크 패턴, 140: 격리막, 150: 게이트 공간, 152: 게이트 절연막, 154: 워드 라인, 154a: 게이트.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 반도ㅔㅊ 기판의 트렌치 내에 형성되는 워드 라인에 의하여 형성되는 핀 전계효과 트랜지스터 (FinFET)를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자, 특히 평면형 전계효과 트랜지스터(planar field effect transistor)가 고성능, 고속도, 저소비 전력화 및 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 트랜지스터 특성을 열화시키는 여러 문제점들이 발생하고 있다. 예컨대, 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through), DIBL (Drain Induced Barrier Lowering), 쓰레숄드 스윙 (subthreshold swing) 등의 단채널 효과 (short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스 증가, 누설 전류 증가 등의 문제가 발생되고 있다.
이와 같은 문제점들을 완화시키기 위해 다양한 시도가 이루어지고 있으며, 그 일 예로서 FinFET 기술이 제안되었다. FinFET 형성 공정에서는 활성 영역인 실리콘 핀의 양 측면을 채널로 사용하기 때문에 웨이퍼 상에서 점유 면적을 증가시키지 않고도 전류 특성을 향상시킬 수 있으며, 공정이 단순하고 제조 비용이 작은 장점이 있다.
종래 기술에 따른 FinFET 형성 공정에서는 반도체 기판의 일부를 식각하여 트렌치를 형성함으로써 실리콘 핀을 형성한다. 그 후, 인접한 실리콘 핀들을 전기적으로 격리시키기 위해 상기 트렌치 내에 소자분리용 절연막을 매립한 후, 실리콘 핀의 측벽을 노출시키기 위해 상기 소자분리용 절연막 위에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리용 절연막의 일부를 습식 식각 방법에 의하여 제거한다. 이 때, 습식 식각 방법에 의한 식각량을 정확하게 제어하는 것이 어렵다. 그 결과, 상기 소자분리용 절연막중 실리콘 핀의 측벽을 노출시키는 데 필요한 부분 뿐 만 아니라 상기 트렌치 내에 남아 있어야 할 절연막 부분도 제거되는 결과가 초래된다. 이와 같은 결과가 초래된 상태에서 그 위에 워드 라인을 형성하면, 상기 트렌치 내에서 상호 인접해 있는 워드 라인 사이에 브릿지 (bridge)가 형성되는 현상이 발생될 가능성이 매우 높다.
도 1a은 종래 기술에 따른 방법에 의해 반도체 기판상에 FinFET을 구현한 결과를 보여주는 평면 SEM (scanning electron microscope) 사진이다.
도 1b는 도 1a에서 "B"로 표시한 부분의 단면을 보여주는 SEM 사진이다.
도 1a 및 도 1b에는, 종래 기술에 따른 방법에 의해 반도체 기판상의 활성 영역(20)을 한정하는 트렌치(30)를 형성하고, 상기 트렌치(30) 내에 소자분리용 절연막(32)을 매립한 후, 사진 공정을 이용하여 상기 소자분리용 절연막 위에 마스크 패턴을 형성하고, 이를 식각 마스크로 이용하여 습식 식각 방법에 의하여 상기 소자분리용 절연막(32)을 일부 제거하여 공간을 형성한 후, 상기 공간에 워드 라인(50)을 형성한 결과가 나타나 있다.
도 1b의 "B" 부분에서, 트렌치(30) 내에 상호 인접해 있는 2개의 워드 라인(50) 사이에 브릿지가 형성된 결과를 볼 수 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 트렌치를 이용하여 FinFET을 구현하는 데 있어서, 트렌치 내에서 상호 인접해 있는 2개의 워드 라인 사이에 브릿지 발생의 염려가 없는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 트렌치를 이용하여 FinFET을 구현하는 데 있어서 소자분리용 절연막을 제거할 때의 습식 식각에 대한 내성을 확보함으로써 트렌치 내에서 상호 인접해 있는 2개의 워드 라인 사이에 브릿지 발생의 가능성을 제거할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판에 소정 깊이로 형성된 트렌치에 의해 정의되는 핀(fin) 형상의 복수의 활성 영역과, 상기 트렌치 내에 형성된 제1 절연막으로 이루어지는 소자분리막과, 상기 트렌치 내의 상기 소자분리막 위에 형성되고 상기 트렌치 내에서 상기 활성 영역의 측벽을 덮고 있는 복수의 워드 라인을 포함한다. 상기 활성 영역과 워드 라인과의 사이에는 게이트 절연막이 형성되어 있다. 상기 트렌치 내에서 상기 복수의 워드 라인 중 상호 인접한 2개의 워드 라인을 상호 소정 거리를 두고 격리시키기 위하여 상기 상호 인접한 2개의 워드 라인 사이에는 격리막이 형성되어 있다. 상기 격리막은 상기 제1 절연막과는 다른 식각 선택비를 가지는 제2 절연막으로 이루어진다.
상기 격리막은 상기 트렌치의 저면에 직접 접해 있을 수 있다. 또는, 상기 격리막은 상기 트렌치 내에서 상기 트렌치의 깊이보다 얕은 깊이까지 형성될 수 있다.
상기 워드 라인은 상기 트렌치 내에서 상기 활성 영역에 대면하는 제1 표면 과, 상기 트렌치 내에서 상기 격리막에 대면하는 제2 표면을 가진다. 상기 워드 라인의 제2 표면은 상기 격리막에 직접 접해 있을 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판을 일부 식각하여 상기 반도체 기판에서 제1 방향으로 연장되는 복수의 핀(fin)형 활성 영역을 정의하는 소정 깊이의 트렌치를 형성한다. 상기 트렌치 내에 제1 절연막으로 이루어지는 소자분리막을 형성한다. 상기 소자분리막의 일부를 제거하여 상기 트렌치 내에 격리 공간을 형성한다. 상기 격리 공간 내부를 상기 제1 절연막과는 다른 식각 선택비를 가지는 제2 절연막으로 이루어지는 격리막으로 채운다. 상기 소자분리막을 일부 제거하여 상기 트렌치 내에서 상기 격리막과 상기 활성 영역과의 사이에 이들 각각의 측벽을 노출시키는 게이트 공간을 형성한다. 상기 활성 영역의 상면 및 측벽 위에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 상기 게이트 공간을 채우는 복수의 워드 라인을 형성한다.
바람직하게는, 상기 트렌치 내에 격리 공간을 형성하는 단계는 상기 소자분리막 위에 워드 라인 형성 예정 영역을 덮는 식각 마스크 패턴을 형성하는 단계와, 상기 소자분리막중 상기 식각 마스크 패턴을 통해 노출되는 부분을 식각하는 단계를 포함한다. 상기 격리 공간을 형성하기 위하여 상기 트렌치의 저면이 노출될 때까지 상기 소자분리막을 식각할 수 있다. 또는, 상기 격리 공간을 형성하기 위한 식각은 상기 트렌치의 저면이 노출되기 전에 종료될 수 있다.
상기 트렌치를 형성하기 위하여 상기 활성 영역을 덮는 하드마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 건식 식각할 수 있다. 이 때, 상기 식 각 마스크 패턴은 상기 소자분리막 및 상기 하드마스크 패턴 위에 동시에 형성될 수 있으며, 상기 트렌치 내에 상기 격리 공간을 형성하기 위하여 상기 하드마스크 패턴 및 식각 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막을 건식 식각할 수 있다. 또한, 상기 게이트 공간을 형성하기 위하여 상기 격리막 및 상기 하드마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막을 에치백할 수 있다. 상기 게이트 공간이 형성된 후 상기 하드마스크 패턴을 제거하여 상기 활성 영역의 상면을 노출시킨다.
본 발명에 의하면, 트렌치를 이용하여 FinFET을 구현하는 데 있어서 트렌치 내에서 활성 영역의 측벽을 노출시키기 위하여 소자분리용 절연막을 식각할 때 마스크 패턴 형성을 위한 사진 공정을 행할 필요가 없으며, 트렌치 내에 활성 영역과 격리막에 의하여 자기정렬되는 워드 라인을 형성함으로써 트렌치 내에서 상호 인접해 있는 워드 라인들 사이에 브릿지 발생의 가능성을 제거할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 및 도 2b 내지 도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 이들 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명하면 다음과 같다.
도 2a 및 도 2b는 반도체 기판(100)에 트렌치(110)에 의하여 정의되는 아일랜드 형상의 핀(fin)형 활성 영역(120)을 형성하는 단계를 설명하기 위한 도면들이 다. 도 2a는 반도체 기판(100)에서 트렌치(110)에 의하여 정의된 활성 영역(120)의 배치를 보여주는 평면도이고, 도 2b는 도 2a의 B - B'선 단면도이다. 도 2a의 평면도에는 도 2b의 단면도에 나타나 있는 구성 요소들 중 일부가 생략되어 있다.
보다 상세히 설명하면, 반도체 기판(100)상에 패드 산화막(102) 및 실리콘 질화막(104)을 차례로 형성한 후, 이들을 패터닝하여 상기 반도체 기판(100)의 소자분리 영역(110)을 노출시키는 하드마스크 패턴(106)을 형성한다. 상기 하드마스크 패턴(106)을 구성하기 위하여 예를 들면 상기 패드산화막(102)은 약 30 ∼ 50Å의 두께로 형성되고, 상기 실리콘 질화막(104)은 약 800Å의 두께로 형성될 수 있다.
그 후, 상기 하드마스크 패턴(106)을 식각 마스크로 하여 상기 반도체 기판(100)의 노출된 부분을 소정 깊이까지 건식 식각하여 트렌치(110)를 형성한다. 예를 들면, 상기 트렌치(110)의 깊이(d)가 약 3000Å로 되도록 형성될 수 있다. 그 결과, 상기 반도체 기판(100)에 소정 방향으로 연장되는 핀 형상의 활성 영역(120)이 정의된다. 상기 활성 영역(120)은 상기 반도체 기판(100)의 일부를 식각하여 정의되는 것으로서 상기 반도체 기판(100)과 일체로 형성된다.
도 3a 및 도 3b는 반도체 기판(100)의 트렌치(110) 내에 소자분리막(112)을 형성하는 단계를 설명하기 위한 도면들이다. 도 3a는 반도체 기판(100)에서 상기 활성 영역(120) 주위의 트렌치(110) 내에 소자분리막(112)이 매립되어 있는 상태를 보여주는 평면도이고, 도 3b는 도 3a의 B3 - B3'선 단면도이다. 도 3a의 평면도에는 도 3b의 단면도에 나타나 있는 구성 요소들 중 일부가 생략되어 있다.
보다 상세히 설명하면, 상기 트렌치(110)가 형성된 반도체 기판(100)상의 전면에 실리콘 산화막을 증착한 후, 상기 하드마스크 패턴(106)의 실리콘 질화막(104)과 상기 실리콘 산화막과의 식각 선택비를 이용하여 CMP(chemical mechanical polishing) 공정을 행하여 상기 트렌치(110)를 매립하는 소자분리막(112)을 형성한다.
도 4a 및 도 4b는 상기 소자분리막(110)의 상면 및 상기 활성 영역(120)의 위에 워드 라인 형성 예정 영역을 덮는 식각 마스크 패턴(130)을 형성하는 단계를 설명하기 위한 도면들이다. 도 4a는 상기 활성 영역(120) 및 소자분리막(112) 위에 형성된 식각 마스크 패턴(130)의 배치 상태를 보여주는 평면도이고, 도 4b는 도 4a의 B4 - B4'선 단면도이다. 도 4a의 평면도에는 도 4b의 단면도에 나타나 있는 구성 요소들 중 일부가 생략되어 있다.
보다 상세히 설명하면, 상기 소자분리막(110)의 상면 및 상기 활성 영역(120)의 위에 상기 활성 영역(120) 연장 방향과 수직인 방향으로 연장되는 식각 식각 마스크 패턴(130)을 형성한다. 상기 식각 마스크 패턴(130)은 후속 공정에서 워드 라인이 형성될 위치에 대응하도록 형성된다.
도 5a 및 도 5b는 상기 소자분리막(112)의 일부를 식각하여, 후속 공정에서 상기 트렌치(110)가 형성된 소자분리 영역 내에 상호 인접하게 형성될 2개의 핀형 트랜지스터의 각각의 게이트 영역(G1, G2)을 상호 격리시키기 위한 격리 공간(114)을 확보하는 단계를 설명하기 위한 도면들이다. 도 5a는 상기 식각 마스크 패턴(130)을 통하여 노출되는 소자분리 영역에서 트렌치(110)의 저면(110b)이 노출된 상태를 도시한 평면도이다. 도 5b는 도 5a의 B5 - B5'선 단면도이다. 도 5a의 평면도에는 도 5b의 단면도에 나타나 있는 구성 요소들 중 일부가 생략되어 있다.
보다 상세히 설명하면, 상기 활성 영역(120)을 덮고 있는 실리콘 질화막(104)과 상기 식각 마스크 패턴(130)을 각각 식각 마스크로 이용하여, 이들 사이에 노출되어 있는 소자분리막(112)을 건식 식각하여 상기 트렌치(110)의 저면(110b)을 노출시킨다. 그 결과, 소자분리 영역에 형성된 상기 트렌치(110) 내에 격리 공간(114)이 마련된다. 상기 격리 공간(114)은 후속 공정에서 게이트 영역(G1, G2)에 형성될 상호 인접한 2개의 게이트를 상호 전기적으로 격리시키는 데 필요한 공간을 제공한다.
도 5a 및 도 5b에는 상기 식각 마스크 패턴(130)을 식각 마스크로 이용하여 상기 트렌치(110)의 저면(110b)이 노출될 때 까지 상기 소자분리막(112)을 식각한 예를 도시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 격리 공간(114) 형성을 위한 식각 공정은 상기 트렌치(110)의 저면(110b)이 노출되기 전에 종료되어 상기 격리 공간(114)이 상기 트렌치(110)의 깊이(d)(도 2b 참조)보다 더 얕은 깊이로 형성될 수 있다.
도 6a 및 도 6b는 상기 격리 공간(114) 내에 격리막(140)을 형성하는 단계를 설명하기 위한 도면들이다. 도 6a는 상기 트렌치(110) 내에서 인접한 2개의 게이트 영역(G1, G2) 사이의 격리 영역(114)에 격리막(140)이 형성된 상태를 도시한 평면도이다. 도 6b는 도 6a의 B6 - B6'선 단면도이다. 도 6a의 평면도에는 도 6b의 단면도에 나타나 있는 구성 요소들 중 일부가 생략되어 있다.
보다 상세히 설명하면, 상기 식각 마스크 패턴(130)을 제거한 후, 상기 격리 공간(114)이 마련된 결과물 전면에 절연 물질을 증착한다. 바람직하게는, 상기 절연 물질은 상기 하드마스크 패턴(106)의 실리콘 질화막(104)과 동일한 물질, 즉 실리콘 질화물로 이루어진다. 그 후, 실리콘 산화막과 실리콘 질화막과의 식각 선택비 차이를 이용하여 CMP 공정을 행하여 상기 하드마스크 패턴(106)의 실리콘 질화막(104) 상면이 노출될 때 까지 평탄화한다. 그 결과, 상기 트렌치(110) 내에서 인접한 2개의 게이트 영역(G1, G2) 사이의 격리 영역(114) 내에 상기 실리콘 질화막으로 이루어지는 격리막(140)이 형성된다. 도 6b에는 상기 격리막(140)이 상기 트렌치(110)의 저면에 직접 접해 있는 것으로 도시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 격리 공간(114)이 상기 트렌치(110)의 깊이(d)보다 더 얕은 깊이로 형성된 경우에는 상기 격리막(140)은 상기 트렌치(110) 내에서 상기 트렌치(110) 깊이보다 얕은 깊이로 형성된다.
도 7a 및 도 7b는 상기 트렌치(110) 내의 게이트 영역(G1, G2)에 핀형 트랜지스터의 게이트 공간(150)을 마련하기 위하여 상기 소자분리막(112)의 일부를 제거하는 단계를 설명하기 위한 도면들이다. 도 7a는 상기 게이트 영역(G1, G2)에 마련된 트랜지스터의 게이트 공간(150)의 배치 상태를 보여주는 평면도이다. 도 7b는 도 7a의 B7 - B7'선 단면도이다. 도 7a의 평면도에는 도 7b의 단면도에 나타나 있는 구성 요소들 중 일부가 생략되어 있다.
보다 상세히 설명하면, 상기 반도체 기판(100)상에 노출되어 있는 상기 하드마스크(106)의 실리콘 질화막(104) 및 상기 격리막(140)을 식각 마스크로 하여 상 기 트렌치(110) 내에 있는 소자분리막(112)을 소정 깊이, 즉 게이트 형성에 필요한 깊이, 예를 들면 약 1500Å의 깊이까지 에치백(etchback)하여 상기 트렌치(110) 내에 게이트 공간(150)을 형성한다. 상기 게이트 공간(150) 내에서는 상기 활성 영역(120)의 측벽 및 상기 격리막(140)의 측벽이 노출된다.
도 8a 및 도 8b는 상기 게이트 공간(150)에 워드 라인(154)을 형성하는 단계를 설명하기 위한 도면들이다. 도 8a는 상기 활성 영역(120)의 연장 방향에 대하여 수직 방향으로 연장되어 있는 상기 워드 라인(150)의 배치 상태를 보여주는 평면도이다. 도 8b는 도 8a의 B8 - B8'선 단면도이다. 도 8a의 평면도에는 도 8b의 단면도에 나타나 있는 구성 요소들 중 일부가 생략되어 있다.
보다 상세히 설명하면, 도 7a 및 도 7b의 결과물로부터 상기 하드 마스크(106)를 구성하는 실리콘 질화막(104) 및 패드 산화막(102)을 차례로 제거한다. 이를 위하여 각각 습식 식각 공정을 이용할 수 있다. 그 결과, 상기 활성 영역(120)의 상면이 노출된다. 그리고, 상기 실리콘 질화막(104) 식각시 상기 트렌치(110) 내에 형성된 격리막(140)도 소모되어 그 높이가 도 8b에 도시된 바와 같이 낮아지게 된다.
그 후, 상기 반도체 기판(100)상의 핀형 활성 영역(120)의 노출 표면에 게이트 절연막(152)을 형성한다. 상기 게이트 절연막(152)은 예를 들면 상기 활성 영역(120)의 노출된 표면을 열산화시켜 형성될 수 있다. 그리고, 상기 게이트 절연막(152)이 형성된 결과물 전면에 워드 라인(154) 형성을 위한 도전층을 형성한 후, 상기 도전층을 패터닝하여 상기 게이트 공간(150)에 워드 라인(154)을 형성한다. 상기 워드 라인(154) 형성을 위한 상기 도전층은 예를 들면 도핑된 폴리실리콘층, 텅스텐 실리사이드층, TiN층, 및 텅스텐층이 차례로 적층된 구조로 형성될 수 있다.
상기 트렌치(110) 내에서 상기 워드 라인(154)은 트렌치(110) 내에 형성되어 있는 격리막(140)과 상기 활성 영역(120)에 의해 자기정렬된다. 이 때, 상기 트렌치(110) 내에서 상호 인접해 있는 2개의 워드 라인(154)은 상기 트렌치(140) 내에서 상기 격리막(140)에 의하여 상호 일정거리 만큼 이격된 상태를 유지하게 된다. 즉, 상기 트렌치(110) 내에서 상기 2개의 워드 라인(154)을 상호 격리시키기 위한 별도의 식각 공정을 행할 필요가 없다.
도 9는 도 8a의 "A"로 표시된 부분을 개략적으로 나타낸 일부절결 사시도이다. 도 9에서, 상기 게이트 절연막(152)은 도시 생략되었다.
도 9를 참조하면, 반도체 기판(100)에 소정 방향 (도 9에서, x 방향)으로 연장되어 있는 핀형 활성 영역(120) 위에 복수의 워드 라인(154)이 형성되어 있다. 각 워드 라인(154)은 상기 활성 영역(120) 연장 방향에 대하여 수직 방향 (도 9에서, y 방향)으로 연장되어 있다. 상기 트렌치(110) 내에서 상기 워드 라인(154)은 격리막(140)과 활성 영역(120)에 의해 자기정렬되어 있다. 그리고, 상기 트렌치(110) 내에서 상호 인접해 있는 2개의 워드 라인(154)은 상기 트렌치(140) 내에서 상기 격리막(140)에 의하여 상호 일정거리 만큼 이격된 상태를 유지하게 된다. 상기 워드 라인(154)의 일부인 게이트(154a)는 핀형 활성 영역(120)의 상면 및 측벽을 덮도록 형성된다. 특히, 상기 워드 라인(154)은 상기 트렌치(110) 내의 게이트 공간(150) 내에서 상기 활성 영역(120)의 측벽을 덮는다. 상기 워드 라인(154)은 상기 트렌치(110) 내에서 상기 활성 영역(120)에 대면하는 제1 표면과,상기 트렌치(110) 네에서 상기 격리막(140)에 대면하는 제2 표면을 가진다. 상기 워드 라인(154)의 제1 표면과 활성 영역(120)과의 사이에는 상기 게이트 절연막(152)이 개재되어 있고, 상기 워드 라인(154)의 제2 표면과 상기 격리막(140)은 직접 접해 있다. 상기 활성 영역(120) 내에 소스/드레인(도시 생략)을 형성함으로써, 상기 활성 영역(120)의 상면에 따라 형성되는 수평 채널과, 상기 활성 영역(120)의 측벽에 따라 형성되는 수직 채널이 형성될 수 있는 FinFET이 상기 반도체 기판(100)상에 구현될 수 있다.
본 발명에 따른 반도체 소자 제조 방법에서는 트렌치를 이용하여 FiFET을 구현하는 데 있어서, 소자분리 영역 위에 형성되는 상호 인접한 2개의 워드 라인 사이에 일정 간격이 유지되는 상태로 격리시킬 수 있는 격리막을 상기 트렌치 내에 형성한다. 상기 워드 라인은 상기 격리막 에 의하여 자기정렬되도록 형성된다. 상기 격리막은 상기 트렌치를 매립하는 소자분리용 절연막과는 식각 선택비가 다른 물질로 형성된다.
본 발명에 따르면, 소자분리 영역 위에 형성되는 상호 인접해 있는 워드 라인들 사이에 소자분리용 절연막과는 식각 선택비가 다른 물질로 이루어지는 격리막을 형성한다. 본 발명에 의하면, 트렌치 내에서 활성 영역의 측벽을 노출시키기 위하여 소자분리용 절연막을 식각할 때 사진 공정을 이용하여 마스크 패턴을 형성할 필요가 없으며, 트렌치 내에서 활성 영역과 격리막과의 사이에 자기정렬 방식으로 워드 라인을 형성하는 자기정렬 FinFET 구조를 구현함으로써 트렌치 내에서 상호 인접해 있는 2개의 워드 라인 사이에 브릿지 발생의 가능성을 제거할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
Claims (20)
- 반도체 기판에 소정 깊이로 형성된 트렌치에 의해 정의되는 핀(fin) 형상의 복수의 활성 영역과,상기 트렌치 내에 형성된 제1 절연막으로 이루어지는 소자분리막과,상기 트렌치 내의 상기 소자분리막 위에 형성되고 상기 트렌치 내에서 상기 활성 영역의 측벽을 덮고 있는 복수의 워드 라인과,상기 활성 영역과 워드 라인과의 사이에 형성되어 있는 게이트 절연막과,상기 트렌치 내에서 상기 복수의 워드 라인 중 상호 인접한 2개의 워드 라인을 상호 소정 거리를 두고 격리시키기 위하여 상기 상호 인접한 2개의 워드 라인 사이에 형성되어 있고, 상기 제1 절연막과는 다른 식각 선택비를 가지는 제2 절연막으로 이루어지는 격리막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 격리막은 상기 트렌치의 저면에 직접 접해 있는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 격리막은 상기 트렌치 내에서 상기 트렌치의 깊이보다 얕은 깊이까지 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 제1 절연막은 실리콘 산화막이고,상기 제2 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 워드 라인은 상기 트렌치 내에서 상기 활성 영역에 대면하는 제1 표면과, 상기 트렌치 내에서 상기 격리막에 대면하는 제2 표면을 가지는 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서,상기 워드 라인의 제2 표면은 상기 격리막에 직접 접해 있는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 활성 영역은 상기 반도체 기판과 일체로 형성되어 있는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 활성 영역은 아일랜드 형상으로 제1 방향으로 연장되어 있고,상기 복수의 워드 라인은 상기 제1 방향에 수직인 제2 방향으로 평행하게 연장되어 있는 것을 특징으로 하는 반도체 소자.
- 반도체 기판을 일부 식각하여 상기 반도체 기판에서 제1 방향으로 연장되는 복수의 핀(fin)형 활성 영역을 정의하는 소정 깊이의 트렌치를 형성하는 단계와,상기 트렌치 내에 제1 절연막으로 이루어지는 소자분리막을 형성하는 단계와,상기 소자분리막의 일부를 제거하여 상기 트렌치 내에 격리 공간을 형성하는 단계와,상기 격리 공간 내부를 상기 제1 절연막과는 다른 식각 선택비를 가지는 제2 절연막으로 이루어지는 격리막으로 채우는 단계와,상기 소자분리막을 일부 제거하여 상기 트렌치 내에서 상기 격리막과 상기 활성 영역과의 사이에 이들 각각의 측벽을 노출시키는 게이트 공간을 형성하는 단계와,상기 활성 영역의 상면 및 측벽 위에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 위에 상기 게이트 공간을 채우는 복수의 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 트렌치 내에 격리 공간을 형성하는 단계는 상기 소자분리막 위에 워드 라인 형성 예정 영역을 덮는 식각 마스크 패턴을 형성하는 단계와,상기 소자분리막중 상기 식각 마스크 패턴을 통해 노출되는 부분을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 격리 공간을 형성하기 위하여 상기 트렌치의 저면이 노출될 때까지 상기 소자분리막을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 격리 공간을 형성하기 위한 식각은 상기 트렌치의 저면이 노출되기 전에 종료되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 트렌치를 형성하기 위하여 상기 활성 영역을 덮는 하드마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 건식 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제13항에 있어서,상기 식각 마스크 패턴은 상기 소자분리막 및 상기 하드마스크 패턴 위에 동시에 형성되고,상기 트렌치 내에 상기 격리 공간을 형성하기 위하여 상기 하드마스크 패턴 및 식각 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막을 건식 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제13항에 있어서,상기 게이트 공간을 형성하기 위하여 상기 격리막 및 상기 하드마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막을 에치백하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 게이트 공간이 형성된 후 상기 하드마스크 패턴을 제거하여 상기 활성 영역의 상면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 제1 절연막은 실리콘 산화막이고,상기 제2 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 게이트 절연막을 형성하기 위하여 상기 활성 영역의 노출된 표면을 열산화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 복수의 워드 라인은 상기 제1 방향에 수직인 제2 방향으로 평행하게 연장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 워드 라인은 상기 게이트 절연막을 사이에 두고 활성 영역의 상면을 덮는 동시에, 상기 트렌치 내의 게이트 공간 내에서 상기 게이트 절연막을 사이에 두고 상기 활성 영역의 측벽을 덮는 것을 특징으로 하는 반도체 소자의 제조 방법.
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