KR20050082453A - 핀 트랜지스터 형성방법 및 그에 따른 구조 - Google Patents

Abstract

본 발명에서는 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어, 게이트 전극을 콘택 타입으로 형성함으로써 핀 활성영역에만 게이트 전극이 형성되도록 하여 인접하는 게이트 상호간에 발생되는 부하 캐패시턴스를 저감 또는최소화하고, 핀 트랜지스터의 특성을 개선할 수 있는 핀 트랜지스터 형성방법 및 그에 따른 구조를 개시한다. 상기 핀 트랜지스터 형성방법은 반도체 기판의 소정 영역에 핀 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 핀 활성영역의 양 측벽에서 수평방향으로 일정 거리가 이격되고, 상기 활성영역의 상부 표면에서 수직방향으로 일정 깊이를 갖도록 상기 소자분리막 내에 리세스를 형성하는 단계와, 상기 리세스 내에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 핀 활성영역에 소오스 및 드레인을 형성하는 단계를 포함한다.

Description

핀 트랜지스터 형성방법 및 그에 따른 구조{Method for fabricating fin field effect transistor and structure thereof}

본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 트랜지스터의 활성영역이 핀(fin) 형태로 형성된 핀 트랜지스터(finFET)에 관한 것이다.

최근에, 반도체 사용자들이 저전력, 고효율 및 고속도의 반도체 메모리 소자들을 계속해서 요구함에 따라, 제한된 반도체 칩내에 보다 많은 반도체 메모리 소자를 집적하기 위하여 디자인 룰이 계속적으로 축소되고 있다. 그러나, 반도체 메모리 소자들이 고집적화됨에 따라 게이트 사이의 간격이 점차 줄어들어 단채널 효과(short channel effect)가 발생되고, 메모리 셀을 구성하는 트랜지스터들의 채널 도핑 농도가 증가되어 접합 누설전류(junction leakage current)가 증가하는 문제가 발생된다.

따라서, 이러한 문제들을 해결하기 위하여, SOI 실리콘 기판 상에 활성영역을 핀 형태로 형성하고, 상기 핀 영역에 게이트 전극을 형성한 핀 트랜지스터가 본 분야에서 공지되어 있다. 상기 핀 트랜지스터는 채널에서 발생되는 누설전류를 효과적으로 제어할 수 있고, 채널 길이를 충분히 확보할 수 있어 단채널 효과를 방지 또는 최소화할 수 있어 트랜지스터의 스윙 특성을 개선하고, 누설전류를 줄일 수 있는 특징이 있다. 그러나, SOI 실리콘 기판을 이용하여 핀 트랜지스터를 형성하는 경우에는 SOI 웨이퍼의 가격이 벌크 웨이퍼에 비하여 고가이며, 기생 소오스/드레인 저항이 증가하는 문제가 있다. 또한, 반도체 소자의 채널이 형성되는 바디가 SOI 소자의 특성상 SOI 기판과 연결되어 있지 않기 때문에 플로팅 바디 효과가 발생하며, SOI 실리콘 기판에 형성된 산화막에 의하여 소자에서 발생한 열이 SOI 실리콘 기판으로 전도되는 것을 차단하여 반도체 소자의 성능이 떨어지는 문제가 발생된다.

또한, 상기의 문제점들을 해결하기 위하여 벌크 실리콘 기판에 다마신 공정을 이용하여 핀 트랜지스터를 형성하는 방법이 제안되었다. 도 1은 종래의 기술에 따른 핀 트랜지스터의 레이아웃을 보인 도면으로서, 첨부된 도 1을 참조하여 살펴보면 다음과 같다.

도 1를 참조하면, 비활성영역(30)으로 둘러싸인 핀 활성영역(20)의 길이방향과는 수직하고, 서로 평행하게 패터닝된 게이트 전극(10)들이 배치된 모습이 보여진다. 상기 핀 활성영역(20)은 비활성영역(30)으로 둘러싸이고, 비활성영역과는 단차를 가지면서 핀 형태로 돌출되도록 형성된다. 상기 게이트 전극(10)은 상기 핀 활성영역(20)의 길이방향과 수직으로 교차하게 형성되고, 각 핀 활성영역 마다 2개의 게이트 전극(10)이 서로 평행하게 라인 타입으로 형성된다.

이와 같이, 핀 트랜지스터의 게이트 전극을 라인 타입으로 형성하는 경우에는 반도체 소자의 디자인 룰이 축소됨에 따라 게이트 사이의 간격들이 줄어들어 인접하는 게이트 상호간에 발생되는 부하 캐패시턴스(loading capacitance)가 증가하는 문제가 발생된다.

따라서, 본 발명의 목적은 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함으로써 상기한 종래의 문제점들을 해결할 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.

본 발명의 다른 목적은 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어, 게이트 전극을 콘택 타입으로 형성하여 핀 활성영역에만 게이트 전극이 형성되도록 하는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.

본 발명의 또 다른 목적은 핀 활성영역에만 게이트 전극을 형성하여 인접하는 게이트 상호간에 발생되는 부하 캐패시턴스를 저감 또는 최소화하고, 핀 트랜지스터의 특성을 개선할 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조를 제공함에 있다.

상기의 목적을 달성하기 위하여, 본 발명에 따른 핀 트랜지스터 형성방법은 반도체 기판의 소정 영역에 핀 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 핀 활성영역의 양 측벽에서 수평방향으로 일정 거리가 이격되고, 상기 활성영역의 상부 표면에서 수직방향으로 일정 깊이를 갖도록 상기 소자분리막 내에 리세스를 형성하는 단계와, 상기 리세스 내에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 핀 활성영역에 소오스 및 드레인을 형성하는 단계를 포함한다.

상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 핀 트랜지스터의 구조는 벌크 실리콘 기판과, 상기 기판과 연결되고, 상기 기판의 상부 표면에서 돌출된 형태를 갖는 핀 활성영역과, 상기 기판 상부에 형성된 절연막과, 상기 핀 활성영역의 상부 및 측벽에 형성된 게이트 절연막과, 상기 핀 활성영역의 양측벽에서 수평방향으로 일정 길이를 갖고, 상기 핀 활성영역의 상부 표면에서 일정 깊이를 갖는 게이트 전극과, 상기 게이트 전극 양측의 핀 활성영역에 형성된 소오스 및 드레인을 포함한다.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.

도 2는 본 발명의 실시에에 따른 핀 트랜지스터의 레이아웃을 보인 도면으로서, 첨부된 도 2를 참조하여 구체적으로 살펴보면 다음과 같다.

핀 트랜지스터의 평면 배치를 보인 도 2를 참조하면, 비활성영역(30)으로 둘러싸인 핀 활성영역(20)의 길이방향과는 수직하고, 서로 평행하게 패터닝된 게이트 전극(30)들이 콘택 타입으로 구성된 모습이 보여진다. 상기 핀 활성영역(20)은 비활성영역(30)으로 둘러싸이고, 비활성영역과는 단차를 가지면서 핀 형태로 돌출되도록 형성된다. 또한, 상기 핀 활성영역(20)은 각 활성영역 상호간에 대각선 정렬로 배치되고, 인접하는 핀 활성영역(10)과 동일 거리가 이격되도록 배치된다. 상기 게이트 전극(10)은 상기 핀 활성영역(20)의 길이방향과 수직으로 교차하게 형성되고, 각 핀 활성영역 마다 2개의 게이트 전극(10)이 서로 평행하게 형성되며, 상기 핀 활성영역(20)에만 콘택 타입으로 형성된다.

도 3 내지 도 9A는 본 발명의 실시예에 따른 핀 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 도 2의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면도들이다.

먼저, 도 3을 살펴보면, 벌크 실리콘 기판(100) 상에 패드 산화막(102) 및 절연막(104)을 순차적으로 형성한다. 상기 패드 산화막(102)은 상기 기판(100)의 기지 실리콘을 일정 온도 범위내에서 산화시켜 형성하는 열적 산화법(Thermal Oxidation)에 의해서 형성된다. 상기 절연막(104)은 마스크용 절연막으로서, 필드 산화막과 연마선택비의 차이가 있는 실리콘 질화막 또는 실리콘 질산화막 재질로 형성된다. 또한, 상기 절연막(104)은 화학기상증착법(CVD)을 이용하여 500Å 내지 1500Å 정도의 두께로 형성될 수 있는데, 밀도와 경도가 높고 기계적 특성이 우수한 저압 화학기상증착법(LP CVD)를 이용하여 형성될 수 있다. 이어서, 상기 절연막(104) 상에 소자분리막이 형성될 부분을 노출시키는 포토레지스 패턴(106)을 형성한다.

도 4를 참조하면, 상기 포토레지스트 패턴(106)을 이용하여 상기 절연막(104)을 식각하여 절연막 패턴을 형성한 후, 상기 포토레지스트 패턴(106)을 에싱(ashing) 또는 스트립(strip) 공정을 통해 제거한다. 이어서, 상기 절연막 패턴을 식각마스크로 이용하여 상기 패드 산화막(102) 및 기판(100)을 순차적으로 식각함에 의해 반도체 기판의 소정 영역에 트렌치를 형성한다. 상기 트렌치의 깊이는 2500Å 내지 3000Å 정도의 깊이로 형성될 수 있으나, 다양한 디자인 룰(design rule)에 따라 선택될 수 있다. 상기 패드 산화막(102) 및 기판(100)의 식각공정은 이온 식각법(Reactive Ion Etching) 또는 플라즈마를 이용한 건식식각법(Plasma enhanced Dry Etching) 등의 식각방법을 사용하여 형성된다.

도 5를 참조하면, 상기 트렌치 내에 열적 산화법(Thermal Oxidation)을 이용하여 트렌치 산화막(106)을 형성한 후, 상기 산화막(106) 및 절연막(104) 상에 트렌치 라이너(108)를 형성한다. 상기 산화막(108)은 공정이 진행되는 동안 트렌치 식각시에 발생된 플라즈마 손상을 치유하고 손상에 의한 결함이 발생된 부분을 산화시켜 결함을 감소시키는 기능을 담당하며, 비교적 높은 온도에서 산소(O₂)가스를 유입시키는 열적 산화법 중 건식산화법(Dry Oxidation)을 사용하여 형성될 수 있다. 상기 트렌치 라이너(108)는 소자분리공정 후 발생하는 추가적인 열산화로 인하여 트렌치 측벽도 산화되어 늘어나는 부피에 의한 기판 결함이 발생이 없도록 산화를 차단하는 역할 및 트렌치(207)의 하부 모서리 부분에 산소 소스의 반응 작용으로 인한 피팅 결함을 방지하는 기능을 담당하며, 저압 화학기상증착법(LP CVD), 스퍼터링 방법 또는 원자층 증착법(ALD) 등의 증착방법을 이용하여 형성될 수 있다. 또한, 상기 트렌치 라이너(108)는 질화막 재질로 형성되고, 질화막 이외에 밀도가 높아 보호의 역할을 할 수 있는 질화 붕소(BN: Boron Nitride)나 산화 알루미늄(Al₂O₃)으로 형성될 수도 있다. 상기 산화막(106) 및 질화막(108)을 적층하기 전에, 채널이 먼저 형성되어 턴-온되는 현상을 방지하기 위하여 상기 트렌치의 모서리를 라운딩(rounding)하기 위하여 상기 트렌치 내에 등방성 식각공정, 예컨대 CDE(Chemical Dry Etching) 또는 습식 식각공정이 진행될 수 있다.

도 6을 참조하면, 상기 트렌치를 충분히 채울 정도로 필드 산화막이 형성된 후, 상기 절연막(204)을 연마정지막으로 상기 절연막(204)의 표면이 노출될 때까지 상기 필드 산화막(212)에 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 등과 같은 평탄화 공정을 진행하여 상기 필드 산화막을 평탄화함으로써 활성영역 및 비활성영역을 정의하는 소자분리막(106)을 형성한다. 상기 소자분리막(또는 필드 산화막, 110)은 약 2500Å 내지 3000Å 정도의 깊이로 형성될 수 있고, SOG, USG, BPSG, PSG, PE-TEOS 및 유동성 산화막 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다. 또한, 상기 소자분리막(106)은 화학기상증착법(CVD), 저압 화학기상증착법(LP CVD) 또는 플라즈마 화학기상증착법(PE CVD) 등을 사용하여 형성될 수 있는데, 특히 증착속도가 높고 충진력이 뛰어난 고밀도 플라즈마를 이용한 화학기상증착법(HDP CVD)을 사용하여 형성될 수 있다.

이어서, 상기 결과물 상에 반사방지막 및 포토레지스트를 순차적으로 형성한 후, 사진공정을 진행하여 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴(113)이 형성되도록 한다. 상기 포토레지스트 패턴(113)은 상기 반사방지막(112)의 상부에 포토레지스트를 스피너(spinner) 설비에 의한 스핀코팅법으로 도포한 후, 상기 핀 활성영역의 양 측벽에서 수평방향으로 일정 거리가 이격되고 콘택 타입의 게이트 전극이 형성될 부분이 노출되고 그 외 부분이 마스킹된 마스크를 스텝퍼(stepper)로 노광한 후 현상액으로 현상하는 사진공정(photolithography)에 의해 형성된다. 상기 반사방지막(112, ARC: Anti-Reflective Coating)은 포토레지스트를 증착하기에 앞서, 사진공정의 해상도를 향상시키기 위하여 통상적으로 형성될 수 있다.

도 7을 참조하면, 상기 포토레지스트 패턴(113)을 식각 마스크로 이용하여 상기 반사방지막(112) 및 소자분리막(110)을 순차적으로 식각함에 의해 상기 소자분리막의 일부에 상기 핀 활성영역의 양 측벽에서 수평방향으로 일정 거리가 이격되고, 상기 핀 활성영역의 상부 표면으로부터 일정 깊이를 갖는 리세스(114)를 형성한다. 상기 리세스(114)의 깊이는 핀 활성영역의 높이를 고려하여 약 1000Å 내지 1500Å 정도의 깊이로 형성할 수 있다. 상기 포토레지스트 및 반사방지막 패턴을 이온 주입 마스크로 이용하여 p형 불순물을 이온주입함에 의해 문턱전압 조절영역이 형성될 수 있다. 예컨대 상기 핀 활성영역에 붕소(B) 또는 불화붕소(BF₂) 이온을 30KeV 내지 50KeV 에너지 및 1.0 ×10¹² 내지 1.0 × 10¹³ ion atoms/㎠ 정도의 농도로 주입하여 최종적으로 1.0 × 10¹³ ion atoms/㎤ 정도의 농도를 갖는 문턱전압 조절영역이 형성될 수 있다. 이어서, 상기 포토레지스트(113) 및 반사방지막(112)은 에싱 또는 스트립 공정을 통해 제거된다.

도 8을 참조하면, 상기 소자분리막의 식각공정에 의하여 노출되고, 핀 활성영역의 상부에 잔존하는 질화막(108, 104) 및 산화막(106, 102)을 순차적으로 제거한다. 그 결과로서, 상기 기판의 표면 상부로부터 돌출된 형태의 핀 활성영역(115)이 형성된다. 상기 핀 활성영역의 높이(h)는, 예컨대 상기 리세스(114)의 바닥면으로부터 80㎚ 내지 150㎚ 정도의 높이를 갖도록 형성될 수 있고, 상기 핀 활성영역의 폭(w)은, 예컨대 100㎚ 보다 얇은 폭을 갖도록 형성될 수 있다. 또한, 핀 활성영역의 상부 에지 부분의 전계집중을 개선하여 채널의 펀치쓰루(punch-through) 현상을 방지하고, 핀 활성영역의 상부에 게이트 절연막이 균일하게 형성되도록 상기 핀 활성영역의 상부 에지가 라운딩될 수 있다. 상기 질화막(108, 104)은 인산(H₃PO₄)을 이용한 습식식각으로 제거되고, 상기 산화막(106, 102)은 불산(HF)을 이용한 습식식각으로 제거된다.

도 9A를 참조하면, 상기 핀 활성영역(115)의 상부 및 측벽에 게이트 절연막(116)을 형성된 후, 상기 리세스 내에 게이트 전극(118)을 형성한다. 상기 게이트 전극은 상기 리세스가 충분히 채워지도록 게이트 도전막을 형성하고, 화학적 기계적 연마(CMP) 등의 평탄화 공정을 진행하여 평탄화함으로써 형성될 수 있다. 또한, 상기 게이트 전극(118)은 통상적인 증착방법, 예컨대 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 화학기상증착법(PECVD)을 사용하여 형성될 수 있고, 폴리실리콘 재질의 단일막이거나 금속인 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 크롬(Cr), 이리듐(Ir), 또는 루비듐(Ru)의 실리사이드막을 포함하는 다중막으로 형성될 수 있다. 상기 게이트 절연막(116)은 산화막 재질로서 형성되고, 리세스의 바닥면을 열산화하여 형성되거나 혹은 화학기상증착법(CVD) 또는 스퍼터링 방법 등을 사용하여 증착하는 방식으로 형성될 수 있다.

상기 게이트 전극 양측의 핀 활성영역에 n형의 불순물, 예컨대 인(P), 비소(As) 등을 이온주입하여 상기 게이트 전극 양측의 핀 활성영역에 소오스/드레인 영역이 형성된다. 상기 소오스/드레인 영역은 고농도 n+형 소오스/드레인 영역 형성시 보다 상대적으로 저농도의 n형 불순물을 낮은 에너지로 이온주입하여 저농도 n­형 소오스/드레인 영역을 우선 형성한 후, 상기 저농도 n­형 소오스/드레인 영역의 일부에 상기 저농도 보다 높은 불순물 농도를 갖는 고농도 n+형 소오스/드레인 영역을 형성함으로써 LDD 구조로 형성될 수 있다.

그 결과로서, 벌크 실리콘 기판(100)과, 상기 기판과 연결되고, 상기 기판의 상부 표면에서 돌출된 형태를 갖는 핀 활성영역과(115), 상기 기판 상부에 형성된 절연막과(110), 상기 핀 활성영역의 상부 및 측벽에 형성된 게이트 절연막(116)과, 상기 핀 활성영역의 양측벽에서 수평방향으로 일정 길이를 갖고, 상기 핀 활성영역의 상부 표면에서 일정 깊이를 갖는 게이트 전극(118)과, 상기 게이트 전극 양측의 핀 활성영역에 형성된 소오스 및 드레인을 포함하는 핀 트랜지스터가 형성될 수 있다.

도 9B는 종래의 기술에 따른 핀 트랜지스터의 공정 단면도로서, 도 1의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면도이다.

도 9B의 종래의 기술에 따른 핀 트랜지스터에 의하면, 게이트 전극이 소자분리막의 상부에 모두 연결되도록 형성된 모습이 보여진다. 반면, 상기 도 9A의 본 발명의 실시예에 따른 핀 트랜지스터에 의하면, 게이트 전극이 소자분리막의 일정영역에만 형성되어 있고, 핀 활성영역과 인접하는 핀 활성영역 사이의 소자분리막에는 게이트 전극이 형성되지 않는 특징이 있다.

도 10A는 본 발명의 실시예에 따른 핀 트랜지스터의 공정 단면도로서, 도 2의 레이아웃을 절단선 Ⅱ-Ⅱ′을 따라서 도시한 단면도이고, 도 10B는 종래의 기술에 따른 핀 트랜지스터의 공정 단면도로서, 도 1의 레이아웃을 절단선 Ⅱ-Ⅱ′을 따라서 도시한 단면도이다.

도 10B의 종래의 기술에 따른 핀 트랜지스터에 의하면, 비활성영역을 정의하는 소자분리막에도 게이트 전극이 연장되어 라인 타입으로 형성되어 있으므로 핀 활성영역과 인접하는 핀 활성영역의 소자분리막 내에도 게이트 전극이 형성된 모습이 보여진다. 반면, 상기 도 10A의 본 발명의 실시예에 따른 핀 트랜지스터에 의하면, 게이트 전극이 소자분리막의 일정영역에만 형성되어 콘택 타입으로 형성되므로, 핀 활성영역과 인접하는 핀 활성영역의 소자분리막 내에는 게이트 전극이 형성되지 않는 모습이 명백히 보여진다.

상술한 바와 같이, 본 발명은 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어, 게이트 전극을 콘택 타입으로 형성함으로써 핀 활성영역에만 게이트 전극이 형성되도록 하여 인접하는 게이트 상호간에 발생되는 부하 캐패시턴스를 저감 또는 초소화하고, 핀 트랜지스터의 특성을 개선하는 효과를 갖는다.

도 1은 종래의 기술에 따른 핀 트랜지스터의 레이아웃을 보인 도면

도 2는 본 발명의 실시에에 따른 핀 트랜지스터의 레이아웃을 보인 도면

도 3 내지 도 9A는 본 발명의 실시예에 따른 핀 트랜지스터를 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 도 2의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면도들

도 9B는 종래의 기술에 따른 핀 트랜지스터의 공정 단면도로서, 도 1의 레이아웃을 절단선 Ⅰ-Ⅰ′을 따라서 도시한 단면도

도 10A는 본 발명의 실시예에 따른 핀 트랜지스터의 공정 단면도로서, 도 2의 레이아웃을 절단선 Ⅱ-Ⅱ′을 따라서 도시한 단면도

도 10B는 본 발명의 실시예에 따른 핀 트랜지스터의 공정 단면도로서, 도 2의 레이아웃을 절단선 Ⅱ-Ⅱ′을 따라서 도시한 단면도

<도면의 주요부분들에 대한 참조 부호들의 설명>

100 : 벌크 실리콘 기판 106 : 산화막

108 : 질화막 110 : 소자분리막

115 : 게이트 절연막 116 : 게이트 전극

Claims (12)

1. 반도체 기판의 소정 영역에 핀 활성영역 및 비활성영역을 정의하는 소자분리막을 형성하는 단계;

   상기 핀 활성영역의 양 측벽에서 수평방향으로 일정 거리가 이격되고, 상기 활성영역의 상부 표면에서 수직방향으로 일정 깊이를 갖도록 상기 소자분리막 내에 리세스를 형성하는 단계;

   상기 리세스 내에 게이트 전극을 형성하는 단계; 및

   상기 게이트 전극 양측의 핀 활성영역에 소오스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 트랜지스터 형성방법.
2. 제 1항에 있어서,

   상기 리세스는 핀 활성영역에 콘택형으로 형성된 것을 특징으로 하는 핀 트랜지스터 형성방법.
3. 제 1항에 있어서,

   상기 리세스의 깊이는 80㎚ 내지 100㎚ 정도로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
4. 제 1항에 있어서,

   상기 게이트 전극은 각 핀 활성영역 상에 2개의 게이트가 형성되는 듀얼 게이트 타입으로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
5. 제 1항에 있어서,

   상기 게이트 전극은 폴리실리콘막의 단일막으로 이루어지거나 폴리사이드 구조로 형성된 다중막으로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
6. 제 1항에 있어서,

   상기 소자분리막은 SOG, USG, BPSG, PSG, PE-TEOS 및 유동성 산화막 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성되는 것을 특징으로 하는 핀 트랜지스터 형성방법.
7. 제 1항에 있어서,

   상기 반도체 기판은 벌크 실리콘 기판인 것을 특징으로 하는 핀 트랜지스터 형성방법.
8. 제 1항에 있어서,

   상기 게이트 절연막은 산화막 재질로 이루어짐을 특징으로 하는 핀 트랜지스터 형성방법.
9. 제 1항에 있어서,

   상기 소오스 및 드레인 영역은 저농도 소오스 및 드레인 영역과, 고농도 소오스 및 드레인 영역을 갖는 LDD 구조로 이루어짐을 특징으로 하는 핀 트랜지스터 형성방법.
10. 제 1항에 있어서,

    상기 리세스를 형성한 후, 불순물을 이온주입하여 문턱전압 조절영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 핀 트랜지스터 형성방법.
11. 벌크 실리콘 기판과;

    상기 기판과 연결되고, 상기 기판의 상부 표면에서 돌출된 형태를 갖는 핀 활성영역과;

    상기 기판 상부에 형성된 절연막과;

    상기 핀 활성영역의 상부 및 측벽에 형성된 게이트 절연막과;

    상기 핀 활성영역의 양측벽에서 수평방향으로 일정 길이를 갖고, 상기 핀 활성영역의 상부 표면에서 일정 깊이를 갖는 게이트 전극과;

    상기 게이트 전극 양측의 핀 활성영역에 형성된 소오스 및 드레인을 포함하는 것을 특징으로 하는 핀 트랜지스터 구조.
12. 제 11항에 있어서,

    상기 게이트 전극은 핀 활성영역에 콘택형으로 형성된 것을 특징으로 하는 핀 트랜지스터 구조.