CN111863730B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供半导体器件及其形成方法，包括提供衬底，在衬底上交替形成牺牲层和衬层；刻蚀衬层以及牺牲层，暴露出衬底，在衬底上形成若干鳍部；形成横跨鳍部的第一伪栅结构和第二伪栅结构；第一伪栅结构的宽度大于第二伪栅结构的宽度；分别在第一伪栅结构和第二伪栅结构的侧壁上形成侧墙；去除第一伪栅结构和第二伪栅结构，形成第一开口和第二开口；在第一开口和第二开口的侧壁上形成牺牲侧墙；以牺牲侧墙为掩膜，去除第一开口下鳍部上部分牺牲层，形成第一通道；在第一通道内填充支撑层；去除牺牲侧墙以及牺牲侧墙下鳍部上的牺牲层，形成第二通道；利用在第一通道内形成支撑层，保证第一通道两侧形成的衬层质量，从而提高半导体器件的使用性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(Gate-all-around)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(Short channel effect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。
然而现有技术形成的全包围栅极结构半导体器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，从而提高半导体器件的使用性能。
为解决上述问题，本发明提供半导体器件的形成方法，包括步骤：提供衬底，在所述衬底上依次交替形成至少一层牺牲层和至少一层衬层；刻蚀所述衬层以及所述牺牲层，暴露出所述衬底，在所述衬底上形成若干分立排布的鳍部；在所述衬底上形成横跨所述鳍部的第一伪栅结构和第二伪栅结构；所述第一伪栅结构的宽度大于所述第二伪栅结构的宽度；分别在所述第一伪栅结构和所述第二伪栅结构的侧壁上形成侧墙；去除所述第一伪栅结构，在所述侧墙之间形成第一开口，同时去除所述第二伪栅结构，在所述侧墙之间形成第二开口；在所述第一开口和所述第二开口的侧壁上形成牺牲侧墙；以所述牺牲侧墙为掩膜，去除所述第一开口下所述鳍部上的部分所述牺牲层，形成第一通道；在所述第一通道内填充支撑层；去除所述牺牲侧墙以及所述牺牲侧墙下的所述鳍部上的所述牺牲层，形成第二通道。
可选的，在所述第二开口内，所述牺牲侧墙填满所述第二开口。
可选的，所述牺牲层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
可选的，所述衬层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
可选的，采用湿法刻蚀去除所述牺牲层。
可选的，所述支撑层的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝中的一种或者多种。
可选的，形成所述支撑层的方法包括原子层沉积法或者化学气相沉积法。
可选的，所述牺牲侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或者多种。
可选的，形成所述第二通道后，还包括，在所述第二通道上形成栅介质，在所述栅介质上形成金属栅极。
可选的，所述栅介质以及所述金属栅极包围所述衬层。
利用上述方法形成的一种半导体器件，包括：衬底；若干鳍部，分立排列于所述衬底上；衬层，位于所述鳍部上；侧墙，位于所述衬底上；第一开口，位于所述侧墙之间；第二开口，位于所述侧墙之间；第一通道，位于所述第一开口下的所述鳍部上的相邻所述衬层之间以及所述鳍部上的所述衬层与所述衬底之间；支撑层，位于所述第一通道内；第二通道，位于第一开口下和所述第二开口下的所述鳍部上的相邻所述衬层之间以及所述鳍部上的所述衬层与所述衬底之间。
与现有技术相比，本发明的技术方案具有以下优点：
在所述第一通道内填充所述支撑层，利用所述支撑层对所述第一通道两侧的所述衬层起到一个支撑的作用，使得后续完全去除所述鳍部上的所述牺牲层形成通道时，不会由于第一开口下的所述衬层横跨的距离较大而在所述衬层处于悬浮状态时会因为所述衬层自身的重力造成所述衬层的坍塌，因此保证形成的所述衬层的质量良好，这样保证形成的半导体器件具有良好的电学性能，提高形成的半导体器件性能的稳定性。
附图说明
图1至图6是一实施例中半导体器件形成过程的结构示意图；
图7至图17是本发明第一实施例中半导体器件形成过程的结构示意图；
图18至图20是本发明第二实施例中半导体器件形成过程的结构示意图。
具体实施方式
形成全包围栅极结构的方法通常采用的是在衬底上形成横跨鳍部的伪栅结构，去除伪栅结构以及伪栅结构下的鳍部内的部分牺牲层形成通道，再形成高介电常数的栅介质以及金属栅极，从而形成全包围栅极结构，但是此时形成的半导体器件性能无法控制，电学性能差。这是由于在实际的形成过程中，栅极的宽度是根据实际的需求设置成不同的宽度，对于栅极宽度较宽的栅极结构而言，在所述鳍部内形成通道的长度(与栅极宽度的方向一致)就较长，这样通道两侧的衬层由于横跨的长度较长会出现由于自身的重力作用，发生坍圮或者变形的现象，所以形成的半导体器件的性能变得不可控制。
具体半导体器件的形成方法如下：
参考图1，提供衬底1，在所述衬底1依次形成牺牲层101和衬层102，所述牺牲层101和所述衬层102交替形成在所述衬底1上。
参考图2，刻蚀所述衬层102和所述牺牲层101，直至暴露出所述衬底1，在所述衬底1上形成若干分立排布的鳍部2。
参考图3至图4，在所述衬底1上形成横跨所述鳍部2的伪栅结构3，所述伪栅结构3包括第一伪栅结构301和所述第二伪栅结构302，所述第一伪栅结构301的宽度大于所述第二伪栅结构302的宽度。
所述伪栅结构的宽度的方向是指平行于衬底的表面并垂直于鳍部的延伸方向。
图4是图3沿着剖线A-A的剖视图。
参考图5，在所述伪栅结构3的侧壁形成侧墙303。
参考图6，去除所述第一伪栅结构301以及所述第一伪栅结构301覆盖的所述鳍部2内的所述牺牲层101形成通道401；同时去除所述第二伪栅结构302以及所述第二伪栅结构302覆盖的所述鳍部2内的所述牺牲层101形成通道402。
发明人发现，由于伪栅极结构的宽度不一样，去除伪栅结构下面的鳍部内的牺牲层形成通道时，形成通道的长度(与栅极结构的宽度方向一致)也不一样，即长通道401和短通道402，通道两侧的衬层表面质量也不相同，长通道401两侧的衬层会由于自身重力太重而发生坍圮或者变形的现象，从而导致形成的半导体器件性能的不可控制以及较差的电学性能。
发明人研究发现，在长度较长的通道内先形成支撑层，能够很好的克服形成的半导体器件性能的不可控制的缺点。这是由于在长度较长的通道内先形成支撑层，支撑层对通道两侧的衬层起到支撑的作用，使得即使通道的长度再大，通道两侧的衬层也不会发生由于自身重力太大而发生坍圮或者变形的现象，保证了通道两侧衬层的质量，从而便于控制形成的半导体器件性能以及保证半导体器件良好的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
第一实施例
图7至图17是本发明第一实施例中半导体器件形成过程的结构示意图。
首先参考图7，提供衬底200。
本实施例中，所述衬底200的材料为单晶硅；其他实施例中，所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。
参考图8，在所述衬底200上依次交替形成至少一层牺牲层201和至少一层衬层202。
本实施例中，分别形成三层所述牺牲层201和三层所述衬层202；其他实施例中，形成的所述牺牲层201和所述衬层202的层数根据实际的需求设定即可。
所述衬底200上形成所述牺牲层201，在所述牺牲层201上形成所述衬层202；所述牺牲层201和所述衬层202交替形成，即继续在所述衬层202上形成所述牺牲层201，在形成的所述牺牲层201上形成所述衬层202；继续在形成的所述衬层202上形成所述牺牲层201，在所述牺牲层201上形成所述衬层202。
本实施例中，所述牺牲层201的材料为硅锗(SiGe)；其他实施例中，所述牺牲层201的材料还可为硅或锗或砷化镓中的一种或者多种。
本实施例中，所述衬层202的材料为硅；其他实施例中，所述第二衬层202的材料还可为锗或硅锗或砷化镓中的一种或者多种。
本实施例中，采用外延生长方式在所述衬底200上形成所述牺牲层201和所述衬层202。
其他实施例中，还可采用离子掺杂的方式或者化学气相沉积方法在所述衬底200上形成所述牺牲201和所述衬层202。
本实施例中，形成所述牺牲层201的工艺参数包括采用硅烷(SiH4)和锗烷(GeH4)作为环境气氛，其中硅烷(SiH4)和锗烷(GeH4)的气体百分数比控制在20～50％之间，压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～1h之间。
本实施例中，形成所述衬层202的工艺参数包括采用硅烷(SiH4)作为环境气氛，所述SiH4气体的气体流量为10～700sccm；压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～1h之间。
参考图9，刻蚀所述衬层202以及所述牺牲层201，暴露出所述衬底200，在所述衬底200上形成若干分立排布的鳍部300。
本实施例中，采用干法刻蚀所述衬层202以及所述牺牲层201，在所述衬底上形成若干分立排布的鳍部300；其他实施例中，还可采用湿法刻蚀所述衬层202以及所述牺牲层201，在所述衬底上形成若干分立排布的鳍部300。
本实施例中，干法刻蚀所述衬层202以及所述牺牲层201的工艺参数包括，采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
参考图10至图11，在所述衬底200上形成横跨所述鳍部300的伪栅结构400，所述伪栅结构400包括第一伪栅结构401和第二伪栅结构402，所述第一伪栅结构401的宽度大于所述第二伪栅结构402的宽度。
图11是图10在剖线A-A方向的剖视图。
所述伪栅结构400的宽度方向是指平行于所述衬底200的表面并垂直于所述鳍部300延伸的方向。
图11中，a表示第一伪栅结构401的宽度，b表示第二伪栅结构402的宽度，a的长度大于b的长度。
本实施例中，所述第一伪栅结构401的宽度大于所述第二伪栅结构402的宽度；其他实施例中，还可以是所述第二伪栅结构402的宽度大于所述第一伪栅结构401的宽度。
本实施例中，所述第一伪栅结构401和所述第二伪栅结构402的形成方式相同，所述伪栅结构包括伪栅氧化层(图中未画出)和位于伪栅氧化层表面的伪栅极层。
本实施例中，伪栅极层的材料包括多晶硅。
参考图12，分别在所述第一伪栅结构401和所述第二伪栅结构402的侧壁上形成侧墙403。
本实施例中，所述侧墙403的材料为氮化硅；其他实施例中，所述侧墙303的材料还可为氧化硅、碳化硅、碳氧化硅或者氮氧化硅等中一种或者多种组合。
本实施例中，形成所述侧墙403的步骤包括：在所述鳍部300、第一伪栅结构401和第二伪栅结构402上形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述第一伪栅结构401的顶部表面和所述第二伪栅结构402的顶部表面，在所述第一伪栅结构401侧壁和所述第二伪栅结构402侧壁上形成所述侧墙403。
本实施例中，所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
参考图13，去除所述第一伪栅结构401，在所述侧墙403之间形成第一开口404，同时去除所述第二伪栅结构402，在所述侧墙403之间形成第二开口405。
本实施例中，采用传统工艺去除所述第一伪栅结构401和所述第二伪栅栅结构402，包括依次采用等离子体刻蚀、湿法刻蚀去除所述第一伪栅结构401和所述第二伪栅结构402。
其他实施例中，还可依次采用脉冲等离子体刻蚀、湿法刻蚀去除所述第一伪栅结构401和所述第二伪栅结构402。
参考图14，在所述第一开口404和所述第二开口405的侧壁上形成牺牲侧墙406。
本实施例中，所述牺牲侧墙406的材质为氧化硅；其他实施例中，所述牺牲侧墙406的材料还包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或者多种。
本实施例中，所述牺牲侧墙406填满所述第二开口405；其他实施例中，所述牺牲侧墙406还可不填满所述第二开口405。
本实施例中，形成所述牺牲侧墙406的目的是先将所述第二开口402下面的所述鳍部300覆盖住，保护好所述第二开口405下的所述鳍部300不被刻蚀掉；这是由于所述第二伪栅结构402的宽度较小，没有必要将所述第二开口405下的所述鳍部300上的所述牺牲层201进行分部去除，简化半导体器件的形成工艺。
参考图15，以所述牺牲侧墙406为掩膜，去除所述第一开口404下所述鳍部300上的部分所述牺牲层201，形成第一通道500。
本实施例中，采用湿法刻蚀去除所述鳍部300上的部分所述牺牲层201，所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。
其他实施例中，还可采用干法刻蚀去除所述鳍部300上的部分所述牺牲层201。
本实施例中，所述湿法刻蚀的参数包括：刻蚀液为HCl气体的溶液，温度为25摄氏度～300摄氏度，所述HCl气体的溶液的体积百分比为20％～90％。
参考图16，在所述第一通道500内填充支撑层501。
本实施例中，所述支撑层501填满所述第一通道500；其他实施例中，所述支撑层501还可不填满所述第一通道500，只需填满部分所述第一通道500，对所述第一通道500两侧的所述衬层202起到一个支撑的作用即可。
本实施例中，由于所述第一伪栅结构401的宽度较宽，去除所述第一伪栅结构401，在所述侧墙403之间形成的所述第一开口404的长度(与所述伪栅结构的宽度方向相同)也较大，全部去除所述第一开口404下的所述鳍部300上的所述牺牲层201形成的通道跨越的长度较大，这样容易造成通道两侧的所述衬层202由于自身的重力作用而发生变形的问题，导致形成的半导体器件性能的不可控制；但是由于所述支撑层501的存在，即使形成的通道跨越的长度再大，所述支撑层501可以起到支撑所述通道两侧的所述衬层202的作用，保证通道两侧所述衬层202的成形质量，从而保证后续过程中形成的半导体器件性能的可控。
本实施例中，所述支撑层501采用高k介质材料(介电系数大于3.9)包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝中的一种或者多种。
本实施例中，形成所述支撑层501的方法为原子层沉积法；其他实施例中，还可采用化学气相沉积法形成所述支撑层501。
本实施例中，采用原子层沉积法形成所述支撑层501的原因是由于原子层沉积的方式形成的所述支撑层501具有很好的致密性，从而便于提高形成的半导体器件的性能。
参考图17，去除所述牺牲侧墙406以及所述牺牲侧墙406下的所述鳍部300上的所述牺牲层201，形成第二通道600。
本实施例中，先去除所述牺牲侧墙406，之后再去除所述牺牲侧墙406下的所述鳍部300上的所述牺牲层201。
本实施例中，采用干法刻蚀去除所述牺牲侧墙406，其他实施例中，还可采用湿法刻蚀或者灰化工艺去除所述牺牲侧墙406。
本实施例中，形成所述第二通道600的目的是为后续形成全包围栅极结构提供空间，在后续形成高介电常数的栅介质以及金属栅极时，高介电常数的栅介质以及金属栅极能够填充到所述第二通道600内，从而能够形成包围所述鳍部300的全包围栅极结构，这种全包围栅结构能够实现栅极有效宽度的最大化，便于提高半导体器件性能的稳定性。
利用上述方法形成的一种半导体器件，包括，衬底200；若干鳍部300，分立排列于所述衬底200上；衬层202，位于所述鳍部300和所述衬底200上；侧墙403，位于所述衬底200上；第一开口404，位于所述侧墙403之间；第二开口405，位于所述侧墙403之间；第一通道500，位于所述第一开口404下的所述鳍部300内以及所述衬层202与所述衬底200之间；支撑层501，位于所述第一通道500内；第二通道600，位于第一开口404下和所述第二开口405下的所述鳍部300内以及所述衬层202与所述衬底200之间。
第二实施例
图18至图20是本发明第二实施例中半导体器件形成过程的结构示意图。
从提供衬底200到形成第二通道600的过程与第一实施例中相同，具体参考图7至图17，这里不再累赘说明。
本实施例中，参考图18至图20，形成所述第二通道600后，还包括，在所述第二通道600内形成栅介质601，在所述栅介质601上形成金属栅极602。
图19是图18沿着剖线A-A方向的剖视图；图20是图18沿着剖线B-B方向的剖视图。
本实施例中，所述栅介质材料为高介电系数(系数大于3.9)的材料。
本实施例中，所述栅介质601与所述支撑层501的材料相同；其他实施例中所述栅介质601与所述支撑层501的材料还可不相同。
本实施例中，所述栅介质601以及所述金属栅极602包围所述衬层202。
本实施例中，在实际去除所述牺牲层201的刻蚀过程中，对所述衬层202的边角也有腐蚀作用，所以从剖视图中看出所述衬层202形成类似圆的形状。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，在所述衬底上依次交替形成至少一层牺牲层和至少一层衬层；
刻蚀所述衬层以及所述牺牲层，暴露出所述衬底，在所述衬底上形成若干分立排布的鳍部；
在所述衬底上形成横跨所述鳍部的第一伪栅结构和第二伪栅结构；
所述第一伪栅结构的宽度大于所述第二伪栅结构的宽度；
分别在所述第一伪栅结构和所述第二伪栅结构的侧壁上形成侧墙；
去除所述第一伪栅结构，在所述侧墙之间形成第一开口，同时去除所述第二伪栅结构，在所述侧墙之间形成第二开口；
在所述第一开口和所述第二开口的侧壁上形成牺牲侧墙；
以所述牺牲侧墙为掩膜，去除所述第一开口下所述鳍部上的部分所述牺牲层，形成第一通道；
在所述第一通道内填充支撑层；
去除所述牺牲侧墙以及所述牺牲侧墙下的所述鳍部上的所述牺牲层，形成第二通道。
2.如权利要求1所述半导体器件的形成方法，其特征在于，在所述第二开口内，所述牺牲侧墙填满所述第二开口。
3.如权利要求1所述半导体器件的形成方法，其特征在于，所述牺牲层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
4.如权利要求1所述半导体器件的形成方法，其特征在于，所述衬层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
5.如权利要求1所述半导体器件的形成方法，其特征在于，采用湿法刻蚀去除所述牺牲层。
6.如权利要求1所述半导体器件的形成方法，其特征在于，所述支撑层的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝中的一种或者多种。
7.如权利要求6所述半导体器件的形成方法，其特征在于，形成所述支撑层的方法包括原子层沉积法或者化学气相沉积法。
8.如权利要求1所述半导体器件的形成方法，其特征在于，所述牺牲侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅或碳氮化硅中的一种或者多种。
9.如权利要求1所述半导体器件的形成方法，其特征在于，形成所述第二通道后，还包括，在所述第二通道内形成栅介质，在所述栅介质上形成金属栅极。
10.如权利要求9所述半导体器件的形成方法，其特征在于，所述栅介质以及所述金属栅极包围所述衬层。
11.一种采用权利要求1至10任一项方法所形成的半导体器件，其特征在于，包括：
衬底；
若干鳍部，分立排列于所述衬底上；
衬层，位于所述鳍部上；
侧墙，位于所述衬底上；
第一开口，位于所述侧墙之间；
第二开口，位于所述侧墙之间；
第一通道，位于所述第一开口下的所述鳍部上的相邻所述衬层之间以及所述鳍部上的所述衬层与所述衬底之间；
支撑层，位于所述第一通道内；
第二通道，分别位于所述第一开口下和所述第二开口下的所述鳍部上的相邻所述衬层之间以及所述鳍部上的所述衬层与所述衬底之间。
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