CN103515229A - 鳍部和鳍式场效应管的形成方法 - Google Patents
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Abstract
一种鳍部和鳍式场效应管的形成方法，其中所述鳍部的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有硬掩膜层，硬掩膜层具有若干相邻的开口；沿开口刻蚀半导体衬底，形成若干第一凹槽，第一凹槽的位置与开口的位置相对应，相邻的第一凹槽之间形成第一子鳍部；在第一凹槽和对应的开口内填充满隔离材料，形成隔离结构；去除硬掩膜层，形成若干第二凹槽；在所述第二凹槽内填充半导体材料，形成第二子鳍部；回刻蚀隔离结构，暴露第二子鳍部的侧壁；对第二子鳍部的侧壁进行平坦化处理。平坦化处理后，第二子鳍部的边缘和侧壁表面的形貌的具有较好均匀性，形成横跨第二子鳍部的栅极结构后，提高了鳍式场效应管的阈值电压的稳定性。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种鳍部和鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸（CD，Critical Dimension）进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管（Fin FET）作为常规器件的替代得到了广泛的关注。
图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层（图中未示出）和位于栅介质层上的栅电极（图中未示出）。
现有鳍式场效应管的鳍部14通常是通过刻蚀半导体衬底10形成，参考图2，提供半导体衬底10，所述半导体衬底10上形成有硬掩膜层15，所述硬掩膜层15具有若干暴露半导体衬底10表面的开口16；参考图3，沿开口16刻蚀所述半导体衬底10，形成鳍部14。
现有形成的鳍部14的边缘和侧壁的形貌的均匀性较差，鳍部14的边缘和侧壁的形貌的均匀性差异性会使得鳍式场效应管的阈值电压发生偏移，影响鳍式场效应管的稳定性。
更多关于鳍式场效应晶体管的介绍请参考专利号为“US7868380B2”的美国专利。
发明内容
本发明解决的问题是提供一种鳍部和鳍式场效应管的形成方法，提高鳍式场效应管阈值电压稳定性。
为解决上述问题，本发明实施例提供一种鳍部的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层具有若干相邻的开口，所述开口暴露半导体衬底表面；沿开口刻蚀所述半导体衬底，形成若干第一凹槽，第一凹槽的位置与开口的位置相对应，相邻的第一凹槽之间形成第一子鳍部；在所述第一凹槽和对应的开口内填充满隔离材料，形成隔离结构；去除硬掩膜层，形成若干第二凹槽；在所述第二凹槽内填充半导体材料，形成第二子鳍部，第一子鳍部和第二子鳍部构成鳍部；回刻蚀所述隔离结构，暴露第二子鳍部的侧壁；对所述第二子鳍部的侧壁进行平坦化处理。
可选的，所述半导体材料为单晶硅、单晶锗、硅锗、碳化硅或Ⅲ-Ⅴ族化合物。
可选的，所述平坦化处理工艺为第二退火工艺。
可选的，所述第二退火工艺采用的气体为H2或Ar，退火温度为800~1000摄氏度，退火时间为10~60秒。
可选的，所述半导体材料的形成工艺为选择外延工艺。
可选的，所述硬掩膜层的材料为氮化硅、氮氧化硅、碳氧化硅、无定形碳或碳氮氧化硅。
可选的，所述硬掩膜层的厚度为20~50纳米。
可选的，在所述第一凹槽和对应的开口内填充满隔离材料之后，还包括：对所述隔离材料进行第一退火。
可选的，所述第一退火的温度为800~1000摄氏度，退火的时间为10~40秒，采用的气体为N2。
可选的，所述第一凹槽的侧壁为向第一凹槽外侧倾斜的倾斜侧壁。
可选的，所述倾斜侧壁与半导体衬底表面的夹角为80~84度。
可选的，所述第一凹槽的侧壁包括位于上部分的垂直侧壁和位于下部分的倾斜侧壁。
可选的，所述下部分的倾斜侧壁与半导体衬底表面的夹角为75~85度。
可选的，所述第一凹槽的形成过程为：以所述掩膜层为掩膜，采用第一等离子体刻蚀工艺刻蚀所述半导体衬底，形成第一子凹槽，第一子凹槽的形状为矩形，第一子凹槽的侧壁为垂直侧壁；采用第二等离子体刻蚀工艺沿第一子凹槽刻蚀所述半导体衬底，形成第二子凹槽，所述第二子凹槽的形状为“V”型，第二子凹槽的侧壁为倾斜侧壁。
可选的，所述第一等离子体刻蚀工艺的源功率为550~650W，偏置功率为55~60W，刻蚀腔压力为2~10mtorr，刻蚀气体为CH2F2、SF6、N2和He。
可选的，所述第二等离子体刻蚀工艺的源功率为1100~1250W，偏置功率为200~220W，刻蚀腔压力为10~20mtorr，刻蚀气体为HBr、SF6和He。
可选的，在所述第二凹槽内填充半导体材料之前，还包括：去除鳍部表面的热氧化层。
可选的，去除所述热氧化层的工艺为湿法刻蚀工艺或等离子体刻蚀工艺。
可选的，所述隔离材料为二氧化硅。
本发明实施例还提供了一种鳍式场效应管的形成方法，包括：
提供上述中任一种方法形成的鳍部；
形成横跨所述第二子鳍部的顶壁和侧壁的栅极结构；
在所述栅极结构两侧的第二子鳍部内形成源/漏区。
与现有技术相比，本发明技术方案具有以下优点：
去除硬掩膜层后，形成若干第二凹槽；在所述第二凹槽内填充半导体材料，形成第二子鳍部，对所述第二子鳍部的侧壁进行平坦化处理，使第二子鳍部的边缘和侧壁表面的形貌的具有较好均匀性，后续形成横跨第二子鳍部的栅极结构后，使得鳍式场效应管的阈值电压保持稳定性。
进一步，所述平坦化处理工艺为第二退火工艺，所述第二退火工艺采用的气体为H2或Ar，退火温度为800~1000摄氏度，退火时间为10~60秒，第二子鳍部的侧壁进行平坦化处理处理的效果最佳，，第二退火工艺采用H2时，退火过程中，H2会和第二子鳍部的侧壁凸起的硅反应生成SiH2，同时SiH2受热分解形成硅和H2，生成的硅会填充第二子鳍部的侧壁凹陷的部分，从而消除第二子鳍部侧壁的粗糙度，使得第二子鳍部的侧壁具有较好的均匀性，后续形成横跨第二子鳍部的栅极结构后，使得鳍式场效应管的阈值电压保持稳定性；第二退火工艺采用Ar时，在Ar的环境中，退火工艺中的热能会去除凸起部分的硅原子，从而降低第二子鳍部侧壁的粗糙度。
附图说明
图1~图3为现有鳍式场效应管形成过程的结构示意图；
图4为本发明实施例鳍部的形成方法的流程示意图；
图5~图10为本发明实施例鳍部形成过程的剖面结构示意图。
具体实施方式
发明人在现有制造鳍式场效应管的过程中发现，由于硬掩膜层中形成的开口的侧壁的形貌的均匀性较差，导致沿开口刻蚀半导体衬底形成的鳍部的边缘和侧壁形貌比较粗糙，鳍部的边缘和侧壁表面的形貌的均匀性较差，这种形貌均匀性的差异，在后续形成横跨鳍部的栅极结构后，会使得鳍式场效应管的阈值电压发生偏移，影响鳍式场效应管的稳定性。
为解决上述问题，发明人提出一种鳍部的形成方法，参考图4，图4为本发明实施例鳍部的形成方法的流程示意图，包括：
步骤S201，提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层具有若干相邻的开口，所述开口暴露半导体衬底表面；
步骤S202，沿开口刻蚀所述半导体衬底，形成若干第一凹槽，第一凹槽的位置与开口的位置相对应，相邻的第一凹槽之间形成第一子鳍部；
步骤S203，在所述第一凹槽和对应的开口内填充满隔离材料，形成隔离结构；
步骤S204，去除硬掩膜层，形成若干第二凹槽；
步骤S205，在所述第二凹槽内填充半导体材料，形成第二子鳍部，第一子鳍部和第二子鳍部构成鳍部；
步骤S206，回刻蚀所述隔离结构，暴露第二子鳍部的侧壁；
步骤S207，对所述第二子鳍部的侧壁进行平坦化处理。
图5~图10为本发明实施例鳍部形成过程的剖面结构示意图。
参考图5，提供半导体衬底300，所述半导体衬底300上形成有硬掩膜层301，所述硬掩膜层301具有若干相邻的开口302，所述开口302暴露半导体衬底300表面。
所述半导体衬底300的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述硬掩膜层301作为后续刻蚀半导体衬底300时的掩膜，所述硬掩膜层301的材料为氮化硅（SiN）、氮氧化硅（SiON）、碳氧化硅（SiOC）、无定形碳（a-C）或碳氮氧化硅（SiOCN）。本实施例中所述硬掩膜层301的材料为氮化硅。
所述硬掩膜层301的厚度为20~50纳米，硬掩膜层301的厚度对应后续形成的第二子鳍部的高度，使得后续在第二子鳍部表面形成栅极结构后，鳍式场效应管的沟道区保持足够的面积。
所述开口302的形成方法为：在所述半导体衬底上形成硬掩膜层；在所述硬掩膜层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述硬掩膜层，在硬掩膜层中形成若干暴露半导体衬底表面的开口302。由于现有的光刻和刻蚀工艺的限制，所述开口302的侧壁会存在一定的粗糙度，后续在刻蚀半导体衬底时，这种开口302的侧壁的粗糙度会影响后续形成的第一凹槽侧壁（第一子鳍部侧壁）形貌的均匀性，并且由于刻蚀过程中，开口302的侧壁的粗糙度会被放大，加上刻蚀工艺的损伤，第一凹槽侧壁形貌的均匀性会差于开口302的侧壁形貌的均匀性，后续在去除硬掩膜层，形成第二凹槽，在第二凹槽中形成第二子鳍部，第二子鳍部的侧壁形貌与开口302的侧壁相对应，则第二子鳍部的侧壁形貌的均匀性要好于第一子鳍部侧壁的形貌的均匀性，使后续对第二子鳍部的侧壁平坦化处理更方便，并且效果更好。
参考图6，沿开口302刻蚀所述半导体衬底300，形成若干第一凹槽305，第一凹槽305的位置与开口302的位置相对应，相邻的第一凹槽305之间形成第一子鳍部309。
本实施例中所述第一凹槽305的侧壁包括位于上部分的垂直侧壁303和位于下部分的倾斜侧壁304。
所述下部分的倾斜侧壁304与半导体衬底300表面的夹角为75~85度，在第一凹槽305中沉积隔离材料时，不会在隔离材料中形成空隙。
所述具有垂直侧壁303和倾斜侧壁304的第一凹槽305的形成过程为：以所述掩膜层301为掩膜，采用第一等离子体刻蚀工艺刻蚀所述半导体衬底300，形成第一子凹槽，第一子凹槽的形状为矩形，第一子凹槽的侧壁为垂直侧壁；采用第二等离子体刻蚀工艺沿第一子凹槽刻蚀所述半导体衬底300，形成第二子凹槽，所述第二子凹槽的形状为“V”型，第二子凹槽的侧壁为倾斜侧壁。由于第一凹槽305的深度较大，先形成矩形的第一子凹槽，然后形成“V”型第二子凹槽，使得第二子凹槽的侧壁倾斜角度易于控制，“V”型第二子凹槽使得后续在第一凹槽305中形成隔离材料时，不会在隔离材料中形成空隙。
所述第一等离子体刻蚀工艺的源功率为550~650W，偏置功率为55~60W，刻蚀腔压力为2~10mtorr，刻蚀气体为CH2F2、SF6、N2和He。
所述第二等离子体刻蚀工艺的源功率为1100~1250W，偏置功率为200~220W，刻蚀腔压力为10~20mtorr，刻蚀气体为HBr、SF6和He，能更精确的控制“V”型第二子凹槽侧壁的倾斜角度。
在本发明的其他实施例中，所述第一凹槽的侧壁为向第一凹槽外侧倾斜的倾斜侧壁，所述倾斜侧壁与半导体衬底表面的夹角为80~84度。
参考图7，在所述第一凹槽305和对应的开口302（参考图6）内填充满隔离材料，形成隔离结构306，所述隔离结构306用于鳍部与鳍部之间以及鳍部与半导体衬底之间的电学隔离。
所述隔离材料为氧化硅（SiO2）、氮氧化硅（SiON）或碳氧化硅（SiOC），本实施例中，所述隔离材料为氧化硅。
所述隔离材料的形成工艺为化学气相沉积工艺，比如：高密度等离子体化学气相沉积工艺（HDPCVD）或者偏常压化学气相沉积工艺（SACVD）。
在所述第一凹槽305和对应的开口302内填充满隔离材料后，还包括对所述隔离材料进行第一退火，以增强隔离材料的致密性。
所述第一退火的温度为800~1000摄氏度，退火的时间为10~40秒，采用的气体为N2。
参考图8，去除硬掩膜层305（参考图7），形成若干第二凹槽307，第二凹槽307的位置与硬掩膜层305的位置相对应。
本实施例中，去除所述硬掩膜层305的工艺为湿法刻蚀工艺，湿法刻蚀工艺采用的溶液为热磷酸。在本发明的其他实施例中，可以采用其他任意合适的工艺去除硬掩膜层305。
第二凹槽307的位置与硬掩膜层305的位置相对应，第二凹槽307的侧壁会有一定的粗糙度，第二凹槽307的侧壁对应硬掩膜层305中形成的开口的侧壁，因此第二凹槽307的侧壁的形貌的均匀性要好于第一鳍部309侧壁的形貌的均匀性，后续在第二凹槽307内形成的第二子鳍部的形貌的均匀性要好于第一鳍部309侧壁的形貌的均匀性，使得对第二子鳍部的侧壁进行平坦化处理时的效果更佳，保证鳍式场效应管阈值电压的稳定性。
在去除硬掩膜层305形成第二凹槽后，还包括，去除鳍部表面的热氧化层。
去除所述热氧化层的工艺为湿法刻蚀工艺或等离子体刻蚀工艺。在去除鳍部表面的热氧化层之前，在隔离结构306的表面可以形成光刻胶掩膜层。
参考图9，在所述第二凹槽307（参考图8）内填充半导体材料，形成第二子鳍部308，第一子鳍部309和第二子鳍部308构成鳍部310。
所述半导体材料为单晶硅、单晶锗、硅锗、碳化硅或Ⅲ-Ⅴ族化合物。所述半导体材料可以与半导体衬底的材料相同也可以与半导体衬底的材料不同，以形成具有不同性能的鳍式场效应管，比如：具有应力沟道的鳍式场效应管。本实施例中所述半导体材料为单晶硅。
所述半导体材料的填充工艺为选择性外延工艺。
参考图10，回刻蚀所述隔离结构306，暴露第二子鳍部308的侧壁。
回刻蚀隔离结构306工艺为干法刻蚀工艺，本发明实施例中，所述干法刻蚀工艺采用的气体为CF4和CHF3，所述干法刻蚀工艺采用的气体还可以为NF3和CHF3。
在本发明的其他实施例中，回刻蚀隔离结构306时，还可以暴露第一子鳍部309的部分侧壁，使鳍部暴露较大的表面积。
在回刻蚀所述隔离结构306，暴露第二子鳍部308的侧壁后，还包括：对所述第二子鳍部308的侧壁进行平坦化处理，去除第二子鳍部308侧壁的粗糙度，使得第二子鳍部308的侧壁具有较好的均匀性。
所述平坦化处理工艺为第二退火工艺，所述第二退火工艺采用的气体为H2或Ar，退火温度为800~1000摄氏度，退火时间为10~60秒，第二子鳍部308的侧壁进行平坦化处理处理的效果最佳。
第二退火工艺采用H2时，退火过程中，H2会和第二子鳍部308的侧壁凸起的硅反应生成SiH2，同时SiH2受热分解形成硅和H2，生成的硅会填充第二子鳍部308的侧壁凹陷的部分，从而消除第二子鳍部308侧壁的粗糙度，使得第二子鳍部308的侧壁具有较好的均匀性，后续形成横跨第二子鳍部308的栅极结构后，使得鳍式场效应管的阈值电压保持稳定性。当所述第二子鳍部308的材料为锗或者含锗时，H2会和第二子鳍部308的侧壁凸起的锗反应生成GeH2，同时GeH2受热分解形成锗和H2，生成的锗会填充第二子鳍部308的侧壁凹陷的部分，从而消除第二子鳍部308侧壁的粗糙度，使得第二子鳍部308的侧壁具有较好的均匀性，后续形成横跨第二子鳍部308的栅极结构后，使得鳍式场效应管的阈值电压保持稳定性。
第二退火工艺采用Ar时，在Ar的环境中，退火工艺中的热能会去除凸起部分的硅原子，从而降低第二子鳍部308侧壁的粗糙度。
本发明实施例还提供了一种鳍式场效应管的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层具有若干相邻的开口，所述开口暴露半导体衬底表面；
沿开口刻蚀所述半导体衬底，形成若干第一凹槽，第一凹槽的位置与开口的位置相对应，相邻的第一凹槽之间形成第一子鳍部；
在所述第一凹槽和对应的开口内填充满隔离材料，形成隔离结构；
去除硬掩膜层，形成若干第二凹槽；
在所述第二凹槽内填充半导体材料，形成第二子鳍部，第一子鳍部和第二子鳍部构成鳍部；
回刻蚀所述隔离结构，暴露第二子鳍部的侧壁；
对所述第二子鳍部的侧壁进行平坦化处理；
形成横跨所述第二子鳍部的顶壁和侧壁的栅极结构；
在所述栅极结构两侧的第二子鳍部内形成源/漏区。
对所述第二子鳍部的侧壁进行平坦化处理，去除第二子鳍部侧壁的粗糙度，使得第二子鳍部的侧壁具有较好的均匀性，形成横跨第二子鳍部的栅极结构后，使得鳍式场效应管的阈值电压保持稳定性。
综上，本发明实施例提供的鳍部和鳍式场效应管的形成方法，去除硬掩膜层后，形成若干第二凹槽；在所述第二凹槽内填充半导体材料，形成第二子鳍部，对所述第二子鳍部的侧壁进行平坦化处理，使第二子鳍部的边缘和侧壁表面的形貌具有较好均匀性，后续形成横跨第二子鳍部的栅极结构后，使得鳍式场效应管的阈值电压保持稳定性。
进一步，所述平坦化处理工艺为第二退火工艺，所述第二退火工艺采用的气体为H2或Ar，退火温度为800~1000摄氏度，退火时间为10~60秒，第二子鳍部的侧壁进行平坦化处理处理的效果最佳，第二退火工艺采用H2时，退火过程中，H2会和第二子鳍部的侧壁凸起的硅反应生成SiH2，同时SiH2受热分解形成硅和H2，生成的硅会填充第二子鳍部的侧壁凹陷的部分，从而消除第二子鳍部侧壁的粗糙度，使得第二子鳍部的侧壁具有较好的均匀性，后续形成横跨第二子鳍部的栅极结构后，使得鳍式场效应管的阈值电压保持稳定性；第二退火工艺采用Ar时，在Ar的环境中，退火工艺中的热能会去除凸起部分的硅原子，从而降低第二子鳍部侧壁的粗糙度。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (20)
1.一种鳍部的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层具有若干相邻的开口，所述开口暴露半导体衬底表面；
沿开口刻蚀所述半导体衬底，形成若干第一凹槽，第一凹槽的位置与开口的位置相对应，相邻的第一凹槽之间形成第一子鳍部；
在所述第一凹槽和对应的开口内填充满隔离材料，形成隔离结构；
去除硬掩膜层，形成若干第二凹槽；
在所述第二凹槽内填充半导体材料，形成第二子鳍部，第一子鳍部和第二子鳍部构成鳍部；
回刻蚀所述隔离结构，暴露第二子鳍部的侧壁；
对所述第二子鳍部的侧壁进行平坦化处理。
2.如权利要求1所述的鳍部的形成方法，其特征在于，所述半导体材料为单晶硅、单晶锗、硅锗、碳化硅或Ⅲ-Ⅴ族化合物。
3.如权利要求2所述的鳍部的形成方法，其特征在于，所述平坦化处理工艺为第二退火工艺。
4.如权利要求3所述的鳍部的形成方法，其特征在于，所述第二退火工艺采用的气体为H2或Ar，退火温度为800~1000摄氏度，退火时间为10~60秒。
5.如权利要求2所述的鳍部的形成方法，其特征在于，所述半导体材料的形成工艺为选择外延工艺。
6.如权利要求1所述的鳍部的形成方法，其特征在于，所述硬掩膜层的材料为氮化硅、氮氧化硅、碳氧化硅、无定形碳或碳氮氧化硅。
7.如权利要求1所述的鳍部的形成方法，其特征在于，所述硬掩膜层的厚度为20~50纳米。
8.如权利要求1所述的鳍部的形成方法，其特征在于，在所述第一凹槽和对应的开口内填充满隔离材料之后，还包括：对所述隔离材料进行第一退火。
9.如权利要求8所述的鳍部的形成方法，其特征在于，所述第一退火的温度为800~1000摄氏度，退火的时间为10~40秒，采用的气体为N2。
10.如权利要求1所述的鳍部的形成方法，其特征在于，所述第一凹槽的侧壁为向第一凹槽外侧倾斜的倾斜侧壁。
11.如权利要求10所述的鳍部的形成方法，其特征在于，所述倾斜侧壁与半导体衬底表面的夹角为80~84度。
12.如权利要求1所述的鳍部的形成方法，其特征在于，所述第一凹槽的侧壁包括位于上部分的垂直侧壁和位于下部分的倾斜侧壁。
13.如权利要求12所述的鳍部的形成方法，其特征在于，所述下部分的倾斜侧壁与半导体衬底表面的夹角为75~85度。
14.如权利要求12所述的鳍部的形成方法，其特征在于，所述第一凹槽的形成过程为：以所述掩膜层为掩膜，采用第一等离子体刻蚀工艺刻蚀所述半导体衬底，形成第一子凹槽，第一子凹槽的形状为矩形，第一子凹槽的侧壁为垂直侧壁；采用第二等离子体刻蚀工艺沿第一子凹槽刻蚀所述半导体衬底，形成第二子凹槽，所述第二子凹槽的形状为“V”型，第二子凹槽的侧壁为倾斜侧壁。
15.如权利要求14所述的鳍部的形成方法，其特征在于，所述第一等离子体刻蚀工艺的源功率为550~650W，偏置功率为55~60W，刻蚀腔压力为2~10mtorr，刻蚀气体为CH2F2、SF6、N2和He。
16.如权利要求14所述的鳍部的形成方法，其特征在于，所述第二等离子体刻蚀工艺的源功率为1100~1250W，偏置功率为200~220W，刻蚀腔压力为10~20mtorr，刻蚀气体为HBr、SF6和He。
17.如权利要求1所述的鳍部的形成方法，其特征在于，在所述第二凹槽内填充半导体材料之前，还包括：去除鳍部表面的热氧化层。
18.如权利要求17所述的鳍部的形成方法，其特征在于，去除所述热氧化层的工艺为湿法刻蚀工艺或等离子体刻蚀工艺。
19.如权利要求1所述的鳍部的形成方法，其特征在于，所述隔离材料为二氧化硅。
20.一种鳍式场效应管的形成方法，其特征在于，包括：
提供如权利要求1-19中任一种方法形成的鳍部；
形成横跨所述第二子鳍部的顶壁和侧壁的栅极结构；
在所述栅极结构两侧的第二子鳍部内形成源/漏区。
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Cited By (3)
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|---|---|---|---|---|
| CN106298921A (zh) * | 2015-06-01 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件、鳍式场效应晶体管及其形成方法 |
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| CN113690135A (zh) * | 2020-05-18 | 2021-11-23 | 联华电子股份有限公司 | 半导体结构的制作方法及其平坦化制作工艺 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050077591A1 (en) * | 2003-08-29 | 2005-04-14 | Kenji Fukuda | Semiconductor device |
| CN101312148A (zh) * | 2007-05-22 | 2008-11-26 | 力晶半导体股份有限公司 | 浅沟渠隔离结构及浮置栅极的制作方法 |
| CN101404257A (zh) * | 2007-10-05 | 2009-04-08 | 株式会社东芝 | 场效应晶体管及其制造方法 |
-
2012
- 2012-06-19 CN CN201210203735.5A patent/CN103515229B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050077591A1 (en) * | 2003-08-29 | 2005-04-14 | Kenji Fukuda | Semiconductor device |
| CN101312148A (zh) * | 2007-05-22 | 2008-11-26 | 力晶半导体股份有限公司 | 浅沟渠隔离结构及浮置栅极的制作方法 |
| CN101404257A (zh) * | 2007-10-05 | 2009-04-08 | 株式会社东芝 | 场效应晶体管及其制造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298921A (zh) * | 2015-06-01 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件、鳍式场效应晶体管及其形成方法 |
| CN106298921B (zh) * | 2015-06-01 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件、鳍式场效应晶体管及其形成方法 |
| CN106960793A (zh) * | 2016-01-11 | 2017-07-18 | 中芯国际集成电路制造(上海)有限公司 | 鳍部的形成方法和鳍式场效应管的形成方法 |
| CN113690135A (zh) * | 2020-05-18 | 2021-11-23 | 联华电子股份有限公司 | 半导体结构的制作方法及其平坦化制作工艺 |
| CN113690135B (zh) * | 2020-05-18 | 2024-05-28 | 联华电子股份有限公司 | 半导体结构的制作方法及其平坦化制作工艺 |
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