CN108573925A - 半导体器件及用于制造其的方法 - Google Patents

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Abstract

提供了一种制造半导体器件的方法。形成包括一个或多个牺牲层和堆叠在衬底上的一个或多个半导体层的堆叠结构。在所述堆叠结构上形成包括虚设栅极和虚设间隔件的虚设栅极结构。使用虚设栅极结构蚀刻堆叠结构以形成第一凹部。蚀刻一个或多个牺牲层。去除虚设间隔件。间隔件膜形成在所述虚设栅极、所述一个或多个半导体层和所述一个或多个牺牲层上。使用虚设栅极和间隔件膜来蚀刻半导体层和间隔件膜以形成第二凹部。形成形成在虚设栅极上的外部间隔件和形成在一个或多个牺牲层上的内部间隔件。在所述第二凹部中形成源极/漏极区。

Description

半导体器件及用于制造其的方法
相关申请的交叉引用
本申请基于35U.S.C.§119要求2017年3月10日在韩国知识产权局递交的韩国专利申请No.10-2017-0030355的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思的示例性实施例涉及一种半导体器件及用于制造其的方法。
背景技术
作为提高半导体器件密度的努力之一，可以在衬底上形成具有带有鳍或纳米线形状的硅体的多栅极晶体管，并且可以在硅体的表面上形成栅极。
多栅极晶体管可以利用三维沟道。多栅极晶体管可以具有增加的电流控制能力。多栅极晶体管可以通过控制三维沟道的尺寸来抑制短沟道效应(SCE)。
发明内容
根据本发明构思的示例性实施例，用于制造半导体器件的方法包括形成包括一个或多个牺牲层和一个或多个半导体层的堆叠结构。所述一个或多个牺牲层中的每个牺牲层和所述一个或多个半导体层中的每个半导体层交替堆叠在衬底上。所述方法还包括：在所述堆叠结构上形成包括虚设栅极和虚设间隔件的虚设栅极结构；使用所述虚设栅极结构作为第一掩模来蚀刻所述堆叠结构以形成第一凹部并暴露所述一个或多个牺牲层。所述方法还包括：蚀刻由所述第一凹部暴露的所述一个或多个牺牲层的一部分；去除所述虚设间隔件；在所述虚设栅极、所述一个或多个半导体层和所述一个或多个牺牲层上形成间隔件膜。所述方法还包括：使用在所述虚设栅极的侧壁上形成的所述虚设栅极和所述间隔件膜作为第二掩模，蚀刻所述一个或多个半导体层中的半导体层的一部分以及所述间隔件膜的一部分以形成第二凹部。所述方法还包括：在虚设栅极的侧壁上形成外部间隔件，在一个或多个牺牲层的侧壁上形成内部间隔件。所述方法还包括：在所述第二凹部中形成源极/漏极区。
根据本发明构思的示例性实施例，用于制造半导体器件的方法包括提供包括第一区域和第二区域的衬底。所述方法还包括：形成第一堆叠结构和第二堆叠结构，所述第一堆叠结构包括交替堆叠在所述第一区域上的第一牺牲层和第一半导体层，所述第二堆叠结构包括交替堆叠在所述第二区域上的第二牺牲层和第二半导体层。所述方法还包括：在所述第一堆叠结构上形成第一虚设栅极，以及在所述第二堆叠结构上形成第二虚设栅极。所述方法还包括：在所述第二区域的所述第二堆叠结构和所述第二虚设栅极上形成第二保护层；在所述第一堆叠结构和所述第一虚设栅极的上表面上形成第一虚没间隔件膜。所述方法还包括：蚀刻所述第一虚设间隔件膜以在第一虚设栅极的侧壁上形成第一虚设间隔件；使用第一虚设栅极和所述第一虚设间隔件作为第一掩模来蚀刻第一堆叠结构以形成第一凹部，以及蚀刻由所述第一凹部暴露的所述第一牺牲层的一部分。所述方法还包括：去除所述第一虚设间隔件。所述方法还包括：在所述第一虚设栅极、所述第一半导体层和所述第一牺牲层上形成第一间隔件膜。所述方法还包括：使用形成在所述第一虚设栅极的所述侧壁上的所述第一虚设栅极和所述第一间隔件膜作为第二掩模来蚀刻所述第一半导体层的一部分和所述第一间隔件膜的一部分以形成第二凹部，从而形成在所述第一虚设栅极的所述侧壁上形成的第一外部间隔件以及在所述第一牺牲层的侧壁上形成的第一内部间隔件。所述方法还包括：在所述第二凹部中形成第一源极/漏极区；去除所述第二保护层；以及在所述第一区域的所述第一源极/漏极区、所述第一虚设栅极和所述第一外部间隔件上形成第一保护层。
根据本发明构思的示例性实施例，一种半导体器件包括：第一内部间隔件，包括在衬底上彼此间隔开的多个第一栅电极；第一纳米线，形成在所述第一内部间隔件上；以及第二内部间隔件，包括在所述第一纳米线上彼此间隔开的多个第二栅电极。所述半导体器件还包括：第二纳米线，形成在所述第二内部间隔件上；多个第三栅电极，形成在所述第二纳米线上；以及源极/漏极区，沿垂直于所述衬底表面的方向在所述多个第二栅电极之间延伸。当从与所述衬底的所述表面垂直的方向观看时，所述多个第一栅电极、所述多个第二栅电极和所述多个第三栅电极彼此对齐。栅极绝缘膜，形成在所述多个第一栅电极、多个第二栅电极和多个第三栅电极中的每一个的外表面上。
根据本发明构思的示例性实施例，一种用于制造半导体器件的方法包括：形成包括交替堆叠在衬底上的一个或多个牺牲层和一个或多个半导体层的堆叠结构，在堆叠结构上形成包括虚设栅极和虚设间隔件的虚设栅极结构。所述方法还包括：使用虚设栅极结构作为第一掩模沿向下方向蚀刻堆叠结构以形成第一凹部，沿水平方向蚀刻一个或多个牺牲层的一部分以形成第二凹部，并且蚀刻虚没间隔件。所述方法还包括：在虚设栅极和一个或多个半导体层上以及在第一凹部和第二凹部中形成间隔件膜。所述方法还包括：使用虚设栅极和在虚设栅极上形成的间隔件膜作为第二掩模，沿向下方向蚀刻一个或多个半导体层的一部分和间隔件膜的一部分以形成第三凹部，以形成在牺牲层的侧壁上形成的内部间隔件。所述方法还包括：在第三凹部中形成源极/漏极区，在内部间隔件中形成多个栅电极，以及制造具有多个栅电极的集成电路。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更显而易见，其中：
图1是示出了根据本发明构思的示例性实施例的半导体器件的平面图；
图2是沿图1的线A-A截取的截面图；
图3是沿图1的线B-B截取的截面图；
图4是沿图1的线C-C截取的截面图；
图5至图15是描述根据本发明构思的一个或多个实施例的用于制造半导体器件的方法的截面图；
图16是描述根据本发明构思的示例性实施例的用于制造半导体器件的方法的截面图；
图17至图18是描述根据本发明构思的示例性实施例的用于制造半导体器件的方法的截面图；
图19是示出了根据本发明构思的示例性实施例的半导体器件的平面图；
图20是沿图19的线D-D截取的截面图；
图21至图24是描述根据本发明构思的一个或多个示例性实施例的用于制造半导体器件的方法的截面图；以及
图25是示出了根据本发明构思的示例性实施例的半导体器件的截面图。
具体实施方式
以下将参考附图更全面地描述本发明构思的示例性实施例。然而，本发明构思可以按多种不同形式来体现，并且不应当被解释为限于本文阐述的实施例。
应该理解的是，当诸如层、膜、区域或衬底的元件被称为在另一元件“上”时，其可直接在另一元件上，或者也可以存在中间元件。还应该理解的是，当诸如层、膜、区域或衬底的元件被称为在另一元件“下”时，其可直接在另一元件下，或者也可以存在中间元件。
在下文中，将参考图1至图4描述根据本发明构思的示例性实施例的半导体器件。
图1是示出了根据本发明构思的示例性实施例的半导体器件的平面图。在实施例中，半导体器件可以包括集成电路。图2是沿图1的线A-A截取的截面图。图3是沿图1的线B-B截取的截面图。图4是沿图1的线C-C截取的截面图。
参考图1至图4，根据本发明构思的示例性实施例的半导体器件包括衬底110、场绝缘膜111、栅电极120、栅极绝缘膜121、绝缘膜122、多个纳米线130、外部间隔件141、第一内部间隔件142、第二内部间隔件143、源极/漏极区150、层间绝缘膜160、接触170和硅化物171。
衬底110可以是例如体硅或绝缘体上硅(SOI)。在另一示例中，衬底110可以是硅衬底并且可以包含其它材料，例如，硅锗(SiGe)、锑化铟(InSb)、碲化铅化合物、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)或锑化镓(GaSb)。或者，衬底110可以由形成在衬底110上的外延层提供。
此外，衬底110可以包括销状图案112。销状图案112可以从衬底110突出。如图3所示，场绝缘膜111可以围绕销状图案112的侧壁的至少一部分。销状图案112可以由场绝缘膜111限定。场绝缘膜111可以包括例如氧化膜、氮化膜、氮氧化膜或其组合。
在图3中，尽管示出了销状图案112的侧壁完全被场绝缘膜111包围，但是本发明构思不限于此。
在一个实施例中，销状图案112可以沿第一方向X延伸。例如，销状图案112可以包括沿第一方向X延伸的第一侧和沿第二方向Y延伸的第二侧，第一侧比第二侧长。
销状图案112可以通过蚀刻衬底110的一部分形成，并且可以包括从衬底110生长的外延层。在一个实施例中，销状图案112可以包括例如作为元素半导体材料的硅或锗。在另一实施例中，销状图案112可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，在IV-IV族化合物半导体的情况下，销状图案112可以是包括碳(C)、硅(Si)、锗(Ge)、锡(Sn)中的至少两种或更多的二元化合物或三元化合物或者其中元素掺杂有IV族元素的化合物。
在III-V族化合物半导体的情况下，销状图案112可以是通过将作为III族元素的铝(Al)、镓(Ga)或铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)或锑(Sb)中的一种组合而形成的二元化合物、三元化合物或四元化合物。
在根据本发明构思的示例性实施例的半导体器件中，销状图案112可以包括硅。
如图2所示，多个纳米线130可以包括例如沿第一方向X延伸的第一纳米线131和第二纳米线132。这里示例性地描述的半导体器件可以被示为包括两个纳米线130。然而，本发明构思不限于此。例如，在其他示例性实施例中，半导体器件可以包括一个纳米线，或者多于两个纳米线130。
第一纳米线131可以形成在衬底110上以与衬底110间隔开。第一纳米线131可以形成为沿第一方向X延伸。
在一个实施例中，第一纳米线131可以形成在销状图案112上以与销状图案112间隔开。当沿第三方向Z观看时，第一纳米线131可以与销状图案112重叠。第一纳米线131可以不形成在场绝缘膜111上。例如，第一纳米线131可以形成在销状图案112上。
在一个实施例中，第一纳米线131可以具有倾斜轮廓，其中当第一纳米线131更接近销状图案时，第一方向X上的宽度可以增加。然而，本发明构思不限于此。
例如，在图3中，第一纳米线131在第二方向Y上的宽度可以与销状图案112在第二方向Y上的的宽度相同。但是，本发明构思不限于此。在一个实施例中，如图3所示，第一纳米线131的横截面可以是矩形的。然而，本发明构思不限于此。例如，第一纳米线131的拐角可以通过例如修剪处理而被倒圆。
第一纳米线131可以用作晶体管的沟道区。第一纳米线131可以根据半导体器件是PMOS(p沟道MOSFET)还是NMOS(n沟道MOSFET)而不同。然而，本发明构思不限于此。
此外，第一纳米线131可以包括与销状图案112相同的材料，或者可以包括与销状图案112不同的材料。然而，在根据本发明构思的示例性实施例的半导体器件中，第一纳米线131将被描述为包含硅。
第二纳米线132可以形成在衬底110上以与衬底110间隔开。第二纳米线132可以形成为例如沿第一方向X延伸。
第二纳米线132可以形成为比第一纳米线131更远离衬底110。例如，从销状图案112的上表面到第二纳米线132的距离可以大于从销状图案112的上表面到第一纳米线131的距离。
当在第三方向Z上观看时，第二纳米线132可以与销状图案112重叠。在另一个实施例中，当在第三方向Z上观看时，第二纳米线132可以不形成在场绝缘膜111上，而是可以形成在销状图案112上。
第二纳米线132可以用作晶体管的沟道区。因此，在一个实施例中，第二纳米线132可以包括与第一纳米线131相同的材料。
栅电极120可以形成在场绝缘膜111和销状图案112上。在一个实施例中，栅电极120可以沿第二方向Y延伸。
栅电极120可以形成为围绕形成为与销状图案112的上表面间隔开的第一纳米线131和第二纳米线132。栅电极120也可以形成在销状图案112和第一纳米线131之间的空间中。此外，栅电极120也可以形成在第一纳米线131和第二纳米线132之间的空间中。
在一个实施例中，栅电极120可以包括导电材料。尽管栅电极120可以被示出为单层，但是本发明构思不限于此。例如，在另一个实施例中，栅电极120可以包括可以调节功函数的功函数导电层以及可以填充由功函数导电层形成的空间的填充导电层。
在一个实施例中，栅电极120可以包括以下中的至少一种：TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W或Al。此外，栅电极120可以由Si、SiGe等而不是金属制成。栅电极120可以使用例如替换工艺来形成。然而，本发明构思不限于此。
栅极绝缘膜121可以形成在第一纳米线131和栅电极120之间以及第二纳米线132和栅电极120之间。此外，栅极绝缘膜121可以形成在场绝缘膜111和栅电极120之间，销状图案112和栅电极120之间，绝缘膜122和栅电极120之间，第一内部间隔件142和栅电极120之间，或者第二内部间隔件143和栅电极120之间。
例如，栅极绝缘膜121可以包括界面膜和高介电常数(k)绝缘膜。然而，本发明构思不限于此。例如，根据例如第一纳米线131和第二纳米线132等的材料组成，栅极绝缘膜121可以不包括界面膜。
栅极绝缘膜121可以沿着第一纳米线131和第二纳米线132的周边形成。栅极绝缘膜121可以沿着场绝缘膜111的上表面和销状图案112的上表面形成。另外，栅极绝缘膜121可以沿着外部间隔件141、第一内部间隔件142和第二内部间隔件143的侧壁形成。
对于包括硅的第一纳米线131和第二纳米线132，界面膜可以包括氧化硅膜。
高介电常数绝缘膜可以包括介电常数比氧化硅膜的介电常数高的电介质材料。例如，电介质材料可以包括以下的一种或多种：氧化铪、氧化铪硅、氧化镧、氧化铝镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钛钡、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。然而，本发明构思不限于此。
对于不包括界面膜的栅极绝缘膜121，高介电常数绝缘膜可以包括氧化硅膜、氮氧化硅膜、氮化硅膜等以及上述电介质材料。
绝缘膜122可以形成在栅极绝缘膜121和外部间隔件141之间以及外部间隔件141和第二纳米线132之间。绝缘膜122可以包括例如碳氧氮化硅(SiOCN)。然而，本发明构思不限于此。
外部间隔件141可以形成在形成在例如沿第二方向Y延伸的栅电极120的两个侧壁上的绝缘膜122上。
外部间隔件141可以包括以下中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)或其组合。
在一个实施例中，外部间隔件141可以包括与绝缘层122相同的材料。例如，绝缘膜122可以包括碳氧氮化硅(SiOCN)，并且外部间隔件141可以包括碳氧氮化硅(SiOCN)。然而，本发明构思不限于此。例如，在另一个实施例中，绝缘膜122和外部间隔件141可以包括彼此不同的材料。
第一内部间隔件142可以形成在第一纳米线131和第二纳米线132之间的栅电极120的两侧上。在一个实施例中，第一内部间隔件142可以与第一纳米线131和第二纳米线132的侧表面的一部分接触。
第一内部间隔件142可以例如由以下中的至少一种制成：低介电常数电介质材料、氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)或其组合。低介电常数电介质材料可以是具有低于或等于氧化硅的介电常数的材料。
在一个实施例中，第一内部间隔件142和外部间隔件141可以包括相同的材料。例如，外部间隔件141可以包括碳氧氮化硅(SiOCN)，第一内部间隔件142也可以包括碳氧氮化硅(SiOCN)。在这种情况下，第一内部间隔件142可以具有小于5的介电常数。
因此，在根据本发明构思的示例性实施例的半导体器件中，第一内部间隔件142的介电常数可以减小以减小栅电极120与源极/漏极区150之间的边缘电容。
然而，本发明构思不限于此。例如，在另一个实施例中，第一内部间隔件142和外部间隔件141可以包括彼此不同的材料。
第一内部间隔件142的侧壁和第二纳米线132的侧壁可以彼此对齐。在一个实施例中，如图2所示，与源极/漏极区150相邻的第一内部间隔件142的侧壁可以与源极/漏极区150相邻的第二纳米线132的侧壁对齐。例如，第一内部间隔件142可以不相对于栅电极120形成为凹面形状。
结果，根据本发明构思的示例性实施例，第一内部间隔件142的侧壁和第二纳米线132的侧壁可以彼此对齐，并且第一内部间隔件142可以形成为与例如具有凹面形状的第一内部间隔件142相比相对较厚。
第二内部间隔件143可以形成在第一纳米线131与衬底110之间的栅电极120的两侧上。在一个实施例中，第二内部间隔件143可以与第一纳米线131的侧表面的一部分接触。
此外，第二内部间隔件143可以形成在衬底110与源极/漏极区150之间，并且第二内部间隔件143的一部分可以形成在形成在衬底110上的凹部中。然而，第二内部间隔件143可以不形成在衬底110与栅电极120之间。
因此，在根据本发明构思的示例性实施例的半导体器件中，作为衬底110与源极/漏极区150之间的绝缘层的第二内部间隔件143为半导体器件提供了增加的绝缘性和增加的可靠性。
第二内部间隔件143可以包括例如以下中的至少一种：低介电常数电介质材料、氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)及其组合。低介电常数电介质材料可以是具有低于或等于氧化硅的介电常数的材料。
在一个实施例中，第二内部间隔件143可以包括与外部间隔件141和第一内部间隔件142相同的材料。例如，外部间隔件141和第一内部间隔件142可以包括碳氧氮化硅(SiOCN)，并且第三内部间隔件可以包括碳氮氧化硅(SiOCN)。在这种情况下，第二内部间隔件143可以具有小于5的介电常数(k)。
然而，本发明构思不限于此。例如，在另一个实施例中，第二内部间隔件143和外部间隔件141可以包括彼此不同的材料。
在一个实施例中，源极/漏极区150可以形成在栅电极120的至少一侧上。源极/漏极区150可以形成在第二内部间隔件143上。源极/漏极区150可以包括形成在第二内部间隔件143的上表面上的外延层。
源极/漏极区150的外围表面可以具有各种形状。例如，源极/漏极区150的外围表面可以是菱形形状、圆形形状、矩形形状或八角形形状中的至少一个。
源极/漏极区150可以直接连接到可以用作沟道区域的第一纳米线131和第二纳米线132。
另一方面，源极/漏极区150可以不与栅极绝缘膜121直接接触。间隔件可以位于源极/漏极区150与栅极绝缘膜121之间。在一个实施例中，例如，如图2所示，第一内部间隔件142的一个侧壁可以与栅极绝缘膜121接触，并且第一内部间隔件142的另一个侧壁可以与源极/漏极区150接触。因此，当位于第一纳米线131和第二纳米线132之间时，源极/漏极区150和栅极绝缘膜121可以不彼此接触。此外，外部间隔件141可以形成在第二纳米线132的最上部分上，并且源极/漏极区150和栅极绝缘膜121可以在第二纳米线132上彼此不接触。
层间绝缘膜160可以形成为覆盖外部间隔件141和源极/漏极区150的一部分，并且接触170可以通过层间绝缘膜160连接到源极/漏极区150。在这种情况下，可以在接触170与源极/漏极区150之间形成硅化物层171。
在下文中，将参考图5至图15描述根据本发明构思的示例性实施例的用于制造半导体器件的方法。
图5至图15是用于描述根据本发明构思的示例性实施例的制造半导体器件的方法的截面图。
参考图5，牺牲层102和半导体层103交替堆叠的堆叠结构101可以形成在衬底110上。
堆叠结构101中的每个牺牲层102可以包括相同的材料，并且牺牲层102和半导体层103可以包括彼此不同的材料。在根据本发明构思的示例性实施例的用于制造半导体器件的方法中，每个牺牲层102将被描述为包括相同的材料。此外，半导体层103可以包括对牺牲层102具有蚀刻比选择性的材料。
例如，衬底110和半导体层103可以包括可以用于晶体管的沟道区的材料。例如，在PMOS的情况下，半导体层103可以包括具有增加的空穴迁移率的材料，并且在NMOS的情况下，半导体层103可以包括具有增加的电子迁移率的材料。
牺牲层102可以包括晶格常数和晶格结构类似于半导体层103的晶格常数和晶格结构的材料。例如，牺牲层102可以是半导体材料。在另一个示例中，牺牲层102可以是结晶的金属材料。
在根据本发明构思的示例性实施例的用于制造半导体器件的方法中，分别描述了半导体层103可以包括硅(Si)，并且牺牲层102可以包括硅锗(SiGe)。
虽然图5中示出了两个半导体层103，本发明构思不限于此。例如，牺牲层102和半导体层103可以交替地形成多个对，并且半导体层103可以形成在最上面的牺牲层102上。
此外，牺牲层102可以被示出为位于堆叠结构101的最上部。然而，本发明构思不限于此。例如，在另一个实施例中，半导体层103可以位于堆叠结构101的最上部。
参考图6，可以通过使用掩模图案107作为掩模执行蚀刻工艺来形成虚设栅极106。虚设栅极106可以沿第二方向Y延伸，并且可以与形成在衬底110上的堆叠结构101相交。
在这种情况下，虚设栅极绝缘膜105可以形成在堆叠结构101和虚设栅极106之间。虚设栅极绝缘膜105可以包括例如氧化硅膜，并且虚设栅极106可以包括例如多晶硅或非晶硅。
参考图7，绝缘膜122可以共形地形成以覆盖堆叠结构101的上表面、虚设栅极绝缘膜105的侧表面、虚设栅极106的侧表面以及掩模图案107的顶表面和侧表面。绝缘膜122可以包括例如碳氧氮化硅(SiOCN)。然而，本发明构思不限于此。
虚设间隔件膜108可以共形地形成在绝缘膜122上。绝缘膜122可以包括例如氧化硅(SiO2)。然而，本发明构思不限于此。
在这种情况下，虚设间隔件膜108可以形成为比可以在稍后的工艺步骤中形成的间隔件膜(图11的140)更厚。
参考图8，虚设间隔件膜108可以被回蚀以暴露堆叠结构101和掩模图案107的上表面，由此在虚设栅极106的两个侧壁上形成虚设间隔件109。
使用包括虚设栅极106和虚设间隔件109的虚设栅极结构作为掩模，可以部分地蚀刻堆叠结构101和衬底110，由此形成第一凹部R1。
参考图9，由第一凹部R1暴露的牺牲层102可以被部分蚀刻。在一个实施例中，牺牲层102可以由第一凹部R1形成，并且牺牲层102可以被部分蚀刻。例如，牺牲层102可以从由第一凹部R1暴露的第一纳米线131和第二纳米线132的横截面沿第一方向X被蚀刻。
例如，可以使用选择性蚀刻工艺来执行这种工艺。在一个实施例中，可以使用蚀刻剂通过蚀刻工艺来执行这种工艺，其中牺牲层102的蚀刻速率可以大于第一纳米线131和第二纳米线132的蚀刻速率。
在一个实施例中，图9示出了其中牺牲层102的侧表面被蚀刻成平面形状的配置。另一方面，在另一个实施例中，牺牲层102的侧表面可以具有凹面形状。
接着，参考图10和图11，在去除虚设间隔件109之后，间隔件膜140可以形成在掩模图案107、绝缘膜122、由第一凹部R1暴露的牺牲层102、由第一凹部R1暴露的半导体层103以及由第一凹部R1暴露的衬底110上。
在这种情况下，间隔件膜140的厚度t2可以被形成为比图8所示的虚设间隔件109的厚度t1更薄。例如，图8所示的虚设间隔件109的厚度t1可以形成为大于在后面的工艺步骤中形成的外部间隔件141的厚度t2。
间隔件膜140可以包括低介电常数电介质材料，例如碳氧氮化硅(SiOCN)。
参考图12，可以通过以下来形成第二凹部R2：通过使用形成在掩模图案107和虚设栅极106的侧壁上的外部间隔件141作为掩模来蚀刻半导体层103的一部分、绝缘膜122的一部分和间隔件膜140的一部分。在一个实施例中，第二内部间隔件143可以不被蚀刻，并且第二凹部R2可以形成在第二内部间隔件143上。例如，第二内部间隔件143可以不包括第二凹部R2。
在一个实施例中，第二凹部R2的宽度d2可以形成为大于图8中所示的第一凹部R1的宽度d1。
因此，在根据本发明构思的示例性实施例的用于制造半导体器件的方法中，形成在虚设栅极1()6的侧壁上的外部间隔件141的侧壁可以与第二纳米线132的侧壁和形成在第一纳米线131与第二纳米线132之间的牺牲层102的侧壁上的第一内部间隔件142的侧壁对齐。
在一个实施例中，第一内部间隔件142的侧壁可以与由第二凹部R2暴露的第二纳米线132的侧壁对齐。
在另一个实施例中，在根据本发明构思的示例性实施例的用于制造半导体器件的方法中，外部间隔件141、第一内部间隔件142和第二内部间隔件143可以包括相同的材料(例如，硅碳氮氧化物(SiOCN))。
参考图13，源极/漏极区150可以使用例如外延工艺形成在第二凹部R2中。
参考图14，层间绝缘膜160可以形成在场绝缘膜111上。在一个实施例中，层间绝缘膜160可以覆盖源极/漏极区150、外部间隔件141、绝缘膜122和掩模图案107。
层间绝缘膜160可以被平坦化以去除掩模图案107，直到虚设栅极106的上表面被暴露。
虚设栅极绝缘膜105和虚设栅极106可以被去除。结果，沿第三方向Z与虚设栅极106重叠的第一纳米线131和第二纳米线132可以被暴露。
参考图15，栅极绝缘膜121和栅电极120可以形成在去除了虚设栅极绝缘膜105和虚设栅极106的区域中。接触170和硅化物171可以形成在层间绝缘膜160中。例如，如图16所示，接触170和硅化物171可以穿透层间绝缘膜160以接触源极/漏极区150并且可以制造图2所示的半导体器件。
在根据本发明构思的示例性实施例的制造半导体器件的方法中，外部间隔件141、第一内部间隔件142和第二内部间隔件143可以使用相同的材料(例如，碳氧氮化硅(SiOCN))以使第一内部间隔件142和第二内部间隔件143的介电常数为低，并且可以减小栅电极120与源极/漏极区150之间的边缘电容。
此外，在根据本发明构思的示例性实施例的用于制造半导体器件的方法中，第一内部间隔件142的侧壁和第二纳米线132的侧壁可以通过两个凹部形成工艺彼此对齐，并且与具有例如凹面形状的例如第一内部间隔件142相比，第一内部间隔件142的厚度可以形成为相对较厚。
在根据本发明构思的示例性实施例的用于制造半导体器件的方法中，可以在衬底110与源极/漏极区150之间形成第二内部间隔件143作为绝缘层，以用于提高半导体器件的可靠性。
在下文中，可以参考图16至图18描述根据本发明构思的另一示例性实施例的用于制造半导体器件的方法和半导体器件。
图16是示出了描述根据本发明构思的示例性实施例的用于制造半导体器件的方法的截面图。图17至图18是用于描述根据本发明构思的另一示例性实施例的制造半导体器件的方法的中间步骤图。已经在图1、图2和图5至图15示出的半导体器件和制造半导体器件的方法的描述在本文中将不详细描述，除非有必要以用于完整理解本发明构思。
参考图16，例如，图16所示的半导体器件与图2所示的半导体器件的不同之处可以是源极/漏极区250形成为与衬底110相邻。
在一个实施例中，源极/漏极区250可以形成为与第二内部间隔件243的侧壁相邻，并且与源极/漏极区250相邻的第二内部间隔件243的侧壁可以具有倾斜轮廓，其中第二内部间隔件243的宽度可朝向衬底110增加。
此外，与源极/漏极区250相邻的第一纳米线231的侧壁、与源极/漏极区250相邻的第一内部间隔件142的侧壁以及与源极/漏极区250相邻的第二纳米线232的侧壁可以彼此对齐。
参考图17，在一个实施例中，第一凹部R1的下端可以形成在衬底110上。因此，第二内部间隔件143可以不形成在衬底110与第一凹部R1的下端之间。
参考图18，在实施例中，第二凹部R2的下部可以形成在衬底110上。例如，第二凹部R2的下部可以不形成在衬底110中。
在下文中，将参考图19至图24描述根据本发明构思的又一示例性实施例的用于制造半导体器件的方法和半导体器件。
图19是示出了根据本发明构思的示例性实施例的半导体器件的平面图。图20是沿图19的线D-D截取的截面图。图21至图24是描述了根据本发明构思的示例性实施例的用于制造半导体器件的方法的截面图。已经在图1、图2和图5至图15示出的半导体器件和制造半导体器件的方法的描述在本文中将不详细描述，除非有必要以用于完整理解本发明构思。
参考图19和图20，在一个实施例中，在图19和图20中所示的半导体器件包括沿第一方向X彼此间隔开的两个区域。在这种情况下，第一区域I可以是NMOS区域，并且第二区域II可以是PMOS区域。在一个实施例中，形成在第一区域I中的半导体器件可以与图2中所示的半导体器件相同。
形成在第二区域II中的半导体器件可以包括第二衬底310、第二栅电极320、第二栅极绝缘膜321、第二绝缘膜322、多个纳米线330、第二外部间隔件341、第二源极/漏极区350、第二层间绝缘膜360、第二接触370和第二硅化物371。
在一个实施例中，形成在图20的第二区域II中的半导体器件可以指示在第三纳米线331和第四纳米线332的侧壁上不形成内部间隔件。例如，第二源极/漏极区350和第二栅极绝缘膜321可以彼此直接接触，这可以与图2所示的半导体器件不同。
此外，第二栅极绝缘膜321的与第二源极/漏极区350相邻的侧壁可以包括倾斜轮廓。例如，第二栅极绝缘膜321的侧壁的宽度可以朝向第二衬底310增加，并且第二源极/漏极区350可以形成为与第二衬底相邻。例如，第二源极/漏极区350可以与第二衬底310直接接触。
参考图21，其中第一牺牲层102和第一半导体层103交替堆叠的第一堆叠结构101可以形成在第一区域I的第一衬底110上，并且其中第二牺牲层302和第二半导体层303交替堆叠的第二堆叠结构301可以形成在第二区域II的第二衬底310上。
在实施例中，可以通过使用第一掩模图案107执行蚀刻工艺来形成第一虚设栅极绝缘膜105和第一虚设栅极106，并且第一虚设栅极绝缘膜105和第一虚设栅极106可以形成在第一堆叠结构1()1上，并沿第二方向Y延伸而与第一堆叠结构101相交。在实施例中，第二虚设栅极绝缘膜305和第二虚设栅极306可以通过使用第二掩模图案307执行蚀刻工艺来形成，并且第二虚设栅极绝缘膜305和第二虚设栅极306可以形成在第二堆叠结构301上，并沿第二方向Y延伸而与第二堆叠结构301相交。
参考图22，可以形成第二保护层390以覆盖第二区域II中的第二堆叠结构301、第二虚设栅极绝缘膜305、第二虚设栅极306和第二掩模图案307。
在实施例中，上面参考图7至图13描述的工艺可以在第一区域I中执行。
参考图23，第二保护层390可以在第二区域II中被去除，并且第一保护层190可以在第一区域I中形成在第一源极/漏极区150、第一外部间隔件141、第一绝缘膜122和第一掩模图案107上。
在第二区域II中，第二绝缘膜322可以形成在第二堆叠结构301的上表面的一部分上并且形成在第二虚设栅极绝缘膜305、第二虚设栅极306和第二掩模图案307上。例如，第二绝缘膜322可以形成在第二虚设栅极绝缘膜305、第二虚设栅极306和第二掩模图案307的侧表面上。第二外部间隔件341可以通过在第二绝缘膜322上形成第二外部间隔件341而形成在第二虚设栅极306的侧壁上。
可以使用第二掩模图案307、第二绝缘膜322和第二外部间隔件341作为掩模来蚀刻第二堆叠结构301，并且可以形成凹部。例如，凹部的下端可以暴露第二衬底310的上表面。第二源极/漏极区350可以形成在所形成的凹部中。
第一保护层190可以在第一区域I中被去除，并且上面关于图14和图15所述的工艺可以在第一区域I和第二区域II中执行以制造图20所示的半导体器件。
在下文中，将参考图25描述根据本发明构思的示例性实施例的用于制造半导体器件的方法和半导体器件。
图25是示出了根据本发明构思的示例性实施例的半导体器件的截面图。图2、图5至图15示出的半导体器件和制造半导体器件的方法的描述在本文中将不详细描述，除非有必要以用于完整理解本发明构思。
参考图25，在实施例中，图25中所示的半导体器件可以包括沿第一方向彼此间隔开的两个区域。例如，第一区域I可以是NMOS区域，而第二区域II可以是PMOS区域。例如，形成在第一区域I中的半导体器件可以与图2中所示的半导体器件相同。
形成在第二区域II中的半导体器件可以包括：衬底410、栅电极420、栅极绝缘膜421、绝缘膜422、多个纳米线430、外部间隔件441、第一内部间隔件442、第二内部间隔件443、源极/漏极区450、层间绝缘膜460、接触470和硅化物471。
图25所示的半导体器件可以通过以下来形成：通过由图5至图8所示的工艺在第一区域I中的衬底110上形成堆叠结构101、掩模图案107、虚设栅极绝缘膜105、虚设栅极106、绝缘膜122和虚设间隔件109。在第二区域II中，可以在衬底410上形成堆叠结构301、掩模图案307、虚设栅极绝缘膜305、虚设栅极306、绝缘膜422和虚设间隔件109。
可以在第二区域II中形成保护层，并且上面参考图7至图13描述的工艺可以在第一区域I中执行。
可以在第二区域II中去除保护层，并且可以在第一区域I中形成保护层。在一个示例中，上面参考图7至图13描述的工艺可以在第二区域II中执行。
保护层可以在第一区域I中被去除，并且上面参考图14和图15描述的工艺可以在第一区域I和第二区域II中的每一个中执行以制造图25所示的半导体器件。
尽管已经参考附图描述了本发明构思的示例性实施例，但是本发明构思可以以各种不同的形式来制造，而不限于上述实施例。本发明构思所属技术领域的普通技术人员可以理解，本发明构思可以以其他的具体形式提供，而不改变本发明构思的技术思想和特征。因此，应当仅在描述的意义下而非为了限制目的来考虑上述实施例。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
形成包括一个或多个牺牲层和一个或多个半导体层的堆叠结构，其中所述一个或多个牺牲层中的每个牺牲层和所述一个或多个半导体层中的每个半导体层交替堆叠在衬底上；
在所述堆叠结构上形成包括虚设栅极和虚设间隔件的虚设栅极结构；
使用所述虚设栅极结构作为第一掩模来蚀刻所述堆叠结构以形成第一凹部并暴露所述一个或多个牺牲层；
蚀刻由所述第一凹部暴露的所述一个或多个牺牲层的一部分；
去除所述虚设间隔件；
在所述虚设栅极、所述一个或多个半导体层和所述一个或多个牺牲层上形成间隔件膜；
使用所述虚设栅极和在所述虚设栅极的侧壁上形成的所述间隔件膜作为第二掩模，蚀刻所述一个或多个半导体层中的半导体层的一部分以及所述间隔件膜的一部分以形成第二凹部；
在虚设栅极的侧壁上形成外部间隔件，在一个或多个牺牲层的侧壁上形成内部间隔件；以及
在所述第二凹部中形成源极/漏极区。
2.根据权利要求1所述的方法，其中形成所述虚设栅极结构包括：
在所述堆叠结构上形成所述虚设栅极；
在所述堆叠结构和所述虚设栅极的上表面上共形地形成绝缘膜；
在所述绝缘膜上共形地沉积虚设间隔件膜；以及
去除所述虚设间隔件膜的一部分，以在虚设栅极的侧壁上形成所述虚设间隔件。
3.根据权利要求1所述的方法，其中由所述第二凹部形成的所述内部间隔件的侧壁与由所述第二凹部形成的所述一个或多个半导体层的侧壁彼此对齐。
4.根据权利要求1所述的方法，其中形成所述内部间隔件包括在所述衬底和所述第二凹部之间形成所述内部间隔件，其中所述第二凹部形成在所述内部间隔件上。
5.根据权利要求1所述的方法，其中形成所述第一凹部包括使用所述虚设栅极结构作为所述第一掩模来蚀刻所述衬底的一部分。
6.根据权利要求1所述的方法，其中所述外部间隔件包括与所述内部间隔件相同的材料。
7.根据权利要求6所述的方法，其中所述外部间隔件和所述内部间隔件包括碳氧氮化硅(SiOCN)。
8.根据权利要求1所述的方法，其中所述虚设间隔件的厚度形成为大于所述外部间隔件的厚度。
9.根据权利要求1所述的方法，其中所述内部间隔件的介电常数k小于5。
10.一种用于制造半导体器件的方法，所述方法包括：
提供包括第一区域和第二区域的衬底；
形成第一堆叠结构和第二堆叠结构，所述第一堆叠结构包括交替堆叠在所述第一区域上的第一牺牲层和第一半导体层，所述第二堆叠结构包括交替堆叠在所述第二区域上的第二牺牲层和第二半导体层；
在所述第一堆叠结构上形成第一虚设栅极，以及在所述第二堆叠结构上形成第二虚设栅极；
在所述第二区域的所述第二堆叠结构和所述第二虚设栅极上形成第二保护层；
在所述第一堆叠结构和所述第一虚设栅极的上表面上形成第一虚设间隔件膜；
蚀刻所述第一虚设间隔件膜，以在所述第一虚设栅极的侧壁上形成第一虚设间隔件；
使用所述第一虚设栅极和所述第一虚设间隔件作为第一掩模来蚀刻所述第一堆叠结构以形成第一凹部；
蚀刻由所述第一凹部暴露的所述第一牺牲层的一部分；
去除所述第一虚设间隔件；
在所述第一虚设栅极、所述第一半导体层和所述第一牺牲层上形成第一间隔件膜；
使用所述第一虚设栅极和在所述第一虚设栅极形成的所述侧壁上的所述第一间隔件膜作为第二掩模来蚀刻所述第一半导体层的一部分和所述第一间隔件膜的一部分以形成第二凹部，从而形成在所述第一虚设栅极的所述侧壁上形成的第一外部间隔件以及在所述第一牺牲层的侧壁上形成的第一内部间隔件；
在所述第二凹部中形成第一源极/漏极区；
去除所述第二保护层；以及
在所述第一区域的所述第一源极/漏极区、所述第一虚设栅极和所述第一外部间隔件上形成第一保护层。
11.根据权利要求10所述的方法，其中所述第一区域包括NMOS区域，并且所述第二区域包括PMOS区域。
12.根据权利要求10所述的方法，还包括：
在形成所述第一保护层之后，
在所述第二堆叠结构和所述第二虚设栅极的上表面上形成第二虚设间隔件膜；
蚀刻所述第二虚设间隔件膜以在所述第二虚设栅极的侧壁上形成第二虚设间隔件，
使用所述第二虚设栅极和所述第二虚设间隔件作为第三掩模来蚀刻所述第二堆叠结构以形成第三凹部；
蚀刻由所述第三凹部暴露的所述第二牺牲层的一部分；
去除所述第二虚设间隔件；
在所述第二虚设栅极、所述第二半导体层和所述第二牺牲层上形成第二间隔件膜；
使用所述第二虚设栅极和在所述第二虚设栅极的所述侧壁上形成的所述第二间隔件膜作为第四掩模来蚀刻所述第二半导体层的一部分和所述第二间隔件膜的一部分以形成第四凹部，从而形成在所述第二虚设栅极的所述侧壁上形成的第二外部间隔件和在所述第二牺牲层的侧壁上形成的第二内部间隔件；以及
在所述第四凹部中形成第二源极/漏极区。
13.根据权利要求12所述的方法，其中由所述第二凹部形成的所述第一内部间隔件的侧壁与由所述第二凹部形成的所述第一半导体层的侧壁彼此对齐，以及
由所述第四凹部形成的所述第二内部间隔件的侧壁与由第四凹部形成的所述第二半导体层的侧壁彼此对齐。
14.根据权利要求12所述的方法，其中所述第二凹部的宽度大于所述第一凹部的宽度。
所述第四凹部的宽度大于所述第三凹部的宽度。
15.一种半导体器件，包括：
第一内部间隔件，包括在衬底上彼此间隔开的多个第一栅电极；
第一纳米线，形成在所述第一内部间隔件上；
第二内部间隔件，包括在所述第一纳米线上彼此间隔开的多个第二栅电极；
第二纳米线，形成在所述第二内部间隔件上；
多个第三栅电极，形成在所述第二纳米线上；以及
源极/漏极区，沿垂直于所述衬底表面的方向在所述多个第二栅电极之间延伸，
其中当从与所述衬底的所述表面垂直的方向观看时，所述多个第一栅电极、所述多个第二栅电极和所述多个第三栅电极彼此对齐，以及
栅极绝缘膜，形成在所述多个第一栅电极、第二栅电极和第三栅电极中的每一个的外表面上。
16.根据权利要求15所述的半导体器件，
其中所述源极/漏极区的侧表面与所述第二内部间隔件、所述第一纳米线和所述第二纳米线直接接触，以及
所述第二内部间隔件的所述侧表面与所述第二纳米线的所述侧表面竖直对齐。
17.根据权利要求15所述的半导体器件，
其中所述第一内部间隔件和所述第二内部间隔件的介电常数小于5。
18.根据权利要求15所述的半导体器件，
其中所述源极/漏极区形成在所述第一内部间隔件上，以及
所述第一纳米线的侧表面具有凹面形状。
19.根据权利要求15所述的半导体器件，
其中所述源极/漏极区在所述多个第一栅电极之间延伸。
20.根据权利要求19所述的半导体器件，
其中所述源极/漏极区的侧表面与所述第一内部间隔件、所述第二内部间隔件、所述第一纳米线和所述第二纳米线直接接触；以及
所述第二内部间隔件的所述侧表面与所述第一纳米线和所述第二纳米线的所述侧表面竖直对齐。
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