CN113013237A - 一种低介电常数内间隔层的环绕式场效电晶管的制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 230000005669 field effect Effects 0.000 title claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 159
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 80
- 229920005591 polysilicon Polymers 0.000 claims abstract description 66
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 38
- 239000010703 silicon Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000011229 interlayer Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000003475 lamination Methods 0.000 claims abstract description 7
- 238000000227 grinding Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 239000011800 void material Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种低介电常数内间隔层的环绕式场效电晶管的制作方法，在硅基底上形成由SiGe层和Si层交替堆叠构成的叠层；将叠层形成为多个相互间隔排列的堆叠结构；在每个堆叠结构上形成多晶硅栅极；在多晶硅栅极侧壁形成SiOCN或SiBCN材质的侧墙，去除多晶硅栅极两侧的堆叠结构；去除侧墙下方的SiGe层，在侧墙下方的Si层之间形成腔体；将腔体用SiOCN或SiBCN填充；形成源漏端；在源漏端及多晶硅栅极上沉积一层间介质层；去除多晶硅栅极形成凹槽；去除堆叠结构中的SiGe层，在Si层中间形成空洞，在凹槽和所述空洞中填充金属。本发明采用低介电常数材料作为GAAFET的栅极侧墙和内间隔层，有效降低器件的电容，并提高器件的性能。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种低介电常数内间隔层的环绕式场效电晶管的制作方法。
背景技术
对于闸极环绕式场效应晶体管(GAAFET)，其内间隔层通常采用高介电常数材料，如现有技术中的GAAFET的闸极侧墙和内间隔层常常采用的是SiN材料，这种高介电常数的材料会导致GAAFET的电容升高，从而进一步导致器件的性能下降。
因此，需要提供一种新的方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种低介电常数内间隔层的环绕式场效电晶管的制作方法，用于解决现有技术中由于GAAFET的内间隔层采用高介电常数材料导致器件电容升高，从而器件性能下降的问题。
为实现上述目的及其他相关目的，本发明提供一种低介电常数内间隔层的环绕式场效电晶管的制作方法，至少包括：
步骤一、提供硅基底，在所述硅基底上形成由SiGe层和Si层交替堆叠构成的叠层；
步骤二、利用自对准双重图形法将所述叠层形成为多个相互间隔排列的堆叠结构；
步骤三、在相邻两个所述堆叠结构之间的所述硅基底上制作STI区；
步骤四、在每个所述堆叠结构上形成多晶硅栅极；
步骤五、在所述多晶硅栅极侧壁形成SiOCN材质的侧墙，并去除所述多晶硅栅极两侧的所述堆叠结构；
步骤六、去除所述侧墙下方的所述SiGe层，在所述侧墙下方的所述Si层之间形成腔体；
步骤七、将所述腔体用SiOCN填充，形成内侧墙；
步骤八、在所述多晶硅栅极两侧的硅基底上外延形成源漏端；
步骤九、在所述源漏端以及所述多晶硅栅极上沉积一层间介质层，之后对其研磨至露出所述多晶硅栅极顶部为止；
步骤十、去除所述多晶硅栅极形成凹槽；
步骤十一、去除所述堆叠结构中的所述SiGe层，在所述Si层中间形成空洞；
步骤十二、在所述凹槽和所述空洞中填充金属。
本发明还提供一种低介电常数内间隔层的环绕式场效电晶管的制作方法，至少包括：
步骤一、提供硅基底，在所述硅基底上形成由SiGe层和Si层交替堆叠构成的叠层；
步骤二、利用自对准双重图形法将所述叠层形成为多个相互间隔排列的堆叠结构；
步骤三、在相邻两个所述堆叠结构之间的所述硅基底上制作STI区；
步骤四、在每个所述堆叠结构上形成多晶硅栅极；
步骤五、在所述多晶硅栅极侧壁形成SiBCN材质的侧墙，并去除所述多晶硅栅极两侧的所述堆叠结构；
步骤六、去除所述侧墙下方的所述SiGe层，在所述侧墙下方的所述Si层之间形成腔体；
步骤七、将所述腔体用SiBCN填充，形成内侧墙；
步骤八、在所述多晶硅栅极两侧的硅基底上外延形成源漏端；
步骤九、在所述源漏端以及所述多晶硅栅极上沉积一层间介质层，之后对其研磨至露出所述多晶硅栅极顶部为止；
步骤十、去除所述多晶硅栅极形成凹槽；
步骤十一、去除所述堆叠结构中的所述SiGe层，在所述Si层中间形成空洞；
步骤十二、在所述凹槽和所述空洞中填充金属。
优选地，步骤八中的所述源漏端为SiP或SiGe。
优选地，步骤十一中刻蚀去除所述堆叠结构中的所述SiGe层。
优选地，进行步骤十一后，在有源区形成栅极氧化层。
优选地，所述栅极氧化层为HFO2。
优选地，还包括步骤十三、在所述源漏端形成接触孔。
优选地，步骤十二中在所述凹槽和所述空洞中填充的金属为钨。
如上所述，本发明的低介电常数内间隔层的环绕式场效电晶管的制作方法，具有以下有益效果：本发明采用低介电常数材料作为GAAFET的栅极侧墙和内间隔层，有效降低器件的电容，并提高器件的性能。
附图说明
图1显示为本发明中的硅基底上形成有堆叠结构的示意图；
图2显示为本发明中在多晶硅栅极侧壁形成侧墙后的结构示意图；
图3显示为本发明中去除侧墙下方的SiGe层形成腔体的结构示意图；
图4显示为本发明中用SiOCN填充腔体形成内侧墙的结构示意图；
图5显示为本发明中在多晶硅栅极两侧形成源漏端的结构示意图；
图6显示为本发明中在源漏端形成层间介质层后的结构示意图；
图7显示为本发明中去除多晶硅栅极后形成凹槽的结构示意图；
图8显示为本发明中在凹槽和空洞中填充金属后的结构示意图；
图9显示为本发明的低介电常数内间隔层的环绕式场效电晶管的制作方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种低介电常数内间隔层的环绕式场效电晶管的制作方法，如图9所示，图9显示为本发明的低介电常数内间隔层的环绕式场效电晶管的制作方法流程图，该方法至少包括以下步骤：
步骤一、提供硅基底，在所述硅基底上形成由SiGe层和Si层交替堆叠构成的叠层；如图1所示，图1显示为本发明中的硅基底上形成有堆叠结构的示意图。该步骤一中在所述硅基底01上形成的所述叠层由SiGe层和Si层交替堆叠构成，所述叠层由多个所述SiGe层和Si层交替。
步骤二、利用自对准双重图形法将所述叠层形成为多个相互间隔排列的堆叠结构；也就是说在所述硅基底上形成的所述叠层为未经刻蚀的整个层，步骤二中将所述叠层进行自对准双重图形法后，所述叠层被形成为多个相互间隔排列的堆叠结构，如图1所述，图1只显示出其中一个所述堆叠结构。所述多个相互间隔的堆叠结构彼此之间相隔一定距离且在某一方向上排列。所述每个堆叠结构中的SiGe层02和Si层03相互交替。
步骤三、在相邻两个所述堆叠结构之间的所述硅基底上制作STI区；
步骤四、在每个所述堆叠结构上形成多晶硅栅极；如图1所示，该步骤四在所述每个堆叠结构上形成所述多晶硅栅极04。形成所述多晶硅栅极的方法包括：先在所述堆叠结构以及所述硅基底上形成一个多晶硅层，之后刻蚀所述多晶硅层形成如图1中位于所述堆叠结构上的多晶硅栅极04。
步骤五、在所述多晶硅栅极侧壁形成SiOCN材质的侧墙，并去除所述多晶硅栅极两侧的所述堆叠结构；如图2所示，图2显示为本发明中在多晶硅栅极侧壁形成侧墙后的结构示意图。该步骤五中先在所述多晶硅栅极04的侧壁形成侧墙05，之后刻蚀去除所述多晶硅栅极04两侧位于所述硅基底上的所述堆叠结构，形成如图2所示的结构。进行步骤五之后，位于所述多晶硅栅极下方的所述SiGe层02和Si层03的两端暴露在外。
步骤六、去除所述侧墙下方的所述SiGe层，在所述侧墙下方的所述Si层之间形成腔体；如图3所示，图3显示为本发明中去除侧墙下方的SiGe层形成腔体的结构示意图。该步骤六中去除所述侧墙05下方的所述SiGe层形成如图3所示的腔体，所述腔体(cavities)形成于所述侧墙以下的部分，而位于所述侧墙以内的所述SiGe层未被去除。
步骤七、将所述腔体用SiOCN填充，形成内侧墙；如图4所示，图4显示为本发明中用SiOCN填充腔体形成内侧墙的结构示意图。所述腔体被填充后，形成所述内侧墙06。
步骤八、在所述多晶硅栅极两侧的硅基底上外延形成源漏端；如图5所示，图5显示为本发明中在多晶硅栅极两侧形成源漏端的结构示意图。所述源端和漏端(源漏端)06分别位于所述多晶硅栅极两侧的所述硅基底01上。
本发明进一步地，步骤八中的所述源漏端为SiP或SiGe。本实施例中所述源漏端为SiP，在其他实施例中，所述源漏端也可以为SiGe。
步骤九、在所述源漏端以及所述多晶硅栅极上沉积一层间介质层，之后对其研磨至露出所述多晶硅栅极顶部为止；如图6所示，图6显示为本发明中在源漏端形成层间介质层后的结构示意图。该步骤九在所述源漏端和所述多晶硅栅极上同步沉积一层所述层间介质层07，之后对该层间介质层进行化学机械研磨(CMP)，研磨至将所述多晶硅栅极的顶部暴露为止。
步骤十、去除所述多晶硅栅极形成凹槽；如图7所示，图7显示为本发明中去除多晶硅栅极后形成凹槽的结构示意图。
步骤十一、去除所述堆叠结构中的所述SiGe层，在所述Si层中间形成空洞；步骤十一中刻蚀去除所述堆叠结构中的所述SiGe层。如图7所示，图7中所述堆叠结构中的所述SiGe层被去除，将所述堆叠结构中的所述Si层保留，形成如图7所示的结构，在所述Si层中间形成空洞。
本发明进一步地，本实施例中进行步骤十一后，在有源区形成栅极氧化层。所述栅极氧化层为HFO2。
步骤十二、在所述凹槽和所述空洞中填充金属。如图8所示，图8显示为本发明中在凹槽和空洞中填充金属后的结构示意图，该步骤十二中在所述凹槽(去除了多晶硅栅极后的区域)和所述空洞(去除了所述堆叠结构中的SiGe层后的区域)填充金属07。
本发明进一步地，本实施例的步骤十二中在所述凹槽和所述空洞中填充的金属为钨。
本发明进一步地，本实施例还包括步骤十三、在所述源漏端形成接触孔。
实施例二
本发明提供一种低介电常数内间隔层的环绕式场效电晶管的制作方法，如图9所示，图9显示为本发明的低介电常数内间隔层的环绕式场效电晶管的制作方法流程图，该方法至少包括以下步骤：
步骤一、提供硅基底，在所述硅基底上形成由SiGe层和Si层交替堆叠构成的叠层；如图1所示，图1显示为本发明中的硅基底上形成有堆叠结构的示意图。该步骤一中在所述硅基底01上形成的所述叠层由SiGe层和Si层交替堆叠构成，所述叠层由多个所述SiGe层和Si层交替。
步骤二、利用自对准双重图形法将所述叠层形成为多个相互间隔排列的堆叠结构；也就是说在所述硅基底上形成的所述叠层为未经刻蚀的整个层，步骤二中将所述叠层进行自对准双重图形法后，所述叠层被形成为多个相互间隔排列的堆叠结构，如图1所述，图1只显示出其中一个所述堆叠结构。所述多个相互间隔的堆叠结构彼此之间相隔一定距离且在某一方向上排列。所述每个堆叠结构中的SiGe层02和Si层03相互交替。
步骤三、在相邻两个所述堆叠结构之间的所述硅基底上制作STI区；
步骤四、在每个所述堆叠结构上形成多晶硅栅极；如图1所示，该步骤四在所述每个堆叠结构上形成所述多晶硅栅极04。形成所述多晶硅栅极的方法包括：先在所述堆叠结构以及所述硅基底上形成一个多晶硅层，之后刻蚀所述多晶硅层形成如图1中位于所述堆叠结构上的多晶硅栅极04。
步骤五、在所述多晶硅栅极侧壁形成SiBCN材质的侧墙，并去除所述多晶硅栅极两侧的所述堆叠结构；如图2所示，图2显示为本发明中在多晶硅栅极侧壁形成侧墙后的结构示意图。该步骤五中先在所述多晶硅栅极04的侧壁形成侧墙05，之后刻蚀去除所述多晶硅栅极04两侧位于所述硅基底上的所述堆叠结构，形成如图2所示的结构。进行步骤五之后，位于所述多晶硅栅极下方的所述SiGe层02和Si层03的两端暴露在外。
步骤六、去除所述侧墙下方的所述SiGe层，在所述侧墙下方的所述Si层之间形成腔体；如图3所示，图3显示为本发明中去除侧墙下方的SiGe层形成腔体的结构示意图。该步骤六中去除所述侧墙05下方的所述SiGe层形成如图3所示的腔体，所述腔体(cavities)形成于所述侧墙以下的部分，而位于所述侧墙以内的所述SiGe层未被去除。
步骤七、将所述腔体用SiBCN填充，形成内侧墙；如图4所示，图4显示为本发明中用SiBCM填充腔体形成内侧墙的结构示意图。所述腔体被填充后，形成所述内侧墙06。
步骤八、在所述多晶硅栅极两侧的硅基底上外延形成源漏端；如图5所示，图5显示为本发明中在多晶硅栅极两侧形成源漏端的结构示意图。所述源端和漏端(源漏端)06分别位于所述多晶硅栅极两侧的所述硅基底01上。
本发明进一步地，步骤八中的所述源漏端为SiP或SiGe。本实施例中所述源漏端为SiGe，在其他实施例中，所述源漏端也可以为SiP。
步骤九、在所述源漏端以及所述多晶硅栅极上沉积一层间介质层，之后对其研磨至露出所述多晶硅栅极顶部为止；如图6所示，图6显示为本发明中在源漏端形成层间介质层后的结构示意图。该步骤九在所述源漏端和所述多晶硅栅极上同步沉积一层所述层间介质层07，之后对该层间介质层进行化学机械研磨(CMP)，研磨至将所述多晶硅栅极的顶部暴露为止。
步骤十、去除所述多晶硅栅极形成凹槽；如图7所示，图7显示为本发明中去除多晶硅栅极后形成凹槽的结构示意图。
步骤十一、去除所述堆叠结构中的所述SiGe层，在所述Si层中间形成空洞；步骤十一中刻蚀去除所述堆叠结构中的所述SiGe层。如图7所示，图7中所述堆叠结构中的所述SiGe层被去除，将所述堆叠结构中的所述Si层保留，形成如图7所示的结构，在所述Si层中间形成空洞。
本发明进一步地，本实施例中进行步骤十一后，在有源区形成栅极氧化层。所述栅极氧化层为HFO2。
步骤十二、在所述凹槽和所述空洞中填充金属。如图8所示，图8显示为本发明中在凹槽和空洞中填充金属后的结构示意图，该步骤十二中在所述凹槽(去除了多晶硅栅极后的区域)和所述空洞(去除了所述堆叠结构中的SiGe层后的区域)填充金属07。
本发明进一步地，本实施例的步骤十二中在所述凹槽和所述空洞中填充的金属为钨。
本发明进一步地，本实施例还包括步骤十三、在所述源漏端形成接触孔。
综上所述，本发明采用低介电常数材料作为GAAFET的栅极侧墙和内间隔层，有效降低器件的电容，并提高器件的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于，至少包括：
步骤一、提供硅基底，在所述硅基底上形成由SiGe层和Si层交替堆叠构成的叠层；
步骤二、利用自对准双重图形法将所述叠层形成为多个相互间隔排列的堆叠结构；
步骤三、在相邻两个所述堆叠结构之间的所述硅基底上制作STI区；
步骤四、在每个所述堆叠结构上形成多晶硅栅极；
步骤五、在所述多晶硅栅极侧壁形成SiOCN材质的侧墙，并去除所述多晶硅栅极两侧的所述堆叠结构；
步骤六、去除所述侧墙下方的所述SiGe层，在所述侧墙下方的所述Si层之间形成腔体；
步骤七、将所述腔体用SiOCN填充，形成内侧墙；
步骤八、在所述多晶硅栅极两侧的硅基底上外延形成源漏端；
步骤九、在所述源漏端以及所述多晶硅栅极上沉积一层间介质层，之后对其研磨至露出所述多晶硅栅极顶部为止；
步骤十、去除所述多晶硅栅极形成凹槽；
步骤十一、去除所述堆叠结构中的所述SiGe层，在所述Si层中间形成空洞；
步骤十二、在所述凹槽和所述空洞中填充金属。
2.根据权利要求1所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：步骤八中的所述源漏端为SiP或SiGe。
3.根据权利要求1所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：步骤十一中刻蚀去除所述堆叠结构中的所述SiGe层。
4.根据权利要求1所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：进行步骤十一后，在有源区形成栅极氧化层。
5.根据权利要求4所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：所述栅极氧化层为HFO2。
6.根据权利要求1所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：还包括步骤十三、在所述源漏端形成接触孔。
7.根据权利要求1所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：步骤十二中在所述凹槽和所述空洞中填充的金属为钨。
8.一种低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于，至少包括：
步骤一、提供硅基底，在所述硅基底上形成由SiGe层和Si层交替堆叠构成的叠层；
步骤二、利用自对准双重图形法将所述叠层形成为多个相互间隔排列的堆叠结构；
步骤三、在相邻两个所述堆叠结构之间的所述硅基底上制作STI区；
步骤四、在每个所述堆叠结构上形成多晶硅栅极；
步骤五、在所述多晶硅栅极侧壁形成SiBCN材质的侧墙，并去除所述多晶硅栅极两侧的所述堆叠结构；
步骤六、去除所述侧墙下方的所述SiGe层，在所述侧墙下方的所述Si层之间形成腔体；
步骤七、将所述腔体用SiBCN填充，形成内侧墙；
步骤八、在所述多晶硅栅极两侧的硅基底上外延形成源漏端；
步骤九、在所述源漏端以及所述多晶硅栅极上沉积一层间介质层，之后对其研磨至露出所述多晶硅栅极顶部为止；
步骤十、去除所述多晶硅栅极形成凹槽；
步骤十一、去除所述堆叠结构中的所述SiGe层，在所述Si层中间形成空洞；
步骤十二、在所述凹槽和所述空洞中填充金属。
9.根据权利要求8所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：步骤八中的所述源漏端为SiP或SiGe。
10.根据权利要求8所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：步骤十一中刻蚀去除所述堆叠结构中的所述SiGe层。
11.根据权利要求8所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：进行步骤十一后，在有源区形成栅极氧化层。
12.根据权利要求11所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：所述栅极氧化层为HFO2。
13.根据权利要求8所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：还包括步骤十三、在所述源漏端形成接触孔。
14.根据权利要求8所述的低介电常数内间隔层的环绕式场效电晶管的制作方法，其特征在于：步骤十二中在所述凹槽和所述空洞中填充的金属为钨。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108573925A (zh) * | 2017-03-10 | 2018-09-25 | 三星电子株式会社 | 半导体器件及用于制造其的方法 |
| US20190198616A1 (en) * | 2017-12-22 | 2019-06-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Field effect transistor with reduced contact resistance |
| CN111933683A (zh) * | 2019-05-13 | 2020-11-13 | 三星电子株式会社 | 集成电路器件 |
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