CN111933683A - 集成电路器件 - Google Patents

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Abstract

一种集成电路(IC)器件包括：在第一方向上纵向延伸的鳍型有源区；在鳍型有源区的鳍顶表面上在第二方向上彼此交叠的多个纳米片；以及在鳍型有源区上并在第一方向上面向所述多个纳米片的源极/漏极区域。所述多个纳米片包括所述多个纳米片当中最靠近鳍型有源区的鳍顶表面并在第一方向上具有最短长度的第一纳米片。源极/漏极区域包括源极/漏极主区域以及从源极/漏极主区域突出的第一源极/漏极突出区域。第一源极/漏极突出区域从源极/漏极主区域朝着第一纳米片突出并在第二方向上与所述多个纳米片的部分交叠。

Description

集成电路器件
相关申请的交叉引用
本申请要求2019年5月13日提交于韩国知识产权局的韩国专利申请No.10-2019-0055843的优先权，该申请的公开内容整体以引用方式并入本文中。
技术领域
本发明构思的实施例涉及集成电路(IC)器件，更具体地，涉及一种包括水平纳米片场效应晶体管(hNSFET)的IC器件。
背景技术
随着IC器件的尺寸缩小，可能可取的是增加衬底上的FET的集成密度。因此，已开发了包括堆叠在相同布局区域上的多个水平纳米片的hNSFET。然而，当电流集中到形成在多个水平纳米片中的多个沟道层中的特定沟道层中时，即使包括在hNSFET中的沟道层的堆叠件的数量增加，在晶体管的导通状态下流动的电流(即，导通电流)可能也不与沟道层的堆叠件的数量成比例地增加。
发明内容
本发明构思提供了一种集成电路(IC)器件，其可减小或最小化在纳米片场效应晶体管(FET)的导通状态下流过纳米片的电流量的偏差并且可改进其导通状态下的性能。
根据本发明构思的一方面，提供了一种IC器件，包括：鳍型有源区，其在第一方向上纵向延伸；多个纳米片，其在鳍型有源区的鳍顶表面上在第二方向上彼此交叠；以及源极/漏极区域，其在鳍型有源区上并在第一方向上面向多个纳米片。多个纳米片包括所述多个纳米片当中最靠近鳍型有源区的鳍顶表面并在第一方向上具有最短长度的第一纳米片。源极/漏极区域包括源极/漏极主区域以及从源极/漏极主区域突出的第一源极/漏极突出区域。第一源极/漏极突出区域从源极/漏极主区域朝着第一纳米片突出并且在第二方向上与多个纳米片的部分交叠。
根据本发明构思的另一方面，提供了一种IC器件，包括：鳍型有源区，其在第一方向上纵向延伸；一对纳米片堆叠件，纳米片堆叠件中的每一个包括在鳍型有源区上在第二方向上彼此交叠的多个纳米片；以及源极/漏极区域，其在鳍型有源区上在该对纳米片堆叠件之间。多个纳米片包括所述多个纳米片当中最靠近鳍型有源区并在第一方向上具有最短长度的第一纳米片。源极/漏极区域包括：源极/漏极主区域，其在第二方向上不与该对纳米片堆叠件交叠；以及一对第一源极/漏极突出区域，其在相反方向上从源极/漏极主区域朝着该对纳米片堆叠件中的每一个的第一纳米片突出。
根据本发明构思的另一方面，提供了一种IC器件，包括：鳍型有源区，其在第一方向上纵向延伸；一对源极/漏极区域，其位于鳍型有源区上；以及多个纳米片，其在该对源极/漏极区域之间并在鳍型有源区上在第二方向上彼此交叠。多个纳米片包括在第一方向上具有不同长度的第一纳米片和第二纳米片。该对源极/漏极区域中的每一个包括朝着多个纳米片突出的至少一个源极/漏极突出区域。
附图说明
本发明构思的实施例将从以下结合附图进行的详细描述更清楚地理解，附图中：
图1示出根据本发明构思的一些实施例的集成电路(IC)器件的一些组件的平面布局；
图2A是沿图1的线X-X'截取的截面图；
图2B是图2A中的"X1"所表示的局部区域的放大截面图；
图3是根据本发明构思的一些实施例的IC器件的截面图，其是与图2A中的"X1"所表示的部分区域对应的区域的放大截面图；
图4是根据本发明构思的一些实施例的IC器件的截面图，其是与图2A中的"X1"所表示的部分区域对应的区域的放大截面图；以及图5A至图5Q是示出根据本发明构思的一些实施例的IC器件的制造方法的处理顺序的截面图。
具体实施方式
现在将参照示出一些实施例的附图描述本发明构思的实施例。附图中的相同标号表示相同的元件，因此，将省略其描述。如本文所用，术语"和/或"包括一个或多个相关所列项的任何和所有组合。将理解，当元件被称为在另一元件"上"、"附接"到另一元件、"连接"到另一元件、与另一元件"耦接"、"接触"另一元件等时，其可直接在另一元件上、附接到另一元件、连接到另一元件、与另一元件耦接或接触另一元件，或者也可存在中间元件。相反，当元件被称为例如"直接在另一元件上"、"直接附接"到另一元件、"直接连接"到另一元件、与另一元件"直接耦接"或"直接接触"另一元件时，不存在中间元件。要注意的是，尽管未相对于此具体地描述，针对一个实施例描述的各方面可被并入不同的实施例中。即，所有实施例和/或任何实施例的特征可按照任何方式和/或组合来组合。
本发明构思的一些实施例源于这样的认识：在多桥沟道场效应晶体管(MBCFET)中，由于结剖面处的源极/漏极电阻，电流可集中在靠近接触件的顶部沟道中。结果，增加沟道堆叠件中的层数可能不会导致导通电流与堆叠件中的层数的增加成比例地增加。本发明构思的一些实施例可提供一种包括沟道结构的集成电路器件，其减小了流过形成沟道结构的多个堆叠的纳米片中的各个纳米片的电流的变化。根据本发明构思的不同实施例，各种技术可用于减小电流流动的这种变化，包括例如设计制造最靠近有源区的纳米片的带隙以低于堆叠件中的其它纳米片和/或相对于堆叠件中的其它纳米片减小最靠近有源区的纳米片的长度。在其它实施例中，可在纳米片中使用不同的掺杂分布和/或Ge或Ga含量分布以改进贯穿纳米片堆叠件的电流分散。
图1示出根据本发明构思的一些实施例的集成电路(IC)器件100的一些组件的平面布局。图2A是沿图1的线X-X'截取的截面图，图2B是图2A中的部分区域X1的放大截面图。
参照图1、图2A和图2B，IC器件100可包括：多个鳍型有源区FA，其从衬底102突出并在第一水平方向(X方向)上延伸；以及多个纳米片堆叠件NSS，其与多个鳍型有源区FA隔开并面向多个鳍型有源区FA的鳍顶表面FT。如本文所用，术语"纳米片"是指具有与电流流动的方向基本上垂直的截面的导电结构。纳米片可被解释为包括纳米线。
衬底102可包括一种或多种半导体(例如，硅(Si)或锗(Ge))和/或一种或多种化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)或磷化铟(InP))。沟槽T1可形成在衬底102中以限定多个鳍型有源区FA并且可由器件隔离膜114至少部分地填充。器件隔离膜114可包括氧化物膜、氮化物膜或其组合。
多条栅极线160可位于多个鳍型有源区FA上并在与第一水平方向(X方向)交叉的第二水平方向(Y方向)上延伸。在一些实施例中，第一水平方向和第二水平方向可相对于彼此垂直。多个纳米片堆叠件NSS可分别位于多个鳍型有源区FA的鳍顶表面FT上、多个鳍型有源区FA与多条栅极线160之间的相交处。多个纳米片堆叠件NSS可与鳍型有源区FA隔开并面向多个鳍型有源区FA的鳍顶表面FT。多个纳米片堆叠件NSS中的每一个可包括在鳍型有源区FA的鳍顶表面FT上在竖直方向(Z方向)上彼此交叠的多个纳米片(例如，第一纳米片至第三纳米片N1、N2和N3)。第一纳米片至第三纳米片N1、N2和N3可距鳍型有源区FA的鳍顶表面FT具有不同的各个距离(即，Z方向距离)。第一纳米片N1、第二纳米片N2和第三纳米片N3可按照所阐述的次序顺序地堆叠在鳍型有源区FA的鳍顶表面FT上。
尽管图1示出纳米片堆叠件NSS的平面形状具有大致四边形形状的示例，但本发明构思的实施例不限于此。纳米片堆叠件NSS可根据鳍型有源区FA的平面形状和各条栅极线160的平面形状具有各种平面形状。本示例示出多个纳米片堆叠件NSS和多条栅极线160形成在一个鳍型有源区FA上并且多个纳米片堆叠件NSS可在第一水平方向(X方向)上成一行位于一个鳍型有源区FA上的情况。然而，根据本发明构思的一些实施例，位于一个鳍型有源区FA上的纳米片堆叠件NSS的数量可不受具体限制。例如，一个纳米片堆叠件NSS可形成在一个鳍型有源区FA上。本示例示出多个纳米片堆叠件NSS中的每一个包括三个纳米片的情况，但本发明构思的实施例不限于此。例如，纳米片堆叠件NSS可包括至少两个纳米片，并且包括在纳米片堆叠件NSS中的纳米片的数量可不受具体限制。
第一纳米片至第三纳米片N1、N2和N3中的每一个可具有沟道区。在一些实施例中，第一纳米片至第三纳米片N1、N2和N3中的每一个可具有在约4.5nm至约5.5nm的范围内选择的厚度，但本发明构思的实施例不限于此。这里，第一纳米片至第三纳米片N1、N2和N3中的每一个的厚度可意指第一纳米片至第三纳米片N1、N2和N3中的每一个在竖直方向(Z方向)上的尺寸。在一些实施例中，第一纳米片至第三纳米片N1、N2和N3可具有基本上相同的厚度。在一些其它实施例中，第一纳米片至第三纳米片N1、N2和N3中的至少一些可具有不同的厚度。
第一纳米片至第三纳米片N1、N2和N3中的至少一些可在第一水平方向(X方向)上具有不同的尺寸。第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍顶表面FT的第一纳米片N1在第一水平方向(X方向)上可具有最小长度LN1。在第一水平方向(X方向)上第二纳米片N2和第三纳米片N3中的每一个的长度可大于第一纳米片N1的长度LN1。在一些实施例中，第二纳米片N2和第三纳米片N3可具有基本上相同的长度。
如上所述，第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1可具有最小长度LN1，因此，形成在第一纳米片N1中的沟道的有效沟道长度可相对减小。因此，与第一纳米片N1具有与第二纳米片N2和第三纳米片N3相同的长度的情况相比，在相同操作电压下，流过第一纳米片N1的电流量可增加。因此，纳米片N1、N2和N3的厚度和长度可影响流过其的电流量，厚度减小和长度增大导致较少电流流动，厚度增大和长度减小导致较多电流流动。
多个凹陷R1可形成在鳍型有源区FA的上部中，并且多个源极/漏极区域134可形成在多个凹陷R1上。多个源极/漏极区域134可包括外延生长的半导体层。例如，多个源极/漏极区域134可包括IV族半导体、IV族化合物半导体或III-V族化合物半导体。
多个源极/漏极区域134可掺杂有n型掺杂剂或p型掺杂剂。在一些实施例中，多个源极/漏极区域134可包括Si层或SiGe层。在这种情况下，多个源极/漏极区域134可掺杂有选自磷(P)、砷(As)和/或锑(Sb)的n型掺杂剂或选自硼(B)和/或镓(Ga)的p型掺杂剂。在一些其它实施例中，多个源极/漏极区域134可包括InGaAs层或InGaSb层。在这种情况下，多个源极/漏极区域134可掺杂有选自硅(Si)、硫(S)、硒(Se)和/或碲(Te)的n型掺杂剂。
在一些实施例中，多个源极/漏极区域134中的每一个可包括具有不同掺杂剂浓度的多个半导体层。例如，多个源极/漏极区域134中的每一个可具有在朝着鳍型有源区FA和第一纳米片至第三纳米片N1、N2和N3的方向上减小的掺杂剂浓度，并且可具有在远离鳍型有源区FA和第一纳米片至第三纳米片N1、N2和N3的方向上增大的掺杂剂浓度。在一些实施例中，掺杂剂浓度可在朝着鳍型有源区FA的方向上单调减小，并且可在远离鳍型有源区FA的方向上单调增大。
多个源极/漏极区域134中的每一个可包括位于凹陷R1上的源极/漏极主区域134M以及一体地连接到源极/漏极主区域134M并从源极/漏极主区域134M朝着第一纳米片N1突出的源极/漏极突出区域134P。源极/漏极突出区域134P可与第一纳米片N1接触。多个源极/漏极区域134可在第一水平方向(X方向)上面向第一纳米片至第三纳米片N1、N2和N3。一个源极/漏极区域134可包括一对源极/漏极突出区域134P，其分别在相反方向上朝着这一个源极/漏极区域134两侧彼此相邻的一对纳米片堆叠件NSS中的每一个的第一纳米片N1突出。源极/漏极主区域134M可在竖直方向(Z方向)上不与源极/漏极区域134两侧与之相邻的一对纳米片堆叠件NSS交叠。源极/漏极突出区域134P可在竖直方向(Z方向)上与包括在纳米片堆叠件NSS中的第一纳米片至第三纳米片N1、N2和N3的部分交叠。
第一纳米片N1的长度LN1可在第一水平方向(X方向)上由分别与第一纳米片N1的两个侧壁接触的两个源极/漏极突出区域134P限定。第一纳米片N1的长度LN1可小于纳米片堆叠件NSS在第一水平方向(X方向)上的最大长度L1。在一些实施例中，源极/漏极突出区域134P的长度LP可小于第一纳米片N1的长度LN1的1/2。在一些实施例中，第一纳米片N1的长度LN1可为源极/漏极突出区域134P的长度LP的至少两倍，但本发明构思的实施例不限于此。
栅极线160可位于鳍型有源区FA上以至少部分地覆盖纳米片堆叠件NSS并至少部分地围绕第一纳米片至第三纳米片N1、N2和N3中的每一个。多条栅极线160中的每一个可包括：主栅极部分160M，其至少部分地覆盖纳米片堆叠件NSS的顶表面并在第二水平方向(Y方向)上延伸；以及多个子栅极部分160S，其一体地连接到主栅极部分160M并分别逐一位于第一纳米片至第三纳米片N1、N2和N3之间以及鳍型有源区FA与第一纳米片N1之间。在竖直方向(Z方向)上，多个子栅极部分160S中的每一个的厚度可小于主栅极部分160M的厚度。一些实施例，第一纳米片至第三纳米片N1、N2和N3可在Z方向上由栅极线160完全围绕，并且具有环绕栅极(GAA)结构。即，第一纳米片至第三纳米片N1、N2和N3位于主栅极部分160M与多个子栅极部分160S中的在Z方向上相对于衬底102最低的一个之间。
栅极线160可包括金属、金属氮化物、金属碳化物或其组合。金属可选自钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、钴(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和/或钯(Pd)。金属氮化物可选自氮化钛(TiN)和/或氮化钽(TaN)。金属碳化物可以是碳化钛铝(TiAlC)。
栅极介电膜152可在纳米片堆叠件NSS与栅极线160之间。在一些实施例中，栅极介电膜152可包括界面膜和高k介电膜的堆叠结构。界面膜可包括具有约9或以下的介电常数的低k介电材料膜，例如氧化硅膜、氮氧化硅膜或其组合。在一些实施例中，界面膜可被省略。高k介电膜可包括具有高于氧化硅膜的介电常数的材料。例如，高k介电膜可具有约10至约25的介电常数。高k介电膜可包括氧化铪，但本发明构思的实施例不限于此。
多个纳米片晶体管TR1可形成在衬底102上多个鳍型有源区FA与多条栅极线160之间的相交处。在多个纳米片晶体管TR1中，第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1可具有最短长度LN1，以使得第一纳米片至第三纳米片N1、N2和N3当中形成在第一纳米片N1中的沟道的有效沟道长度可小于形成在其它纳米片中的沟道的有效长度。因此，第一纳米片N1的电阻可相对减小，并且在相同操作电压下流过第一纳米片N1的电流量可增加。结果，在纳米片晶体管TR1的导通状态下流过第一纳米片至第三纳米片N1、N2和N3的电流量的偏差可减小或最小化，因此，在导通状态下IC器件100的性能可改进或优化。
在一些实施例中，第一纳米片至第三纳米片N1、N2和N3可包括具有相同元素的半导体层。在示例中，第一纳米片至第三纳米片N1、N2和N3中的每一个可包括Si层。在另一示例中，第一纳米片至第三纳米片N1、N2和N3中的每一个可包括SiGe层。
在一些其它实施例中，第一纳米片至第三纳米片N1、N2和N3可包括包含不同元素的半导体层。例如，第一纳米片N1可包括SiGe层，并且第二纳米片N2和第三纳米片N3可包括Si层。
在一些其它实施例中，第一纳米片至第三纳米片N1、N2和N3可包括具有不同掺杂剂浓度的半导体层。
例如，第一纳米片至第三纳米片N1、N2和N3可包括选自诸如Si和Ge的IV族半导体元素的一种半导体元素。在这种情况下，第一纳米片N1可包括掺杂的半导体层，并且第二纳米片N2和第三纳米片N3可包括未掺杂的半导体层。在示例中，第一纳米片N1可包括掺杂有n型掺杂剂或p型掺杂剂的硅层，并且第二纳米片N2和第三纳米片N3可包括未掺杂的硅层。例如，第一纳米片N1可掺杂有与多个源极/漏极区域134的导电类型相同导电类型的掺杂剂。在示例中，第一纳米片N1可包括掺杂有n型掺杂剂的Si层，第二纳米片N2和第三纳米片N3可包括未掺杂的Si层，并且多个源极/漏极区域134可包括掺杂有n型掺杂剂的Si层。在另一示例中，第一纳米片N1可包括掺杂有p型掺杂剂的Si层，第二纳米片N2和第三纳米片N3可包括未掺杂的Si层，并且多个源极/漏极区域134可包括掺杂有p型掺杂剂的SiGe层。在掺杂有n型掺杂剂的Si层中，n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合，但本发明构思的实施例不限于此。在掺杂有p型掺杂剂的Si层和掺杂有p型掺杂剂的SiGe层中，p型掺杂剂可包括硼(B)、镓(Ga)或其组合，但本发明构思的实施例不限于此。例如，Si层的掺杂剂浓度可在约1×1018cm-3至约1×1021cm-3的范围内，但本发明构思的实施例不限于此。
在一些其它实施例中，第一纳米片至第三纳米片N1、N2和N3可包括选自IV族化合物半导体和III-V族化合物半导体的化合物半导体。在这种情况下，第一纳米片N1可包括掺杂的化合物半导体层，并且第二纳米片N2和第三纳米片N3可包括未掺杂的化合物半导体层。III-V族化合物半导体可以是包括选自III族半导体和V族半导体的两种、三种或四种元素的二元、三元或四元III-V族化合物半导体。例如，第一纳米片至第三纳米片N1、N2和N3可选自诸如硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、锗锡(GeSn)、硅锡(SiSn)和硅锗锡(SiGeSn)的IV族化合物半导体以及诸如砷化铟镓(InGaAs)、锑化铟镓(InGaSb)、砷化铟(InAs)、磷化铟(InP)、磷砷化镓(GaAsP)和磷化铟镓(GaInP)的III-V族化合物半导体，但本发明构思的实施例不限于此。
在示例中，第一纳米片至第三纳米片N1、N2和N3可包括SiGe层。在这种情况下，第一纳米片N1可包括掺杂有n型或p型掺杂剂的SiGe层，并且第二纳米片N2和第三纳米片N3可包括未掺杂的SiGe层。掺杂的SiGe层的导电类型可与多个源极/漏极区域134的导电类型相同。
在另一示例中，第一纳米片至第三纳米片N1、N2和N3可包括InGaAs层。在这种情况下，第一纳米片N1可包括掺杂有n型或p型掺杂剂的InGaAs层，并且第二纳米片N2和第三纳米片N3可包括未掺杂的InGaAs层。掺杂的InGaAs层的导电类型可与多个源极/漏极区域134的导电类型相同。
在另一示例中，第一纳米片至第三纳米片N1、N2和N3可包括InGaSb层。在这种情况下，第一纳米片N1可包括掺杂有n型或p型掺杂剂的InGaSb层，并且第二纳米片N2和第三纳米片N3可包括未掺杂的InGaSb层。掺杂的InGaSb层的导电类型可与多个源极/漏极区域134的导电类型相同。
如上述示例中一样，当第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1包括掺杂有与多个源极/漏极区域134的导电类型相同导电类型的掺杂剂的半导体层并且第二纳米片N2和第三纳米片N3包括未掺杂的半导体层时，在纳米片晶体管TR1的导通状态下，第一纳米片N1可形成无结沟道并且第二纳米片N2和第三纳米片N3可形成基于p-n结的沟道。如本文所用，术语"无结"是指在纳米片晶体管TR1的边界处的沟道中不存在掺杂的p-n结。无结沟道可包括具有相同导电类型的具有相对高的掺杂剂浓度的区域和具有相对低的掺杂剂浓度的区域。在纳米片晶体管TR1的导通状态下仅第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1可形成无结沟道，因此，流过第一纳米片N1的电流量可增加。
在一些其它实施例中，第一纳米片至第三纳米片N1、N2和N3可包括相同的IV族化合物半导体层。在这种情况下，第一纳米片至第三纳米片N1、N2和N3中的至少一些可包括具有不同组成的IV族化合物半导体层。在示例中，第一纳米片至第三纳米片N1、N2和N3可包括Si1-xGex(0<x<1)。在这种情况下，第一纳米片至第三纳米片N1、N2和N3当中第一纳米片N1的Ge含量比(x的值)可高于第一纳米片N1以外的纳米片的Ge含量比(x的值)。在另一示例中，第一至第三纳米片N1、N2和N3可包括Si1-xGex(0<x<1)。在这种情况下，Ge含量比(x的值)可在朝着鳍型有源区FA的方向上逐渐增大。例如，第一纳米片N1可包括Si0.55Ge0.45，第二纳米片N2可包括Si0.65Ge0.35，并且第三纳米片N3可包括Si0.75Ge0.25，但本发明构思的实施例不限于此。如上所述，由于第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1可具有最高Ge含量比，所以在多个纳米片晶体管TR1的导通状态下第一纳米片N1的带隙可低于其它纳米片的带隙。因此，在纳米片晶体管TR1的导通状态下，流过第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1的电流量可增大。结果，在纳米片晶体管TR1的导通状态下流过第一纳米片至第三纳米片N1、N2和N3的电流量的偏差可减小或最小化，因此，在导通状态下IC器件100的性能可改进或优化。
在一些其它实施例中，第一纳米片至第三纳米片N1、N2和N3可包括相同的III-V族化合物半导体层。在这种情况下，第一纳米片至第三纳米片N1、N2和N3中的至少一些可包括具有不同组成的III-V族化合物半导体层。在示例中，第一纳米片至第三纳米片N1、N2和N3可包括In1-yGayAs(0<y<1)。在这种情况下，第一纳米片至第三纳米片N1、N2和N3当中的第一纳米片N1的Ga含量比(y的值)可低于第一纳米片N1以外的纳米片的Ga含量比(y的值)。第一纳米片至第三纳米片N1、N2和N3的Ga含量比(y的值)可在朝着鳍型有源区FA的方向上逐渐减小，而第一纳米片至第三纳米片N1、N2和N3的In含量比可在朝着鳍型有源区FA的方向上逐渐增大。例如，第一纳米片N1可包括In0.80Ga0.20As，第二纳米片N2可包括In0.65Ga0.35As，并且第三纳米片N3可包括In0.53Ga0.47As，但本发明构思的实施例不限于此。
在另一示例中，第一纳米片至第三纳米片N1、N2和N3可包括In1-zGazSb(0<z<1)。在这种情况下，第一纳米片至第三纳米片N1、N2和N3当中的第一纳米片N1的Ga含量比(z的值)可低于第一纳米片N1以外的纳米片的Ga含量比(z的值)。第一纳米片至第三纳米片N1、N2和N3的Ga含量比(z的值)可在朝着鳍型有源区FA的方向上逐渐减小。例如，第一纳米片N1可包括In0.80Ga0.20Sb，第二纳米片N2可包括In0.65Ga0.35Sb，并且第三纳米片N3可包括In0.53Ga0.47Sb，但本发明构思的实施例不限于此。
如上述示例中一样，由于第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1具有最低Ga含量比，所以在多个纳米片晶体管TR1的导通状态下第一纳米片N1的带隙可变得低于其它纳米片的带隙。因此，在纳米片晶体管TR1的导通状态下，流过第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1的电流量可增大。结果，在纳米片晶体管TR1的导通状态下流过第一纳米片至第三纳米片N1、N2和N3的电流量的偏差可减小或最小化，因此，在导通状态下IC器件100的性能可改进或优化。
金属硅化物膜182可形成在多个源极/漏极区域134中的每一个的顶表面上。金属硅化物膜182可包括硅化钛，但本发明构思的实施例不限于此。金属硅化物膜182可被省略。
多条栅极线160中的每一个的两个侧壁可由多个外绝缘间隔件118至少部分地覆盖。多个外绝缘间隔件118可在多个纳米片堆叠件NSS上至少部分地覆盖主栅极部分160M的两个侧壁。多个外绝缘间隔件118和多个源极/漏极区域134可由保护绝缘膜142至少部分地覆盖。外绝缘间隔件118和保护绝缘膜142中的每一个可包括氮化硅(SiN)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、硼碳氮化硅(SiBCN)、碳氧化硅(SiOC)、二氧化硅(SiO2)或其组合。在一些实施例中保护绝缘膜142可被省略。
多个内绝缘间隔件120可在第一纳米片至第三纳米片N1、N2和N3之间以及鳍型有源区FA与第一纳米片N1之间。多个子栅极部分160S中的每一个的两个侧壁可隔着栅极介电膜152由内绝缘间隔件120至少部分地覆盖。多个内绝缘间隔件120可在多个子栅极部分160S与多个源极/漏极主区域134M之间并在竖直方向(Z方向)上与源极/漏极突出区域134P交叠。源极/漏极突出区域134P可与第一纳米片N1接触并限定第一纳米片N1在第一水平方向(X方向)上的长度。在第一水平方向(X方向)上，纳米片堆叠件NSS的最大长度L1可基本上等于位于栅极线160的多个子栅极部分160S中的每一个两侧的内绝缘间隔件120的两个最外侧壁之间的距离120L。
在一些实施例中，外绝缘间隔件118可包括与内绝缘间隔件120相同的材料。在一些其它实施例中，外绝缘间隔件118可包括与内绝缘间隔件120不同的材料。内绝缘间隔件120可包括SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO2或其组合。内绝缘间隔件120还可包括气隙。
栅极间介电膜144和层间绝缘膜174可顺序地形成在保护绝缘膜142上。栅极间介电膜144和层间绝缘膜174中的每一个可包括氧化硅膜。
多个接触插塞184可位于穿过层间绝缘膜174、栅极间介电膜144和保护绝缘膜142的多个接触孔180内部。多个接触插塞184可通过多个金属硅化物膜182连接到多个源极/漏极区域134。各个接触插塞184可包括金属、导电金属氮化物或其组合。例如，各个接触插塞184可包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、其合金或其组合。
在IC器件100中，由于第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的第一纳米片N1具有最短长度，所以形成在第一纳米片N1中的沟道的有效沟道长度可减小。因此，与第一纳米片N1具有与第二纳米片N2和第三纳米片N3相同的长度的情况相比，在相同的操作电压下流过第一纳米片N1的电流量可增大。例如，当第一纳米片N1包括掺杂有与多个源极/漏极区域134的导电类型相同导电类型的掺杂剂的半导体层时，在纳米片晶体管TR1的导通状态下仅第一纳米片至第三纳米片N1、N2和N3当中的第一纳米片N1可被配置为选择性地形成无结沟道，因此，流过第一纳米片N1的电流量可增大。另外，当第一纳米片至第三纳米片N1、N2和N3包括包含Ge或Ga的化合物半导体层时，在第一纳米片至第三纳米片N1、N2和N3当中，第一纳米片N1可被控制为具有最高Ge含量比或最低Ga含量比。因此，在多个纳米片晶体管TR1的导通状态下第一纳米片N1的带隙可被控制为低于其它纳米片的带隙，因此，流过第一纳米片N1的电流量可增大。结果，在纳米片晶体管TR1的导通状态下流过第一纳米片至第三纳米片N1、N2和N3的电流量的偏差可减小或最小化，因此，在导通状态下IC器件100的性能可改进或优化。
图3是根据本发明构思的一些实施例的IC器件200的截面图，其是与图2A中的部分区域X1对应的区域的放大截面图。
参照图3，IC器件200可具有与参照图1、图2A和图2B描述的IC器件100基本上相同的配置。然而，IC器件200可包括面向多个鳍型有源区FA的鳍顶表面FT的多个纳米片堆叠件NSS2。多个纳米片堆叠件NSS2可包括顺序地堆叠在鳍型有源区FA的鳍顶表面FT上的第一纳米片N21、第二纳米片N22和第三纳米片N23。多个纳米片堆叠件NSS2中的每一个在第一水平方向(X方向)上的最大长度L2可小于位于栅极线160的多个子栅极部分160S中的每一个两侧的内绝缘间隔件120的两个最外侧壁之间的距离120L。
第一纳米片至第三纳米片N21、N22和N23当中最靠近鳍顶表面FT的第一纳米片N21可在第一水平方向(X方向)上具有最短长度，并且第二纳米片N22和第三纳米片N23可具有基本上相同的长度。
IC器件200可包括多个源极/漏极区域234。多个源极/漏极区域234中的每一个可包括：源极/漏极主区域234M，其位于凹陷R1上；以及第一源极/漏极突出区域至第三源极/漏极突出区域234P1、234P2和234P3，其一体地连接到源极/漏极主区域234M并从源极/漏极主区域234M朝着第一纳米片至第三纳米片N21、N22和N23突出。第一源极/漏极突出区域至第三源极/漏极突出区域234P1、234P2和234P3可分别与第一纳米片至第三纳米片N21、N22和N23物理接触。一个源极/漏极区域234可包括一对第一源极/漏极突出区域234P1、一对第二源极/漏极突出区域234P2和一对第三源极/漏极突出区域234P3。一对第一源极/漏极突出区域234P1可在相反方向上朝着源极/漏极区域234两侧彼此相邻的一对纳米片堆叠件NSS2中的每一个的第一纳米片N21突出。一对第二源极/漏极突出区域234P2可在相反方向上朝着一对纳米片堆叠件NSS2中的每一个的第二纳米片N22突出。一对第三源极/漏极突出区域234P3可在相反方向上朝着一对纳米片堆叠件NSS2中的每一个的第三纳米片N23突出。在第一水平方向(X方向)上，第二源极/漏极突出区域234P2和第三源极/漏极突出区域234P3的长度LP22可基本上相等或相似，并小于第一源极/漏极突出区域234P1的长度LP21。
多个纳米片堆叠件NSS2和多个源极/漏极区域234的详细配置和效果可与参照图1、图2A和图2B描述的多个纳米片堆叠件NSS和多个源极/漏极区域134相同或相似。
图4是根据本发明构思的一些实施例的IC器件300的截面图，其是与图2A中的部分区域X1对应的区域的放大截面图。
参照图4，IC器件300可具有与参照图1、图2A和图2B描述的IC器件100基本上相同的配置。然而，IC器件300可包括面向多个鳍型有源区FA的鳍顶表面FT的多个纳米片堆叠件NSS3。多个纳米片堆叠件NSS3可包括顺序地堆叠在鳍型有源区FA的鳍顶表面FT上的第一纳米片N31、第二纳米片N32和第三纳米片N33。在第一水平方向(X方向)上，多个纳米片堆叠件NSS3的最大长度L3可小于位于栅极线160的多个子栅极部分160S中的每一个两侧的内绝缘间隔件120的两个最外侧壁之间的距离120L。
在水平方向(X方向)上第一纳米片至第三纳米片N31、N32和N33可具有不同的长度。第一纳米片至第三纳米片N31、N32和N33当中最靠近鳍顶表面FT的第一纳米片N31可具有最短长度，并且第二纳米片N32和第三纳米片N33的长度可在远离鳍顶表面FT的方向上增大。
IC器件300可包括多个源极/漏极区域334。多个源极/漏极区域334中的每一个可包括：源极/漏极主区域334M，其位于凹陷R1上；以及第一源极/漏极突出区域至第三源极/漏极突出区域334P1、334P2和334P3，其一体地连接到源极/漏极主区域334M并从源极/漏极主区域334M朝着第一纳米片至第三纳米片N31、N32和N33突出。第一源极/漏极突出区域至第三源极/漏极突出区域334P1、334P2和334P3可分别与第一纳米片至第三纳米片N21、N22和N23物理接触。在第一水平方向(X方向)上，在第一源极/漏极突出区域至第三源极/漏极突出区域334P1、334P2和334P3当中，第一源极/漏极突出区域334P1可具有最长长度，并且第二源极/漏极突出区域334P2和第三源极/漏极突出区域334P3可在远离鳍顶表面FT的方向上具有减小的长度。
一个源极/漏极区域334可包括一对第一源极/漏极突出区域334P1、一对第二源极/漏极突出区域334P2和一对第三源极/漏极突出区域334P3。一对第一源极/漏极突出区域334P1可在相反方向上朝着源极/漏极区域334两侧彼此相邻的一对纳米片堆叠件NSS3中的每一个的第一纳米片N31突出。一对第二源极/漏极突出区域334P2可在相反方向上朝着一对纳米片堆叠件NSS3中的每一个的第二纳米片N32突出。一对第三源极/漏极突出区域334P3可在相反方向上朝着一对纳米片堆叠件NSS3中的每一个的第三纳米片N33突出。在第一水平方向(X方向)上，第一源极/漏极突出区域至第三源极/漏极突出区域334P1、334P2和334P3的长度LP31、LP32和LP33可在远离鳍顶表面FT的方向上减小，并且第一源极/漏极突出区域334P1的长度LP31可最长。
尽管图4示出在第一水平方向(X方向)上第二纳米片N32的长度小于第三纳米片N33的长度的示例，但本发明构思不限于此。例如，第三纳米片N33的长度可小于第二纳米片N32的长度。在这种情况下，第二源极/漏极突出区域334P2的长度LP32可小于第三源极/漏极突出区域334P3的长度LP33。
多个纳米片堆叠件NSS3和多个源极/漏极区域334的详细配置和效果可与参照图1、图2A和图2B描述的多个纳米片堆叠件NSS和多个源极/漏极区域134相同或相似。
图5A至图5Q是示出根据本发明构思的一些实施例的IC器件100的制造方法的处理顺序的截面图。根据示例实施例参照图1、图2A和图2B描述的IC器件100的制造方法将参照图5A至图5Q描述。图5A至图5Q示出根据该处理顺序与沿图1的线X-X'截取的截面对应的部分的截面配置。在图5A至图5Q中，使用相同的标号来表示与图1、图2A和图2B中相同的元件，并且将省略其详细描述。
参照图5A，可在衬底102上交替地堆叠多个牺牲半导体层104和多个纳米片半导体层NS。
多个牺牲半导体层104和多个纳米片半导体层NS可包括具有不同的蚀刻选择性的半导体材料。在一些实施例中，多个纳米片半导体层NS可包括硅(Si)，并且多个牺牲半导体层104可包括硅锗(SiGe)。在一些其它实施例中，多个纳米片半导体层NS可包括硅锗，并且多个牺牲半导体层104可包括硅或锗。在一些其它实施例中，多个纳米片半导体层NS可包括砷化铟镓(InGaAs)或锑化铟镓(InGaSb)，并且多个牺牲半导体层104可包括磷化铟(InP)。
参照图5B，可在多个牺牲半导体层104和多个纳米片半导体层NS的堆叠结构上形成掩模图案MP。可使用掩模图案MP作为蚀刻掩模来部分地蚀刻多个牺牲半导体层104、多个纳米片半导体层NS和衬底102以形成沟槽T1。结果，可由沟槽T1限定鳍型有源区FA，多个牺牲半导体层104和多个纳米片半导体层NS的堆叠结构可留在鳍型有源区FA的鳍顶表面FT上。
掩模图案MP和鳍型有源区FA可包括在X方向上纵向延伸的线图案。掩模图案MP可包括焊盘氧化物膜图案512和硬掩模图案514。硬掩模图案514可包括氮化硅、多晶硅、旋涂硬掩模(SOH)材料或其组合。基于SOH材料的总重量，SOH材料可包括按重量计约85％至99％的相对高的碳含量的烃类化合物。
参照图5C，可在沟槽T1内部形成器件隔离膜114。
参照图5D，可从图5C的所得结构去除掩模图案MP，并且可部分地去除器件隔离膜114以使得器件隔离膜114的顶表面可处于与鳍型有源区FA的鳍顶表面FT基本上相同的水平高度或相似的水平高度。
参照图5E，可在留在鳍型有源区FA上的多个牺牲半导体层104和多个纳米片半导体层NS的堆叠结构上形成多个虚设栅极结构DGS。
多个虚设栅极结构DGS中的每一个可在与鳍型有源区FA相交的方向上延伸。多个虚设栅极结构DGS中的每一个可具有氧化物膜D112、虚设栅极层D114和封盖层D116顺序地堆叠的结构。在一些实施例中，虚设栅极层D114可包括多晶硅，并且封盖层D116可包括氮化硅膜。
参照图5F，可分别形成多个外绝缘间隔件118以覆盖多个虚设栅极结构DGS的两个侧壁。此后，可使用多个虚设栅极结构DGS和多个外绝缘间隔件118作为蚀刻掩模部分地去除多个牺牲半导体层104和多个纳米片半导体层NS，以使得多个纳米片半导体层NS可被分成包括多个纳米片(例如，第一纳米片至第三纳米片N1、N2和N3)的多个纳米片堆叠件NSS。此后，可蚀刻各个纳米片堆叠件NSS之间暴露的鳍型有源区FA，以在鳍型有源区FA的上部形成凹陷R1。为了形成多个凹陷R1，可使用干法蚀刻工艺、湿法蚀刻工艺或其组合来蚀刻鳍型有源区FA。
参照图5G，可部分地去除通过多个凹陷R1在多个纳米片堆叠件NSS的两侧暴露的多个牺牲半导体层104，以在第一纳米片至第三纳米片N1、N2和N3之间以及第一纳米片N1与鳍型有源区FA的鳍顶表面FT之间形成多个牺牲凹进区域104D。
为了形成多个牺牲凹进区域104D，可利用多个牺牲半导体层104与第一纳米片至第三纳米片N1、N2和N3之间的蚀刻选择性来选择性地蚀刻多个牺牲半导体层104的部分。
参照图5H，可形成多个内绝缘间隔件120以至少部分地填充多个牺牲凹进区域104D(参照图5G)。为了形成多个内绝缘间隔件120，可使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、氧化工艺或其组合。
参照图5I，在通过多个凹陷R1在多个纳米片堆叠件NSS中的每一个的两侧暴露的第一纳米片至第三纳米片N1、N2和N3当中，可部分地去除最靠近鳍顶表面FT的第一纳米片N1，以使得第一纳米片N1的长度可减小，并且第一纳米片凹进区域ND1可形成在第一纳米片N1的两侧并与凹陷R1连通。
在形成第一纳米片凹进区域ND1之后，第一纳米片N1的长度LN1可小于纳米片堆叠件NSS在第一水平方向(X方向)上的最大长度L1。
在一些实施例中，可使用各向同性蚀刻工艺形成第一纳米片凹进区域ND1。为了形成第一纳米片凹进区域ND1，可使用基于包括在第一纳米片至第三纳米片N1、N2和N3中的材料而具有蚀刻选择性的蚀刻气氛和/或使用基于第一纳米片至第三纳米片N1、N2和N3是否掺杂而具有蚀刻选择性的蚀刻气氛选择性地仅蚀刻第一纳米片至第三纳米片N1、N2和N3中的掺杂的第一纳米片N1。
在示例中，当第一纳米片N1包括掺杂的Si层并且第二纳米片N2和第三纳米片N3包括未掺杂的Si层时，可通过使用基于Si层是否掺杂的蚀刻速率差异在第一蚀刻气氛中通过多个凹陷R1上的空缺空间选择性地仅蚀刻第一纳米片至第三纳米片N1、N2和N3当中的掺杂的第一纳米片N1来形成第一纳米片凹进区域ND1。第一蚀刻气氛可包括液体或气体蚀刻剂。例如，第一蚀刻气氛可包括HF和HNO3的混合物、HF、HNO3和乙酸(CH3COOH)的混合物、包含HF和异丙醇的水溶液、包含HF和HCl的水溶液、KOH水溶液、氢氧化四甲基铵(TMAH)和/或乙二胺吡咯烷酚(EDP)，但本发明构思的实施例不限于此。
在另一示例中，当第一纳米片N1包括SiGe层并且第二纳米片N2和第三纳米片N3包括Si层时，可通过使用SiGe和Si之间的蚀刻速率差异在第二蚀刻气氛中通过多个凹陷R1上的空缺空间选择性地仅蚀刻第一纳米片至第三纳米片N1、N2和N3当中的掺杂的第一纳米片N1来形成第一纳米片凹进区域ND1。第二蚀刻气氛可包括液体或气体蚀刻剂。例如，第二蚀刻气氛可包括基于CH3COOH的蚀刻剂，例如HNO3、HF和CH3COOH的混合物，但本发明构思不限于此。
参照图5J，可在多个纳米片堆叠件NSS两侧的鳍型有源区FA上形成多个源极/漏极区域134。多个源极/漏极区域134中的每一个可包括：源极/漏极主区域134M，其位于凹陷R1上；以及源极/漏极突出区域134P，其一体地连接到源极/漏极主区域134M并从源极/漏极主区域134M朝着第一纳米片N1突出以至少部分地填充第一纳米片凹进区域ND1。
为了形成多个源极/漏极区域134，可从凹陷R1的表面和通过第一纳米片凹进区域ND1暴露的第一纳米片N1的两个侧壁外延生长半导体材料。
在一些实施例中，为了形成多个源极/漏极区域134，可使用包括半导体元素前体的前体来执行低压化学气相沉积(LPCVD)工艺、选择性外延生长(SEG)工艺或循环沉积和蚀刻(CDE)工艺。半导体元素前体可包括诸如硅(Si)、锗(Ge)、铟(In)、镓(Ga)、砷(As)和锑(Sb)的元素。
在示例中，包括硅的多个源极/漏极区域134可通过使用包含Si的化合物(例如，硅烷(SiH4)、乙硅烷(Si2H6)、三硅烷(Si3H8)和二氯硅烷(SiH2Cl2))作为硅源来形成。在另一示例中，包括SiGe的多个源极/漏极区域134可通过除了硅源之外还使用含Ge气体(例如，锗烷(GeH4))和H2的气体混合物来形成。可与外延生长工艺原位执行掺杂剂离子注入工艺以用于形成多个源极/漏极区域134。
在一些实施例中，当第一纳米片至第三纳米片N1、N2和N3包括Si、Ge和/或SiGe时，多个源极/漏极区域134可包括Si层、SiGe层和/或SiC层。在一些其它实施例中，当第一纳米片至第三纳米片N1、N2和N3包括InGaAs时，多个源极/漏极区域134可包括InGaAs和/或InAs。当第一纳米片至第三纳米片N1、N2和N3包括InGaSb时，多个源极/漏极区域134可包括InGaSb。
在一些实施例中，多个源极/漏极区域134中的每一个可形成为包括具有不同掺杂剂浓度的多个半导体层。例如，多个源极/漏极区域134中的每一个可形成为具有在朝着鳍型有源区FA和第一纳米片至第三纳米片N1、N2和N3的方向上减小的掺杂剂浓度，并且具有在远离鳍型有源区FA和第一纳米片至第三纳米片N1、N2和N3的方向上增大的掺杂剂浓度。在一些实施例中，掺杂剂浓度可在朝着鳍型有源区FA的方向上单调减小，并且可在远离鳍型有源区FA的方向上单调增大。
参照图5K，可形成保护绝缘膜142以至少部分地覆盖具有多个源极/漏极区域134的所得结构。可在保护绝缘膜142上形成栅极间介电膜144，并且可将保护绝缘膜142和栅极间介电膜144平坦化以暴露封盖层D116的顶表面。
参照图5L，可从图5K的所得结构去除封盖层D116以暴露虚设栅极层D114。此后，可部分地去除保护绝缘膜142和栅极间介电膜144以使得栅极间介电膜144的顶表面可处于与虚设栅极层D114的顶表面基本上相同的水平高度处。
参照图5M，可从图5L的所得结构去除虚设栅极层D114和位于其下方的氧化物膜D112以制备栅极空间GS，并且可通过栅极空间GS暴露多个纳米片堆叠件NSS。此后，可通过栅极空间GS去除留在鳍型有源区FA上的多个牺牲半导体层104，以使得栅极空间GS可延伸到第一纳米片至第三纳米片N1、N2和N3之间的空间以及第一纳米片N1与鳍顶表面FT之间的空间。
参照图5N，可形成栅极介电膜152以至少部分地覆盖第一纳米片至第三纳米片N1、N2和N3和鳍型有源区FA的暴露的表面。栅极介电膜152可使用ALD工艺来形成。
参照图5O，可在栅极介电膜152上形成栅极形成导电层160L以至少部分地填充栅极空间GS(参照图5N)并覆盖栅极间介电膜144的顶表面。栅极形成导电层160L可包括金属、金属氮化物、金属碳化物或其组合。栅极形成导电层160L可使用ALD工艺来形成。
参照图5P，可在图5O的所得结构中从栅极间介电膜144的顶表面至少部分地去除栅极形成导电层160L和栅极介电膜152以暴露栅极间介电膜144的顶表面。结果，可形成多条栅极线160以填充多个栅极空间GS。多条栅极线160中的每一个可包括主栅极部分160M和多个子栅极部分160S。可在形成多条栅极线160期间执行平坦化工艺；结果，多个外绝缘间隔件118、保护绝缘膜142和栅极间介电膜144中的每一个的高度可降低。
参照图5Q，可形成层间绝缘膜174以至少部分地覆盖多条栅极线160。此后，可部分地蚀刻层间绝缘膜174、栅极间介电膜144和保护绝缘膜142以形成暴露多个源极/漏极区域134的多个接触孔180。可在通过多个接触孔180暴露的多个源极/漏极区域134中的每一个的顶表面上形成金属硅化物膜182。可在金属硅化物膜182上形成接触插塞184以至少部分地填充接触孔180。结果，可形成图1、图2A和图2B所示的IC器件100。
根据参照图5A至图5Q描述其实施例的IC器件100的制造方法，可使用相对简单的方法以相对低的制造成本制造包括在纳米片堆叠件NSS中的第一纳米片至第三纳米片N1、N2和N3当中最靠近鳍型有源区FA的鳍顶表面FT的第一纳米片N1在第一水平方向(X方向)上具有最小长度的IC器件100。因此，即使由于多个源极/漏极区域134中的每一个在远离衬底102的向上竖直方向(Z方向)上具有更高掺杂剂浓度，所以多个源极/漏极区域134中的每一个的下部具有比其上部更高的电阻，或者即使在纳米片晶体管TR1的导通状态下电流流动很可能集中在第一纳米片至第三纳米片N1、N2和N3当中靠近接触插塞184的上纳米片上，形成在靠近具有相对高的电阻并最远离接触插塞184的源极/漏极区域134的下部的第一纳米片N1中的沟道的有效沟道长度可减小以减小第一纳米片N1的电阻。因此，在相同的操作电压下流过第一纳米片N1的电流量可增大。结果，在纳米片晶体管TR1的导通状态下流过第一纳米片至第三纳米片N1、N2和N3的电流量的偏差可减小或最小化，因此，在导通状态下IC器件100的性能可改进或优化。
尽管上面参照图5A至图5Q描述了根据本发明构思的示例实施例的图1、图2A和图2B所示的IC器件100的制造方法，但将理解，在不脱离本发明构思的精神和范围的情况下可对其进行各种形式和细节上的改变和修改，并且可从参照图5A至图5Q呈现的描述制造具有各种改变和修改的结构的IC器件。例如，为了制造图3和图4所示的IC器件200和300，可使用参照图5A至图5Q描述的方法。例如，可使用与参照图5I形成第一纳米片凹进区域ND1的方法相似的方法来蚀刻凹陷R1的上部中暴露的第一纳米片至第三纳米片N1、N2和N3中的每一个的侧壁的部分，因此，可形成可包含图3所示的第一源极/漏极突出区域至第三源极/漏极突出区域234P1、234P2和234P3的多个凹进区域或者可包含图4所示的第一源极/漏极突出区域至第三源极/漏极突出区域334P1、334P2和334P3的多个凹进区域。为此，可根据要从第一纳米片至第三纳米片N1、N2和N3中的每一个的侧壁去除的长度来调节包括在各向同性蚀刻气氛中的蚀刻剂的类型和组成、蚀刻气氛的温度等，以控制第一纳米片至第三纳米片N1、N2和N3中的每一个的期望蚀刻量。
尽管参照本发明构思的实施例具体地示出和描述了本发明构思，但将理解，在不脱离所附权利要求的精神和范围的情况下，可对其进行各种形式和细节上的改变。

Claims (20)

1.一种集成电路器件，包括：
鳍型有源区，其在第一方向上纵向延伸；
多个纳米片，其在所述鳍型有源区的鳍顶表面上在第二方向上彼此交叠；以及
源极/漏极区域，其在所述鳍型有源区上并在所述第一方向上面向所述多个纳米片，
其中，所述多个纳米片包括所述多个纳米片当中最靠近所述鳍型有源区的鳍顶表面并在所述第一方向上具有最短长度的第一纳米片，并且
其中，所述源极/漏极区域包括源极/漏极主区域以及从所述源极/漏极主区域突出的第一源极/漏极突出区域，其中，所述第一源极/漏极突出区域从所述源极/漏极主区域朝着所述第一纳米片突出以在所述第二方向上与所述多个纳米片的部分交叠。
2.根据权利要求1所述的集成电路器件，其中，
所述源极/漏极区域包括掺杂有第一导电类型的第一掺杂剂的第一半导体层，
所述第一纳米片包括掺杂有所述第一导电类型的第二掺杂剂的第二半导体层，并且
所述多个纳米片当中所述第一纳米片以外的纳米片包括未掺杂的第三半导体层。
3.根据权利要求1所述的集成电路器件，其中，
所述第一纳米片被配置为形成无结沟道，并且
所述多个纳米片当中所述第一纳米片以外的纳米片各自被配置为形成基于p-n结的沟道。
4.根据权利要求1所述的集成电路器件，其中，
所述第一纳米片包括具有第一组成的第一化合物半导体层，并且
所述多个纳米片当中所述第一纳米片以外的纳米片包括具有不同于所述第一组成的第二组成的第二化合物半导体层。
5.根据权利要求1所述的集成电路器件，其中，
所述第一纳米片被配置为具有比所述多个纳米片当中所述第一纳米片以外的纳米片更低的带隙。
6.根据权利要求1所述的集成电路器件，其中，
所述第一源极/漏极突出区域与所述第一纳米片物理接触并限定所述第一纳米片在所述第一方向上的长度。
7.根据权利要求1所述的集成电路器件，其中，
所述多个纳米片还包括顺序地堆叠在所述第一纳米片上的第二纳米片和第三纳米片，
其中，所述第二纳米片和所述第三纳米片在所述第一方向上具有相同的长度。
8.根据权利要求1所述的集成电路器件，其中，
所述多个纳米片还包括顺序地堆叠在所述第一纳米片上的第二纳米片和第三纳米片，
其中，所述第二纳米片和所述第三纳米片在所述第一方向上具有不同的长度。
9.根据权利要求8所述的集成电路器件，其中，
所述源极/漏极区域还包括从所述源极/漏极主区域朝着所述第二纳米片或所述第三纳米片中的任一个突出的第二源极/漏极突出区域，
其中，在所述第一方向上所述第二源极/漏极突出区域的长度小于所述第一源极/漏极突出区域的长度。
10.根据权利要求1所述的集成电路器件，其中，
所述多个纳米片中的各个纳米片在所述第一方向上的长度在远离所述鳍型有源区的鳍顶表面的方向上增大。
11.根据权利要求1所述的集成电路器件，还包括：
栅极结构，其包括在所述多个纳米片上在与所述第一方向成平面并与所述第一方向相交的第三方向上延伸的主栅极部分以及连接到所述主栅极部分的多个子栅极部分，所述多个子栅极部分在所述鳍型有源区的鳍顶表面上与所述多个纳米片交替；以及
多个内绝缘间隔件，其在所述多个子栅极部分与所述源极/漏极主区域之间，所述多个内绝缘间隔件在所述第二方向上与所述第一源极/漏极突出区域交叠。
12.一种集成电路器件，包括：
鳍型有源区，其在第一方向上纵向延伸；
一对纳米片堆叠件，所述一对纳米片堆叠件中的每一个包括在所述鳍型有源区上在第二方向上彼此交叠的多个纳米片；以及
源极/漏极区域，其在所述鳍型有源区上在所述一对纳米片堆叠件之间，
其中，所述多个纳米片包括所述多个纳米片当中最靠近所述鳍型有源区并在所述第一方向上具有最短长度的第一纳米片，并且
其中，所述源极/漏极区域包括源极/漏极主区域以及一对第一源极/漏极突出区域，所述源极/漏极主区域在所述第二方向上不与所述一对纳米片堆叠件交叠，所述一对第一源极/漏极突出区域在相反方向上从所述源极/漏极主区域朝着所述一对纳米片堆叠件中的每一个的第一纳米片突出。
13.根据权利要求12所述的集成电路器件，其中，
所述多个纳米片还包括在所述第一方向上具有比所述第一纳米片更大的长度的第二纳米片，
所述源极/漏极区域还包括在相反方向上从所述源极/漏极主区域朝着所述一对纳米片堆叠件中的每一个的第二纳米片突出的一对第二源极/漏极突出区域，并且
在所述第一方向上所述一对第二源极/漏极突出区域中的每一个的长度小于所述一对第一源极/漏极突出区域中的每一个的长度。
14.根据权利要求12所述的集成电路器件，其中，
所述源极/漏极区域和所述第一纳米片掺杂有相同导电类型的掺杂剂。
15.根据权利要求12所述的集成电路器件，其中，
所述多个纳米片中的每一个包括硅锗(SiGe)层，
其中，所述多个纳米片中的第一纳米片的Ge含量比高于所述多个纳米片中所述第一纳米片以外的纳米片的各个Ge含量比。
16.根据权利要求12所述的集成电路器件，其中，
所述多个纳米片中的每一个包括包含镓(Ga)的III-V族半导体层，
其中，所述多个纳米片中的第一纳米片的Ga含量比低于所述多个纳米片中所述第一纳米片以外的纳米片的各个Ga含量比。
17.一种集成电路器件，包括：
鳍型有源区，其在第一方向上纵向延伸；
一对源极/漏极区域，其在所述鳍型有源区上；以及
多个纳米片，其在所述一对源极/漏极区域之间并在所述鳍型有源区上在第二方向上彼此交叠，
其中，所述多个纳米片包括在所述第一方向上具有不同长度的第一纳米片和第二纳米片，并且
所述一对源极/漏极区域中的每一个包括朝着所述多个纳米片突出的至少一个源极/漏极突出区域。
18.根据权利要求17所述的集成电路器件，其中，
所述多个纳米片当中最靠近所述鳍型有源区的最下纳米片被配置为形成无结沟道，并且
所述多个纳米片当中所述最下纳米片以外的纳米片各自被配置为形成基于p-n结的沟道。
19.根据权利要求17所述的集成电路器件，其中，
所述多个纳米片各自包括化合物半导体层，并且
所述多个纳米片当中最靠近所述鳍型有源区的最下纳米片中的化合物半导体层的组成不同于所述多个纳米片中所述最下纳米片以外的纳米片中的化合物半导体层的组成。
20.根据权利要求17所述的集成电路器件，其中，
所述第一纳米片比所述第二纳米片更靠近所述鳍型有源区，
其中，所述至少一个源极/漏极突出区域包括朝着所述第一纳米片突出的第一源极/漏极突出区域以及朝着所述第二纳米片突出的第二源极/漏极突出区域，并且在所述第一方向上所述第一源极/漏极突出区域的长度大于所述第二源极/漏极突出区域的长度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013237A (zh) * 2021-02-24 2021-06-22 上海华力集成电路制造有限公司 一种低介电常数内间隔层的环绕式场效电晶管的制作方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200131070A (ko) * 2019-05-13 2020-11-23 삼성전자주식회사 집적회로 소자
KR20200136688A (ko) 2019-05-28 2020-12-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11393898B2 (en) * 2020-02-27 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11342326B2 (en) * 2020-04-28 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned etch in semiconductor devices
US11164942B1 (en) * 2020-05-27 2021-11-02 Imec Vzw Method for forming nanosheet transistor structures
US11315938B1 (en) * 2020-12-18 2022-04-26 International Business Machines Corporation Stacked nanosheet rom
US11830912B2 (en) * 2021-03-18 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US20220320307A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Source and Drain Enginering Process for Multigate Devices
US11742416B2 (en) * 2021-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
KR20230146316A (ko) * 2022-04-12 2023-10-19 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095646A1 (en) 2011-12-23 2013-06-27 Intel Corporation Cmos nanowire structure
US9224809B2 (en) 2012-05-17 2015-12-29 The Board Of Trustees Of The University Of Illinois Field effect transistor structure comprising a stack of vertically separated channel nanowires
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
WO2014142856A1 (en) 2013-03-14 2014-09-18 Intel Corporation Leakage reduction structures for nanowire transistors
KR102178828B1 (ko) 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9647098B2 (en) 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
KR102343223B1 (ko) 2015-07-16 2021-12-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9607990B2 (en) 2015-08-28 2017-03-28 International Business Machines Corporation Method to form strained nFET and strained pFET nanowires on a same substrate
US9425293B1 (en) 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs
US9490335B1 (en) 2015-12-30 2016-11-08 International Business Machines Corporation Extra gate device for nanosheet
KR102413782B1 (ko) * 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
US10269571B2 (en) 2017-07-12 2019-04-23 Applied Materials, Inc. Methods for fabricating nanowire for semiconductor applications
CN109390400A (zh) 2017-08-08 2019-02-26 中芯国际集成电路制造(上海)有限公司 环栅场效应晶体管及其形成方法
US10446686B2 (en) * 2018-03-09 2019-10-15 International Business Machines Corporation Asymmetric dual gate fully depleted transistor
KR20200131070A (ko) * 2019-05-13 2020-11-23 삼성전자주식회사 집적회로 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013237A (zh) * 2021-02-24 2021-06-22 上海华力集成电路制造有限公司 一种低介电常数内间隔层的环绕式场效电晶管的制作方法

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Publication number Publication date
US20210313322A1 (en) 2021-10-07
US11069681B2 (en) 2021-07-20
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