KR102343223B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

트랜지스터에서 발생하는 열 발산을 용이하게 하여, 동작 성능 및 신뢰성을 개선을 할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판, 상기 기판 상의 열전도층으로, 상기 열전도층의 불순물의 농도는 상기 기판의 불순물의 농도와 다른 열전도층, 상기 열전도층 상에, 제1 종단과 제2 종단을 포함하는 제1 와이어 패턴으로, 상기 제1 와이어 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 큰 제1 와이어 패턴, 상기 제1 와이어 패턴의 제1 종단 및 상기 열전도층과 접하는 제1 반도체 패턴, 상기 제1 와이어 패턴의 제2 종단과 접하는 제2 반도체 패턴, 및 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에, 상기 제1 와이어 패턴의 둘레를 감싸는 게이트 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더 구체적으로 와이어 패턴을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 트랜지스터에서 발생하는 열 발산을 용이하게 하여, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 트랜지스터에서 발생하는 열 발산을 용이하게 하여, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판, 상기 기판 상의 열전도층으로, 상기 열전도층의 불순물의 농도는 상기 기판의 불순물의 농도와 다른 열전도층, 상기 열전도층 상에, 제1 종단과 제2 종단을 포함하는 제1 와이어 패턴으로, 상기 제1 와이어 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 큰 제1 와이어 패턴, 상기 제1 와이어 패턴의 제1 종단 및 상기 열전도층과 접하는 제1 반도체 패턴, 상기 제1 와이어 패턴의 제2 종단과 접하는 제2 반도체 패턴, 및 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에, 상기 제1 와이어 패턴의 둘레를 감싸는 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 플레이트부(plate part)와 상기 플레이트부로부터 돌출되는 돌출부를 포함하고, 상기 제1 반도체 패턴은 상기 돌출부와 접한다.
본 발명의 몇몇 실시예에서, 상기 열전도층 상에 형성되는 필드 절연막을 더 포함하고, 상기 필드 절연막은 상기 돌출부의 측벽의 적어도 일부를 감싼다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 열전도층의 두께 방향으로 일정하다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 기판에 포함된 불순물의 농도보다 크다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 언도프(undoped) 반도체 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 열전도층의 두께 방향을 따라 변한다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가한다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 상기 기판보다 불순물의 농도가 작은 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 언도프 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 언도프(undoped) 실리콘, 질화 알루미늄(AlN), 산화 베릴륨(BeO) 또는 탄화 실리콘(SiC) 중 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴은 상기 기판의 상면과 평행하게 배치되고, 상기 제2 반도체 패턴은 상기 열전도층과 접한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴은 상기 기판의 상면에 수직하게 배치되고, 상기 제1 반도체 패턴은 상기 제1 와이어 패턴과 상기 열전도층 사이에 배치되고, 상기 제2 반도체 패턴은 상기 제1 와이어 패턴의 상기 제2 종단 상에 배치된다.
본 발명의 몇몇 실시예에서, 상기 열전도층 상에, 제3 종단과 제4 종단을 포함하고, 상기 제1 와이어 패턴과 나란한 제2 와이어 패턴을 더 포함하고, 상기 게이트 전극은 상기 제2 와이어 패턴의 둘레를 감싼다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 패턴은 드레인 영역 또는 소오스 영역에 포함된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판, 상기 기판 상에, 플레이트부와 상기 플레이트부로부터 돌출된 제1 돌출부를 포함하는 열전도층으로, 상기 열전도층의 불순물의 농도는 상기 기판의 불순물의 농도와 다른 열전도층, 상기 열전도층 상에, 상기 제1 돌출부와 접하는 제1 반도체 패턴, 상기 열전도층 상에, 상기 제1 반도체 패턴과 이격되는 제2 반도체 패턴, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에, 일방향으로부터 길게 연장되는 와이어 패턴으로, 상기 와이어 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 큰 와이어 패턴, 및 상기 열전도층 상에, 상기 와이어 패턴의 둘레를 감싸는 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층은 상기 플레이트부로부터 돌출되고, 상기 제1 돌출부와 이격되는 제2 돌출부를 더 포함하고, 상기 제2 돌출부는 상기 제2 반도체 패턴과 접한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 패턴과, 상기 와이어 패턴과, 상기 제2 반도체 패턴은 상기 제1 돌출부 상에 순차적으로 적층된다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 열전도층의 두께 방향으로 일정하고, 상기 열전도층은 언도프(undoped) 반도체 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 NMOS가 형성되는 제1 영역 및 PMOS가 형성되는 제2 영역을 포함하는 기판, 상기 제1 영역 상에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상의 제1 열전도층과, 상기 제1 열전도층 상에 제1 종단과 제2 종단을 포함하는 제1 와이어 패턴과, 상기 제1 와이어 패턴의 제1 종단 및 상기 제1 열전도층과 접하는 제1 반도체 패턴과, 상기 제1 와이어 패턴의 제2 종단과 접하는 제2 반도체 패턴과, 상기 제1 와이어 패턴을 감싸는 제1 게이트 전극을 포함하는 제1 트랜지스터, 및 상기 제2 영역 상에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상의 제2 열전도층과, 상기 제2 열전도층 상에 제3 종단과 제4 종단을 포함하는 제2 와이어 패턴과, 상기 제2 와이어 패턴의 제3 종단 및 상기 제2 열전도층과 접하는 제3 반도체 패턴과, 상기 제2 와이어 패턴의 제4 종단과 접하는 제4 반도체 패턴과, 상기 제2 와이어 패턴을 감싸는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 와이어 패턴에 포함된 불순물의 농도는 상기 제1 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고, 상기 제2 와이어 패턴에 포함된 불순물의 농도는 상기 제2 열전도층에 포함된 불순물의 농도 및 상기 기판에 포함된 불순물의 농도보다 크고, 상기 제1 열전도층에 포함된 불순물의 농도 프로파일은 상기 제2 열전도층에 포함된 불순물의 농도 프로파일과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 열전도층에 포함된 불순물의 농도 및 상기 제2 열전도층에 포함된 불순물의 농도는 두께 방향으로 일정하고, 상기 제1 열전도층에 포함된 불순물의 농도는 상기 제2 열전도층에 포함된 불순물의 농도보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 프리 열전도층과, 반도체막을 순차적으로 형성하고, 상기 프리 열전도층의 일부 및 상기 반도체막을 패터닝하여, 상기 기판 상에 열전도층과, 상기 열전도층 상에 채널 패턴을 형성하고, 상기 열전도층 상에, 상기 채널 패턴의 일부와 중첩되는 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 채널 패턴 하부의 열전도층의 일부를 산화시켜 절연 패턴을 형성하고, 상기 절연 패턴의 적어도 일부를 제거하여, 상기 열전도층 상에 상기 절연 패턴의 상면과 이격되는 와이어 패턴을 형성하고, 상기 와이어 패턴의 둘레를 감싸는 게이트 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5는 도 2의 와이어 패턴의 불순물의 농도와 Line 1을 따라 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
도 8은 본 발명의 제3 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
도 10은 본 발명의 제4 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12 및 도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 14의 D - D를 따라서 절단한 단면도이다.
도 16은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 17은 도 16의 E - E를 따라서 절단한 단면도이다.
도 18은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 19는 도 19의 F - F 및 G - G를 따라서 절단한 단면도이다.
도 20은 도 19의 Line 2 및 Line 3을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
도 21 내지 도 31b은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 32는 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 33은 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 34 내지 도 36는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4는 도 1의 C - C를 따라서 절단한 단면도이다. 도 5는 도 2의 와이어 패턴의 불순물의 농도와 Line 1을 따라 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
참고로, 설명의 편의성을 위하여, 도 1에서 층간 절연막(180)은 도시하지 않았다.
도 1 내지 도 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 열전도층(110)과, 제1 와이어 패턴(120)과, 제1 반도체 패턴(140)과, 제2 반도체 패턴(145)을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
이하의 설명에서, 설명의 편의상, 기판(100)은 실리콘 기판일 것으로 설명한다.
제1 열전도층(110)은 기판(100) 상에 형성될 수 있다. 제1 열전도층(110)은 제1 플레이트부(111)와, 제1 돌출부(112a)와, 제2 돌출부(112b)를 포함할 수 있다.
제1 돌출부(112a) 및 제2 돌출부(112b)는 제1 플레이트부(111) 상에 형성될 수 있다. 제1 돌출부(112a) 및 제2 돌출부(112b)는 제1 플레이트부(111)로부터 돌출되어 있을 수 있다. 제1 돌출부(112a) 및 제2 돌출부(112b)는 서로 간에 이격되어 배치될 수 있다.
제1 열전도층(110)은 제1 반도체 패턴(140)과, 제1 와이어 패턴(120)과, 제2 반도체 패턴(145)으로부터 발생되는 열을 기판(100)으로 쉽게 발산될 수 있도록 할 수 있다.
제1 열전도층(110)은 높은 열전도도를 갖는 물질을 포함할 수 있다. 또한, 제1 열전도층(110)은 제1 열전도층(110)에 포함된 불순물의 농도를 조절함으로써, 제1 열전도층(110)의 열전도도를 조절할 수 있다. 이에 관한 설명은 이후에 설명한다.
제1 열전도층(110)은 예를 들어, 실리콘(Si), 탄화 실리콘(SiC), 질화 알루미늄(AlN) 또는 산화 베릴륨(BeO) 중 하나를 포함할 수 있다.
이하의 설명에서, 설명의 편의상, 제1 열전도층(110)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(105)은 제1 열전도층(110) 상에 형성될 수 있다. 필드 절연막(105)은 제1 돌출부(112a) 및 제2 돌출부(112b)의 측벽의 적어도 일부를 감쌀 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 와이어 패턴(120)은 제1 열전도층(110) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 와이어 패턴(120)은 필드 절연막(105) 상에 형성될 수 있다.
제1 와이어 패턴(120)은 필드 절연막(105)과 이격되어, 제1 방향(X1)으로 연장되어 형성될 수 있다. 제1 와이어 패턴(120)은 기판(100)의 상면과 평행하게 배치될 수 있다. 즉, 제1 와이어 패턴(120)은 X1-Y1 평면 상에 놓여 있을 수 있다.
제1 와이어 패턴(120)은 서로 대응되는 제1 종단(120a)와 제2 종단(120b)을 포함할 수 있다. 제1 와이어 패턴의 제1 종단(120a) 및 제1 와이어 패턴의 제2 종단(120b)은 제1 방향(X1)을 따라 위치할 수 있다.
제1 와이어 패턴(120)은 제1 돌출부(112a)와 제2 돌출부(112b) 사이에 위치할 수 있다. 도 2에서, 제1 와이어 패턴(120)은 제1 돌출부(112a) 및 제2 돌출부(112b) 위로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 와이어 패턴(120)은 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 와이어 패턴(120)의 단면은 사각형일 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 와이어 패턴(120)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 와이어 패턴(120)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 와이어 패턴(120)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 와이어 패턴(120)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도 1에서, 본 발명의 제1 실시예에 따른 반도체 장치는 하나의 제1 와이어 패턴(120)을 이용한 트랜지스터일 수 있다. 하지만, 도시된 것과 달리, 제1 와이어 패턴(120) 상에 제1 와이어 패턴과 이격된 하나 이상의 와이어 패턴이 더 배치되어, 두 개 이상의 와이어 패턴이 채널 영역으로 사용될 수 있다.
제1 반도체 패턴(140)은 제1 열전도층(110) 상에 형성될 수 있다. 제1 반도체 패턴(140)은 제1 와이어 패턴의 제1 종단(120a) 및 제1 열전도층(110)과 접할 수 있다.
좀 더 구체적으로, 제1 반도체 패턴(140)은 제1 돌출부(112a) 상에 형성될 수 있다. 제1 반도체 패턴(140)은 제1 돌출부(112a)와 접할 수 있다. 제1 반도체 패턴(140)과 제1 플레이트부(111) 사이에 제1 돌출부(112a)가 위치할 수 있다.
제2 반도체 패턴(145)은 제1 열전도층(110) 상에 형성될 수 있다. 제2 반도체 패턴(145)은 제1 반도체 패턴(140)과 이격되어 형성될 수 있다. 제2 반도체 패턴(145)은 제1 와이어 패턴의 제2 종단(120b) 및 제1 열전도층(110)과 접할 수 있다.
좀 더 구체적으로, 제2 반도체 패턴(145)은 제2 돌출부(112b) 상에 형성될 수 있다. 제2 반도체 패턴(145)은 제2 돌출부(112b)와 접할 수 있다. 제2 반도체 패턴(145)과 제1 플레이트부(111) 사이에 제2 돌출부(112b)가 위치할 수 있다.
제1 반도체 패턴(140)과 제2 반도체 패턴(145) 사이에, 제1 와이어 패턴(120)이 형성될 수 있다. 제1 와이어 패턴(120)은 제1 반도체 패턴(140)으로부터 제2 반도체 패턴(145)을 향하여 제1 방향(X1)으로 길게 연장되어 형성될 수 있다. 다르게 말하면, 제1 와이어 패턴(120)은 제2 반도체 패턴(145)으로부터 제1 반도체 패턴(140)을 향하여 제1 방향(X1)으로 길게 연장되어 형성될 수 있다.
제1 반도체 패턴(140) 및 제2 반도체 패턴(145)은 본 발명의 제1 실시예에 따른 반도체 장치(1)의 소오스 영역 및 드레인 영역에 포함될 수 있다. 즉, 제1 반도체 패턴(140)이 드레인 영역에 포함될 경우, 제2 반도체 패턴(145)은 소오스 영역에 포함될 수 있고, 그 반대일 수도 있다.
제1 반도체 패턴(140)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 반도체 패턴(140)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 직사각형 모양을 도시하였다.
제1 반도체 패턴(140) 및 제2 반도체 패턴(145)은 예를 들어, 에피택셜막을 포함할 수 있다. 제1 와이어 패턴(120)이 실리콘 와이어 패턴일 경우, 제1 반도체 패턴(140) 및 제2 반도체 패턴(145)은 실리콘(Si), 탄화 실리콘(SiC) 또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(130)은 제2 방향(Y1)으로 연장되어, 제1 와이어 패턴(120)과 교차하도록 형성될 수 있다. 제1 게이트 전극(130)은 제1 반도체 패턴(140)과 제2 반도체 패턴(145) 사이에서, 제1 와이어 패턴(120)의 둘레를 감쌀 수 있다.
제1 게이트 전극(130)은 제1 열전도층(110) 및 필드 절연막(105) 상에 형성될 수 있다.
제1 게이트 전극(130)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(125)은 제1 와이어 패턴(120)과 제1 게이트 전극(130) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 제1 와이어 패턴(120)의 둘레를 따라서 형성될 수 있다.
또한, 제1 게이트 절연막(125)은 필드 절연막(105)의 상면 및 제1 게이트 전극(130) 사이에도 형성될 수 있다. 도 2 에서, 제1 게이트 절연막(125)은 제1 와이어 패턴(120)과 제1 스페이서(135)가 중첩되는 위치에 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 게이트 절연막(125)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 스페이서(135)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(130)의 측벽 상에 형성될 수 있다. 제1 스페이서(135)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 게이트 절연막(125)은 제1 스페이서(135)의 측벽을 따라 연장되는 부분을 포함하지 않을 수 있다.
층간 절연막(180)은 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(180)은 제1 반도체 패턴(140)과 제2 반도체 패턴(145)을 덮을 수 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 도 2 및 도 4에서 도시하지 않았지만, 본 발명의 실시예들에 따른 반도체 장치는 제1 반도체 패턴(140) 및 제2 반도체 패턴(145) 상에 형성되는 금속 실리사이드층을 더 포함할 수 있다.
도 2 및 도 5를 참고하면, 제1 와이어 패턴(120)에 포함된 불순물의 농도는 제1 열전도층(110)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 클 수 있다.
또한, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다.
기판(100) 등에는 여러 가지 종류의 불순물이 포함되어 있을 수 있다. 하지만, 본 발명의 실시예들에 따른 반도체 장치에 관한 설명에서, "불순물의 농도"는 각 층에 포함되는 n형 불순물 및/또는 p형 불순물의 농도인 것으로 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향으로 일정할 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 클 수 있다. 즉, 도 5에서 도시된 것과 같이, 기판(100), 제1 열전도층(110) 및 제1 와이어 패턴(120)으로 이동함에 따라, 각각의 층에 포함된 불순물의 농도는 증가할 수 있다.
도 5에서, 기판(100)과 제1 열전도층(110) 사이 및 제1 열전도층(110)과 제1 와이어 패턴(120) 사이에서, 불순물의 농도는 불연속적으로 증가하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 예를 들어, 기판(100)과 제1 열전도층(110) 사이에서, 불순물의 확산 등이 발생함으로써, 기판(100) 및 제1 열전도층(110) 사이의 불순물 농도의 기울기 또는 오르내림(fluctuation)이 있을 수 있다.
일 예로, 제1 와이어 패턴(120)과 제1 열전도층(110)은 동일한 도전형을 가질 수 있다. 본 발명의 실시예들에 따른 반도체 장치가 PMOS일 경우, 제1 열전도층(110)과, 채널 영역으로 사용되는 제1 와이어 패턴(120)은 n형 반도체층일 수 있다. 이에 반해, 본 발명의 실시예들에 따른 반도체 장치가 NMOS일 경우, 제1 열전도층(110)과, 채널 영역으로 사용되는 제1 와이어 패턴(120)은 p형 반도체층일 수 있다.
다른 예로, 제1 상부 패턴(115)과 제1 열전도층(110)은 다른 도전형을 가질 수 있다. 본 발명의 실시예들에 따른 반도체 장치가 PMOS일 경우, 채널 영역으로 사용되는 제1 와이어 패턴(120)은 n형 반도체층이고, 제1 열전도층(110)은 p형 반도체층일 수 있다. 이에 반해, 본 발명의 실시예들에 따른 반도체 장치가 NMOS일 경우, 채널 영역으로 사용되는 제1 와이어 패턴(120)은 p형 반도체층이고, 제1 열전도층(110)은 n형 반도체층일 수 있다.
덧붙여, n형 반도체층의 경우, n형 반도체층은 n형 불순물만을 포함할 수도 있지만, n형 불순물 및 p형 불순물을 모두 포함할 수도 있다. 즉, 반도체층 내에서, n형 불순물의 농도가 p형 불순물의 농도보다 클 경우, 반도체층은 n형 반도체층일 수 있다.
따라서, 제1 와이어 패턴(120)과 제1 열전도층(110)이 모두 p형 반도체층일 경우, 제1 와이어 패턴(120)과 제1 열전도층(110)은 각각 p형 불순물만을 포함하거나, p형 불순물 및 n형 불순물을 모두 포함할 수도 있다. 이에 반해, 제1 제1 와이어 패턴(120)과 제1 열전도층(110)이 모두 n형 반도체층일 경우, 제1 와이어 패턴(120)과 제1 열전도층(110)은 각각 n형 불순물만을 포함하거나, n형 불순물 및 p형 불순물을 모두 포함할 수도 있다.
먼저, 불순물의 농도에 따른 반도체층의 열전도도는 다음과 같을 수 있다.
반도체층에서 발생되는 열은 반도체층을 이루는 물질의 격자 진동인 포논(phonon)에 영향을 받을 수 있다. 즉, 반도체층을 이루는 물질의 격자 진동에 영향을 주는 요인이 있을 경우, 반도체층의 열전도도는 변할 수 있다.
만약, 특정한 도전형을 갖는 반도체층으로 만들기 위해, 반도체층에 불순물을 도핑 또는 주입 등을 할 경우, 불순물의 농도에 따라 반도체층의 열전도도는 변할 수 있다.
예를 들어, 반도체층에 포함되는 불순물은 반도체 물질의 격자 진동을 방해하는 요인으로 작용될 수 있다. 즉, 반도체층에 포함된 불순물에 의해, 포논 산란(phonon scattering)이 발생할 수 있다.
따라서, 반도체층에 포함된 불순물의 농도가 증가함에 따라, 포논 산란은 더 크게 발생된다. 그러므로, 반도체층에 포함된 불순물의 농도가 증가함에 따라, 반도체층의 열전도도는 감소할 수 있다.
와이어 패턴 모양의 채널 영역에서 발생되는 열이 빠져나갈 수 있는 경로는 planar 트랜지스터의 채널 영역에서 발생되는 열이 빠져나가는 경로보다 좁게 된다. 즉, 와이어 패턴 모양의 채널 영역을 포함하는 반도체 장치의 경우, 채널 영역에서 발생되는 열이 빠져나갈 수 있는 경로는 와이어 패턴과 접하는 소오스 영역 및 드레인 영역의 폭에 국한될 수 있다. 이에 따라, 와이어 패턴 모양의 채널 영역을 포함하는 반도체 장치는 채널 영역에서 발생되는 열(즉, self-heating)에 취약할 수도 있다.
하지만, 본 발명의 실시예들에 따른 반도체 장치와 같이, 기판(100)과 트랜지스터의 채널 영역으로 사용되는 제1 와이어 패턴(120) 사이에, 열전도도가 높은 제1 열전도층(110)을 개재함으로써, 제1 와이어 패턴(120)에서 발생되는 열은 제1 열전도층(110)을 통해, 기판(100)으로 효율적으로 발산될 수 있다.
다시 말하면, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 와이어 패턴(120)과 접하는 제1 반도체 패턴(140) 및 제2 반도체 패턴(145)의 하부에, 제1 와이어 패턴(120)보다 낮은 불순물 농도를 갖는 제1 열전도층(110)을 배치함으로써, 제1 제1 와이어 패턴(120)에서 발생되는 열을 기판(100)으로 효율적으로 발산시킬 수 있다. 이를 통해, 반도체 장치의 동작 성능 및 신뢰성을 개선할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다. 도 7은 본 발명의 제3 실시예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다. 도 8은 본 발명의 제3 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다. 도 9는 본 발명의 제4 실시예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다. 도 10은 본 발명의 제4 실시예의 변형예에 따른 반도체 장치에 포함되는 기판 및 열전도층의 불순물 농도를 개략적으로 도시한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 6 내지 도 10은 각각 도 2의 와이어 패턴의 불순물의 농도와 Line 1을 따라 열전도층의 불순물 농도를 개략적으로 도시한 도면이다.
도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향으로 일정할 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 작을 수 있다.
또한, 제1 와이어 패턴(120)에 포함된 불순물의 농도는 제1 열전도층(110)에 포함된 불순물의 농도보다 클 수 있다.
따라서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 와이어 패턴(120)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 작을 수 있다.
덧붙여, 제1 열전도층(110)은 예를 들어, 언도프(un-doped) 반도체 물질 패턴일 수 있지만, 이에 제한되는 것은 아니다.
여기에서, "언도프 상태"는 반도체 장치를 제조하는 제작자가 의도적으로 도핑 또는 주입한 불순물이 제1 열전도층(110)에 포함되지 않는다는 것을 의미하는 것이지, 제1 열전도층(110)에 불순물이 포함되지 않는다는 것을 의미하는 것은 아니다.
즉, 제1 열전도층(110)은 기판(100) 또는 제1 및 제2 반도체 패턴(140, 145)으로부터 확산 등에 의해 이동한 불순물을 포함할 수 있음은 물론이다.
도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향을 따라 변할 수 있다.
예를 들어, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)으로부터 멀어짐에 따라 증가할 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 최하부에서 제1 열전도층(110)의 최상부로 이동함에 따라 연속적으로 증가할 수 있다.
도 7에서, 제1 열전도층(110)에 포함된 불순물의 농도 프로파일은 선형적으로 변하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)의 두께 방향에 따라 변화하지만, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 와이어 패턴(120)에 포함된 불순물의 농도보다 작거나 같고, 기판(100)에 포함된 불순물의 농도보다 크거나 같은 수 있다.
즉, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 작지 않고, 제1 와이어 패턴(120)에 포함된 불순물의 농도보다 크기 않을 수 있다.
제1 열전도층(110)의 중앙 부근에서의 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 크고, 제1 와이어 패턴(120)에 포함된 불순물의 농도보다 작을 수 있다.
도 7에서, 기판(100)과 제1 열전도층(110) 사이 및 제1 열전도층(110)과 제1 와이어 패턴(120) 사이에서, 불순물의 농도가 연속적인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 열전도층(110)의 최하부에서의 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 크거나, 제1 열전도층(110)의 최상부에서의 불순물의 농도는 제1 와이어 패턴(120)에 포함된 불순물의 농도보다 작을 수 있다.
제1 열전도층(110)에 포함된 불순물의 농도가 기판(100)에서 멀어짐에 따라 증가함으로써, 반도체 장치에서 펀치 쓰루(punch through) 현상이 발생하는 것을 경감시킬 수 있을 뿐만 아니라, 반도체 장치의 채널 영역에서 발생되는 열을 기판(100)으로 효율적으로 발산시킬 수도 있다.
도 8을 참고하면, 본 발명의 제3 실시예의 변형예에 따른 반도체 장치(3a)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에서 멀어짐에 따라 계단 형태로 증가할 수 있다.
다시 말하면, 제1 열전도층(110)은 서로 다른 불순물의 농도를 갖는 복수의 열전도층을 가질 수 있다. 이에 따라, 제1 반도체 패턴(140)에 보다 근접한 상부 열전도층은 제1 상부 패턴(115)에서 좀 더 멀리 떨어진 하부 열전도층보다 불순물의 농도가 클 수 있다.
도 9를 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 두께 방향, 즉, 기판(100)의 두께 방향을 따라 변할 수 있고, 제1 열전도층(110)은 기판(100)보다 불순물 농도가 작은 부분을 포함할 수 있다.
예를 들어, 제1 열전도층(110)은 기판(100)과 인접하는 부분에 언도프 반도체 영역을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)으로부터 멀어짐에 따라 증가할 수 있다. 제1 열전도층(110)에 포함된 불순물의 농도는 제1 열전도층(110)의 최하부에서 제1 열전도층(110)의 최상부로 이동함에 따라 연속적으로 증가할 수 있다.
제1 열전도층(110)의 최하부에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 작을 수 있다. 또한, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)의 두께 방향에 따라 변화하지만, 제1 열전도층(110)에 포함된 불순물의 농도는 제1 와이어 패턴(120)에 포함된 불순물의 농도보다 작거나 같을 수 있다.
도 9에서, 제1 열전도층(110)의 중앙 부근에서의 불순물의 농도는 기판(100)에 포함된 불순물의 농도보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다.
덧붙여, 도 9에서, 제1 열전도층(110)에 포함된 불순물의 농도 프로파일은 선형적으로 변하는 것으로 도시하고, 기판(100)과 제1 열전도층(110) 사이에서, 불순물의 농도가 불연속적인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 10을 참고하면, 본 발명의 제4 실시예의 변형예에 따른 반도체 장치(4a)에서, 제1 열전도층(110)에 포함된 불순물의 농도는 기판(100)에서 멀어짐에 따라 계단 형태로 증가할 수 있다.
제1 열전도층(110)은 서로 다른 불순물의 농도를 갖는 복수의 열전도층을 가질 수 있다. 예를 들어, 제1 열전도층(110)에서, 기판(100)보다 불순물의 농도가 낮은 열전도층은 기판(100)에 최인접하는 영역에 배치되고, 기판(100)보다 불순물의 농도가 큰 열전도층은 제1 반도체 패턴(140)에 인접하는 영역에 배치될 수 있다.
제1 열전도층(110)에서, 기판(100)보다 불순물의 농도가 낮은 열전도층은 예를 들어, 언도프 반도체 에피층을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제1 게이트 절연막(125)은 제1 스페이서(135)의 측벽을 따라서 연장되는 부분을 포함할 수 있다.
제1 와이어 패턴(120)의 둘레를 따라서 형성된 제1 게이트 절연막(125) 부분과, 제1 스페이서(135)의 측벽을 따라서 연장되는 제1 게이트 절연막(125) 부분은 서로 간에 연결되어 있을 수 있다.
제1 게이트 전극(130)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있다.
도 12 및 도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 12는 도 1의 A - A를 따라서 절단한 단면도이고, 도 13은 도 1의 C - C를 따라서 절단한 단면도이다.
도 12 및 도 13을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 반도체 패턴(140) 및 제2 반도체 패턴(145)은 제1 와이어 패턴(120)의 프로파일을 따라서 형성될 수 있다.
제1 반도체 패턴(140) 및 제2 반도체 패턴(145)은 제1 스페이서(135)의 외측벽으로부터 돌출된 제1 와이어 패턴(120) 부분을 감싸도록 형성될 수 있다.
제1 와이어 패턴(120)의 일부는 제1 돌출부(112a) 및 제2 돌출부(112b) 위로 연장될 수 있다. 제1 반도체 패턴(140)은 제1 돌출부(112a) 위로 연장된 제1 와이어 패턴(120) 부분을 감쌀 수 있고, 제2 반도체 패턴(145)은 제2 돌출부(112b) 위로 연장된 제1 와이어 패턴(120) 부분을 감쌀 수 있다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 15는 14의 D - D를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고로, 설명의 편의성을 위하여, 도 14에서 층간 절연막(180)은 도시하지 않았고, 도 14의 A - A를 따라서 절단한 단면도는 도 2와 동일할 수 있다.
도 14 및 도 15를 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 제2 와이어 패턴(220)을 더 포함할 수 있다.
제1 열전도층(110)은 제3 돌출부(112c) 및 제4 돌출부(112d)를 더 포함할 수 있다. 제3 돌출부(112c) 및 제4 돌출부(112d)는 각각 제1 플레이트부(111) 상에 형성될 수 있다. 제3 돌출부(112c) 및 제4 돌출부(112d)는 각각 제1 플레이트부(111)로부터 돌출되어 있을 수 있다.
제3 돌출부(112c) 및 제4 돌출부(112d)는 서로 간에 이격되어 배치될 수 있다. 또한, 제3 돌출부(112c) 및 제4 돌출부(112d)는 각각 제1 돌출부(112a) 및 제2 돌출부(112b)와 이격되어 배치될 수 있다.
필드 절연막(105)은 제3 돌출부(112c) 및 제4 돌출부(112d)의 측벽의 적어도 일부를 감쌀 수 있다.
제2 와이어 패턴(220)은 제1 열전도층(110) 상에 형성될 수 있다. 제2 와이어 패턴(220)은 필드 절연막(105) 상에 형성될 수 있다.
제2 와이어 패턴(220)은 필드 절연막(105)과 이격되어, 제1 방향(X1)으로 연장되어 형성될 수 있다. 제2 와이어 패턴(220)은 제1 와이어 패턴(120)과 이격되어 형성될 수 있다.
제1 와이어 패턴(120)과 제2 와이어 패턴(220)은 제2 방향(Y1)으로 배열되어 있을 수 있다. 제1 와이어 패턴(120)과 제2 와이어 패턴(220)은 나란하게 배치될 수 있다.
제2 와이어 패턴(220)은 기판(100)의 상면과 평행하게 배치될 수 있다. 제2 와이어 패턴(220)은 제1 와이어 패턴(120)과 같이, X1-Y1 평면 상에 놓여 있을 수 있다.
제2 와이어 패턴(220)은 서로 대응되는 제1 종단(220a)와 제2 종단(220b)을 포함할 수 있다. 제2 와이어 패턴의 제1 종단(220a) 및 제2 와이어 패턴의 제2 종단(220b)은 제1 방향(X1)을 따라 위치할 수 있다.
제2 와이어 패턴(220)은 제3 돌출부(112c)와 제4 돌출부(112d) 사이에 위치할 수 있다. 도 15에서, 제2 와이어 패턴(220)은 제3 돌출부(112c) 및 제4 돌출부(112d) 위로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 반도체 패턴(140)은 제1 와이어 패턴의 제1 종단(120a), 제2 와이어 패턴의 제1 종단(220a) 및 제1 열전도층(110)과 접할 수 있다. 좀 더 구체적으로, 제1 반도체 패턴(140)은 제1 돌출부(112a) 및 제3 돌출부(112c)와 접할 수 있다.
제2 반도체 패턴(145)은 제1 와이어 패턴의 제2 종단(120b), 제2 와이어 패턴의 제2 종단(220b) 및 제1 열전도층(110)과 접할 수 있다. 좀 더 구체적으로, 제2 반도체 패턴(145)은 제2 돌출부(112b) 및 제4 돌출부(112d)와 접할 수 있다.
제1 게이트 전극(130)은 제1 와이어 패턴(120) 및 제2 와이어 패턴(220)과 교차하도록 형성될 수 있다. 제1 게이트 전극(130)은 제1 반도체 패턴(140)과 제2 반도체 패턴(145) 사이에서, 제1 와이어 패턴(120)의 둘레 및 제2 와이어 패턴(220)의 둘레를 감쌀 수 있다.
제1 게이트 절연막(125)은 제1 와이어 패턴(120)뿐만 아니라, 제2 와이어 패턴(220)의 둘레를 따라서 형성될 수 있다.
제1 와이어 패턴(120)의 일부 및 제2 와이어 패턴(220)의 일부는 각각 제1 스페이서(135)와 중첩되는 부분을 포함할 수 있다.
도 16은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 17은 도 16의 E - E를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5에서 설명한 것과 중복되는 내용은 생략한다.
도 16 및 도 17을 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 제1 열전도층(110)과, 제3 와이어 패턴(320)과, 제3 반도체 패턴(340)과, 제4 반도체 패턴(345)을 포함할 수 있다.
제1 열전도층(110)은 제1 플레이트부(111)와, 제1 플레이트부(111)로부터 돌출되는 제5 돌출부(112e)를 포함할 수 있다.
필드 절연막(105)은 제5 돌출부(112e)의 측벽의 적어도 일부를 감쌀 수 있다.
제3 와이어 패턴(320)는 제1 열전도층(110) 상에 형성될 수 있다, 제3 와이어 패턴(320)은 제5 돌출부(112e) 상에 형성될 수 있다. 제3 와이어 패턴(320)은 제5 돌출부(112e)와 수직으로 중첩되게 배치될 수 있다.
제3 와이어 패턴(320)은 기판(100)의 상면과 수직인 방향으로 연장되어 형성될 수 있다. 제3 와이어 패턴(320)은 기판(100)의 상면에 수직으로 배치될 수 있다. 즉, 제3 와이어 패턴(320)은 기판(100)의 상면의 법선과 나란하게 형성될 수 있다.
제3 와이어 패턴(320)은 서로 대응되는 제1 종단(320a)와 제2 종단(320b)을 포함할 수 있다. 제3 와이어 패턴의 제1 종단(320a) 및 제3 와이어 패턴의 제2 종단(320b)은 기판(100)의 두께 방향으로, 서로 마주할 수 있다.
제3 반도체 패턴(340)은 제1 열전도층(110) 상에 형성될 수 있다. 제3 반도체 패턴(340)은 제3 와이어 패턴의 제1 종단(320a) 및 제1 열전도층(110)과 접할 수 있다.
좀 더 구체적으로, 제3 반도체 패턴(340)은 제5 돌출부(112e) 상에 형성될 수 있다. 제3 반도체 패턴(140)은 제3 돌출부(112e)와 접할 수 있다.
제3 반도체 패턴(340)은 제1 열전도층(110)과 제3 와이어 패턴(320) 사이에 배치될 수 있다. 좀 더 구체적으로, 제3 반도체 패턴(340)은 기판(100)의 두께 방향으로, 제5 돌출부(112e)와 제3 와이어 패턴(320) 사이에 배치될 수 있다.
제4 반도체 패턴(345)은 제1 열전도층(110) 상에 형성될 수 있다. 제4 반도체 패턴(345)은 제3 와이어 패턴(320) 상에 형성될 수 있다.
제3 반도체 패턴(340)과, 제3 와이어 패턴(320)과 제4 반도체 패턴(345)은 제5 돌출부(112e) 상에 순차적으로 적층되어 있을 수 있다.
제4 반도체 패턴(345)은 제3 와이어 패턴의 제2 종단(320b)과 접할 수 있다. 하지만, 제4 반도체 패턴(345)은 제1 열전도층(110)과 접하지 않을 수 있다.
제2 게이트 전극(330)은 제3 와이어 패턴(320)과 교차하도록 형성될 수 있다. 제2 게이트 전극(330)은 제3 반도체 패턴(340) 및 제4 반도체 패턴(345) 사이에서, 제3 와이어 패턴(320)의 둘레를 감쌀 수 있다.
제2 게이트 전극(330)은 기판(100)의 상면과 평행하게 배치될 수 있다.
제2 게이트 절연막(325)은 제3 와이어 패턴(320)과 제2 게이트 전극(330) 사이에 형성될 수 있다. 제2 게이트 절연막(325)은 제3 와이어 패턴(320)의 둘레를 따라서 형성될 수 있다.
도 18은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 19는 도 19의 F - F 및 G - G를 따라서 절단한 단면도이다. 도 20은 도 19의 Line 2 및 Line 3을 따라서 불순물의 농도를 개략적으로 도시한 도면이다.
참고적으로, 도 18의 F - F 및 G - G를 따라서 절단한 단면도는 도 2에 도시되는 단면도와 유사한 도면을 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도 18의 F - F 및 G - G를 따라서 절단한 단면도는 도 2, 도 11 및 도 12 중 하나와 유사한 도면일 수 있음은 물론이다.
도 18 및 도 19를 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 제2 열전도층(410)과, 제4 와이어 패턴(420)과, 제3 게이트 전극(430)과, 제3 열전도층(510)과, 제5 와이어 패턴(520)과, 제4 게이트 전극(530)을 포함할 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 기판의 제1 영역(I) 및 기판의 제2 영역(II)은 서로 다른 도전형의 트랜지스터가 형성되는 영역일 수 있다.
즉, 기판의 제1 영역(I)이 N형 트랜지스터가 형성되는 영역이면, 기판의 제2 영역(II)은 P형 트랜지스터가 형성되는 영역일 수 있다. 반대로, 기판의 제1 영역(I)이 P형 트랜지스터가 형성되는 영역이면, 기판의 제2 영역(II)은 N형 트랜지스터가 형성되는 영역일 수 있다.
이하에서, 기판의 제1 영역(I) 및 기판의 제2 영역(II)은 서로 다른 도전형의 트랜지스터가 형성되는 영역으로 설명한다.
기판(100)의 제1 영역(I)에 제1 트랜지스터(401)가 형성될 수 있다. 예를 들어, 제1 트랜지스터(401)는 N형 트랜지스터일 수 있다. 제1 트랜지스터(401)는 제2 열전도층(410)과, 제4 와이어 패턴(420)과, 제3 게이트 전극(430)을 포함할 수 있다.
제2 열전도층(410)은 기판(100) 상에 형성될 수 있다. 제2 열전도층(410)은 제2 플레이트부(411)와, 제6 돌출부(412a)와, 제7 돌출부(412b)를 포함할 수 있다.
제6 돌출부(412a)와 제7 돌출부(412b)는 각각 제2 플레이트부(411) 상에 형성될 수 있다. 제6 돌출부(412a) 및 제7 돌출부(412b)는 각각 제2 플레이트부(411)로부터 돌출될 수 있다. 제6 돌출부(412a) 및 제7 돌출부(412b)는 서로 간에 이격되어 배치될 수 있다.
필드 절연막(105)은 제2 열전도층(410) 상에 형성될 수 있다. 필드 절연막(105)은 제6 돌출부(412a) 및 제7 돌출부(412b)의 측벽의 적어도 일부를 감쌀 수 있다.
제4 와이어 패턴(420)은 제2 열전도층(410) 상에 형성될 수 있다. 제4 와이어 패턴(420)은 필드 절연막(105) 상에 형성될 수 있다.
제4 와이어 패턴(420)은 필드 절연막(105)과 이격되어, 제3 방향(X2)으로 연장되어 형성될 수 있다.
제4 와이어 패턴(420)은 기판(100)의 상면과 평행하게 배치될 수 있다. 제4 와이어 패턴(420)은 X2-Y2 평면 상에 놓여 있을 수 있다.
제4 와이어 패턴(420)은 서로 대응되는 제1 종단(420a)와 제2 종단(420b)을 포함할 수 있다. 제4 와이어 패턴의 제1 종단(420a) 및 제4 와이어 패턴의 제2 종단(420b)은 제3 방향(X2)을 따라 위치할 수 있다.
제4 와이어 패턴(420)은 제6 돌출부(412a)와 제7 돌출부(412b) 사이에 위치할 수 있다. 도 19에서, 제4 와이어 패턴(420)은 제6 돌출부(412a) 및 제7 돌출부(412b) 위로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제5 반도체 패턴(440)은 제2 열전도층(410) 상에 형성될 수 있다. 제5 반도체 패턴(440)은 제4 와이어 패턴의 제1 종단(420a) 및 제2 열전도층(410)과 접할 수 있다.
좀 더 구체적으로, 제5 반도체 패턴(440)은 제6 돌출부(412a) 상에 형성될 수 있다. 제5 반도체 패턴(440)은 제6 돌출부(412a)와 접할 수 있다.
제6 반도체 패턴(445)은 제2 열전도층(410) 상에 형성될 수 있다. 제6 반도체 패턴(445)은 제5 반도체 패턴(440)과 이격되어 형성될 수 있다. 제6 반도체 패턴(445)은 제4 와이어 패턴의 제2 종단(420b) 및 제2 열전도층(410)과 접할 수 있다.
좀 더 구체적으로, 제6 반도체 패턴(445)은 제7 돌출부(412b) 상에 형성될 수 있다. 제6 반도체 패턴(450)은 제7 돌출부(412b)와 접할 수 있다.
제5 반도체 패턴(440)과 제6 반도체 패턴(445) 사이에, 제4 와이어 패턴(420)이 형성될 수 있다.
제5 반도체 패턴(440) 및 제6 반도체 패턴(445)은 본 발명의 제9 실시예에 따른 반도체 장치(9) 중 제1 트랜지스터(401)의 소오스 영역 및 드레인 영역에 포함될 수 있다.
제3 게이트 전극(430)은 제4 방향(Y2)으로 연장되어, 제4 와이어 패턴(420)과 교차하도록 형성될 수 있다. 제3 게이트 전극(430)은 제5 반도체 패턴(440)과 제6 반도체 패턴(445) 사이에서, 제4 와이어 패턴(420)의 둘레를 감쌀 수 있다.
기판(100)의 제2 영역(II)에 제2 트랜지스터(501)가 형성될 수 있다. 예를 들어, 제2 트랜지스터(501)는 P형 트랜지스터일 수 있다. 제2 트랜지스터(501)는 제3 열전도층(510)과, 제5 와이어 패턴(520)과, 제4 게이트 전극(530)을 포함할 수 있다.
제3 열전도층(510)은 기판(100) 상에 형성될 수 있다. 제3 열전도층(510)은 제3 플레이트부(511)와, 제8 돌출부(512a)와, 제9 돌출부(512b)를 포함할 수 있다.
제8 돌출부(512a)와 제9 돌출부(512b)는 각각 제3 플레이트부(511) 상에 형성될 수 있다. 제8 돌출부(512a) 및 제9 돌출부(512b)는 각각 제3 플레이트부(511)로부터 돌출될 수 있다. 제8 돌출부(512a) 및 제9 돌출부(512b)는 서로 간에 이격되어 배치될 수 있다.
필드 절연막(105)은 제3 열전도층(510) 상에 형성될 수 있다. 필드 절연막(105)은 제8 돌출부(512a) 및 제9 돌출부(512b)의 측벽의 적어도 일부를 감쌀 수 있다.
제5 와이어 패턴(520)은 제3 열전도층(510) 상에 형성될 수 있다. 제5 와이어 패턴(520)은 필드 절연막(105) 상에 형성될 수 있다.
제5 와이어 패턴(520)은 필드 절연막(105)과 이격되어, 제5 방향(X3)으로 연장되어 형성될 수 있다.
제5 와이어 패턴(520)은 기판(100)의 상면과 평행하게 배치될 수 있다. 제5 와이어 패턴(520)은 X3-Y3 평면 상에 놓여 있을 수 있다.
제5 와이어 패턴(520)은 서로 대응되는 제1 종단(520a)와 제2 종단(520b)을 포함할 수 있다. 제5 와이어 패턴의 제1 종단(520a) 및 제5 와이어 패턴의 제2 종단(520b)은 제5 방향(X3)을 따라 위치할 수 있다.
제5 와이어 패턴(520)은 제8 돌출부(512a)와 제9 돌출부(512b) 사이에 위치할 수 있다. 도 19에서, 제5 와이어 패턴(520)은 제8 돌출부(512a) 및 제8 돌출부(512a) 위로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제7 반도체 패턴(540)은 제3 열전도층(510) 상에 형성될 수 있다. 제7 반도체 패턴(540)은 제5 와이어 패턴의 제1 종단(520a) 및 제3 열전도층(510)과 접할 수 있다.
좀 더 구체적으로, 제7 반도체 패턴(540)은 제8 돌출부(512a) 상에 형성될 수 있다. 제7 반도체 패턴(540)은 제8 돌출부(512a)와 접할 수 있다.
제8 반도체 패턴(545)은 제3 열전도층(510) 상에 형성될 수 있다. 제8 반도체 패턴(545)은 제7 반도체 패턴(540)과 이격되어 형성될 수 있다. 제8 반도체 패턴(545)은 제5 와이어 패턴의 제2 종단(520b) 및 제3 열전도층(510)과 접할 수 있다.
좀 더 구체적으로, 제8 반도체 패턴(545)은 제9 돌출부(512b) 상에 형성될 수 있다. 제8 반도체 패턴(550)은 제9 돌출부(512b)와 접할 수 있다.
제7 반도체 패턴(540)과 제8 반도체 패턴(545) 사이에, 제5 와이어 패턴(520)이 형성될 수 있다.
제7 반도체 패턴(540) 및 제8 반도체 패턴(545)은 본 발명의 제9 실시예에 따른 반도체 장치(9) 중 제2 트랜지스터(501)의 소오스 영역 및 드레인 영역에 포함될 수 있다.
제4 게이트 전극(530)은 제6 방향(Y3)으로 연장되어, 제5 와이어 패턴(520)과 교차하도록 형성될 수 있다. 제4 게이트 전극(530)은 제7 반도체 패턴(540)과 제8 반도체 패턴(545) 사이에서, 제5 와이어 패턴(520)의 둘레를 감쌀 수 있다.
도 20을 참고하면, 제4 와이어 패턴(420)에 포함된 불순물의 농도는 제2 열전도층(410)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 클 수 있다. 제2 열전도층(410)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다.
또한, 제5 와이어 패턴(520)에 포함된 불순물의 농도는 제3 열전도층(510)에 포함된 불순물의 농도 및 기판(100)에 포함된 불순물의 농도보다 클 수 있다. 제3 열전도층(510)에 포함된 불순물의 농도는 기판(100)에 포함된 불순물의 농도와 다를 수 있다.
덧붙여, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 제2 열전도층(410)에 포함된 불순물의 농도 프로파일은 제3 열전도층(510)에 포함된 불순물의 농도 프로파일과 다를 수 있다.
여기에서, "농도 프로파일이 다르다"라는 것은 단순한 불순물 농도의 크기뿐만 아니라, 포함된 불순물의 종류가 다를 수 있음을 의미할 수 있다. 또한, "농도 프로파일이 다르다"라는 것은 열전도층에 포함된 불순물의 분포 모양(도 7 내지 도 10 참고)도 다를 수 있음을 의미한다.
예를 들어, 제2 열전도층(410)에 포함된 불순물의 농도는 제2 열전도층(410)의 두께 방향으로 일정하고, 제3 열전도층(510)에 포함된 불순물의 농도는 제3 열전도층(510)의 두께 방향으로 일정할 수 있다.
이때, PMOS는 NMOS보다 열에 좀 더 취약할 수 있으므로, 제2 열전도층(410)에 포함된 불순물의 농도보다 제3 열전도층(510)에 포함된 불순물의 농도를 작게 할 수 있다. 이를 통해, 제3 열전도층(510)의 열전도도를 제2 열전도층(410)의 열전도도보다 크게 해줄 수 있다.
다만, 설명의 편의성을 위해, 제2 열전도층(410)에 포함된 불순물의 농도가 제3 열전도층(510)에 포함된 불순물의 농도가 도 5와 같은 모양을 가지면서 다른 것으로 설명하였지만, 이에 제한되는 것은 아니다. 제2 열전도층(410)에 포함된 불순물의 농도 프로파일 및 제3 열전도층(510)에 포함된 불순물의 농도 프로파일은 각각 도 5 내지 도 10과 같은 모양을 가질 수 있음은 물론이다.
또한, 제2 열전도층(410) 및 제3 열전도층(510)이 서로 다른 물질을 포함하고 있을 수도 있다.
도 21 내지 도 31b은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a 및 도 31a는 도 21의 A - A를 따라 절단한 단면도들이다. 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b 및 도 31b는 도 21의 B - B를 따라 절단한 단면도들이다.
이를 통해, 본 발명의 제1 내지 제4 실시예에 따른 반도체 장치(1 - 4a)가 제조될 수 있다.
도 21 내지 도 22b를 참고하면, 기판(100) 상에, 프리 열전도층(110P)과, 반도체막(120P)과, 제1 마스크막(2002P)을 순차적으로 형성할 수 있다.
제1 마스크막(2002P) 상에, 제1 방향(X1)으로 연장되는 제1 마스크 패턴(2001)을 형성할 수 있다. 제1 마스크막(2002P)과, 제1 마스크 패턴(2001)은 각각 예를 들어, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
프리 열전도층(110P)에 포함된 불순물은 도 5 내지 도 10에서 설명한 것과 같은 제1 열전도층(110)의 불순물 프로파일을 가질 수 있다.
이하의 설명에서, 프리 열전도층(110P)과, 반도체막(120P)은 예를 들어, 실리콘을 포함하는 것으로 설명한다.
도 23a 및 도 23b를 참고하면, 제1 마스크 패턴(2001)을 이용하여, 프리 열전도층(110P)의 일부와, 제1 반도체막(120P)과, 제1 마스크막(2002P)을 패터닝할 수 있다.
이를 통해, 기판(100) 상에, 순차적으로 적층된 제1 열전도층(110)과, 채널 패턴(121)과, 제2 마스크 패턴(2002)을 형성할 수 있다.
도 24a 및 도 24b를 참고하면, 제1 열전도층(110) 상에, 제1 프리 필드 절연막(105a)을 형성할 수 있다.
제1 마스크 패턴(2001)을 덮는 제1 프리 필드 절연막(105a)을 형성할 수 있다. 이어서, 제1 프리 필드 절연막(105a)을 평탄화함으로써, 제2 마스크 패턴(2002)을 노출시킬 수 있다. 이 때, 제2 마스크 패턴(2002) 상의 제1 마스크 패턴(2001)은 제거될 수 있다.
도 25a 및 도 25b를 참고하면, 제1 열전도층(110) 및 제1 프리 필드 절연막(105a) 상에, 제3 마스크 패턴(2003)을 형성할 수 있다.
제3 마스크 패턴(2003)은 채널 패턴(121)의 일부와 중첩되는 개구부(2003t)를 포함할 수 있다.
개구부(2003t)에 의해, 제2 마스크 패턴(2002)의 일부가 노출될 수 있다.
제3 마스크 패턴(2003)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
도 26a 및 도 26b를 참고하면, 제3 마스크 패턴(2003)을 이용하여, 제1 프리 필드 절연막(105a)의 일부가 리세스될 수 있다.
도 26b에서, 제1 프리 필드 절연막(105a)의 일부가 리세스 됨으로써, 채널 패턴(121)은 노출될 수 있다.
도 27a 및 도 27b를 참고하면, 제2 마스크 패턴(2002) 및 제3 마스크 패턴(2003)을 이용하여, 채널 패턴(121) 하부의 제1 열전도층(110)의 일부를 산화시킬 수 있다. 이를 통해, 채널 패턴(121)의 하부에, 제2 프리 필드 절연막(105b)이 형성될 수 있다.
제2 프리 필드 절연막(105b)을 형성하는 것은 방향성 불순물 도핑 공정(2004)을 이용할 수 있고, 예를 들어, 이온 주입(Ion Implantation) 공정 또는 플라즈마 어시스트 도핑(PLAD) 공정 등을 이용할 수 있다.
방향성 불순물 도핑 공정(2004)을 통해 제공되는 불순물은 제1 열전도층(110)과 결합하여 절연막 패턴을 형성할 수 있는 불순물이다. 예를 들어, 제1 열전도층(110)과 결합하여 절연막 패턴을 형성할 수 있는 불순물은 산소 또는 질소 등일 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 방향성 불순물 도핑 공정(2004)을 통해, 산소를 제1 열전도층(110)의 상부에 제공함으로써, 채널 패턴(121)과 접하는 제1 열전도층(110)의 상부는 산화될 수 있다. 이를 통해, 채널 패턴(121)과 제1 열전도층(110) 사이에 절연막 패턴인 제2 프리 필드 절연막(105b)이 형성된다.
방향성 불순물 도핑 공정(2004)에 의해 제공되는 불순물이 수평 방향으로 확산되어 제1 열전도층(110)의 일부를 산화시키는 이유는 예를 들어, 제1 프리 필드 절연막(105a)과의 충돌로 인한 진행 경로의 변경 등이 있을 수 있기 때문이다.
제2 프리 필드 절연막(105b)이 형성됨으로써, 채널 패턴(121)은 제1 와이어 패턴(120)이 될 수 있다.
도 28a 및 도 28b를 참고하면, 제1 프리 필드 절연막(105a) 상에, 제1 와이어 패턴(120)을 덮는 제3 프리 필드 절연막(105c)을 형성할 수 있다.
이어서, 제3 프리 필드 절연막(105c)을 평탄화함으로써, 제1 와이어 패턴(120)을 노출시킬 수 있다. 제3 프리 필드 절연막(105c)을 평탄화할 때, 제2 마스크 패턴(2002) 및 제3 마스크 패턴(2003)은 제거될 수 있다.
도 29a 및 도 29b를 참고하면, 제1 프리 필드 절연막(105a)의 일부와, 제2 프리 필드 절연막(105b)의 일부와, 제3 프리 필드 절연막(105c)을 제거하여, 제2 프리 필드 절연막(105b)의 상면과 이격되는 제1 와이어 패턴(120)을 형성할 수 있다.
또한, 제1 프리 필드 절연막(105a)의 일부와, 제2 프리 필드 절연막(105b)의 일부와, 제3 프리 필드 절연막(105c)을 제거함으로써, 제1 열전도층(110) 상에 필드 절연막(105)이 형성될 수 있다.
도 30a 및 도 30b를 참고하면, 제1 와이어 패턴(120)의 둘레를 따라 형성되는 제1 게이트 절연막(125)을 형성할 수 있다. 또한, 제1 와이어 패턴(120)의 둘레를 감싸는 제1 게이트 전극(130)을 형성할 수 있다.
제1 게이트 전극(130)은 제1 게이트 전극(130) 상에 형성된 제4 마스크 패턴(2005)을 이용하여 형성될 수 있다.
이어서, 제1 게이트 전극(130)의 측벽에 제1 스페이서(135)를 형성할 수 있다.
도 31a 및 도 31b를 참고하면, 제1 스페이서(135)로부터 돌출된 제1 와이어 패턴(120)의 적어도 일부를 제거할 수 있다. 이 때, 필드 절연막(105)의 상면보다 위로 돌출된 제1 열전도층(110)의 일부도 제거될 수 있다.
이어서, 제1 열전도층(110) 및 제1 와이어 패턴(120)과 접하는 제1 반도체 패턴(140) 및 제2 반도체 패턴(145)을 제1 열전도층(110) 상에 형성할 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 32를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 33은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 33을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 34 내지 도 36은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 34는 태블릿 PC(1200)을 도시한 도면이고, 도 35는 노트북(1300)을 도시한 도면이며, 도 36은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 410, 510: 열전도층
120, 220, 320, 420, 520: 와이어 패턴
125, 325, 425, 525: 게이트 절연막
130, 330, 430, 530: 게이트 전극
140, 145, 340, 345, 440, 445, 540, 545: 반도체 패턴

Claims (10)

  1. 기판;
    상기 기판 상의 열전도층으로, 상기 열전도층의 불순물의 농도는 상기 기판의 불순물의 농도와 다른 열전도층;
    상기 열전도층 상에, 제1 종단과 제2 종단을 포함하는 제1 와이어 패턴으로, 상기 제1 와이어 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도보다 크며 상기 기판에 포함된 불순물의 농도보다 큰 제1 와이어 패턴;
    상기 제1 와이어 패턴의 제1 종단 및 상기 열전도층과 접하는 제1 반도체 패턴;
    상기 제1 와이어 패턴의 제2 종단과 접하는 제2 반도체 패턴; 및
    상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에, 상기 제1 와이어 패턴의 둘레를 감싸는 게이트 전극을 포함하되
    상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 열전도층은 플레이트부(plate part)와 상기 플레이트부로부터 돌출되는 돌출부를 포함하고,
    상기 제1 반도체 패턴은 상기 돌출부와 접하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 열전도층 상에 형성되는 필드 절연막을 더 포함하되,
    상기 필드 절연막은 상기 돌출부의 측벽의 적어도 일부를 감싸는 반도체 장치.
  4. 제1 항에 있어서,
    상기 열전도층에 포함된 불순물의 농도는 상기 열전도층의 두께 방향을 따라 변하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 와이어 패턴은 상기 기판의 상면과 평행하게 배치되고,
    상기 제2 반도체 패턴은 상기 열전도층과 접하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 와이어 패턴은 상기 기판의 상면과 수직으로 배치되고,
    상기 제1 반도체 패턴은 상기 제1 와이어 패턴 및 상기 열전도층 사이에 배치되고,
    상기 제2 반도체 패턴은 상기 제1 와이어 패턴의 제2 종단에 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 열전도층 상에 제2 와이어 패턴을 더 포함하되,
    상기 제2 와이어 패턴은 제3 종단 및 제4 종단을 포함하고,
    상기 제2 와이어 패턴은 상기 제1 와이어 패턴과 나란히 배치되고,
    상기 게이트 전극은 상기 제2 와이어 패턴의 둘레를 감싸는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 와이어 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도보다 큰 반도체 장치.
  9. 기판;
    상기 기판 상에, 플레이트부와 상기 플레이트부로부터 돌출된 제1 돌출부를 포함하는 열전도층으로, 상기 열전도층의 불순물의 농도는 상기 기판의 불순물의 농도와 다른 열전도층;
    상기 열전도층 상에, 상기 제1 돌출부와 접하는 제1 반도체 패턴;
    상기 열전도층 상에, 상기 제1 반도체 패턴과 이격되는 제2 반도체 패턴;
    상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에, 일방향으로부터 길게 연장되는 와이어 패턴으로, 상기 와이어 패턴에 포함된 불순물의 농도는 상기 열전도층에 포함된 불순물의 농도보다 크며 상기 기판에 포함된 불순물의 농도보다 큰 와이어 패턴; 및
    상기 열전도층 상에, 상기 와이어 패턴의 둘레를 감싸는 게이트 전극을 포함하되,
    상기 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하고,
    상기 열전도층은 P-형 또는 N-형 반도체층인 반도체 장치.
  10. NMOS가 형성되는 제1 영역 및 PMOS가 형성되는 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 형성되는 제1 트랜지스터로서,
    상기 제1 트랜지스터는 상기 기판 상의 제1 열전도층과,
    상기 제1 열전도층 상에 제1 종단과 제2 종단을 포함하는 제1 와이어 패턴과,
    상기 제1 와이어 패턴의 제1 종단 및 상기 제1 열전도층과 접하는 제1 반도체 패턴과,
    상기 제1 와이어 패턴의 제2 종단과 접하는 제2 반도체 패턴과,
    상기 제1 와이어 패턴을 감싸는 제1 게이트 전극을 포함하는 제1 트랜지스터; 및
    상기 제2 영역 상에 형성되는 제2 트랜지스터로서,
    상기 제2 트랜지스터는 상기 기판 상의 제2 열전도층과,
    상기 제2 열전도층 상에 제3 종단과 제4 종단을 포함하는 제2 와이어 패턴과,
    상기 제2 와이어 패턴의 제3 종단 및 상기 제2 열전도층과 접하는 제3 반도체 패턴과,
    상기 제2 와이어 패턴의 제4 종단과 접하는 제4 반도체 패턴과,
    상기 제2 와이어 패턴을 감싸는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하되,
    상기 제1 열전도층에 포함된 불순물의 농도는 상기 기판으로부터 멀어짐에 따라 증가하고,
    상기 제1 열전도층은 불순물의 농도를 갖는 N-형 또는 P-형 반도체층이고,
    상기 제2 열전도층은 불순물의 농도를 갖는 P-형 또는 N-형 반도체층이고,
    상기 제1 와이어 패턴에 포함된 불순물의 농도는 상기 제1 열전도층에 포함된 불순물의 농도보다 크며 상기 기판에 포함된 불순물의 농도보다 크고,
    상기 제2 와이어 패턴에 포함된 불순물의 농도는 상기 제2 열전도층에 포함된 불순물의 농도보다 크며 상기 기판에 포함된 불순물의 농도보다 크고,
    상기 제1 열전도층에 포함된 불순물의 농도 프로파일은 상기 제2 열전도층에 포함된 불순물의 농도 프로파일과 다른 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10971420B2 (en) * 2018-12-21 2021-04-06 Samsung Electronics Co., Ltd. Method of forming a thermal shield in a monolithic 3-D integrated circuit
KR20200131070A (ko) 2019-05-13 2020-11-23 삼성전자주식회사 집적회로 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050236670A1 (en) 2004-04-27 2005-10-27 Ray Chien Soi single crystalline chip structure
US20130001655A1 (en) 2010-08-23 2013-01-03 Ru Huang Heat Dissipation Structure of SOI Field Effect Transistor
US20130307200A1 (en) 2011-11-02 2013-11-21 John Carberry Sintered Polycrystalline Silicon-based Thermoelectrics

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10036897C1 (de) 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
US20070298551A1 (en) 2006-02-10 2007-12-27 Ecole Polytechnique Federale De Lausanne (Epfl) Fabrication of silicon nano wires and gate-all-around MOS devices
US7892956B2 (en) 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US7759729B2 (en) 2008-02-07 2010-07-20 International Business Machines Corporation Metal-oxide-semiconductor device including an energy filter
TWI619235B (zh) * 2009-07-15 2018-03-21 高通公司 具背側散熱能力之絕緣體上半導體結構
CN102110648B (zh) 2009-12-24 2013-05-01 中国科学院微电子研究所 一种制备体硅围栅金属半导体场效应晶体管的方法
JP5325932B2 (ja) 2011-05-27 2013-10-23 株式会社東芝 半導体装置およびその製造方法
KR20130126036A (ko) * 2012-05-10 2013-11-20 삼성전자주식회사 트랜지스터를 구비한 반도체 소자
CN103854971B (zh) 2012-12-04 2016-10-05 中芯国际集成电路制造(上海)有限公司 纳米线的制造方法、纳米线场效应晶体管的制造方法
US9184269B2 (en) 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
KR102083627B1 (ko) * 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102083494B1 (ko) * 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050236670A1 (en) 2004-04-27 2005-10-27 Ray Chien Soi single crystalline chip structure
US20130001655A1 (en) 2010-08-23 2013-01-03 Ru Huang Heat Dissipation Structure of SOI Field Effect Transistor
US20130307200A1 (en) 2011-11-02 2013-11-21 John Carberry Sintered Polycrystalline Silicon-based Thermoelectrics

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