KR20130126036A - 트랜지스터를 구비한 반도체 소자 - Google Patents

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KR20130126036A
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김동원
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Abstract

반도체 소자는 길이 방향을 따라 차례로 배열되고 서로 동일한 도전형의 불순물로 도핑된 소스 영역, 채널 영역, 및 드레인 영역을 가지는 반도체 바디와, 금속을 포함하는 게이트 전극과, 반도체 바디와 게이트 전극과의 사이에 개재된 게이트 절연막을 포함한다.

Description

트랜지스터를 구비한 반도체 소자 {Semiconductor device including transistor}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 트랜지스터를 구비한 반도체 소자에 관한 것이다.
반도체 소자의 고속화, 고기능화 및 저소비 전력화를 구현하기 위하여 트랜지스터의 구동 능력은 유지하면서 그 사이즈를 축소시켜 집적 회로에서의 소자 밀도를 증가시킬 필요가 있다. 집적 회로에서의 소자 밀도를 증가시키기 위한 노력 중 하나로서, 3 차원 구조의 채널을 구비하는 트랜지스터를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 초미세 전계 효과 트랜지스터에서 안정적이고 향상된 퍼포먼스 (performance)를 제공하면서 온/오프 특성이 향상된 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 길이 방향을 따라 차례로 배열되고 서로 동일한 도전형의 불순물로 도핑된 소스 영역, 채널 영역, 및 드레인 영역을 가지는 반도체 바디와, 상기 채널 영역 위에 형성되고 금속을 포함하는 게이트 전극과, 상기 반도체 바디와 상기 게이트 전극과의 사이에 개재된 게이트 절연막을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터를 포함한다. 제1 MOS 트랜지스터는 길이 방향을 따라 차례로 배열되고 제1 도전형의 불순물로 각각 도핑된 제1 소스 영역, 제1 채널 영역, 및 제1 드레인 영역을 가지는 제1 반도체 바디; 상기 제1 채널 영역 위에 형성되고 제1 금속을 포함하는 제1 게이트 전극; 및 상기 제1 반도체 바디와 상기 제1 게이트 전극과의 사이에 개재된 제1 게이트 절연막을 포함한다. 제2 MOS 트랜지스터는 길이 방향을 따라 차례로 배열되고 상기 제1 도전형과 반대인 제2 도전형의 불순물로 각각 도핑된 제2 소스 영역, 제2 채널 영역, 및 제2 드레인 영역을 가지는 제2 반도체 바디; 상기 제2 채널 영역 위에 형성되고 상기 제1 금속과 다른 제2 금속을 포함하는 제2 게이트 전극; 및 상기 제2 반도체 바디와 상기 제2 게이트 전극과의 사이에 개재된 제2 게이트 절연막을 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 단일 도전형의 도판트가 도핑된 반도체 바디 및 금속 게이트 전극을 포함하는 정션 (junction) 없는 트랜지스터로 이루어진다. 상기 게이트 전극 재료로서 금속을 사용함으로써, 게이트 전극 형성시 열 부담을 감소시켜 반도체 바디 내에서의 도핑 프로파일에 악영향이 미치는 것을 억제할 수 있고, 게이트 전극 형성시 반도체 바디 내에서의 도판트 확산을 억제함으로써 트랜지스터의 전기적 특성이 열화되는 것을 억제할 수 있다. 또한, 게이트 전극 재료로서 금속을 사용함으로써, 고유전막으로 이루어지는 게이트 절연막을 안정적으로 채용할 수 있고, 향상된 퍼포먼스 및 저저항 구현이 가능한 트랜지스터를 제공할 수 있으며, 트랜지스터의 온/오프 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 사시도이다.
도 2는 도 1의 II - II'선 단면의 단면도이다.
도 3a 내지 도 3d는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 일부 구성을 도시한 단면도이다.
도 3e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 사시도이다.
도 4a 내지 도 4c는 도 3c 및 도 3d에 예시한 반도체 소자의 채널 영역 내에서의 불순물 도핑 농도 구배의 다양한 예들을 나타낸 그래프들이다.
도 5a 내지 도 5d는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 도시한 도면들로서, 도 8a는 반도체 소자의 평면도이고, 도 8b는 도 8a의 8B1 - 8B1' 선 단면 및 8B2 - 8B2' 선 단면을 보여주는 단면도이고, 도 8c는 도 8a의 8C1 - 8C1' 선 단면 및 8C2 - 8C2' 선 단면을 보여주는 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 사시도이다.
도 11a는 도 10의 XIA - XIA' 선 단면도이다.
도 11b는 도 10의 XIB - XIB' 선 단면도이다.
도 12a 내지 도 12d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들의 단면도들이다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 14는 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 16은 본 발명의 기술적 사상에 의한 자기 소자의 제조 방법에 의해 구현될 수 있는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100)의 일부 사시도이다. 도 1에서는 트리-게이트 (tri-gate) 트랜지스터(TR)를 포함하는 반도체 소자(100)를 예시한다.
도 1을 참조하면, 반도체 소자(100)는 기판(102)상의 절연막(104) 위에 배치되어 있는 반도체 바디(110)를 포함한다.
상기 기판(102)은 반도체 기판으로 이루어질 수 있다. 상기 절연막(104)은 BOX 층 (buried oxide layer)으로 이루어질 수 있다.
상기 반도체 바디(110)는 Si, Ge, SiC, SiGe, GaAs, GaP, InAs, InSb, InP, GaSb, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 반도체 바디(110)는 기판(102)의 상면에 수직인 방향 (도 1에서 Z 축 방향)에 대하여 <100> 또는 <110> 의 결정 방향을 가지는 단결정 막으로 이루어진다.
상기 반도체 바디(110)는 제1 방향 (도 1에서 Y 축 방향)으로 연장되어 있다. 상기 반도체 바디(110)는 상면(110T)과, 양 측벽(110S)을 가지는 핀형 (fin-type) 구조를 가진다. 상기 양 측벽(110S) 사이의 거리에 의해 상기 반도체 바디(110)의 폭(W)이 결정된다. 일부 실시예들에서, 상기 반도체 바디(110)의 폭(W) 및 높이(H)는 각각 30 nm 또는 그 이하이다. 예를 들면, 상기 반도체 바디(110)의 폭(W) 및 높이(H)는 각각 20 nm 일 수 있다. 일부 실시예들에서, 반도체 바디(110)의 높이(H)는 폭(W)의 0.5 ∼ 2 배이다. 예를 들면, 상기 반도체 바디(110)의 폭(W) 및 높이(H)는 동일한 치수를 가질 수 있다.
게이트 절연막(140) 및 게이트 전극(150)이 상기 절연막(104) 및 반도체 바디(110) 위에서 상기 제1 방향에 교차하는 제2 방향 (도 1에서 X 축 방향)으로 연장되어 있다. 상기 게이트 절연막(140) 및 게이트 전극(150)은 상기 반도체 바디(110)의 일부 영역에서 상면(110T) 및 양 측벽(110S)을 덮는다.
상기 게이트 전극(150)은 약 2 - 20 nm의 두께(TG) 및 약 5 ∼ 30 nm의 게이트 길이(LG)를 가질 수 있다.
도 2는 도 1의 II - II'선 단면의 단면도이다.
도 1 및 도 2를 참조하면, 상기 반도체 바디(110)는 길이 방향 (도 1에서 Y 축 방향)을 따라 차례로 배열되고 서로 동일한 도전형의 불순물로 도핑된 소스 영역(112), 채널 영역(114), 및 드레인 영역(116)을 가진다. 상기 반도체 바디(110)는 상기 소스 영역(112), 채널 영역(114), 및 드레인 영역(116)에 걸쳐서 동일한 도전형의 불순물로 도핑되어 있다. 따라서, 상기 반도체 바디(110) 내에는 PN 정션 (junction)이 형성되지 않는다.
도 3a 내지 도 3d는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100A, 100B, 100C, 100D)의 일부 구성을 도시한 단면도이다. 도 3a 내지 도 3d에서는 도 1 및 도 2에 예시한 반도체 소자(100)의 반도체 바디(110)로서 사용하기 적합한 일부 실시예들에 따른 반도체 바디(110A, 110B, 110C, 110D)가 예시되어 있다. 도 3a 내지 도 3d에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 반도체 소자(100A)의 반도체 바디(110A)에서, 소스 영역(112A), 채널 영역(114A), 및 드레인 영역(116A)은 각각 비교적 고농도의 N+ 형 불순물로 도핑되어 있다. 상기 반도체 바디(110A)는 상기 소스 영역(112A), 채널 영역(114A), 및 드레인 영역(116A)에 걸쳐서 균일한 불순물 도핑 농도를 가질 수 있다. 예를 들면, 상기 반도체 바디(110A)의 소스 영역(112A), 채널 영역(114A), 및 드레인 영역(116A)은 각각 약 1 × 1020 내지 1 × 1023 atoms/cm3의 범위 내에서 선택되는 도핑 농도를 가지는 N+ 형 불순물들을 포함할 수 있다.
도 3b를 참조하면, 반도체 소자(100B)의 반도체 바디(110B)에서, 소스 영역(112B), 채널 영역(114B), 및 드레인 영역(116B)은 각각 비교적 고농도의 P+ 형 불순물로 도핑되어 있다. 상기 반도체 바디(110B)는 상기 소스 영역(112B), 채널 영역(114B), 및 드레인 영역(116B)에 걸쳐서 균일한 불순물 도핑 농도를 가질 수 있다. 예를 들면, 상기 반도체 바디(110B)의 소스 영역(112B), 채널 영역(114B), 및 드레인 영역(116B)은 각각 약 1 × 1020 내지 1 × 1023 atoms/cm3의 범위 내에서 선택되는 도핑 농도를 가지는 P+ 형 불순물들을 포함할 수 있다.
도 3a 및 도 3b에 예시한 반도체 소자(100A, 100B)의 동작시, 온 (ON) 상태 또는 오프 (OFF) 상태에서, 상기 채널 영역(114A, 114B)에 의해 소스 영역(112A, 112B)과 드레인 영역(116A, 116B)과의 사이의 전도 상태 또는 격리 상태로 전환 가능하다. 특히, 오프 (OFF) 상태에서는 상기 채널 영역(114A, 114B) 내에서 전하 캐리어 공핍 영역이 형성된다. 소스 영역(112A, 112B)과 드레인 영역(116A, 116B)과의 사이의 누설 전류 발생을 억제하고 온/오프 스위칭 특성을 향상시키기 위하여, 상기 반도체 바디(110A, 110B)의 높이(HA, HB)를 약 20 nm 또는 그 이하의 초박막 형태를 가지도록 하고, 오프 (OFF) 상태에서 게이트 전극(150) 아래의 채널 영역(114), 특히 채널 영역(114)의 센터 영역에서 전하 캐리어가 실질적으로 존재하지 않는 공핍 영역을 포함하도록 할 수 있다.
도 3c를 참조하면, 반도체 소자(100C)의 반도체 바디(110C)에서, 소스 영역(112C) 및 드레인 영역(116C)은 각각 비교적 고농도의 N+ 형 불순물로 도핑되어 있다. 상기 소스 영역(112C) 및 드레인 영역(116C)은 그 전체 영역에 걸쳐서 균일한 불순물 도핑 농도를 가질 수 있다. 예를 들면, 상기 반도체 바디(110C)의 소스 영역(112C) 및 드레인 영역(116C)은 각각 약 1 × 1020 내지 1 × 1023 atoms/cm3의 범위 내에서 선택되는 도핑 농도를 가지는 N+ 형 불순물들을 포함할 수 있다.
상기 반도체 바디(110C)에서, 소스 영역(112C)과 드레인 영역(116C)과의 사이에는 상기 소스 영역(112C) 및 드레인 영역(116C)에서보다 낮은 농도의 N 형 불순물로 도핑된 채널 영역(114C)이 개재되어 있다. 상기 채널 영역(114C)은 상기 소스 영역(112C) 및 상기 드레인 영역(116C)으로부터 상기 채널 영역(114C)의 센터 영역(C1)에 이르기까지 위치에 따라 불순물 농도가 다른 도핑 농도 구배 (gradient)를 가진다. 상기 센터 영역(C1)의 폭, 즉 반도체 바디(110C)의 길이 방향을 따르는 상기 센터 영역 (C1)의 길이는 경우에 따라 다양하게 선택될 수 있다.
도 3d를 참조하면, 반도체 소자(100D)의 반도체 바디(110D)에서, 소스 영역(112D) 및 드레인 영역(116D)은 각각 비교적 고농도의 P+ 형 불순물로 도핑되어 있다. 상기 소스 영역(112D) 및 드레인 영역(116D)은 그 전체 영역에 걸쳐서 균일한 불순물 도핑 농도를 가질 수 있다. 예를 들면, 상기 반도체 바디(110D)의 소스 영역(112D) 및 드레인 영역(116D)은 각각 약 1 × 1020 내지 1 × 1023 atoms/cm3의 범위 내에서 선택되는 도핑 농도를 가지는 P+ 형 불순물들을 포함할 수 있다.
상기 반도체 바디(110D)에서, 소스 영역(112D)과 드레인 영역(116D)과의 사이에는 상기 소스 영역(112D) 및 드레인 영역(116D)에서보다 낮은 농도의 P 형 불순물로 도핑된 채널 영역(114D)이 개재되어 있다. 상기 채널 영역(114D)은 상기 소스 영역(112D) 및 상기 드레인 영역(116D)으로부터 상기 채널 영역(114D)의 센터 영역(C2)에 이르기까지 위치에 따라 불순물 농도가 다른 도핑 농도 구배를 가진다. 상기 센터 영역(C2)의 폭, 즉 반도체 바디(110D)의 길이 방향을 따르는 상기 센터 영역 (C2)의 길이는 경우에 따라 다양하게 선택될 수 있다.
도 3c 및 도 3d에 예시한 반도체 소자(100C, 100D)에 있어서, 상기 채널 영역(114C, 114D)은 상기 소스 영역(112C, 112D) 및 상기 드레인 영역(116C, 116D)에 인접할수록 높은 불순물 도핑 농도를 가지고, 상기 채널 영역(114C, 114D)의 센터 영역(C1, C2)에서 가장 낮은 불순물 도핑 농도를 가질 수 있다.
도 3e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100E)의 사시도이다. 도 3e에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 3e에는 소스 영역(112) 및 드레인 영역(116)에 각각 전압을 인가하기 위한 제1 및 제2 배선 구조(180, 190)를 포함하는 반도체 소자(100E)가 예시되어 있다. 반도체 소자(100E)는 반도체 바디(110)의 소스 영역(112)에 연결되어 있는 제1 패드 영역(118)과, 반도체 바디(110)의 드레인 영역(116)에 연결되어 있는 제2 패드 영역(119)을 포함한다. 일부 실시예들에서, 상기 제1 패드 영역(118) 및 제2 패드 영역(119)은 각각 상기 반도체 바디(110)와 동일한 재료로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 패드 영역(118) 및 제2 패드 영역(119)은 각각 상기 반도체 바디(110)와는 다른 재료로 이루어질 수 있다.
상기 제1 패드 영역(118)에는 소스 콘택(182) 및 제1 배선(184)을 포함하는 제1 배선 구조(180)가 연결되어 있다. 상기 제1 패드 영역(118)은 상기 소스 콘택(182)을 통해 제1 배선(184)에 전기적으로 연결된다. 상기 제2 패드 영역(119)에는 드레인 콘택(192) 및 제2 배선(194)을 포함하는 제2 배선 구조(190)가 연결되어 있다. 상기 제2 패드 영역(119)은 드레인 콘택(192)을 통해 제2 배선(194)에 전기적으로 연결된다. 상기 게이트 전극(150)에 연결된 콘택 패드(도시 생략)를 통해 상기 게이트 전극(150)에 게이트 전압이 인가될 수 있다.
상기 제1 패드 영역(118) 및 제2 패드 영역(119)의 구성 재료는 도 1 및 도 2를 참조하여 반도체 바디(110)에 대하여 설명한 바와 같다. 일부 실시예들에서, 상기 제1 배선 구조(180) 및 제2 배선 구조(190)는 각각 금속으로 이루어진다. 예를 들면, 상기 제1 배선 구조(180) 및 제2 배선 구조(190)는 Ti, Ta, W, Cu, 또는 Al 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 배선 구조(180) 및 제2 배선 구조(190)는 접착 특성, 구조적 안정성, 및 전기적 특성을 향상시키기 위하여, TiN, TaN, 또는 WN 중에서 선택되는 적어도 하나의 금속 화합물을 더 포함할 수 있다.
도 4a 내지 도 4c는 도 3c 및 도 3d에 예시한 반도체 소자(100C, 100D)의 채널 영역(114C, 114D) 내에서의 불순물 도핑 농도 구배의 다양한 예들을 나타낸 그래프들이다.
도 4a를 참조하면, 채널 영역(114C, 114D) 내에서의 불순물 도핑 농도는 소스 영역(112C, 112D) 및 드레인 영역(116C, 116D)에 인접할수록 높은 불순물 도핑 농도를 가지고, 채널 영역(114C, 114D)의 센터 (도 4a에서 "C"로 표시된 부분)에서 가장 낮은 불순물 도핑 농도를 가진다.
도 4b를 참조하면, 채널 영역(114C, 114D) 내에서의 불순물 도핑 농도는 소스 영역(112C, 112D) 및 드레인 영역(116C, 116D)에 인접할수록 높은 불순물 도핑 농도를 가지고, 채널 영역(114C, 114D)의 센터 (도 4b에서 "C"로 표시된 부분)에 근접할수록 점차 낮은 불순물 농도를 가진다. 여기서, 채널 영역(114C, 114D)의 센터(C)에서는 불순물 농도가 실질적으로 0 atoms/cm-3 일 수 있다.
도 4c를 참조하면, 채널 영역(114C, 114D)에서, 소스 영역(112C, 112D)과 드레인 영역(116C, 116D)과의 사이의 센터 영역(도 4c에서 "CA"로 표시된 부분)에는 소정의 폭(WD)에 걸쳐서 전하 캐리어가 실질적으로 존재하지 않는 공핍 영역이 존재할 수 있다.
다시 도 1 및 도 2를 참조하면, 일부 실시예들에서, 상기 게이트 절연막(140)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어진다. 예를 들면, 상기 게이트 절연막(140)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 절연막(140)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트 절연막(140)은 상기 예시된 바와 같은 고유전막, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트 절연막(140)은 ALD (atomic layer deposition) 공정을 통해 얻어진다.
상기 게이트 전극(150)은 금속, 금속 질화물, 또는 금속 탄화물 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극(150)은 W, Ti, Ta, Ru, Pt, Au, Ag, Hf, Zr, Al, Pd, Co, Ni, Ir, Mo, 이들의 질화물, 또는 이들의 탄화물 중에서 선택되는 적어도 하나를 포함한다.
도 3a 및 도 3c에 예시한 바와 같이 상기 반도체 바디(110A, 110C) 내에 도핑된 불순물들의 도전형이 N 형인 경우, 반도체 소자(100A, 100C)에 의해 NMOS 트랜지스터가 구현된다. 이 경우, 일부 실시예들에서, 상기 게이트 전극(150)은 Hf, Zr, Ti, Ta, Al, 또는 이들의 조합으로 이루어지는 일함수 금속층을 포함한다. 다른 일부 실시예들에서, 상기 게이트 전극(150)은 HfC, TaC, TiC, TiN, TaN, TaTbN, TaErN, TaYbN, RuTa, 또는 NiTa 중에서 선택되는 적어도 하나로 이루어지는 일함수 금속층을 포함한다. 또 다른 일부 실시예들에서, 상기 게이트 전극(150)은 TiAl 질화물, 또는 TaAl 질화물로 이루어지는 일함수 금속층을 포함한다. 상기 반도체 소자(100A, 100C)에서, 상기 게이트 전극(150)의 일함수 금속층은 약 4.1 ∼ 4.5 eV의 일함수를 제공할 수 있다.
도 3b 및 도 3d에 예시한 바와 같이 상기 반도체 바디(110B, 110D)에 내에 도핑된 불순물들의 도전형이 P 형인 경우, 반도체 소자(100B, 100D)에 의해 PMOS 트랜지스터가 구현된다. 이 경우, 일부 실시예들에서, 상기 게이트 전극(150)은 Ru, Pd, Pt, Co, Ni, Ir, Mo, HfRu, 또는 이들의 조합으로 이루어지는 일함수 금속층을 포함한다. 다른 일부 실시예들에서, 상기 게이트 전극(150)은 TiN, WN, TaN, RuN, TiAlN, TaAlN, 또는 TiCN 중에서 선택되는 적어도 하나로 이루어지는 일함수 금속층을 포함한다. 상기 반도체 소자(100B, 100D)에서, 상기 게이트 전극(150)의 일함수 금속층은 약 4.8 ∼ 5.2 eV의 일함수를 제공할 수 있다.
도 5a 내지 도 5d는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5d에서는 도 1의 II - II' 선 단면에 대응하는 부분과, V - V' 선 단면에 대응하는 부분의 단면 구조들을 예시한다. 본 예에서는 도 3a 및 도 3b에 예시한 반도체 소자(100A, 100B)에서와 유사하게, 소스 영역, 채널 영역, 및 드레인 영역에서 각각 동일 도전형의 고농도 도판트가 균일한 도핑 농도로 확산되어 있는 반도체 바디를 포함하는 반도체 소자의 제조 방법에 대하여 설명한다. 도 5a 내지 도 5d에 있어서, 도 1 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 기판(102)상의 절연막(104) 위에 핀형 활성 영역(510)을 형성한다.
일부 실시예들에서, 상기 핀형 활성 영역(510)을 형성하기 위하여, 상기 기판(102), 상기 절연막(104), 및 실리콘층(도시 생략)이 차례로 적층된 SOI (silicon on insulator) 기판을 준비한 후, 상기 포토리소그래피 공정과, RIE (reactive ion etching)과 같은 식각 공정을 이용하여 상기 실리콘층을 패터닝하는 방법을 이용할 수 있다.
도 5b를 참조하면, 상기 활성 영역(510) 내부의 전체 영역에 단일 도전형의 도판트(511)를 주입하고, 이온주입된 결과물을 열처리하여 주입된 불순물 이온들을 활성화시켜, 고농도 불순물이 도핑된 반도체 바디(510A)를 형성한다.
예를 들면, 상기 활성 영역(510) 내에 N 형 불순물 이온들로 이루어지는 도판트(511)를 주입하여, 각각 N+ 형 도핑 영역으로 이루어지는 소스 영역(512A), 채널 영역(514A), 및 드레인 영역(516A)을 포함하는 반도체 바디(510A)를 형성할 수 있다. 또는, 상기 활성 영역(510) 내에 P 형 불순물 이온들로 이루어지는 도판트(511)를 주입하여, 각각 P+ 형 도핑 영역으로 이루어지는 소스 영역(512A), 채널 영역(514A), 및 드레인 영역(516A)을 포함하는 반도체 바디(510A)를 형성할 수 있다.
도 5c를 참조하면, 상기 반도체 바디(510A) 위에 게이트 절연 물질층(540)과, 금속을 포함하는 게이트 전극층(550)을 차례로 형성하고, 상기 게이트 전극층(550) 위에 채널 영역(514A)을 덮는 하드마스크 패턴(560)을 형성한다.
상기 반도체 바디(510A), 게이트 절연 물질층(540), 및 게이트 전극층(550)의 구성 재료에 대한 보다 상세한 사항은 도 1 및 도 2를 참조하여 반도체 바디(110), 게이트 절연막(140), 및 게이트 전극(150)에 대하여 설명한 바와 같다. 상기 게이트 절연 물질층(540) 및 상기 게이트 전극층(550)을 형성하기 위하여, ALD (atomic layer deposition) 공정 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다.
도 5d를 참조하면, 상기 하드마스크 패턴(560)을 식각 마스크로 이용하여 상기 게이트 전극층(550) 및 게이트 절연 물질층(540) (도 5c 참조)을 차례로 식각하여, 게이트 절연막(540A) 및 게이트 전극(550A)을 형성한다.
그 후, 상기 하드마스크 패턴(560)을 제거한다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6e에서는 도 1의 II - II' 선 단면의 구성과, V - V' 선 단면의 구성에 대응하는 부분들의 단면 구조들을 예시한다. 본 예에서는, 도 3c 및 도 3d에 예시한 반도체 소자(100C, 100D)에서와 유사하게, 소스 영역, 채널 영역, 및 드레인 영역에서 각각 동일 도전형의 도판트를 포함하면서, 소스 영역 및 드레인 영역에서는 고농도 도판트가 확산되어 있고, 채널 영역에서는 도핑 농도 구배를 가지는 반도체 바디를 포함하는 반도체 소자의 제조 방법에 대하여 설명한다. 도 6a 내지 도 6e에 있어서, 도 1 내지 도 5d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 6a를 참조하면, 도 5a를 참조하여 설명한 바와 같은 방법으로 기판(102)상의 절연막(104) 위에 핀형 활성 영역(510)을 형성한 후, 상기 활성 영역(510) 위에 게이트 절연 물질층(540)과, 금속을 포함하는 게이트 전극층(550)을 차례로 형성한다. 그 후, 상기 게이트 전극층(550) 위에 하드마스크 패턴(560)을 형성한다. 상기 하드마스크 패턴(560)은 상기 활성 영역(510) 중 채널 영역이 형성될 부분을 덮도록 형성된다.
도 6b를 참조하면, 도 5d를 참조하여 설명한 바와 같은 방법으로 하드마스크 패턴(560)을 식각 마스크로 이용하여 상기 게이트 전극층(550) 및 게이트 절연 물질층(540)을 차례로 식각하여, 상기 하드마스크 패턴(560)의 주위에서 상기 활성 영역(510)의 상면을 노출시키고, 상기 활성 영역(510) 중 일부 영역에서 활성 영역(510)의 상면 및 양 측벽을 덮는 게이트 절연막(540A) 및 게이트 전극(550A)을 형성한다.
도 6c를 참조하면, 상기 하드마스크 패턴(560)을 이온주입 마스크로 이용하여 상기 활성 영역(510)에 단일 도전형의 불순물 이온들로 이루어지는 도판트(620)를 주입하여, 상기 활성 영역(510) 중 상기 게이트 전극(550A)의 양 측에 소스 영역(612A) 및 드레인 영역(616A)을 형성한다.
일부 실시예들에서, 상기 도판트(620)가 N 형 불순물 이온들로 이루어지는 경우, N+ 형 도핑 영역으로 이루어지는 소스 영역(612A) 및 드레인 영역(616A)을 형성할 수 있다. 다른 일부 실시예들에서, 상기 도판트(620)가 P 형 불순물 이온들로 이루어지는 경우, P+ 형 도핑 영역으로 이루어지는 소스 영역(612A) 및 드레인 영역(616A)을 형성할 수 있다. 상기 소스 영역(612A) 및 드레인 영역(616A)은 각각 약 1 × 1020 내지 1 × 1023 atoms/cm3의 범위 내에서 선택되는 도핑 농도를 가질 수 있다.
도 6d를 참조하면, 상기 소스 영역(612A) 및 드레인 영역(616A)이 형성된 결과물을 열처리하여, 상기 소스 영역(612A) 및 드레인 영역(616A) 내에 있는 도판트들을 상기 소스 영역(612A)과 드레인 영역(616A)과의 사이의 활성 영역(510)으로 확산시켜, 상기 활성 영역(510) 중 게이트 전극(550A)의 하부에, 도핑 농도 구배를 가지는 채널 영역(614A)을 형성한다.
상기 채널 영역(614A)은 상기 소스 영역(612A) 및 드레인 영역(616A)으로부터 상기 채널 영역(614A)의 센터에 이르기까지 위치에 따라 불순물 농도가 다른 도핑 농도 구배를 가진다. 예를 들면, 상기 채널 영역(614A)은 도 4a 내지 도 4c 중 어느 하나의 예에 따른 도핑 농도 구배를 가질 수 있다.
상기 채널 영역(614A)을 형성하기 위하여, 상기 소스 영역(612A) 및 드레인 영역(616A)이 형성된 결과물을 약 850 ∼ 1100 ℃의 온도 하에서 약 1 초 내지 3 분 동안 열처리하여, 상기 소스 영역(612A) 및 드레인 영역(616A) 내에 있는 도판트들을 상기 소스 영역(612A)과 드레인 영역(616A)과의 사이의 활성 영역(510)으로 확산시킬 수 있다. 예를 들면, 상기 열처리 공정은 약 1000 ℃의 온도하에서 약 10 초 동안 행해질 수 있다. 또는, 상기 열처리 공정은 약 850 ℃의 온도하에서 약 2 분 동안 행해질 수 있다. 상기 열처리 공정은 아르곤 및 질소를 함유하는 분위기하에서 행해질 수 있다.
도 6e를 참조하면, 이온주입 마스크로 사용되었던 상기 하드마스크 패턴(560)을 제거하여 상기 게이트 전극(550A)의 상면을 노출시킨다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(200) (도 7c 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7c에서는 도 1의 II - II' 선 단면의 구성과, V - V' 선 단면의 구성에 대응하는 부분들의 단면 구조들을 예시한다. 단, 도 7a 내지 도 7c에서는 도 1 및 도 2에서의 게이트 절연막(140) 및 게이트 전극(150)과는 다른 구조를 가지는 게이트 절연막(740A) 및 게이트 전극(750A) (도 7c 참조)이 얻어진다. 도 7a 내지 도 7c에 있어서, 도 1 내지 도 6e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 도 5a 및 도 5b를 참조하여 설명한 바와 같은 공정들을 이용하여 절연막(104) 위에 단일 도전형의 고농도 불순물이 도핑된 반도체 바디(510A)를 형성한 후, 상기 반도체 바디(510A) 중 채널 영역(514A)을 노출시키도록 소스 영역(512A) 및 드레인 영역(516A)을 덮는 복수의 절연 패턴(730)을 형성한다.
상기 복수의 절연 패턴(730)은 게이트 절연막(740A) 및 게이트 전극(750A) (도 7c 참조)이 형성될 게이트 공간(GS)을 정의한다. 본 예에서, 상기 복수의 절연 패턴(730)을 통해 상기 게이트 공간(GS) 내에서 상기 채널 영역(514A)의 상면(514T) 및 양 측벽(514S)과, 상기 채널 영역(514A)에 인접한 절연막(104)의 상면(104T)이 노출된다.
도 7b를 참조하면, 상기 복수의 절연 패턴(730)의 노출 표면과, 상기 복수의 절연 패턴(730)을 통해 노출되는 채널 영역(114)의 상면(514T) 및 양 측벽(514S) (도 7a 참조)을 균일한 두께로 덮는 게이트 절연 물질층(740)을 형성하고, 상기 게이트 절연 물질층(740) 위에서 게이트 공간(GS)을 채우는 게이트 전극층(750)을 형성한다.
상기 게이트 절연 물질층(740) 및 게이트 전극층(750)의 구성 재료에 대한 보다 상세한 사항은 도 1 및 도 2를 참조하여 게이트 절연막(140) 및 게이트 전극(150)에 대하여 설명한 바와 같다. 상기 게이트 절연 물질층(740) 및 상기 게이트 전극층(750)을 형성하기 위하여 ALD 공정 또는 CVD 공정을 이용할 수 있다.
도 7c를 참조하면, 상기 게이트 절연 물질층(740) 및 상기 게이트 전극층(750)이 상기 게이트 공간(GS) (도 7b 참조) 내에만 남도록, 상기 게이트 절연 물질층(740) 및 상기 게이트 전극층(750) 중 상기 절연 패턴(730)의 상부에 있는 부분들을 제거하여, 상기 게이트 공간(GS) (도 7b 참조) 내에 상기 게이트 절연 물질층(740) 및 상기 게이트 전극층(750)의 남은 부분들로 이루어지는 게이트 절연막(740A) 및 게이트 전극(750A)을 형성한다.
상기 게이트 절연막(740A) 및 게이트 전극(750A)의 주위에서 상기 절연 패턴(730)의 상면이 노출된다.
상기 게이트 절연 물질층(740) 및 상기 게이트 전극층(750) 중 상기 절연 패턴(730)의 상부에 있는 부분들을 제거하기 위하여, CMP (chemical mechanical polishing) 또는 에치백 공정을 이용할 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(300)를 도시한 도면들로서, 도 8a는 반도체 소자(300)의 평면도이고, 도 8b는 도 8a의 8B1 - 8B1' 선 단면 및 8B2 - 8B2' 선 단면을 보여주는 단면도이고, 도 8c는 도 8a의 8C1 - 8C1' 선 단면 및 8C2 - 8C2' 선 단면을 보여주는 단면도이다.
도 8a 내지 도 8c에 있어서, 도 1 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 8a 내지 도 8c를 참조하면, 반도체 소자(300)의 기판(102)은 제1 MOS 영역 (1ST MOS REGION) 및 제2 MOS 영역 (2ND MOS REGION)을 포함한다. 상기 기판(102)상의 절연막(104) 위에는 복수의 핀형 (fin-type) 반도체 바디(810A, 810B) (도 8b)가 형성되어 있다. 상기 복수의 반도체 바디(810A, 810B)는 제1 MOS 영역에 형성되어 있는 제1 반도체 바디(810A)와, 제2 MOS 영역에 형성되어 있는 제2 반도체 바디(810B)을 포함한다. 도 8a 내지 도 8c에는 제1 MOS 영역 및 제2 MOS 영역에서 상기 제1 반도체 바디(810A) 및 제2 반도체 바디(810B)가 일 방향 (도 8a에서 Y 축 방향)을 따라 상호 평행하게 연장되는 것으로 예시되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 상기 제1 반도체 바디(810A) 및 제2 반도체 바디(810B)는 각각 제1 MOS 영역 및 제2 MOS 영역에서 서로 다른 방향으로 연장되도록 형성될 수도 있다.
도 8a 내지 도 8c에서, 제1 MOS 영역에는 제1 반도체 바디(810A), 제1 게이트 절연막(840A), 및 제1 게이트 전극(850A)을 포함하는 제1 MOS 트랜지스터(TR1)가 형성된다. 제2 MOS 영역에는 제2 반도체 바디(810B), 제2 게이트 절연막(840B), 및 제2 게이트 전극(850B)을 포함하는 제2 MOS 트랜지스터(TR2)가 형성된다. 도 8a 내지 도 8c에는 제1 MOS 영역에 형성되는 제1 MOS 트랜지스터(TR1)가 NMOS 트랜지스터이고, 제2 MOS 영역에 형성되는 제2 MOS 트랜지스터(TR2)가 PMOS 트랜지스터인 경우를 예시하였다.
제1 MOS 영역에서 제1 반도체 바디(810A)는 고농도의 N+ 형 불순물로 도핑된 제1 소스 영역(812A), 제1 채널 영역(814A), 및 제1 드레인 영역(816A)을 포함한다. 상기 제1 반도체 바디(810A) 내에서, 상기 제1 소스 영역(812A), 제1 채널 영역(814A), 및 제1 드레인 영역(816A)에 걸쳐서 균일한 불순물 도핑 농도를 가질 수 있다. 예를 들면, 상기 제1 소스 영역(812A), 제1 채널 영역(814A), 및 제1 드레인 영역(816A)은 각각 약 1 × 1020 내지 1 × 1023 atoms/cm3의 범위 내에서 선택되는 도핑 농도를 가질 수 있다.
제2 MOS 영역에서 제2 반도체 바디(810B)는 고농도의 P+ 형 불순물로 도핑된 제2 소스 영역(812B), 제2 채널 영역(814B), 및 제2 드레인 영역(816B)을 포함한다. 상기 제2 반도체 바디(810B) 내에서, 상기 제2 소스 영역(812B), 제2 채널 영역(814B), 및 제2 드레인 영역(816B)에 걸쳐서 균일한 불순물 도핑 농도를 가질 수 있다. 예를 들면, 상기 제2 소스 영역(812B), 제2 채널 영역(814B), 및 제2 드레인 영역(816B)은 각각 약 1 × 1020 내지 1 × 1023 atoms/cm3의 범위 내에서 선택되는 도핑 농도를 가질 수 있다.
제1 MOS 영역에는 제1 게이트 전극(850A)이 제1 반도체 바디(810A)의 상면(810) 및 양 측면(810)을 덮으면서 상기 제1 반도체 바디(810A)와 교차하는 방향 (도 8a에서 X 축 방향)으로 연장되어 있다. 상기 제1 게이트 전극(850A)은 금속, 금속 질화물, 또는 금속 탄화물 중에서 선택되는 적어도 하나로 이루어지는 제1 금속을 포함한다. 일부 실시예들에서, 상기 제1 게이트 전극(850A)의 제1 금속은 W, Ti, Ta, Ru, Pt, Au, Ag, Hf, Zr, Al, Pd, Co, Ni, Ir, Mo, 이들의 질화물, 또는 이들의 탄화물 중에서 선택되는 적어도 하나로 이루어진다. 일부 실시예들에서, 상기 제1 게이트 전극(850A)은 Hf, Zr, Ti, Ta, Al, 또는 이들의 조합으로 이루어지는 제1 일함수 금속층을 포함한다. 다른 일부 실시예들에서, 상기 제1 게이트 전극(850A)은 HfC, TaC, TiC, TiN, TaN, TaTbN, TaErN, TaYbN, RuTa, 또는 NiTa 중에서 선택되는 적어도 하나로 이루어지는 제1 일함수 금속층을 포함한다. 또 다른 일부 실시예들에서, 상기 제1 게이트 전극(850A)은 TiAl 질화물, 또는 TaAl 질화물로 이루어지는 제1 일함수 금속층을 포함한다. 상기 제1 게이트 전극(850A)의 제1 일함수 금속층은 약 4.1 ∼ 4.5 eV의 일함수를 제공할 수 있다. 상기 제1 반도체 바디(810A)와 상기 제1 게이트 전극(850A)과의 사이에는 제1 게이트 절연막(840A)이 개재되어 있다.
제2 MOS 영역에는 제2 게이트 전극(850B)이 제2 반도체 바디(810B)의 상면 및 양 측면을 덮으면서 상기 제2 반도체 바디(810B)와 교차하는 방향 (도 8a에서 X 축 방향)으로 연장되어 있다. 상기 제2 게이트 전극(850B)은 상기 제1 금속과 다른 제2 금속을 포함한다. 상기 제2 금속은 금속, 금속 질화물, 또는 금속 탄화물 중에서 선택되는 적어도 하나로 이루어진다. 일부 실시예들에서, 상기 제2 게이트 전극(850B)의 제2 금속은 W, Ti, Ta, Ru, Pt, Au, Ag, Hf, Zr, Al, Pd, Co, Ni, Ir, Mo, 이들의 질화물, 또는 이들의 탄화물 중에서 선택되는 적어도 하나로 이루어진다. 일부 실시예들에서, 상기 제2 게이트 전극(850B)은 Ru, Pd, Pt, Co, Ni, Ir, Mo, HfRu, 또는 이들의 조합으로 이루어지는 제2 일함수 금속층을 포함한다. 다른 일부 실시예들에서, 상기 제2 게이트 전극(850B)은 TiN, WN, TaN, RuN, TiAlN, TaAlN, 또는 TiCN 중에서 선택되는 적어도 하나로 이루어지는 제2 일함수 금속층을 포함한다. 상기 제2 게이트 전극(850B)의 제2 일함수 금속층은 약 4.8 ∼ 5.2 eV의 일함수를 제공할 수 있다. 상기 제2 반도체 바디(810B)와 상기 제2 게이트 전극(850B)과의 사이에는 제2 게이트 절연막(840B)이 개재되어 있다.
상기 제1 게이트 절연막(840A) 및 제2 게이트 절연막(840B)에 대한 보다 상세한 사항은 도 1 및 도 2를 참조하여 게이트 절연막(140)에 대하여 설명한 바와 같다.
도 8a 내지 도 8c를 참조하여 설명한 반도체 소자(300)는 도 5a 내지 도 5d를 참조하여 설명한 반도체 소자의 제조 방법으로부터 용이하게 제조할 수 있음은 당 업자이면 잘 알 수 있다.
도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(400)의 단면도이다.
상기 반도체 소자(400)의 구성은 도 8a 내지 도 8c에 예시한 반도체 소자(300)의 구성과 대체로 유사하다. 단, 상기 반도체 소자(400)는, 도 3c 및 도 3d에 예시한 반도체 소자(100C, 100D)에서와 유사하게, 제1 MOS 영역 및 제2 MOS 영역에서, 소스 영역, 채널 영역, 및 드레인 영역에 각각 동일 도전형의 도판트를 포함하면서, 소스 영역 및 드레인 영역에서는 고농도 도판트가 확산되어 있고, 채널 영역에서는 도핑 농도 구배를 가지는 구조를 포함한다. 도 9에서, 도 1 내지 도 8c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 반도체 소자(400)의 제1 MOS 영역에서는 제1 반도체 바디(910A), 제1 게이트 절연막(840A), 및 제1 게이트 전극(850A)을 포함하는 제1 MOS 트랜지스터(TR3)가 형성된다. 제2 MOS 영역에서는 제2 반도체 바디(910B), 제2 게이트 절연막(840B), 및 제2 게이트 전극(850B)을 포함하는 제2 MOS 트랜지스터(TR4)가 형성된다.
상기 제1 반도체 바디(910A)에서, 제1 소스 영역(912A) 및 제1 드레인 영역(916A)은 각각 고농도의 N+ 형 불순물로 도핑되어 있다. 제1 채널 영역(914A)은 상기 제1 소스 영역(912A) 및 제1 드레인 영역(916A)으로부터 상기 제1 채널 영역(914A)의 센터에 이르기까지 위치에 따라 불순물 농도가 다른 도핑 농도 구배를 가진다. 상기 제1 채널 영역(914A)은 예를 들면 도 4a 내지 도 4c 중 어느 하나의 예에 따른 도핑 농도 구배를 가질 수 있다. 상기 제1 채널 영역(914A)에 대한 보다 상세한 사항은 도 3c를 참조하여 채널 영역(114C)에 대하여 설명한 바와 같다.
상기 제2 반도체 바디(910B)에서, 제2 소스 영역(912B) 및 제2 드레인 영역(916B)은 각각 고농도의 P+ 형 불순물로 도핑되어 있다. 제2 채널 영역(914B)은 상기 제2 소스 영역(912B) 및 제2 드레인 영역(916B)으로부터 상기 제2 채널 영역(914B)의 센터에 이르기까지 위치에 따라 불순물 농도가 다른 도핑 농도 구배를 가진다. 상기 제2 채널 영역(914B)은 예를 들면 도 4a 내지 도 4c 중 어느 하나의 예에 따른 도핑 농도 구배를 가질 수 있다. 상기 제2 채널 영역(914B)에 대한 보다 상세한 사항은 도 3d를 참조하여 채널 영역(114D)에 대하여 설명한 바와 같다.
도 9를 참조하여 설명한 반도체 소자(400)는 도 6a 내지 도 6e를 참조하여 설명한 반도체 소자의 제조 방법으로부터 용이하게 제조할 수 있음은 당 업자이면 잘 알 수 있다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(500)의 사시도이다. 도 11a는 도 10의 XIA - XIA' 선 단면도이고, 도 11b는 도 10의 XIB - XIB' 선 단면도이다. 도 10, 도 11a, 및 도 11b에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 중복을 피하기 위하여 여기서는 이들에 대한 상세한 설명은 생략한다.
도 10, 도 11a, 및 도 11b를 참조하면, 반도체 소자(500)는 기판(102)상의 절연막(104) 위에 배치되어 있는 제1 패드 영역(1006) 및 제2 패드 영역(1008)을 포함한다. 상기 제1 패드 영역(1006) 및 제2 패드 영역(1008)은 나노와이어 (nanowire) 형상의 반도체 바디(1010) (도 11a 참조)를 통해 상호 연결되어 있다. 상기 반도체 바디(1010)는 상기 제1 패드 영역(1006) 및 제2 패드 영역(1008) 사이에서 제1 방향 (도 10에서 X 축 방향)으로 연장되어 있다.
상기 제1 패드 영역(1006) 및 제2 패드 영역(1008)과 상기 반도체 바디(1010)는 일체로 형성될 수 있다. 상기 제1 패드 영역(1006) 및 제2 패드 영역(1008)과 상기 반도체 바디(1010)의 구성 재료는 도 1 및 도 2를 참조하여 반도체 바디(110)에 대하여 설명한 바와 같다.
일부 실시예들에서, 상기 반도체 바디(1010)는 약 30 nm 이하의 직경(D)을 가질 수 있다. 예를 들면 상기 반도체 바디(1010)는 약 20 nm 이하의 직경(D)을 가질 수 있다.
상기 반도체 바디(1010)는 길이 방향 (도 10에서 X 축 방향)을 따라 차례로 배열되고 서로 동일한 도전형의 불순물로 도핑된 소스 영역(1012), 채널 영역(1014), 및 드레인 영역(1016)을 가진다.
상기 반도체 소자(500)는 상기 반도체 바디(1010)를 포위하는 게이트 절연막(1040)과, 상기 게이트 절연막(1040)을 사이에 두고 상기 채널 영역(1014)을 덮는 게이트 전극(1050)을 포함한다. 상기 게이트 전극(1050)은 상기 채널 영역(1014) 위에서 상기 반도체 바디(1010)의 주위를 감싼다. 상기 게이트 절연막(1040) 및 게이트 전극(1050)의 구성 재료에 대한 보다 상세한 사항은 도 1 및 도 2를 참조하여 게이트 절연막(140) 및 게이트 전극(150)에 대하여 설명한 바와 같다.
상기 반도체 바디(1010) 내에는 상기 소스 영역(1012), 채널 영역(1014), 및 드레인 영역(1016)에 걸쳐서 동일한 도전형의 불순물로 도핑되어 있고, 상기 반도체 바디(1010) 내에는 PN 정션이 형성되지 않는다.
도 12a 내지 도 12d는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(500A, 500B, 500C, 500D)의 단면도이다. 도 12a 내지 도 12d에서는 도 10, 도 11a, 및 도 11b에 예시한 반도체 소자(500)의 반도체 바디(1010)로서 사용하기 적합한 일부 실시예들에 따른 반도체 바디(1010A, 1010B, 1010C, 1010D)가 예시되어 있다. 도 12a 내지 도 12d에 있어서, 도 10, 도 11a, 및 도 11b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 12a를 참조하면, 반도체 소자(500A)의 반도체 바디(1010A)에서, 소스 영역(1012A), 채널 영역(1014A), 및 드레인 영역(1016A)은 각각 고농도의 N+ 형 불순물로 도핑되어 있다. 상기 소스 영역(1012A), 채널 영역(1014A), 및 드레인 영역(1016A)에 대한 보다 상세한 사항은 도 3a를 참조하여 소스 영역(112A), 채널 영역(114A), 및 드레인 영역(116A)에 대하여 설명한 바를 참조한다.
도 12b를 참조하면, 반도체 소자(500B)의 반도체 바디(1010B)에서, 소스 영역(1012B), 채널 영역(1014B), 및 드레인 영역(1016B)은 각각 고농도의 P+ 형 불순물로 도핑되어 있다. 상기 소스 영역(1012B), 채널 영역(1014B), 및 드레인 영역(1016B)에 대한 보다 상세한 사항은 도 3b를 참조하여 소스 영역(112B), 채널 영역(114B), 및 드레인 영역(116B)에 대하여 설명한 바를 참조한다.
도 12c를 참조하면, 반도체 소자(500C)의 반도체 바디(1010C)에서, 소스 영역(1012C) 및 드레인 영역(1016C)은 각각 고농도의 N+ 형 불순물로 도핑되어 있다. 상기 반도체 바디(1010C)에서, 소스 영역(1012C)과 드레인 영역(1016C)과의 사이에 있는 채널 영역(1014C)은 N 형 불순물로 도핑되어 있으며, 상기 소스 영역(1012C) 및 드레인 영역(1016C)에서의 불순물 도핑 농도보다 더 낮은 불순물 도핑 농도를 가지는 영역을 포함한다. 상기 채널 영역(1014C)은 상기 소스 영역(1012C) 및 상기 드레인 영역(1016C)으로부터 상기 채널 영역(1014C)의 센터에 이르기까지 위치에 따라 불순물 농도가 다른 도핑 농도 구배를 가진다. 상기 소스 영역(1012C), 채널 영역(1014C), 및 드레인 영역(1016C)에 대한 보다 상세한 사항은 도 3c를 참조하여 소스 영역(112C), 채널 영역(114C), 및 드레인 영역(116C)에 대하여 설명한 바를 참조한다.
도 3d를 참조하면, 반도체 소자(500D)의 반도체 바디(1010D)에서, 소스 영역(1012D) 및 드레인 영역(1016D)은 각각 고농도의 P+ 형 불순물로 도핑되어 있다. 상기 반도체 바디(1010D)에서, 소스 영역(1012D)과 드레인 영역(1016D)과의 사이에 있는 채널 영역(1014D)은 P 형 불순물로 도핑되어 있으며, 상기 소스 영역(1012D) 및 드레인 영역(1016D)에서의 불순물 도핑 농도보다 더 낮은 불순물 도핑 농도를 가지는 영역을 포함한다. 상기 채널 영역(1014D)은 상기 소스 영역(1012D) 및 상기 드레인 영역(1016D)으로부터 상기 채널 영역(1014D)의 센터에 이르기까지 위치에 따라 불순물 농도가 다른 도핑 농도 구배를 가진다. 상기 소스 영역(1012D), 채널 영역(1014D), 및 드레인 영역(1016D)에 대한 보다 상세한 사항은 도 3d를 참조하여 소스 영역(112D), 채널 영역(114D), 및 드레인 영역(116D)에 대하여 설명한 바를 참조한다.
도 12c 및 도 12d에 예시한 반도체 소자(500C, 500D)의 채널 영역(1014C, 1014D)은 도 4a 내지 도 4c 중 어느 하나의 양상에 따른 불순물 도핑 농도 구배를 가질 수 있다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 13a 내지 도 13c에 있어서, 도 10 내지 도 12d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 13a를 참조하면, 통상의 공정에 의해 기판(102)상의 절연막(104) 위에 나노와이어 형상의 반도체 영역을 포함하는 반도체 패턴(1310)을 형성한다.
상기 반도체 패턴(1310)은 제1 부분(P1) 및 제2 부분(P2)과, 상기 제1 부분(P1) 및 제2 부분(P2) 사이에서 상기 절연막(104)과 이격된 상태로 나노와이어 형상으로 연장되어 있는 제3 부분(P3)을 포함한다.
도 13a의 Y 축 방향에서, 상기 제1 부분(P1) 및 제2 부분(P2)의 폭(W1, W2)은 제3 부분(P3)의 폭(W3) 보다 더 크다. 일부 실시예에서, 상기 제3 부분(P3)의 폭(W3)은 수 십 nm이다. 예를 들면, 상기 제3 부분(W3)의 폭은 약 20 ∼ 30 nm일 수 있다. 상기 반도체 패턴(1310)의 구체적인 형상은 도 13a에 예시된 바에 한정되지 않으며, 설계에 따라 다양한 형상을 가질 수 있다.
도 13b를 참조하면, 도 5b를 참조하여 설명한 바와 같은 방법으로, 상기 반도체 패턴(1310) 내부의 전체 영역에 단일 도전형의 불순물 이온(1320)을 주입하고, 열처리에 의해 상기 반도체 패턴(1310) 내부에 주입된 불순물 이온들을 활성화시켜, 고농도 불순물이 도핑된 반도체 패턴(1310A)을 형성한다.
상기 반도체 패턴(1310A)은 도 10, 도 11a, 및 도 11b에 예시한 바와 같은 제1 패드 영역(1006) 및 제2 패드 영역(1008)과, 이들 사이에 나노와이어 형상으로 연장되어 있는 반도체 바디(1010)를 포함한다. 상기 반도체 바디(1010)는 도 11a에 도시한 바와 같이 그 길이 방향을 따라 소스 영역(1012), 채널 영역(1014), 및 드레인 영역(1016)이 차례로 형성되어 있다.
일부 실시예들에서, 상기 반도체 바디(1010)를 형성하기 위하여 상기 반도체 패턴(1310) 내부에 N 형 불순물 이온을 주입할 수 있다. 이 경우, 상기 반도체 바디(1010)는 도 12a에 예시한 바와 같이 각각 N+ 형 도핑 영역으로 이루어지는 소스 영역(1012A), 채널 영역(1014A), 및 드레인 영역(1016A)을 포함하는 반도체 바디(1010A)와 같은 구조를 갖는다. 다른 일부 실시예들에서, 상기 반도체 바디(1010)를 형성하기 위하여 상기 반도체 패턴(1310) 내부에 P 형 불순물 이온을 주입할 수 있다. 이 경우, 상기 반도체 바디(1010)는 도 12b에 예시한 바와 같이 각각 P+ 형 도핑 영역으로 이루어지는 소스 영역(1012B), 채널 영역(1014B), 및 드레인 영역(1016B)을 포함하는 반도체 바디(1010B)와 같은 구조를 갖는다.
도 13c를 참조하면, 상기 반도체 바디(1010)의 노출 표면에 게이트 절연막(1040)을 형성한다. 상기 게이트 절연막(1040)을 형성하기 위하여 ALD 공정 또는 MOALD (metal organic ALD) 공정을 이용할 수 있다.
그 후, 상기 반도체 바디(1010)의 채널 영역(1014) 주위에서만 선택적으로 상기 게이트 절연막(1040) 위에 금속을 포함하는 게이트 전극 물질을 증착하여, 도 10에 예시한 바와 같은 게이트 전극(1050)을 형성한다. 상기 게이트 절연막(1040) 위에 게이트 전극 물질을 증착하기 위하여 ALD 공정 또는 MOALD 공정을 이용할 수 있다.
도 12c에 예시한 바와 같이 채널 영역(1014C)에서 도핑 농도 구배를 가지는 반도체 바디(1010C), 또는 도 12d에 예시한 바와 같이 채널 영역(1014D)에서 도핑 농도 구배를 가지는 반도체 바디(1010D)를 형성하기 위하여, 도 13b를 참조하여 설명한 바와 같은 단일 도전형의 불순물 이온(1320)을 주입하는 단계를 행하기 전에, 상기 반도체 패턴(1310) 중 채널 영역(1014C 또는 1014D)이 형성될 부분만 덮는 이온주입 마스크 패턴을 형성할 수 있다. 그리고, 상기 반도체 패턴(1310) 중 상기 이온주입 마스크 패턴에 의해 덮이지 않은 부분에 불순물 이온(1320)을 주입하여 소스 영역(1012C 또는 1012D) 및 드레인 영역(1016C 또는 1016D)을 형성할 수 있다. 그 후, 도 6d를 참조하여 설명한 바와 유사한 방법으로, 상기 소스 영역(1012C 또는 1012D) 및 드레인 영역(1016C 또는 1016D)이 형성된 결과물을 열처리하여, 상기 소스 영역(1012C 또는 1012D) 및 드레인 영역(1016C 또는 1016D) 내에 있는 도판트들을 상기 소스 영역(1012C 또는 1012D)과 드레인 영역(1016C 또는 1016D)과의 사이의 반도체 패턴(1310)으로 확산시켜, 상기 반도체 패턴(1310) 중 이온주입 마스크 하부에 도핑 농도 구배를 가지는 채널 영역(1014C 또는 1014D)을 형성할 수 있다.
그 후, 상기 이온주입 마스크 패턴을 제거하고, 상기 반도체 바디(1010C 또는 1010D) 위에 게이트 절연막(1040) 및 게이트 전극(1050)을 형성할 수 있다.
도 1 내지 도 13c를 참조하여 설명한 본 발명의 기술적 사상에 의한 반도체 소자들은 길이 방향을 따라 차례로 형성되고 서로 동일한 도전형의 도판트가 도핑된 소스 영역, 채널 영역, 및 드레인 영역을 가지는 반도체 바디와, 상기 반도체 바디의 채널 영역을 덮는 금속 게이트 전극을 포함하는 정션 없는 트랜지스터로 이루어진다. 상기 게이트 전극 재료로서 금속을 사용함으로써, 도핑된 폴리실리콘으로 이루어지는 게이트 전극을 형성하는 경우에 비해, 게이트 전극 형성시 열 부담을 감소시켜 반도체 바디 내에서의 도핑 프로파일에 악영향이 미치는 것을 억제할 수 있고, 게이트 전극 형성시 반도체 바디 내에서의 도판트 확산을 억제함으로써 트랜지스터의 퍼포먼스 및 전기적 특성이 열화되는 것을 억제할 수 있다.
또한, 고유전막과의 반응성이 비교적 낮은 재료인 금속을 상기 게이트 전극 재료로 사용함으로써, 게이트 절연막으로서 고유전막을 사용하는 경우에도, 상기 고유전막과 상기 게이트 전극과의 사이의 원하지 않는 반응을 억제하여, 향상된 퍼포먼스를 안정적으로 제공할 수 있고, 저저항 구현이 가능한 트랜지스터를 제공할 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 소자는 트랜지스터의 채널 영역의 센터에서 불순물 농도가 실질적으로 0, 또는 소스 영역 및 드레인 영역에서보다 더 낮은 농도를 가지도록 채널 영역 내에서 도핑 농도 구배를 가지는 반도체 바디를 포함함으로써, 트랜지스터의 온/오프 특성을 향상시킬 수 있다.
도 14는 본 발명의 기술적 사상에 의한 메모리 모듈(1500)의 평면도이다.
메모리 모듈(1500)은 모듈 기판(1510)과, 상기 모듈 기판(1510)에 부착된 복수의 반도체 칩(1520)을 포함한다.
상기 반도체 칩(1520)은 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 예를 들면, 상기 반도체 칩(1520)은 도 1 내지 도 12d에 예시한 반도체 소자들을 포함할 수 있다.
상기 모듈 기판(1510)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1530)가 배치된다. 상기 모듈 기판(1510) 상에는 세라믹 디커플링 커패시터(1540)가 배치된다. 본 발명에 의한 메모리 모듈(1500)은 도 14에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1600)이다.
시스템(1600)은 제어기(1610), 입/출력 장치(1620), 기억 장치(1630), 및 인터페이스(1640)를 포함한다. 상기 시스템(1600)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1610)는 시스템(1600)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1620)는 시스템(1600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1600)은 입/출력 장치(1620)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1620)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1630)는 제어기(1610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1610)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1630)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1630)는 도 1 내지 도 12d에 예시한 반도체 소자들을 포함할 수 있다.
인터페이스(1640)는 상기 시스템(1600)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1610), 입/출력 장치(1620), 기억 장치(1630), 및 인터페이스(1640)는 버스(1650)를 통해 서로 통신할 수 있다. 상기 시스템(1600)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 16은 본 발명의 기술적 사상에 의한 자기 소자의 제조 방법에 의해 구현될 수 있는 메모리 카드(1700)이다.
메모리 카드(1700)는 기억 장치(1710) 및 메모리 제어기(1720)를 포함한다.
상기 기억 장치(1710)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(1710)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 상기 기억 장치(1710)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1710)는 도 1 내지 도 12d에 예시한 반도체 소자들을 포함할 수 있다.
상기 메모리 제어기(1720)는 호스트(1730)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1710)에 저장된 데이터를 읽거나, 상기 기억 장치(1710)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 반도체 바디, 112: 소스 영역, 114: 채널 영역, 116: 드레인 영역, 140: 게이트 절연막, 150: 게이트 전극.

Claims (10)

  1. 길이 방향을 따라 차례로 배열되고 서로 동일한 도전형의 불순물로 도핑된 소스 영역, 채널 영역, 및 드레인 영역을 가지는 반도체 바디와,
    상기 채널 영역 위에 형성되고 금속을 포함하는 게이트 전극과,
    상기 반도체 바디와 상기 게이트 전극과의 사이에 개재된 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역에 인접할수록 높은 도핑 농도를 가지고, 상기 채널 영역의 센터 영역에서 가장 낮은 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 채널 영역은 상기 소스 영역과 상기 드레인 영역과의 사이의 센터 영역에 위치되고 캐리어가 실질적으로 존재하지 않는 공핍 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 반도체 바디 내에는 PN 정션 (junction)이 없는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 전극은 금속, 금속 질화물, 또는 금속 탄화물 중에서 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 절연막은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 길이 방향을 따라 차례로 배열되고 제1 도전형의 불순물로 각각 도핑된 제1 소스 영역, 제1 채널 영역, 및 제1 드레인 영역을 가지는 제1 반도체 바디; 상기 제1 채널 영역 위에 형성되고 제1 금속을 포함하는 제1 게이트 전극; 및 상기 제1 반도체 바디와 상기 제1 게이트 전극과의 사이에 개재된 제1 게이트 절연막을 포함하는 제1 MOS 트랜지스터와,
    길이 방향을 따라 차례로 배열되고 상기 제1 도전형과 반대인 제2 도전형의 불순물로 각각 도핑된 제2 소스 영역, 제2 채널 영역, 및 제2 드레인 영역을 가지는 제2 반도체 바디; 상기 제2 채널 영역 위에 형성되고 상기 제1 금속과 다른 제2 금속을 포함하는 제2 게이트 전극; 및 상기 제2 반도체 바디와 상기 제2 게이트 전극과의 사이에 개재된 제2 게이트 절연막을 포함하는 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 채널 영역 및 상기 제2 채널 영역 중 적어도 하나의 채널 영역은 위치에 따라 불순물의 도핑 농도가 다른 도핑 농도 구배 (gradient)를 가지는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 채널 영역 및 상기 제2 채널 영역 중 적어도 하나의 채널 영역은 그 센터 영역에서 가장 낮은 도핑 농도를 가지고, 상기 적어도 하나의 채널 영역의 길이 방향을 따라 상기 센터 영역으로부터 멀어질수록 높은 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자.
  10. 제7항에 있어서,
    상기 제1 게이트 전극은 금속, 금속 질화물, 또는 금속 탄화물 중에서 선택되는 적어도 하나의 제1 일함수 금속층을 포함하고,
    상기 제2 게이트 전극은 금속, 금속 질화물, 또는 금속 탄화물 중에서 선택되는 적어도 하나의 제2 일함수 금속층을 포함하고,
    상기 제1 일함수 금속층과 상기 제2 일함수 금속층은 서로 다른 금속을 포함하는 것을 특징으로 하는 반도체 소자.
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