CN114664824A - 用于互补金属氧化物半导体晶体管的栅极电介质及其制造方法 - Google Patents

用于互补金属氧化物半导体晶体管的栅极电介质及其制造方法 Download PDF

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Abstract

一种互补金属氧化物半导体(CMOS)晶体管包括第一晶体管，该第一晶体管具有在第一沟道之上的第一栅极电介质层，其中第一栅极电介质层包括Hf1‑xZxO2，其中0.33＜x＜0.5。第一晶体管还包括在第一栅极电介质层上的第一栅极电极以及在第一栅极电极的相对侧上的第一源极区域和第一漏极区域。CMOS晶体管还包括与第一晶体管相邻的第二晶体管。第二晶体管包括在第二沟道之上的第二栅极电介质层、在第二栅极电介质层上的第二栅极电极以及在第二栅极电极的相对侧上的第二源极区域和第二漏极区域，其中第二栅极电介质层包括Hf1‑xZxO2，其中0.5＜x＜0.99。

Description

用于互补金属氧化物半导体晶体管的栅极电介质及其制造 方法
背景技术
通常，互补金属氧化物半导体(CMOS)晶体管是现代电子学的基础。用于微处理器中的切换的高性能CMOS晶体管利用具有高介电常数的栅极电介质材料。通常，CMOS晶体管包括具有基本相同的栅极电介质材料的NMOS和PMOS晶体管。然而，相同的栅极电介质材料会对器件性能(例如，一个MOS晶体管相对于另一个MOS晶体管的可靠性)有不利的影响。因此，需要CMOS晶体管具有不导致MOS特定性能降低的栅极电介质材料。针对这些和其他考虑，需要本改进。随着对改进的晶体管性能的期望随装置缩小而变得更普遍，此类改进可能变得关键。
附图说明
在附图中通过示例而非限制的方式示出了本文所描述的材料。为了说明的简单和清楚起见，图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。而且，为了讨论的清楚，各种物理特征可以以它们的简化的“理想”形式和几何形状来表示，但是仍然应当理解，实际的实施方式可以仅近似于所示的理想情况。例如，可以不考虑由纳米制造技术形成的结构的有限粗糙度、圆角和不完美的有角度的交叉的特征来绘制平滑表面和方形交叉。此外，在认为适当的情况下，在附图中重复附图标记以指示对应或类似的元件。
图1A是根据本公开的实施例的CMOS晶体管的截面图，该CMOS晶体管包括与具有第二栅极电介质层的PMOS晶体管相邻的具有第一栅极电介质层的NMOS晶体管。
图1B是根据本公开的实施例的CMOS晶体管的截面图，该CMOS晶体管包括与具有第二栅极电介质层的PMOS晶体管相邻的具有第一栅极电介质层的NMOS晶体管。
图1C是根据本公开的实施例的CMOS晶体管的截面图，该CMOS晶体管包括与具有第二栅极电介质层的PMOS晶体管相邻的具有在第三栅极电介质层上的第一栅极电介质层的NMOS晶体管。
图1D是根据本公开的实施例的CMOS晶体管的截面图，该CMOS晶体管包括与PMOS晶体管相邻的具有在包括氧化硅的栅极电介质层上的第一栅极电介质层的NMOS晶体管，该PMOS晶体管具有与包括氧化硅的栅极电介质相邻的第二栅极电介质层。
图1E是根据本公开的实施例的CMOS晶体管的截面图，该CMOS晶体管包括与PMOS晶体管相邻的包括多条纳米线的NMOS晶体管，该PMOS晶体管包括多条纳米线。
图1F是沿图1E中的结构的线A-A’截取的截面图。
图2是根据本公开的实施例的制造诸如图1A中所示的纳米线晶体管的方法。
图3A是在衬底上方在NMOS区域中形成第一鳍状物结构和在PMOS区域中形成第二鳍状物结构之后的截面图。
图3B示出了根据本公开的实施例的图3A在形成第一虚设栅极结构和与第一虚设栅极结构相邻的第一间隔体之后以及在形成第二虚设栅极结构和与第二虚设栅极结构相邻的第二间隔体之后的结构。
图3C示出了图3B在NMOS区域中形成源极区域和漏极区域以及在PMOS区域中形成源极结构和漏极结构之后的结构的截面图。
图3D示出了图3C在沉积第一电介质层之后的结构。
图3E示出了图3D在平坦化第一电介质层以暴露第一和第二虚设栅极结构的最高表面之后的结构。
图3F是根据本公开的实施例的图3E中在用于遮蔽PMOS区域的工艺之后的结构的截面图。
图3G是图3F中在去除第一虚设栅极结构以形成开口之后的结构的截面图。
图3H示出了图3G在第一沟道层上的开口中沉积第一栅极电介质层之后的结构。
图3I是图3H中在用于在开口中和在栅极电介质层的表面上沉积第一栅极电极材料的工艺之后的结构的截面图。
图3J示出了图3I在用于形成第一栅极电极并隔离与栅极电极相邻的第一栅极电介质层的平坦化工艺之后的结构。
图3K是根据本公开的实施例的图3J中在用于遮蔽NMOS区域的工艺之后的结构的截面图。
图3L是图3K中在用于去除第二虚设栅极结构并在第二沟道层上的PMOS区域中形成第二栅极电介质层和第二栅极电极的工艺之后的结构的截面图。
图3M示出了图3L在沉积第二电介质层之后的结构。
图3N是图3M中在第二电介质层和第一电介质层中形成开口之后的工艺之后的结构的截面图。
图3O是图3N中在分别在NMOS区域和PMOS区域中在源极区域和漏极区域上形成源极接触部和漏极接触部之后以及在第一栅极电极上形成栅极接触部和在第二栅极电极上形成栅极接触部之后的结构的截面图。
图4A是根据本公开的实施例的与NMOS晶体管耦合的存储器器件和与相邻的PMOS晶体管耦合的基本上相同的存储器器件的截面图。
图4B是根据本公开的实施例的磁性隧道结器件的截面图。
图4C是根据本公开的实施例的电阻式随机存取存储器器件的截面图。
图5示出了根据本公开的实施例的计算设备。
图6示出了包括本公开的一个或多个实施例的集成电路(IC)结构。
具体实施方式
描述了用于CMOS晶体管的栅极电介质及其制造方法。在以下描述中，阐述了许多具体细节，例如结构方案和详细的制造方法，以便提供对本公开的实施例的透彻理解。对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他情况下，不太详细地描述了众所周知的特征，例如与CMOS晶体管相关联的操作，以便不会没有必要地使本公开的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性表示，不一定按比例绘制。
在一些情况下，在以下描述中，以框图形式而非详细地展示众所周知的方法和装置，以避免使本公开难以理解。在整个说明书中，对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合实施例描述的特定特征、结构、功能或特性包括在本公开的至少一个实施例中。因此，在本说明书全文中的各处出现的短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指本公开的同一实施例。此外，特定的特征、结构、功能或特性可以以任何适当的方式在一个或多个实施例中组合。例如，第一实施例可以与第二实施例组合，只要与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的既可。
如在说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将理解，如本文中所使用的术语“和/或”指代并涵盖相关联的所列项中的一项或多项的任何和所有可能的组合。
术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述部件之间的功能或结构关系。应当理解，这些术语不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间具有其他中间元件)物理、电或磁接触，和/或两个或更多个元件彼此协作或相互作用(例如，如在因果关系中)。
如在本文中所使用的术语“上方”、“下方”、“之间”和“上”是指一个部件或材料相对于其他部件或材料的相对位置，其中此类物理关系是值得注意的。例如，在材料的上下文中，设置在另一种材料上方或下方的一种材料可以直接接触或者可以具有一种或多种中间材料。此外，在两种材料之间的一种材料可以与这两层直接接触或可以具有一个或多个中间层。相反，第二材料“上”的第一材料与该第二材料/材料直接接触。在部件组件的上下文中将作出类似的区分。如在整个说明书和权利要求书中所使用的，由术语“至少一个”或“一个或多个”结合的项的列表可以表示所列术语的任意组合。
术语“相邻”在此通常指物体的位置靠近(例如，紧挨着靠近或接近，在它们之间具有一个或多个物体)或毗连另一物体(例如，邻接它)。
术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。
术语“器件”通常可以指根据该术语的使用的上下文而定的装置。例如，器件可以指层或结构的堆叠体、单个结构或层、具有有源和/或无源元件的各种结构的连接等。通常，器件是三维结构，其具有沿着x-y-z笛卡尔坐标系的x-y方向的平面和沿着z方向的高度。器件的平面也可以是包括该器件的装置的平面。
如在整个说明书和权利要求书中所使用的，由术语“至少一个”或“一个或多个”结合的项的列表可以表示所列术语的任意组合。
除非在其使用的明确上下文中另有说明，否则术语“基本上相等”、“大约相等”和“近似相等”意味着在如此描述的两个物体之间仅存在偶然的变化。在本领域中，这种变化通常不超过预定目标值的+/-10％。
说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等，如果有的话，用于描述性目的，而不一定用于描述永久的相对位置。例如，如在本文中所使用的术语“上方”、“下方”、“前侧”、“后侧”、“顶部”、“底部”、“上方”、“下方”和“上”是指一个部件、结构或材料相对于器件内的其他所提及的部件、结构或材料的相对位置，其中此类物理关系是值得注意的。这些术语在本文中仅用于描述目的，并且主要在器件z轴的上下文中使用，并因此可以相对于器件的取向。因此，如果器件相对于所提供的图的上下文倒置取向，则在本文提供的图的上下文中的第二材料“上方”的第一材料也可以在第二材料“下方”。在材料的上下文中，设置在另一种材料上方或下方的一种材料可以直接接触或者可以具有一种或多种中间材料。此外，设置在两种材料之间的一种材料可以与这两层直接接触或可以具有一个或多个中间层。相反，第二材料“上”的第一材料与该第二材料直接接触。在部件组件的上下文中将作出类似的区别。
术语“之间”可以在器件的z轴、x轴或y轴的上下文中使用。在两种其他材料之间的材料可以与那些材料中的一种或两种接触，或者其可以通过一种或多种中间材料与其他两种材料都分离。因此，在两种其他材料“之间”的材料可以与其他两种材料中的任一种接触，或者其可以通过中间材料耦合到其他两种材料。在两个其他器件之间的器件可以直接连接到那些器件中的一个或两个，或者其可以通过一个或多个中间器件与其他两个器件都分离。
为了实现硅沟道的特征尺寸缩放，已经在诸如平面晶体管、鳍式场效应晶体管(鳍式FET)、纳米线和堆叠纳米线晶体管的各种CMOS晶体管架构中实现了具有比硅更高的介电常数(高K)的栅极电介质层。实现高K栅极电介质层以克服栅极氧化物厚度缩放的限制，例如常规基于氧化硅的栅极电介质材料的低反型电荷和高栅极泄漏。与传统的氧化硅栅极氧化物相比，高K栅极电介质层的实现已导致具有相同电容的具有较低泄漏电流和较低功耗的晶体管。
由于PMOS和NMOS晶体管在不同的电荷传输机制下工作，因此通常通过实现具有不同功函数的栅极电极材料来执行对NMOS和PMOS晶体管之间的不可避免的阈值电压VT的偏移的调节。典型地，在NMOS和PMOS晶体管二者中栅极电介质层包括相同的材料。由于CMOS晶体管已经按比例缩小到10nm以下的栅极长度，所以高K栅极电介质层厚度的缩放可能对可靠性有不利影响。例如，随着栅极电介质厚度的缩放，NMOS晶体管与对应的PMOS晶体管相比更易于电介质击穿。因此，非常希望独立地调节每个MOS晶体管的栅极电介质的材料，以解决可靠性和阈值电压调节问题。
根据本公开的实施例，发明人已经发现，在NMOS和PMOS晶体管中实现不同的高K栅极电介质可以有助于解决可靠性和VT偏移。在示例性实施例中，高K栅极电介质层包括在两个MOS实施方式之间具有不同Zr浓度的Hf、Zr和O。在其他实施例中，高K栅极电介质层中的Hf、Zr和O可以在每个MOS上方用不同的掺杂剂代替。在一些实施例中，这些掺杂剂的添加也可以优先改变结晶度，并因此影响两个不同栅极电介质层的高K特性。
在实施例中，两个高K栅极电介质层可以具有不同的厚度以分别解决栅极氧化物击穿。在其他实施例中，栅极电介质层的附加层可以插入在两个高K栅极电介质层中的一个或两个与它们各自的半导体沟道材料之间。在一些实施例中，附加栅极电介质层可以是另一高K栅极电介质层或氧化硅层。
可以通过后栅极制造方法而使NMOS和PMOS晶体管中的不同高K栅极电介质材料更容易，其中可以在工艺流程中的两个不同点处沉积用于每种MOS类型的栅极电介质层和栅极电极。
图1A是CMOS晶体管100A的截面图。CMOS晶体管100A包括与晶体管106B相邻的晶体管104A。晶体管104A和106A是NMOS和PMOS晶体管对，其中晶体管104A是NMOS晶体管，晶体管106A是PMOS晶体管106A，反之亦然。衬底102可以是N或P型。在该说明性实施例中，晶体管104A是NMOS晶体管104A，并且晶体管106A是PMOS晶体管。晶体管104A和106A可以具有平面或非平面架构。这样，每个晶体管104A和106A的沟道层可以在除了每个沟道层的顶表面之外的至少一个侧壁上具有栅极。
在该说明性实施例中，晶体管104A包括在衬底102的沟道110之上的栅极电介质层108。在该说明性实施例中，衬底102是P型的。在示例性实施例中，栅极电介质层108包括Hf1-xZxO2，其中0.33<x<0.5。晶体管104A还包括与栅极电介质层108相邻的栅极电极112以及在栅极电极112的相对侧上的源极区域114和漏极区域116。
如图所示，晶体管106A包括沟道120之上的栅极电介质层118。沟道120在n阱102A(在虚线内)或衬底102内。在示例性实施例中，栅极电介质层118包括Hf1-xZxO2，其中0.5＜x＜0.99。晶体管106A还包括与栅极电介质层118相邻的栅极电极122以及在栅极电极118的相对侧上的源极区域124和漏极区域126。
Hf1-xZxO2栅极电介质层108和118具有比HfO2更小和更一致的晶粒以及更一致的膜质量，并且分别与硅沟道110和120一起展现出良好的热稳定性。与仅包括HfO2的栅极电介质层108和118相比，包括Hf1-xZxO2的栅极电介质层108和118还通过在给定过驱动VG-VT下增加载流子的数量而有利地促进了更高的驱动电流，其中VG是栅极电压，VT是阈值电压。
Hf1-xZxO2中Zr的原子百分比也影响栅极电介质层108和118中的结晶度。在实施例中，包括Hf1-xZxO2(其中0.33＜x＜0.5)的栅极电介质层108与单斜晶相相关联，而包括Hf1- xZxO2(其中0.5＜x＜0.75)的栅极电介质层108与四方或斜方晶相相关联。与单斜晶相相比，四方晶相可以增大Hf1-xZxO2栅极电介质层108和118的介电常数。
在一些实施例中，栅极电介质层108包括诸如但不限于La、Y或Sr的掺杂剂。掺杂剂浓度可以随掺杂剂材料而变化，但在实施例中，掺杂剂浓度小于5原子百分比。在实施例中，栅极电介质层118包括诸如但不限于Al或Nb的掺杂剂。掺杂剂浓度可以随掺杂剂材料而变化，但在实施例中，掺杂剂浓度小于5原子百分比。掺杂剂产生可以使VT偏移的带电偶极子，提供调节VT的附加手段，并且减少对栅极电极材料的功函数设计的依赖。例如，在Hf1-xZxO2中，因为Zr的原子百分比基本上大于掺杂剂的原子百分比，所以当添加少量掺杂剂以使VT偏移时VT不会受到显著影响。掺杂剂的存在不会明显改变栅极电介质层108或118的厚度。
在一些实施例中，栅极电介质层118包括HfO2。在一些这样的实施例中，栅极电介质层118包括掺杂剂，例如Al、Si、Gd&Y。当将诸如Al、Si、Gd和Y的掺杂剂加入HfO2中时，它们可以稳定高k相。
在一些实施例中，栅极电介质层108可以比栅极电介质层118厚至少0.2nm，例如在图1B中的CMOS晶体管100B的晶体管104B中所示的。晶体管106A与CMOS晶体管100A中的晶体管106A相同或基本相同。
在其他实施例中，晶体管104还包括沟道110和栅极电介质层108之间的附加高K栅极电介质层，如图1C中的CMOS晶体管100C的晶体管104C所示。CMOS晶体管100C包括晶体管104C和晶体管106A。如图所示，尽管晶体管104C包括附加的栅极电介质层109，但晶体管106A不包括附加的栅极电介质层。栅极电介质层109有利地提供附加的阻挡以阻止电子通过而到达栅极电极112。因此，栅极电介质层109的材料与栅极电介质层108的材料相比具有更高的导带偏移。在一些实施例中，栅极电介质层109包括铝、镧或钇中的一种或多种以及氧。
为了提供足够薄的总电氧化物厚度，栅极电介质层109具有在0.5nm和1nm之间的厚度。在一些实施例中，栅极电介质层109具有在0.7nm和1nm之间的厚度，并且栅极电介质层108具有至少1.3nm的厚度。在实施例中，栅极电介质层118足够厚，并且具有在不存在诸如栅极电介质层109的附加栅极电介质层的情况下提供对沟道120中的电子的足够阻挡的结晶度。
在又一实施例中，CMOS晶体管100D的晶体管104D和106B可以各自包括在相应沟道110和120与栅极电介质层108和118之间的附加栅极电介质，如图1D所示。在该说明性实施例中，晶体管104D还包括在沟道110和栅极电介质层108之间的栅极电介质层111，并且晶体管106B还包括在沟道120和栅极电介质层118之间的栅极电介质层119。
在该说明性实施例中，栅极电介质层108与电介质间隔体128的侧壁相邻，并且向上延伸到栅极电极112的最高表面，而栅极电介质层111与电介质间隔体128的一部分相邻，但是不延伸到栅极电极128的最高表面。类似地，栅极电介质层119与电介质间隔体134的侧壁相邻，并且向上延伸到栅极电极122的最高表面，而栅极电介质层119与电介质间隔体134的一部分相邻，但不延伸到栅极电极122的最高表面。因此，栅极电介质层111和119在空间范围上被限制到沟道110和120与栅极电介质层108和118之间的相应界面。
在一些示例中，栅极电介质层111和119可以是一个或多个制造操作的遗留物(artifact)。在其他实施例中，有意地实现栅极电介质层111和119。在实施例中，栅极电介质层111和119各自包括硅和氧。栅极电介质层111和119可以具有相同或基本相同的厚度或不同的厚度。在示例性实施例中，栅极电介质层111具有比栅极电介质层119的厚度大至少0.1nm的厚度。
再次参考图1A，栅极电介质层108和118可以包括除了如上所述的Hf1-xZxO2之外的材料。在一些实施例中，栅极电介质层108和118可以各自包括掺杂有硅的Hf和Zr。在示例性实施例中，硅掺杂剂具有1至3原子百分比之间的浓度。在栅极电介质层108和118中的掺杂剂浓度可以不同。在进一步的实施例中，栅极电介质层108包括Hf、Zr、Si和La、Y或Sr中的一种，其中La、Y或Sr具有小于5原子百分比的浓度。在其他实施例中，栅极电介质层118包括Hf、Zr、Si和Al或Nb中的一种，其中Al或Nb具有小于5原子百分比的浓度。
在实施例中，栅极电极112和122可以各自包括不同的材料。在实施例中，栅极电极112包括与栅极电介质层108接触的功函数层和在功函数层之上的填充金属。在一些实施例中，与栅极电介质层108接触的功函数层包括元素层、金属合金层或二者之一或二者的叠层结构。在一些实施例中，功函层包括铪、锆、钛、钽、铝或碳中的一种或多种，或者包括铪、锆、钛、钽、铝中的一种或多种和碳。在一些实施例中，填充金属可以包括Ta或钨。
在实施例中，栅极电极122包括与栅极电介质层118接触的功函数层和在功函数层之上的填充金属。在一些实施例中，与栅极电介质层118接触的功函数层包括元素层、金属合金层或二者之一或二者的叠层结构。在一些实施例中，功函数层包括钌、钯、铂、钴、镍或氮化钛中的一种或多种。
在说明性实施例中，CMOS晶体管100A、100B、100C和100D是非平面晶体管的示例。如图所示，晶体管104A包括鳍状物结构127，并且晶体管106A包括鳍状物结构129。在实施例中，鳍状物结构127包括源极区域114和漏极区域116以及沟道110。如图所示，源极区域114还包括在鳍状物127的掺杂区域114A上的掺杂外延结构114B。如图所示，漏极区域116还包括在鳍状物127的掺杂区域116A上的掺杂外延结构116B。在实施例中，鳍状物127包括单晶硅，并且掺杂区域114A和116A包括n型源漏掺杂剂，例如砷或磷。晶体管104B、104C和104D各自具有晶体管104A的鳍状物127、源极区域114和漏极区域116以及沟道110的特征。
晶体管104还包括与栅极电介质层108相邻的电介质间隔体128、与外延结构114B接触的源极接触部130、以及与外延结构116B接触的漏极接触部132。
在该说明性实施例中，鳍状物结构129包括源极区域124和漏极区域126以及沟道120。如图所示，源极区域124是在鳍状物129的一部分上的掺杂外延结构。如图所示，漏极区域126还包括在鳍状物129的一部分上的掺杂外延结构。在实施例中，当鳍状物129包括单晶硅时，掺杂外延结构各自包括p型源漏掺杂剂，例如硼或镓。
晶体管106A还包括与栅极电介质层118相邻的电介质间隔体134、与源极区域124接触的源极接触部136、以及与漏极区域126接触的漏极接触部138。在实施例中，源极接触部130和136以及漏极接触部132和138各自包括相同的材料。在实施例中，源极接触部130和136以及漏极接触部132和138包括金属衬层和衬层上的填充金属，所述金属衬层包括例如钽或钌，所述填充金属包括例如钨、钌、铜、镍或钼。晶体管106B具有晶体管106A的鳍状物129、源极区域124和漏极区域126以及沟道120的特征。
如图所示，CMOS晶体管100A还包括与鳍状物结构127和129相邻的电介质材料140。电介质140包括提供电隔离的材料。在实施例中，电介质140包括硅以及碳、氮和氧中的一种或多种。
虽然CMOS晶体管100A-D是fin-FET晶体管的示例，但是在纳米线晶体管中调节阈值电压是进一步有利的，其中垂直堆叠的纳米线之间的间隔对栅极电极材料的插入提出了挑战。
图1E是衬底150之上的CMOS晶体管100E的截面图。根据本公开的实施例，CMOS晶体管100E包括与PMOS晶体管106C相邻的NMOS晶体管104E。晶体管104E和106C是纳米线晶体管的示例。
晶体管104E包括沟道层156上方的沟道层154，其中沟道层154和沟道层156包括单晶硅。晶体管104E还包括耦合到沟道层154和沟道层156的第一端的外延源极材料158(本文中是源极epi 158)以及耦合到沟道层154和沟道层156的第二端的外延漏极材料160(本文中是漏极epi 160)，如图所示。栅极电极112在源极接触部158和漏极接触部160之间。栅极电极112在沟道层154和沟道层156之间并且围绕沟道层154和沟道层156。晶体管104E还包括多个栅极电介质层。如图所示，晶体管104E包括栅极电介质层111和栅极电介质层108。在该说明性实施例中，栅极电介质层111在栅极电极112与沟道层154和沟道层156之间，并且栅极电介质层108在栅极电介质层111与栅极电极112之间。
晶体管104E具有晶体管104D的一个或多个特征，其中栅极电介质层111直接与沟道相邻，并且栅极电介质层108在栅极电介质层111和栅极电极112之间。在该说明性实施例中，栅极电极112具有在沟道154和156之间的栅极电极部分112A、栅极电极部分112B(在沟道层156下方)和栅极电极部分112C(在沟道层154上方)。
由于沟道层154和156之间的有限间隔SV，栅极电介质层108和111的存在对于纳米线架构中的应用是有利的。在一些实施例中，SV小于10nm。图1F是穿过图1E中的结构的线A-A’的截面图。在该说明性实施例中，沟道层154和沟道层156是具有圆角的矩形。在其他实施例中，沟道层154和沟道层156具有基本上矩形的轮廓。在该说明性实施例中，栅极电介质层111包覆沟道层154和沟道层156。在该说明性实施例中，栅极电介质层108与栅极电介质层111基本共形。栅极电极部分112A具有垂直厚度SG(沿y方向)。在该说明性实施例中，SG是与最低表面154A相邻的栅极电介质层108和与最高表面156A相邻的栅极电介质层108之间的间隔。
如图所示，对于给定的SV，SG与栅极电介质层108和111的组合厚度成反比相关。在实施例中，在SV小于10nm并且栅极电介质层108和111具有小于2nm的组合厚度的情况下，对于栅极电极部分112A的沟道层154和156之间的间隔小于6nm。在一些示例性实施例中，SG约为3nm。
在实施例中，栅极电极112包括一个或多个层，其中与栅极电介质层108接触的第一层是功函数电极，并且与第一层接触的第二层是填充金属。取决于SV，一些栅极电极部分(例如，栅极电极部分112A(在沟道154和156之间)和栅极电极部分112B(在沟道层156下方))可以仅包括功函数电极，而栅极电极部分112C可以包括功函数电极和填充金属。如图所示，栅极电极部分112C的顶表面不被栅极电介质层111或108限制。
在实施例中，SV不能任意增加，因为在制造过程期间需要大纵横比图案化。在一些这样的实施例中，通过栅极电介质层108的工程材料选择而不是利用栅极电极112的材料进行调节对于要执行的晶体管104E的阈值电压调节而言是有利的。栅极电介质108具有结合晶体管104A、104B、104C和104D(分别在图1A、1B、1C和1D中)描述的栅极电介质层108的一个或多个特征，这些特征对于调节晶体管104E的阈值电压而言是有利的。再次参考图1F，在实施例中，栅极电介质111具有结合图1D中的晶体管104D描述的栅极电介质层111的一个或多个特征。
再次参考图1E，虽然示出了两个沟道(例如，沟道层154和沟道层156)，但是在其他示例中，晶体管104E可以包括多达5个沟道层。更大数量的沟道层可以增加晶体管104E的驱动电流。
在该说明性实施例中，晶体管106C包括晶体管106A的一个或多个特征，例如沟道层、外延源极和漏极结构。如图所示，晶体管106C包括在沟道层164上方的沟道层162，其中沟道层162和沟道层164包括单晶硅。如图所示，晶体管106C还包括耦合到沟道层162和沟道层164的第一端的外延源极材料166，以及耦合到沟道层162和沟道层164的第二端的外延漏极材料168。栅极电极122在外延源极材料166和外延漏极材料168之间。在该说明性实施例中，栅极电极122具有在沟道162和164之间的栅极电极部分122A、在沟道层164下方的栅极电极部分122B和在沟道层162上方的栅极电极部分122C。
晶体管106C还包括多个栅极电介质层。如图所示，晶体管106C包括栅极电介质层119和栅极电介质层118。在该说明性实施例中，栅极电介质层119在栅极电极122和沟道层162之间，并且在栅极电极122和沟道层164之间。如图所示，栅极电介质层118在栅极电介质层119和栅极电极112之间。
在实施例中，栅极电介质层119具有与晶体管106B的栅极电介质层119相关联的一个或多个特征(例如，材料组分和厚度)，并且栅极电介质层118具有与(结合图1A-D描述的)晶体管106A和106B的栅极电介质层118相关联的一个或多个特征(例如，材料组分和厚度)。衬底150具有与衬底102相关联的衬底150的一个或多个特征。在实施例中，衬底150包括单晶硅。
在说明性实施例中，间隔体128与栅极电介质层108和111相邻，并且在沟道层154和156之间以及在沟道层156和衬底150之间。在实施例中，外延结构158和160包括硅和碳，并且外延结构166和168包括硅和锗。
图2是根据本公开的实施例的用于制造晶体管(例如，晶体管100A)的方法200。方法200开始于操作210，其中图案化衬底以在n-区域上方形成第一沟道，并且在p-区域上方形成第二沟道。方法200在操作220处继续，其中在第一沟道上方形成第一虚设栅极并且在第二沟道上方形成第二虚设栅极。方法200在操作230处继续，其中在第一虚设栅极的相对侧上形成第一对掺杂的源极区域和掺杂的漏极区域，并且在第二虚设栅极的相对侧上形成第二对掺杂的源极区域和掺杂的漏极区域。方法200在操作240处继续，其中形成与第一虚设栅极和第二虚设栅极相邻的电介质。方法200在操作250处继续，其中相对于第二虚设栅极选择性地去除第一虚设栅极以形成第一开口。在替代实施例中，可以相对于第一虚设栅极选择性地去除第二虚设栅极。方法200在操作260处继续，其中在第一开口中形成第一栅极电介质层和第一栅极电极，并且相对于第一栅极电极和第一栅极电介质层选择性地去除第二虚设栅极以形成第二开口。该方法在操作270处结束，其中在第二开口中形成第二栅极电介质层和第二栅极电极。
图3A示出了在衬底102中图案化的鳍状物结构127与鳍状物结构129的截面图。在实施例中，利用掩模来图案化衬底102以形成鳍状物结构。在实施例中，通过等离子体蚀刻工艺在衬底的部分中形成鳍状物结构127和129。如图所示，鳍状物结构127在NMOS区域300N中，并且鳍状物结构129在PMOS区域300P中。沉积电介质材料140使其与鳍状物相邻，并且随后使其凹陷以形成鳍状物结构127和129。在其他实施例中，可以利用间隔体扩增图案化技术来图案化鳍状物127和129以实现高密度鳍状物结构。
在实施例中，如果衬底102是P型衬底，则在衬底102中在PMOS区域300P中形成阱区。如图所示，在P型衬底内的PMOS区域300P中形成n阱303。在一些这样的实施例中，在NMOS区域中不形成阱。在稍后操作中在n阱区中将执行源极-漏极掺杂。如果衬底是n型，那么在NMOS区域300N中形成p阱。在一些实施例中，即使衬底是p或n型，也可以形成n阱和p阱两者以增加衬底掺杂密度。
在实施例中，电介质140包括与结合图1A描述的电介质140的材料相同或基本相同的材料。
图3B示出了图3A在鳍状物结构127上形成虚设栅极电介质层302A、在虚设栅极电介质层302A上形成虚设栅极304A、以及在NMOS区域300N中形成与虚设栅极电介质层302A和虚设栅极304A相邻的电介质间隔体306A之后的结构。如图所示，在鳍状物结构129上形成虚设栅极电介质层302B，接着在虚设栅极电介质层302B上形成虚设栅极304B，以及在PMOS区域300P中形成与虚设栅极电介质层302B和虚设栅极304B相邻的电介质间隔体306B。
在实施例中，在衬底102上沉积虚设栅极电介质层。随后，在虚设栅极电介质层上沉积虚设栅极材料层。在实施例中，虚设栅极电介质层包括诸如但不限于二氧化硅或碳化硅的材料层，并且虚设栅极材料包括诸如掺杂多晶硅的材料层。在实施例中，在虚设栅极材料层上形成抗蚀剂掩模。在实施例中，随后通过等离子体蚀刻工艺图案化虚设栅极材料层，并且使用湿法蚀刻工艺图案化虚设栅极电介质层，以形成虚设栅极电介质层302A和302B并分别在虚设栅极电介质层302A和302B上形成虚设栅极304A和304B。然后，在虚设栅极304A和304B上以及在鳍状物结构127和129中的每一个上沉积电介质间隔体层。在实施例中，然后使用等离子体蚀刻工艺图案化电介质间隔体层以形成分别与虚设栅极304A和304B相邻的电介质间隔体306A和306B，如图3B所示。
图3C示出了图3B在NMOS区域300N中形成源极区域114和漏极区域116，在PMOS区域300P中形成源极结构124和漏极结构126之后的结构的截面图。在实施例中，遮蔽PMOS区域300P并执行源极漏极注入以在NMOS区域300N中形成鳍状物结构127的n掺杂区域114A和116A。掺杂外延结构114B和116B形成在相应的部分114A和116A上。在一个示例中，在400-600摄氏度之间的工艺温度下使用外延生长工艺形成掺杂外延结构114B和116B。在一些示例中，掺杂外延结构114B和116B包括Si和C。
从PMOS区域300P去除掩模，然后遮蔽NMOS区域300N。在实施例中，使用等离子体蚀刻工艺蚀刻暴露的鳍状物结构129的与电介质间隔体306B相邻的部分以形成沟槽。在所示的示例中，沟槽相对于电介质间隔体306B被底切。沟槽可以具有选择成能够实现随后的外延形成的高度和宽度。在一个示例中，在400-600摄氏度之间的工艺温度下使用外延生长工艺形成源极结构124和漏极结构126。源极结构124和漏极结构126包括Si和Ge以及P掺杂。在实施例中，P掺杂剂包括磷和硼。
图3D示出了图3C在沉积电介质层308之后的结构。在实施例中，使用化学气相沉积(PVD)或等离子体增强化学气相沉积(PECVD)工艺来毯式沉积电介质层308，并且电介质层308包括与电介质层140的材料相同或基本相同的材料。在实施例中，将电介质层308沉积到至少为虚设栅极电介质层302A和虚设栅极304A的组合厚度的2.5倍的厚度，以为随后的平坦化工艺提供足够的材料。如图所示，在电介质间隔体306A和306B的侧壁、掺杂外延结构114B和116B、源极结构124和漏极结构126上以及在电介质140上毯式沉积电介质308。
图3E示出了图3D在平坦化电介质层308、电介质间隔体306A和306B的上部部分以及虚设栅极304A和304B的上部部分之后的结构。在实施例中，平坦化工艺是化学机械抛光(CMP)工艺。CMP工艺用于抛光电介质层308、电介质间隔体306A和306B的上部部分(虚线)以及虚设栅极304A和304B的上部部分(虚线)。在一个实施例中，CMP工艺将电介质间隔体306A和306B变换为具有基本平坦的最高电介质间隔体表面的电介质间隔体128和134。此外，在一个这样的实施例中，CMP工艺导致电介质间隔体128和134、虚设栅极304A和304B以及电介质层308的最高表面共面或基本上共面。
图3F是根据本公开的实施例的图3E中在用于遮蔽PMOS区域300P的工艺之后的结构的截面图。选择哪个区域进行遮蔽取决于由后续处理条件(例如，用于形成栅极电介质层和栅极电极的热预算)施加的限制。在该说明性实施例中，首先遮蔽PMOS区域300P。在其他实施例中，首先遮蔽NMOS区域300N。
在实施例中，在PMOS区域300P上形成掩模309。掩模309可以包括硅以及氧、碳或氮中的一种或多种。
图3G是图3F中在相对于电介质间隔体128选择性地去除虚设栅极304A和虚设栅极电介质层302A之后的结构的截面图。在实施例中，通过湿法化学工艺、等离子体蚀刻或其组合来去除虚设栅极304A和虚设栅极电介质层302A。如图所示，去除虚设栅极304A和虚设栅极电介质层302A产生开口312。
图3H示出了图3G在将栅极电介质层108沉积到开口312中、沉积在开口312内的衬底102的顶表面上、沉积在开口312内的电介质间隔体128的侧壁上、沉积成与电介质间隔体128相邻、以及沉积在电介质层308的顶表面或最高表面上之后的结构。如图所示，栅极电介质层108也沉积在掩模312上。在实施例中，通过原子层沉积工艺(ALD)沉积栅极电介质层108以确保在开口312内的共形沉积。例如，共形沉积工艺可以在与鳍状物结构127的界面处提供具有一致厚度的膜。根据上述材料实施例，可以将栅极电介质层108沉积到0.8nm-1.3nm范围内的厚度。当在10nm-15nm之间的范围内的开口内沉积1nm或更小量级的膜时，诸如原子层沉积(ALD)工艺的共形沉积工艺是有利的。在实施例中，利用ALD工艺来沉积包括Hf和O的栅极电介质层108，并且原位掺杂Zr以形成Hf1-xZxO2，其中0.33＜x＜0.5。在实施例中，在沉积工艺期间，用一种或多种掺杂剂(例如，Sr、Y或La)掺杂栅极电介质层108。在一些实施例中，在形成栅极电介质层108之前，沉积工艺包括在沟道110上形成栅极电介质层109(在虚线内)。在实施例中，沉积栅极电介质层109包括共流氧和铝、镧或钇中的一种或多种。在一些实施例中，将栅极电介质层109沉积到0.7nm和1nm之间的厚度，并且将栅极电介质层108沉积到至少1.3nm的厚度。
在其他实施例中，利用物理气相沉积工艺来沉积栅极电介质层108。在一个这样的实施例中，栅极电介质层108在沉积在衬底102上时是非晶的，并且在至少300摄氏度的工艺温度下的热退火工艺之后变为结晶的。
在其他实施例中，通过热氧化工艺在沟道层110上生长包括硅和氧的栅极电介质层。可以控制栅极电介质层的厚度。
图3I是图3H中在用于在开口312中和在栅极电介质层108的表面上沉积栅极电极材料314的工艺之后的结构的截面图。在实施例中，栅极电极材料314包括上述栅极电极112的材料。在实施例中，通过ALD工艺沉积栅极电极材料。在一些实施例中，栅极电极314包括沉积在栅极电介质层108上的功函数材料和功函数材料上的填充材料，例如钨、钽或钌。在该说明性实施例中，沉积栅极电极314以制造NMOS晶体管。将栅极电极材料314沉积到可以被平坦化的厚度。
图3J示出了图3I在用于形成栅极电极112并隔离与栅极电极112相邻的栅极电介质层108的平坦化工艺之后的结构。在实施例中，平坦化工艺包括化学机械平坦化(CMP)工艺。在实施例中，去除栅极电极材料314的远离开口312的过量部分和栅极电介质层108的远离开口312的过量部分的最高表面，留下开口312中的栅极电极112和栅极电介质层108。在实施例中，栅极电极112和栅极电介质层108的最高表面与电介质层308A的最高表面和虚设栅极结构304B的顶表面共面或基本共面。共面性有利于使相邻晶体管之间的高度变化最小化，并且还有利于将任何潜在的接触部形成问题降到最低。
图3K是根据本公开的实施例的图3J中在用于遮蔽NMOS区域300N的工艺之后的结构的截面图。在实施例中，掩模313包括硅以及氧、碳或氮中的一种或多种。掩模313形成在NMOS区域300N中的电介质308上。
在形成掩模313之后，相对于电介质间隔体134和电介质308选择性地去除虚设栅极304B和虚设栅极电介质层302B。在实施例中，通过湿法化学工艺、等离子体蚀刻或其组合来去除虚设栅极304B和虚设栅极电介质层302B。如图所示，虚设栅极304B和虚设栅极电介质层302B的去除产生开口315。
图3L是图3K中在用于在PMOS区域300P中形成栅极电介质层118和栅极电极122的工艺之后的结构的截面图。在实施例中，用于形成栅极电介质层118和栅极电极122的工艺操作与用于形成栅极电介质层108和栅极电极112的工艺操作基本相同。在实施例中，利用ALD工艺来沉积包括Hf和O的栅极电介质层118，并且用Zr进行原位掺杂以形成Hf1-xZxO2，其中0.5＜x＜0.99。在实施例中，在沉积工艺期间，用一种或多种掺杂剂(例如，Al或Nb)掺杂栅极电介质层118。在一些实施例中，在形成栅极电介质层118之前，沉积工艺包括在n阱303内的沟道120上形成栅极电介质层119(在虚线内)。在实施例中，沉积栅极电介质层119(虚线)包括在沟道层120的材料上热生长氧化硅膜。在一些实施例中，在沉积栅极电介质层118和栅极电极材料之后，可以执行清除工艺以向下减薄氧化硅膜。在一个这样的实施例中，清除工艺从沟道120和栅极电介质层118之间的界面去除氧。
在实施例中，栅极电介质层118包括上述栅极电介质层118的材料，并且栅极电极122包括上述栅极电极122的材料。在实施例中，用于形成栅极电介质层118和栅极电极122的处理条件和温度分别不同于形成栅极电介质层108和栅极电极112的处理条件和温度。例如，这种差异引起栅极电介质层108和栅极电介质层118之间的不同材料、掺杂剂和结晶度。
在沉积之后，平坦化栅极电介质层118和栅极电极材料，以在开口315中形成栅极电极122。
图3M示出了图3L在电介质层308、电介质间隔体128和134、栅极电极112和122以及栅极电介质层108和118的最高表面308A上沉积电介质层316之后的结构。在实施例中，电介质层316包括二氧化硅、氮化硅或掺碳氧化硅。在实施例中，电介质层316包括与电介质308的材料相同或基本相同的材料，并且使用PECVD或CVD工艺来毯式沉积电介质层316。
图3N是图3M中在用于分别在源极结构114B、栅极电极112和漏极结构116B之上形成开口318A、318B、318C之后，以及分别在外延源极结构124、栅极电极122和外延漏极结构126之上形成开口320A、320B和320C之后的工艺之后的结构的截面图。在实施例中，在电介质层316上方图案化光刻胶掩模(未示出)，其中图案限定了要相对于源极结构114B、栅极电极112、漏极结构116B、外延源极结构124、栅极电极122和外延漏极结构126形成的开口的位置。在一个实施例中，利用等离子体蚀刻工艺相对于下方的源极结构114B、栅极电极112、漏极结构116B、外延源极结构124、栅极电极122和外延漏极结构126选择性地在电介质层316中、在电介质层308中分别形成开口318A、318B、318C、320A、320B和320C，如图3N的截面图所示。
图3O是图3N中在分别在源极结构114B、栅极电极112和漏极结构116B上形成源极接触部130、栅极接触部324和漏极接触部132，并且分别在外延源极结构124、栅极电极122和外延漏极结构126上形成源极接触部136、栅极接触部326和漏极接触部138之后的结构的截面图。
在实施例中，在开口318A、318B、318C、320A、320B和320C中的每一个内以及在源极结构114B、栅极电极112、漏极结构116B、外延源极结构124、栅极电极122和外延漏极结构126的暴露表面上分别沉积一层或多层接触部金属。在该说明性实施例中，该一层或多层接触部金属也毯式沉积在电介质层316的最高表面和侧壁上。在实施例中，使用等离子体增强化学气相沉积(PECVD)或ALD工艺来沉积该一层或多层接触部材料。在实施例中，如此沉积的一层或多层接触部材料包括结合图1A描述的一层或多层源极接触部130。
再次参考图3O，然后执行平坦化工艺以从电介质层316的最高表面去除一层或多层接触材料。在一个实施例中，平坦化工艺包括化学机械抛光(CMP)工艺。CMP工艺从电介质层316的最高表面去除所有的一层或多层接触部材料。CMP工艺在开口318A、318B、318C、320A、320B和320C中留下一层或多层接触部材料，以分别形成源极接触部130、栅极接触部324、漏极接触部132、源极接触部136、栅极接触部326和漏极接触部138，如图所示。
图4A示出了根据本公开的实施例的系统400的截面图，该系统包括CMOS晶体管100A和分别耦合到CMOS晶体管100A的漏极接触部132和138的非易失性存储器元件402A和402B。
非易失性存储器元件402A和402B大体上相同，并且可以包括磁性隧道结(MTJ)器件、导电桥接器随机存取存储器(CBRAM)器件或电阻式随机存取存储器(RRAM)器件。
图4B示出了包括磁性隧道结(MTJ)材料器件的示例非易失性存储器元件402A、402B的截面图。在所示的实施例中，MTJ器件包括底部电极404、底部电极404之上的固定磁体406、固定磁体406上的隧道阻挡层408、隧道阻挡层408上的自由磁体410以及自由磁体410上的顶部电极412。在实施例中，电介质间隔体横向围绕(未示出)非易失性存储器元件402。
在实施例中，固定磁体406包括材料并具有足以维持固定磁化的厚度。例如，固定磁体406可以包括诸如CoFe和CoFeB的合金。在实施例中，固定磁体406包括Co100-x-yFexBy，其中x和y各自表示原子百分比，使得x在50和80之间，并且y在10和40之间，并且x和y之和小于100。在实施例中，x是60，并且y是20。在实施例中，固定磁体406是FeB，其中硼的浓度在FeB合金的总组分的10和40原子百分比之间。在实施例中，固定磁体406具有在1nm和2.5nm之间的厚度。
在实施例中，隧道阻挡层408由适于允许具有多数自旋的电子流穿过隧道阻挡层408，同时至少在某种程度上阻止具有少数自旋的电子流穿过隧道阻挡层408的材料构成。因此，隧道阻挡层408(或自旋过滤层)也可以被称为用于特定自旋取向的电子流的隧穿层。在实施例中，隧道阻挡层408包括诸如但不限于氧化镁(MgO)或氧化铝(Al2O4)的材料。在实施例中，包括MgO的隧道阻挡层408具有(001)的晶体取向，并且与隧道阻挡层408上之方自由磁体410和隧道阻挡层408下方的固定磁体406晶格匹配。在实施例中，隧道阻挡层408是MgO，并且具有1nm到2nm之间的厚度。
在实施例中，自由磁体410包括磁性材料，例如Co、Ni、Fe或这些材料的合金。在实施例中，自由磁体410包括诸如FeB、CoFe和CoFeB的磁性材料。在实施例中，自由磁体410包括Co100-x-yFexBy，其中x和y各自表示原子百分比，使得x在50和80之间，并且y在10和40之间，并且x和y之和小于100。在实施例中，x是60，y是20。在实施例中，自由磁体410是FeB，其中硼的浓度在FeB合金的总组分的10和40原子百分比之间。在实施例中，自由磁体410具有在1nm和2.0nm之间的厚度。
在实施例中，底部电极404包括非晶导电层。在实施例中，底部电极404是形貌上平滑的电极。在实施例中，底部电极404包括诸如W、Ta、TaN或TiN的材料。在实施例中，底部电极404由与Ta层交错的Ru层构成。在实施例中，底部电极404具有20nm和50nm之间的厚度。在实施例中，顶部电极412包括诸如W、Ta、TaN或TiN的材料。在实施例中，顶部电极412具有30nm和70nm之间的厚度。在实施例中，底部电极404和顶部电极412是相同的金属，例如Ta或TiN。在实施例中，MTJ器件具有在60nm和100nm之间的各个层的组合总厚度，并且厚度在10nm和50nm之间。
再次参考图4A，在实施例中，非易失性存储器元件402A和402B表示基于丝状导电原理操作的电阻式随机存取存储器(RRAM)器件。当RRAM器件经历初始电压击穿时，在被称为切换层的层中形成丝状物。
图4C示出了包括电阻式随机存取存储器(RRAM)器件的示例非易失性存储器元件402的截面图。在所示的实施例中，RRAM材料堆叠体包括底部电极414、底部电极414上方的切换层416、切换层416上方的氧交换层418以及氧交换层418上的顶部电极420。
在实施例中，底部电极414包括非晶导电层。在实施例中，底部电极414是形貌上平滑的电极。在实施例中，底部电极414包括诸如W、Ta、TaN或TiN的材料。在实施例中，底部电极414由与Ta层交错的Ru层构成。在实施例中，底部电极414具有在20nm和50nm之间的厚度。在实施例中，顶部电极420包括诸如W、Ta、TaN或TiN的材料。在实施例中，顶部电极420具有在4nm和70nm之间的厚度。在实施例中，底部电极414和顶部电极420是相同的金属，例如Ta或TiN。
切换层416可以是金属氧化物，例如，包括氧和一种或多种金属(例如但不限于Hf、Zr、Ti、Ta或W)的原子。在钛或铪、或具有+4氧化态的钽的情况下，切换层416具有化学组成MOX，其中O是氧，并且X是或基本上接近2。在具有+5氧化态的钽的情况下，切换层416具有化学组成M2OX，其中O是氧，X是或基本上接近5。在实施例中，切换层416具有在1nm和5nm之间的厚度。
氧交换层418用作氧空位的源或O2-的接收器。在实施例中，氧交换层418由金属构成，例如但不限于铪、钽或钛。在实施例中，氧交换层418具有在5nm和20nm之间的厚度。在实施例中，氧交换层418的厚度是切换层416的厚度的至少两倍。在另一实施例中，氧交换层418的厚度是切换层416的厚度的至少两倍。在实施例中，RRAM器件具有在60nm和100nm之间的各个层的组合总厚度，并且厚度在10nm和50nm之间。
再次参考图4A，存储器器件402A通过漏极接触部132耦合到晶体管104A。在实施例中，在漏极接触部132和非易失性存储器元件402A之间存在一个或多个互连级。系统400还包括与源极接触部130耦合的源极互连426以及与栅极接触部324耦合的栅极互连428。存储器器件402A进一步耦合到存储器互连430A。
在该说明性实施例中，存储器器件402B通过漏极接触部138耦合到晶体管106A。在实施例中，在漏极接触部138和非易失性存储器元件402B之间存在一个或多个互连级。系统400进一步包括与源极接触部136耦合的源极互连432以及与栅极接触部326耦合的栅极互连434。存储器器件402B进一步耦合到存储器互连430B。
在实施例中，源极互连426和432、栅极互连428和434以及存储器互连430A和430B嵌入在电介质层436中。在实施例中，源极互连426和432、栅极互连428和434以及存储器互连430A和430B各自包括钛、钽、钨、钌、铜、或者钛、钽、钨、钌的氮化物。在实施例中，源极互连426和432、栅极互连428和434以及存储器互连430A和430B包括衬层和诸如铜或钨的填充金属，该衬层包括钌或钽。在实施例中，电介质436包括硅以及氮、氧和碳中的一种或多种，例如氮化硅、二氧化硅、碳掺杂的氮化硅、氮氧化硅或碳化硅。
图5示出了根据本公开的实施例的计算设备500。如图所示，计算设备500容纳主板502。主板502可以包括多个部件，包括但不限于处理器501和至少一个通信芯片504或505。处理器501物理和电耦合到主板502。在一些实施方式中，通信芯片505也物理和电耦合到主板502。在进一步的实施方式中，通信芯片505是处理器501的部分。
取决于其应用，计算设备500可以包括可以或可以不物理和电耦合到主板502的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组506、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。
通信芯片505实现用于来往于计算设备500传输数据的无线通信。术语“无线”和其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片505可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 801.11系列)、WiMAX(IEEE 801.11系列)、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备500可以包括多个通信芯片504和505。例如，第一通信芯片505可以专用于诸如Wi-Fi和蓝牙的较短距离的无线通信，并且第二通信芯片504可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等较长距离的无线通信。
计算设备500的处理器501包括封装在处理器501内的集成电路管芯。在一些实施例中，处理器501的集成电路管芯包括一个或多个CMOS晶体管100A、100B、100C、100D或100E，这些晶体管包括用于NMOS和PMOS晶体管的不同的高K栅极电介质层。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片505也包括封装在通信芯片505内的集成电路管芯。在另一个实施例中，通信芯片504、505的集成电路管芯包括一个或多个CMOS晶体管100A、100B、100C、100D或100E，这些晶体管包括用于NMOS和PMOS晶体管的不同的高K栅极电介质层。取决于其应用，计算设备500可以包括可以或可以不物理和电耦合到主板502的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)507、508、非易失性存储器(例如，ROM)510、图形CPU 512、闪速存储器、全球定位系统(GPS)设备513、罗盘514、芯片组506、天线516、功率放大器509、触摸屏控制器511、触摸屏显示器517、扬声器515、相机503和电池518(如所示出的)以及其他部件，例如数字信号处理器、密码处理器、音频编解码器、视频编解码器、加速度计、陀螺仪、以及大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)等)等。在进一步的实施例中，容纳在计算设备500内并且在以上所讨论的任何部件可以包含独立的集成电路存储器管芯，其包括NVM器件的一个或多个阵列。
在各种实施方式中，计算设备500可以是膝上型计算机、上网本、笔记本、超极本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。在进一步的实施方式中，计算设备500可以是处理数据的任何其他电子设备。
图6示出了包括本公开的一个或多个实施例的集成电路(IC)结构600。集成电路(IC)结构600是用于将第一衬底602桥接到第二衬底604的居间衬底。第一衬底602可以是例如集成电路管芯。第二衬底604可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，集成电路(IC)结构600的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，集成电路(IC)结构600可以将集成电路管芯耦合到可以随后耦合到第二衬底604的球栅阵列(BGA)607。在一些实施例中，第一衬底602和第二衬底604附接到集成电路(IC)结构600的相对侧。在其他实施例中，第一衬底602和第二衬底604附接到集成电路(IC)结构600的同一侧。并且在进一步的实施例中，三个或更多个衬底通过集成电路(IC)结构600互连。
集成电路(IC)结构600可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，集成电路(IC)结构可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其他III-V族和IV族材料。
集成电路(IC)结构可以包括金属互连608和过孔610，包括但不限于穿硅过孔(TSV)612。集成电路(IC)结构600还可以包括嵌入式器件614，包括无源器件和有源器件二者。如图1A-1E所示，这些嵌入式器件614包括电容器、去耦电容器、电阻器、电感器、熔丝、二极管、转换器、一个或多个CMOS晶体管100A、100B、100C、100D或100E，这些晶体管包括用于NMOS和PMOS晶体管的不同的高K栅极电介质层。再次参考图6，集成电路(IC)结构600还可以包括嵌入式器件614，例如一个或多个电阻式随机存取器件、传感器和静电放电(ESD)器件。还可以在集成电路(IC)结构600上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更复杂器件。
因此，本公开的一个或多个实施例涉及集成电路结构，例如CMOS晶体管100A、100B、100C、100D或100E，如以上所描述的。
在第一示例中，一种互补金属氧化物半导体(CMOS)晶体管包括第一晶体管，该第一晶体管包括在第一沟道之上的第一栅极电介质层，其中第一栅极电介质层包括Hf1-xZxO2，其中，0.33＜x＜0.5。第一晶体管还包括在第一栅极电介质层上的第一栅极电极以及在第一栅极电极的相对侧上的第一源极区域和第一漏极区域。CMOS晶体管还包括与第一晶体管相邻的第二晶体管。第二晶体管包括在第二沟道之上的第二栅极电介质层、在第二栅极电介质层上的第二栅极电极以及在第二栅极电极的相对侧上的第二源极区域和第二漏极区域，其中第二栅极电介质层包括Hf1-xZxO2，其中0.5＜x＜0.99。
在第二示例中，对于第一示例中的任一个，第一栅极电介质层包括第一掺杂剂，并且第二栅极电介质层包括第二掺杂剂。
在第三示例中，对于第一至第二示例中的任一个，第一掺杂剂包括具有小于5原子百分比的浓度的La、Y或Sr中的一种。
在第四示例中，对于第一至第三示例中的任一个，第二掺杂剂包括具有小于5原子百分比的浓度的Al或Nb。
在第五示例中，对于第一至第四示例中的任一个，第一电介质具有第一厚度，并且第二电介质具有第二厚度，其中第一厚度比第二厚度大0.2nm。
在第六示例中，对于第一至第五示例中的任一个，第一栅极电介质层包括单斜晶体结构，并且第二栅极电介质层包括斜方晶体结构或四方晶体结构。
在第七示例中，对于第一至第六示例中的任一个，第一栅极电极包括铪、锆、钛、钽、铝或碳中的一种或多种，或者铪、锆、钛、钽、铝中的一种或多种和碳，并且其中第二栅极电极包括钌、钯、铂、钴、镍或氮化钛。
在第八示例中，对于第一至第七示例中的任一个，第一晶体管还包括在第一栅极电介质层与第一沟道之间的包括硅和氧的第三栅极电介质，并且第二晶体管还包括在第二栅极电介质层与第二沟道之间的包括硅和氧的第四栅极电介质，其中第三栅极电介质层具有比第四栅极电介质层的厚度大至少0.1nm的厚度。
在第九示例中，对于第一至第八示例中的任一个，第一晶体管还包括在第一栅极电介质层和沟道之间的第五栅极电介质层，该第五栅极电介质包括铝、镧或钇中的一种或多种以及氧，其中第五栅极电介质层具有在0.7nm和1nm之间的厚度，并且第一栅极电介质层具有至少1.3nm的厚度。
在第十示例中，对于第一至第九示例中的任一个，第一晶体管还包括与第一栅极电极相邻的第一电介质间隔体，并且其中第一栅极电介质层与第一电介质间隔体的侧壁相邻，第二晶体管还包括与第二栅极电极相邻的第二电介质间隔体，并且其中第二栅极电介质层与第二电介质间隔体的侧壁相邻。
在第十一示例中，一种互补金属氧化物半导体(CMOS)晶体管包括第一晶体管，该第一晶体管包括在第一沟道之上的第一栅极电介质层，其中第一栅极电介质层包括Hf1- xZxO2和第一掺杂剂，其中0.33＜x＜0.5。第一晶体管还包括在第一栅极电介质层上的第一栅极电极以及在第一栅极电极的相对侧上的第一源极区域和第一漏极区域。CMOS晶体管还包括与第一晶体管相邻的第二晶体管。第二晶体管包括在第二沟道之上的第二栅极电介质层、在第二栅极电介质层上的第二栅极电极以及在第二栅极电极的相对侧上的第二源极区域和第二漏极区域，其中第二栅极电介质层包括Hf1-xZxO2，其中0.5＜x＜0.99。该系统还包括在第一漏极区域之上并与第一漏极区域耦合的第一存储器元件、以及在第二漏极区域之上并与第二漏极区域耦合的第二存储器元件。
在第十二示例中，对于第十一示例中的任一个，第一栅极电介质层包括第一掺杂剂，并且第二栅极电介质层包括第二掺杂剂，其中第一掺杂剂包括具有小于5原子百分比的浓度的La、Y或Sr中的一种，并且其中第二掺杂剂包括具有小于5原子百分比的浓度的Al或Nb。
在第十三示例中，对于第十一至第十二示例中的任一个，第一电介质具有第一厚度，并且第二电介质具有第二厚度，其中第一厚度比第二厚度大0.2nm。
在第十四示例中，对于第十一至第十三示例中的任一个，第一存储器元件和第二存储器元件中的每一个包括在漏极接触部之上的电阻式随机存取存储器(RRAM)元件。RRAM元件包括底部电极、在底部电极之上的切换层以及在切换层之上的顶部电极，其中切换层具有化学组成MO2-X，其中M是金属，并且O是氧化物，其中X约在0至0.05的范围内。
在第十五示例中，对于第十一到第十四示例中的任一个，第一存储器元件和第二存储器元件中的每一个包括在漏极接触部之上的磁性隧道结(MTJ)器件。MTJ器件包括固定磁体、在固定磁体之上的隧道阻挡层以及在隧道阻挡层之上的自由磁体。
在第十六示例中，对于第十一至第十五示例中的任一个，系统还包括与系统耦合的电池和天线。
在第十七示例中，提供了一种制造半导体结构的方法。该方法包括图案化衬底以在n-区域上方形成第一沟道并在p-区域上方形成第二沟道，以及在第一沟道上方形成第一虚设栅极并在第二沟道上方形成第二虚设栅极。该方法还包括在第一虚设栅极的相对侧上形成第一对掺杂的源极区域和掺杂的漏极区域，以及在第二虚设栅极的相对侧上形成第二对掺杂的源极区域和掺杂的漏极区域。该方法还包括形成与第一虚设栅极和第二虚设栅极相邻的电介质，以及相对于第二栅极选择性地去除第一栅极以形成第一开口，以及在第一开口中形成第一栅极电介质层和第一栅极电极。该方法还包括相对于第一栅极电极和第一栅极电介质层选择性地去除第二虚设栅极以形成第二开口，以及在第二开口中形成第二栅极电介质层和第二栅极电极。
在第十八示例中，对于第十七示例中的任一个，其中形成第一栅极电介质层包括沉积包括Hf和O的第一层，并且用Zr原位掺杂第一栅极电介质层以形成Hf1-xZxO2，其中0.33＜x＜0.5，其中形成第二栅极电介质层包括沉积包括Hf和O的第二层，并且用Zr原位掺杂第二栅极电介质层以形成Hf1-xZxO2，其中0.5＜x＜0.99。
在第十九示例中，对于第十七至第十八示例中的任一个，在形成第一栅极电介质层之前，该方法还包括在第一沟道上沉积第二层，其中沉积第二层包括使铝、镧或钇中的一种或多种与氧共流。
在第二十示例中，对于第十七示例至第十九示例中的任一个，形成第二栅极电极包括从第二沟道与第二栅极电介质层之间的界面清除氧。

Claims (20)

1.一种互补金属氧化物半导体(CMOS)晶体管，包括：
第一晶体管，所述第一晶体管包括：
在第一沟道之上的第一栅极电介质层，所述第一栅极电介质层包括Hf1-xZxO2，其中，0.33＜x＜0.5；
在所述第一栅极电介质层上的第一栅极电极；以及
在所述第一栅极电极的相对侧上的第一源极区域和第一漏极区域；以及
与所述第一晶体管相邻的第二晶体管，所述第二晶体管包括：
在第二沟道之上的第二栅极电介质层，所述第二栅极电介质层包括Hf1-xZxO2，其中0.5＜x＜0.99；
在所述第二栅极电介质层上的第二栅极电极；以及
在所述第二栅极电极的相对侧上的第二源极区域和第二漏极区域。
2.根据权利要求1所述的CMOS晶体管，其中，所述第一栅极电介质层包括第一掺杂剂，并且所述第二栅极电介质层包括第二掺杂剂。
3.根据权利要求1所述的CMOS晶体管，其中，所述第一掺杂剂包括具有小于5原子百分比的浓度的La、Y或Sr中的一种。
4.根据权利要求1-3中任一项所述的CMOS晶体管，其中，所述第二掺杂剂包括具有小于5原子百分比的浓度的Al或Nb。
5.根据权利要求1-3中任一项所述的CMOS晶体管，其中，所述第一电介质包括第一厚度，并且所述第二电介质包括第二厚度，其中，所述第一厚度比所述第二厚度大0.2nm。
6.根据权利要求1-3中任一项所述的CMOS晶体管，其中，所述第一栅极电介质层包括单斜晶体结构，并且所述第二栅极电介质层包括斜方晶体结构或四方晶体结构。
7.根据权利要求1-3中任一项所述的CMOS晶体管，其中，所述第一栅极电极包括铪、锆、钛、钽、铝或碳中的一种或多种，或者铪、锆、钛、钽、铝中的一种或多种和碳，并且其中，所述第二栅极电极包括钌、钯、铂、钴、镍或氮化钛。
8.根据权利要求1-3中任一项所述的CMOS晶体管，其中，所述第一晶体管还包括在所述第一栅极电介质层与所述第一沟道之间的包括硅和氧的第三栅极电介质，并且所述第二晶体管还包括在所述第二栅极电介质层与所述第二沟道之间的包括硅和氧的第四栅极电介质，其中，所述第三栅极电介质层具有比所述第四栅极电介质层的厚度大至少0.1nm的厚度。
9.根据权利要求1-3中任一项所述的CMOS晶体管，其中，所述第一晶体管还包括在所述第一栅极电介质层和所述沟道之间的第五栅极电介质层，所述第五栅极电介质包括铝、镧或钇中的一种或多种以及氧，其中，所述第五栅极电介质层具有在0.7nm和1nm之间的厚度，并且所述第一栅极电介质层具有至少1.3nm的厚度。
10.根据权利要求8所述的CMOS晶体管，其中，所述第一晶体管还包括与所述第一栅极电极相邻的第一电介质间隔体，并且其中，所述第一栅极电介质层与所述第一电介质间隔体的侧壁相邻，所述第二晶体管还包括与所述第二栅极电极相邻的第二电介质间隔体，并且其中，所述第二栅极电介质层与所述第二电介质间隔体的侧壁相邻。
11.一种系统，包括：
电源；
互补金属氧化物半导体(CMOS)晶体管，包括：
第一晶体管，所述第一晶体管包括：
在p型衬底之上的第一栅极电介质层，所述第一栅极电介质层包括Hf1-xZxO2和第一掺杂剂，其中，0.33＜x＜0.5；
在所述第一栅极电介质层上的第一栅极电极；以及
在所述第一栅极电极的相对侧上的第一源极区域和第一漏极区域；以及
与所述第一晶体管相邻的第二晶体管，所述第二晶体管包括：
在n型衬底之上的第二栅极电介质层，所述第二栅极电介质层包括Hf1-xZxO2和第二掺杂剂，其中，0.5＜x＜0.99；
在所述第二栅极电介质层上的第二栅极电极；以及
在所述第二栅极电极的相对侧上的第二源极区域和第二漏极区域；以及
在所述第一漏极区域之上并与所述第一漏极区域耦合的第一存储器元件，以及在所述第二漏极区域之上并与所述第二漏极区域耦合的第二存储器元件。
12.根据权利要求11所述的系统，其中，所述第一栅极电介质层包括第一掺杂剂，并且所述第二栅极电介质层包括第二掺杂剂，其中，所述第一掺杂剂包括具有小于5原子百分比的浓度的La、Y或Sr中的一种，并且其中，所述第二掺杂剂包括具有小于5原子百分比的浓度的Al或Nb。
13.根据权利要求11所述的系统，其中，所述第一电介质包括第一厚度，并且所述第二电介质包括第二厚度，其中，所述第一厚度比所述第二厚度大0.2nm。
14.根据权利要求11-13中任一项所述的系统，其中，所述第一存储器元件和所述第二存储器元件中的每一个包括在所述漏极接触部之上的电阻式随机存取存储器(RRAM)元件，所述RRAM元件包括：
底部电极；
在所述底部电极之上的切换层，其中，所述切换层具有化学组成MO2-X，其中，M是金属，并且O是氧化物，其中，X约在0至0.05的范围内；以及
在所述切换层之上的顶部电极。
15.根据权利要求11-13中任一项所述的系统，其中，所述第一存储器元件和所述第二存储器元件中的每一个包括在所述漏极接触部之上的磁性隧道结(MTJ)器件，所述MTJ器件包括：
固定磁体；
在所述固定磁体之上的隧道阻挡层；以及
在所述隧道阻挡层之上的自由磁体。
16.根据权利要求11-13中任一项所述的系统，所述系统还包括与系统耦合的电池和天线。
17.一种制造半导体结构的方法，所述方法包括：
图案化衬底以在n-区域上方形成第一沟道并在p-区域上方形成第二沟道；
在所述第一沟道上方形成第一虚设栅极并在所述第二沟道上方形成第二虚设栅极；
在所述第一虚设栅极的相对侧上形成第一对掺杂的源极区域和掺杂的漏极区域，以及在所述第二虚设栅极的相对侧上形成第二对掺杂的源极区域和掺杂的漏极区域；
形成与所述第一虚设栅极和所述第二虚设栅极相邻的电介质；
相对于所述第二栅极选择性地去除所述第一栅极以形成第一开口；
在所述第一开口中形成第一栅极电介质层和第一栅极电极；
相对于所述第一栅极电极和所述第一栅极电介质层选择性地去除所述第二虚设栅极以形成第二开口；以及
在所述第二开口中形成第二栅极电介质层和第二栅极电极。
18.根据权利要求17所述的方法，其中，形成所述第一栅极电介质层包括沉积包括Hf和O的第一层，并且用Zr原位掺杂所述第一栅极电介质层以形成Hf1-xZxO2，其中，0.33＜x＜0.5，其中，形成所述第二栅极电介质层包括沉积包括Hf和O的第二层，并且用Zr原位掺杂所述第二栅极电介质层以形成Hf1-xZxO2，其中，0.5＜x＜0.99。
19.根据权利要求17所述的方法，其中，在形成所述第一栅极电介质层之前，所述方法还包括在所述第一沟道上沉积第二层，其中，沉积所述第二层包括使铝、镧或钇中的一种或多种与氧共流。
20.根据权利要求17-19中任一项所述的方法，其中，形成所述第二栅极电极包括从所述第二沟道与所述第二栅极电介质层之间的界面清除氧。
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