KR101743661B1 - 서로 다른 두께의 게이트 절연막을 갖는 모스펫 소자 형성 방법 - Google Patents

서로 다른 두께의 게이트 절연막을 갖는 모스펫 소자 형성 방법 Download PDF

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Abstract

본 발명은 제1 영역과 제2 영역을 갖는 반도체 기판 상에 채널 에피층을 형성하는 단계와, 상기 채널 에피층 상에 실리콘 캡층을 형성하는 단계와, 상기 실리콘 캡층 상에 제1 두께의 산화막을 형성하는 단계와, 상기 제1 영역 및 제2 영역의 상기 반도체 기판의 실리콘 캡층 상에 균일한 농도의 질소 주입층을 형성함과 아울러 상기 산화막을 산화질화막으로 변경시키는 단계와, 상기 제2 영역의 산화질화막을 제거하는 단계와, 상기 제1 영역의 산화질화막과 제2 영역의 질소 주입층 상에 제2 두께의 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자 형성 방법을 제공한다.

Description

서로 다른 두께의 게이트 절연막을 갖는 모스펫 소자 형성 방법{Method for forming MOSFET device having different thickness of gate insulating layer}
본 발명의 기술적 사상은 모스펫 소자 형성 방법에 관한 것으로서, 보다 상세하게는 서로 다른 두께의 게이트 절연막을 갖는 모스펫(Metal oxide semiconductor(MOS) field effect transistor(FET)) 소자 형성 방법에 관한 것이다.
반도체 집적 회로 소자에서 저전압에서 동작하는 저전압 모스펫 소자와 고전압 동작하는 고전압 모스펫 소자를 동시에 구현할 필요성이 커지고 있다. 이에 따라, 반도체 기판 상에 통상적으로 서로 다른 두께의 게이트 절연막을 형성하게 된다.
그런데, 반도체 집적 회로 소자의 집적도는 증가됨에 따라, 반도체 기판에서 서로 다른 두께의 게이트 절연막을 형성하면서도 저전압 모스펫 소자와 고전압 모스펫 소자의 성능을 모두 개선하기가 어려워지고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 두께의 게이트 절연막을 형성하면서도 성능을 개선할 수 있는 모스펫 소자 형성 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 영역과 제2 영역을 갖는 반도체 기판 상에 채널 에피층을 형성하는 단계와, 상기 채널 에피층 상에 실리콘 캡층을 형성하는 단계와, 상기 실리콘 캡층 상에 제1 두께의 산화막을 형성하는 단계와, 상기 제1 영역 및 제2 영역의 상기 반도체 기판의 실리콘 캡층 상에 균일한 농도의 질소 주입층을 형성함과 아울러 상기 산화막을 산화질화막으로 변경시키는 단계와, 상기 제2 영역의 산화질화막을 제거하는 단계와, 상기 제1 영역의 산화질화막과 제2 영역의 질소 주입층 상에 제2 두께의 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자 형성 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 산화막을 상기 산화질화막으로 변경시키는 단계는, 상기 제1 영역 및 제2 영역의 상기 산화막을 질화처리하는 것을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 채널 에피층은 SiGe층으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화막을 상기 산화질화막으로 변경시키는 단계 후에, 상기 산화질화막이 형성된 반도체 기판을 열처리하는 단계를 더 포함할 수 있다.
삭제
본 발명의 일 실시예에 있어서, 상기 절연막을 형성하는 단계 후에. 상기 절연막이 형성된 반도체 기판을 열처리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연막은 산화막보다 유전 상수가 큰 고유전막으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역에는 상기 제1 두께의 산화질화막과 상기 제2 두께의 절연막으로 이루어지는 제1 게이트 절연막을 형성하고, 상기 제2 영역에는 상기 제2 두께의 절연막으로 이루어지는 제2 게이트 절연막을 형성하여 상기 제1 게이트 절연막과 제2 게이트 절연막은 두께가 서로 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역 및 제2 영역의 제1 게이트 절연막 및 제2 게이트 절연막 상에는 게이트 전극을 형성하고, 상기 게이트 전극의 양측벽의 상기 반도체 기판에는 소오스 및 드레인을 더 형성할 수 있다.
삭제
또한, 본 발명의 기술적 사상은 제1 영역 및 제2 영역으로 구분되고 표면에 채널 에피층이 형성된 PMOS 부분과, 제3 영역 및 제4 영역으로 구분된 NMOS 부분을 갖는 반도체 기판을 준비하는 단계와, 상기 표면에 채널 에피층이 형성된 PMOS 부분과, 상기 NMOS 부분 상에 제1 두께의 산화막을 형성하는 단계와, 상기 PMOS 부분의 채널 에피층 및 상기 NMOS 부분의 반도체 기판 상에 균일한 농도의 질소 주입층을 형성함과 아울러 상기 산화막을 산화질화막으로 변경시키는 단계와, 상기 PMOS 부분 및 NMOS 부분의 제2 영역의 산화질화막을 제거하는 단계와, 상기 PMOS 부분 및 NMOS 부분의 제1 영역의 산화질화막과 상기 PMOS 부분 및 NMOS 부분의 제2 영역의 질소 주입층 상에 제2 두께의 절연막을 형성하는 단계를 포함하는 모스펫 소자 형성 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 산화막을 상기 산화질화막으로 변경시키는 단계는, 상기 PMOS 부분 및 상기 NMOS 부분의 상기 산화막을 질소 플라즈마 처리 또는 질소 분위기에서 열처리하는 것을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 PMOS 부분의 채널 에피층 상에 실리콘 캡층을 더 형성하여 상기 PMOS 부분은 상기 실리콘 캡층에 질소 주입층을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역 및 제3 영역에는 각각 상기 제1 두께의 산화질화막과 상기 제2 두께의 절연막으로 이루어지는 제1 게이트 절연막 및 제3 게이트 절연막을 형성하고, 상기 제2 영역 및 제4 영역에는 각각 상기 제2 두께의 절연막으로 이루어지는 제2 게이트 절연막 및 제4 게이트 절연막을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산화막을 상기 산화질화막으로 변경시키는 단계 및 상기 절연막을 형성하는 단계중에서 적어도 어느 하나의 단계 후에 상기 반도체 기판을 열처리할 수 있다.
본 발명의 실시예에 따르면, 반도체 기판의 제1 영역 및 제2 영역에 질소 주입층을 균일한 농도로 형성하여 원하는 두께로 게이트 절연막의 두께를 다르게 할 수 있다. 제1 영역이나 제2 영역에 채널 에피층이 형성되어 있을 경우, 제2 영역 상의 절연막을 형성할 때 질소 주입층이나 실리콘 캡층으로 인해 채널 에피층이 손상을 받지 않을 수 있다.
도 1 내지 도 4는 본 발명의 기술적 사상의 일 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
도 5 내지 도 8은 본 발명의 기술적 사상의 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
도 9 내지 도 12는 본 발명의 기술적 사상의 또 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
도 13 내지 도 16은 본 발명의 기술적 사상의 또 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
도 17 및 도 18은 본 발명의 기술적 사상의 또 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 19 내지 22는 도 17 및 도 18의 a-a' 및 b-b'에 따른 단면도들이다.
도 23 및 도 24는 본 발명의 사상에 의한 모스펫 소자의 온 전류 특성을 설명하기 위한 도면들이다.
도 25 및 도 26은 본 발명의 사상에 의한 모스펫 소자의 성능 특성을 설명하기 위하여 도시한 도면들이다.
도 27은 본 발명의 사상의 일부 실시예에 따른 모스펫 소자를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 28은 본 발명의 사상의 일부 실시예에 따른 모스펫 소자를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
모스펫(MOSFET, Metal oxide semiconductor(MOS) field effect transistor(FET)) 소자는 모스 전계 효과 트랜지스터 소자를 의미할 수 있다. 모스펫 소자는 모스 소자라고 명명되기도 한다. 전계 효과 트랜지스터(FET)는 전자 기술 분야에서는 잘 알려져 있다. FET의 표준 컴포넌트들은 소스, 드레인, 소스와 드레인 사이의 바디 및 게이트이다. 게이트는 바디를 덮으며, 소스와 드레인 사이의 바디에 도전 채널(conducting channel)을 유도할 수 있다. 게이트는 게이트 절연막, 또는 게이트 유전막에 의해 바디로부터 분리된다. 상기 채널에서 "온 상태(on state)" 전류가 전자들에 의해 전달되는지 또는 정공들에 의해 전달되는지에 의존하여, 상기 FET는 두 종류, 즉 NFET 또는 PFET로 분류된다. 다른 명명법으로는 상기 NFET 및 PFET 소자들은 흔히 NMOS 및 PMOS 소자들로 일컬어진다. 또한 종종 상기 NFET 및 PFET 디바이스들은 회로들에서 함께 사용되는 것으로 이해된다. 상기 NFET 및 PFET을 모두 포함하는 경우에는 CMOS로 일컬어진다. 이러한 NFET, PFET 조합 회로들은 아날로그 회로들, 또는 디지털 회로들에서 다양한 어플리케이션을 찾을 수 있다.
NFET, PFET, 및 CMOS를 제조할 때 각각의 단계는 실제로 당해 기술 분야에서 숙련된 자들에게 알려진 끝없는 변형들을 가질 수 있다는 것이 이해되어야 한다. 본 발명의 실시예들에 있어서, 상기 소자들을 제조하기 위해 알려진 공정 기술들의 전체 범위가 이용가능하고, 또한 단지 본 발명의 실시예들과 관련된 그러한 공정 단계들만 상세하게 기술된다.
또한, 모스펫 소자는 집적 회로 반도체 소자에 적용될 때 저전압에서 동작하는 저전압 모스펫 소자와 고전압 동작하는 고전압 모스펫 소자를 동시에 구현될 수 있다. 이에 따라, 반도체 기판 상에 서로 다른 두께의 게이트 절연막을 형성하여야 한다. 반도체 기판 상에 서로 다른 두께의 게이트 절연막을 형성할 때, 각각의 게이트 절연막들 사이에는 서로 나쁜 영향을 미치지 않아야 하고, 아울러서 PMOS 소자나 NMOS 소자들 사이에서도 서로 나쁜 영향을 미치지 않아야 한다.
도 1 내지 도 4는 본 발명의 기술적 사상의 일 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 1 내지 도 4는 서로 다른 두께의 게이트 절연막을 포함하는 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다. 도 1을 참조하면, 제1 영역(AR1) 및 제2 영역(AR2)을 갖는 반도체 기판(100)을 준비한다. 반도체 기판(100)은 N형 또는 P형의 실리콘 웨이퍼 또는 실리콘 기판일 수 있다.
반도체 기판(100)에는 필요에 따라 채널 에피층(102)이 형성될 수 있다. 채널 에피층(102)은 SiGe층으로 형성될 수 있다. 채널 에피층(102)이 형성되는 경우에는 PMOS 부분일 수 있다. 도 1 내지 도 4에서는 제1 영역(AR1) 및 제2 영역(AR2) 모두에 채널 에피층(102)을 형성하였으나, 필요에 따라서 어느 한 영역에만 형성될 수 있다. 다시 말해서, 제1 영역(AR1) 및 제2 영역(AR2)중 어느 하나에만 형성될 수 있다. 예컨대, 제1 영역(AR1)에 채널 에피층(102)이 형성되지 않고, 제2 영역(AR2)에 채널 에피층이 형성될 경우, 제1 영역(AR1)은 NMOS 부분이고, 제2 영역(AR2)은 PMOS 부분일 수 있다.
제1 영역(AR1) 및 제2 영역(AR2)을 갖는 반도체 기판(100) 상에 제1 두께(T1)의 산화막(104)을 형성한다. 제1 두께는 40 내지 80의 두께를 가질 수 있다. 채널 에피층(102)이 형성될 경우에는, 채널 에피층(102) 상에 산화막(104)이 형성된다.
도 2를 참조하면, 제1 두께를 갖는 산화막(104)을 질화처리한다. 질화 처리는 도 2에 도시한 바와 같이 산화막(104)에 질소(106)를 주입하는 것이다. 제1 영역(AR1) 및 제2 영역(AR2)의 산화막(104)이 동일한 두께, 즉 T1의 두께를 갖기 때문에 제1 영역(AR1) 및 제2 영역(AR2)의 반도체 기판(100)의 전면에 걸쳐 균일하게 질소가 주입된다. 질화 처리는 질소 플라즈마 처리 또는 질소 분위기에서 열처리하여 수행할 수 있다. 질화 처리는 질소 플라즈마 처리하여 수행할 수 있다.
도 3을 참조하면, 앞서와 같은 질화 처리를 하게 되면, 제1 영역(AR1) 및 제2 영역(AR2)의 반도체 기판(102) 상에 균일한 농도의 질소 주입층(108)이 형성되고, 산화막(104)은 산화질화막(107, oxynitride)으로 변경된다. 반도체 기판(100)의 제1 영역(AR1) 및 제2 영역(AR2)에는 질소 주입층(108)이 균일한 농도로 형성되기 때문에 원하는 두께로 산화 질화막(107)을 형성할 수 있다.
질소주입층(108)은 채널 에피층(102)이 형성되어 있을 경우, 채널 에피층(102) 상에 형성된다. 질소 주입층(108)은 산화질화막(107)과 채널 에피층(102)의 계면, 또는 산화질화막(107)과 반도체 기판(100)의 계면에 형성될 수 있다.
필요에 따라서 산화막(104)을 산화질화막(107)으로 변경시키는 단계 후에. 산화질화막(107)이 형성된 반도체 기판(100)을 열처리할 수 있다. 열처리할 경우에는 질소 주입층(108) 및 산화질화막(107)을 더욱더 활성화 및 치밀화시킬 수 있다. 열처리는 400 내지 800℃의 노(furnace)에서 1시간 이내로 수행할 수 있다.
도 4를 참조하면, 제2 영역(AR2)의 산화질화막(107)을 제거한다. 이어서, 제1 영역(AR1)의 산화질화막(107)과 제2 영역(AR2)의 질소 주입층(108) 상에 T2 두께의 절연막(110a, 110b)을 형성한다. T2 두께는 20 미만, 예컨대 5-20로 형성할 수 있다. 제2 영역(AR2) 상의 절연막(110b)을 형성할 때, 균일한 농도의 질소 주입층(108)으로 인해, 절연막(110b)의 두께를 원하는 두께로 형성시킬 수 있다. 또한, 제2 영역(AR2) 상의 절연막(110b)을 형성할 때 질소 주입층(108)로 인해 채널 에피층(102)이 손상을 받지 않을 수 있고 제1 영역(AR1) 및 제2 영역(AR2)의 절연막(110a, 110b)의 두께를 동일하게 가져갈 수도 있다.
절연막(110a, 110b)은 산화막보다 유전상수가 큰 고유전막으로 형성할 수 있다. 고유전막은 HfO2막, ZrO2막, TiO2막, Al2O3막, Ta2O3막, Nb2O3막, Pr2O3막, Ce2O3막, Dy2O3막, Er2O3막, Y2O3막, ZrSiO4막, ZrSiON막, HfSiO막, HfSiON막, HfAlON막, AlSiON막, BaSiO4막, PbSiO4막, BST(BaSrTiO3)막 및 PZT(Pb(ZrxTi1 -x)O3)막중에서 선택된 적어도 하나의 막으로 형성할 수 있다. 필요에 따라서 절연막(110a, 110b)을 형성한 후, 절연막(110a, 110b)이 형성된 반도체 기판(100)을 앞서 설명한 바와 같이 열처리할 수 있다. 또한, 필요에 따라서 앞서 산화 질화막(107) 형성후의 열처리나 절연막(110a, 110b) 형성후의 열처리를 모두 수행할 수도 있다.
이에 따라, 제1 영역(AR1)에는 T1 두께의 산화질화막(107) 및 T2 두께의 절연막(110a)으로 이루어진 T3 두께의 제1 게이트 절연막(112)이 형성되고, 제2 영역에는 T2 두께의 절연막(110b)으로 이루어진 제2 게이트 절연막(110b)이 형성된다. 도 4에서, 편의상 산화질화막(107)만의 두께를 T1으로 표시하였으나, 질소 주입층(108) 및 산화질화막(107)의 총두께도 T1로 표시할 수도 있다.
여하튼, 제1 영역(AR1) 및 제2 영역(AR2)에는 게이트 절연막들(112, 110b)의 두께가 서로 다르게 된다. 또한, 제1 영역(AR1)에는 산화질화막(107) 및 절연막(110a)의 이중막으로 제1 게이트 절연막(112)이 구성되며, 제2 영역에는 절연막(110b)의 단일막으로 이루어진 제2 게이트 절연막(110b)이 형성된다.
따라서, 제1 영역(AR1) 및 제2 영역(AR2) 사이에는 게이트 절연막들(112, 110b)의 두께나 물질들을 서로 다르게 할 수 있다. 결과적으로, 제1 영역(AR1) 및 제2 영역(AR2) 사이에는 산화질화막(107) 및 절연막(110a, 110b)의 두께 조절이나 절연막(110a, 110b)의 물질 변경으로 등가 산화막 두께도 용이하게 조절할 수 있다. 이에 따라, 소자 파라미터, 예컨대 문턱 전압을 용이하게 조절할 수 있다. 계속하여, 모스펫 공정을 수행할 경우에는 게이트 전극, 소오스 및 드레인 형성 공정을 수행할 수 있다.
도 5 내지 도 8은 본 발명의 기술적 사상의 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 5 내지 도 8은 도 1 내지 도 4와 비교할 때 반도체 기판(100) 상에 실리콘 캡층(204)을 형성하는 것을 제외하고는 거의 동일하며, 동일한 참조번호는 동일한 부재를 나타낸다.
도 5를 참조하면, 제1 영역(AR1) 및 제2 영역(AR2)을 갖는 반도체 기판(100)상에 실리콘 캡층(204)을 형성한다. 실리콘 캡층(204)은 후속공정에서 채널이나 채널 에피층의 손상을 방지하기 위하여 형성한다. 실리콘 캡층(204) 상에 제1 두께(T1)의 산화막(206)을 형성한다.
도 6 및 도 7을 참조하면, 도 6에 도시된 바와 같이, 제1 두께(T1)를 갖는 산화막(104)을 질화처리한다. 질화처리는 도 2에서 설명한 바와 같은 동일한 방법으로 수행한다. 도 7에 도시된 바와 같이, 질화 처리를 하게 되면 도 3에서 설명한 바와 같이 제1 영역(AR1) 및 제2 영역(AR2)의 반도체 기판(100) 상에 균일한 농도의 질소 주입층(108)이 형성되고, 산화막(106)은 산화질화막(107)으로 변경된다.
질소 주입층(108)은 앞서 설명한 바와 같이 채널 에피층(102)이 형성되어 있을 경우, 채널 에피층(102) 상에 형성될 수 있다. 또한, 질소 주입층(108)은 실리콘 캡층(204)이나, 산화질화막(107)과 채널 에피층(102)의 계면, 또는 산화질화막(107)과 반도체 기판(100)의 계면에 형성될 수 있다. 도 3에서 설명한 바와 같이, 산화질화막(107)이 형성된 반도체 기판(100)을 열처리할 수도 있다.
도 8을 참조하면, 제2 영역(AR2)의 산화질화막(107)을 제거한다. 이어서, 도4에서 설명한 바와 같이 제1 영역(AR1)의 산화질화막(107)과 제2 영역(AR2)의 질소 주입층(108) 상에 T2 두께의 절연막(110a, 110b)을 형성한다. 제2 영역(AR2) 상의 절연막(110b)을 형성할 때 질소 주입층(108) 및 실리콘 캡층(204)로 인해 채널 에피층(102)이 손상을 받지 않을 수 있고, 또한 제1 영역(AR1) 및 제2 영역(AR2)의 절연막(110a, 110b)의 두께를 동일하게 가져갈 수 있다.
절연막(110a, 110b)은 앞서 설명한 바와 같이 산화막보다 유전상수가 큰 고유전막으로 형성할 수 있다. 그리고, 필요에 따라서 절연막(110a, 110b)을 형성한 후에, 절연막(110a, 110b)이 형성된 반도체 기판(100)을 앞서 설명한 바와 같은 방법으로 열처리할 수 있다. 이에 따라, 앞서 설명한 바와 같이 제1 영역(AR1)에는 T3 두께의 제1 게이트 절연막(112)이 형성되고, 제2 영역에는 T2 두께의 제2 게이트 절연막(110b)이 형성된다.
도 9 내지 도 12는 본 발명의 기술적 사상의 또 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 9 내지 도 12은 도 1 내지 도 4와 비교할 때 반도체 기판을 NMOS 부분 및 PMOS 부분으로 구분한 것을 제외하고는 거의 동일하다. 도 9 내지 도 12에서, 제1 영역(AR1) 내지 제4 영역(AR4)으로 구분하였으나, 필요에 따라서 제1 영역(AR1) 내지 제4 영역(AR4)중 어느 하나의 영역은 형성하지 않을 수도 있다.
도 9를 참조하면, 제1 영역(AR1), 제2 영역(AR2), 제3 영역(AR3) 및 제4 영역(AR4)을 갖는 반도체 기판(300)을 준비한다. 반도체 기판(300)은 N형 또는 P형의 실리콘 웨이퍼 또는 실리콘 기판일 수 있다.
제1 영역(AR1) 및 제2 영역(AR2)은 PMOS 부분이며, 제3 영역(AR3) 및 제4 영역(AR4)은 NMOS 부분이다. PMOS 부분은 채널 에피층(302)이 형성되어 있다. 채널 에피층(302)은 SiGe층으로 형성될 수 있다. PMOS에서의 채널 에피층(302)은 문턱 전압과 같은 소자 파라미터를 최적화하는 것을 도울 수 있고, 더 나은 캐리어 이동도(carrier mobility)를 가져올 수 있다. NMOS 부분에서는, 채널 에피층의 형성이 바람직하지 않다.
제1 영역(AR1), 제2 영역(AR2), 제3 영역(AR3) 및 제4 영역(AR4)을 갖는 반도체 기판(300) 상에 제1 두께(T21)의 산화막(304)을 형성한다. 제1 두께는 40 내지 80의 두께를 가질 수 있다. PMOS 부분에서는, 채널 에피층(302) 상에 산화막(104)이 형성된다.
도 10을 참조하면, 제1 두께(T21)를 갖는 산화막(304)을 질화처리한다. 질화 처리는 산화막(304)에 질소(306)를 주입하는 것이다. 제1 영역(AR1), 제2 영역(AR2), 제3 영역(AR3) 및 제4 영역(AR4)의 산화막(304)이 동일한 두께, 즉 T21의 두께를 갖기 때문에 제1 영역(AR1), 제2 영역(AR2), 제3 영역(AR3) 및 제4 영역(AR4)의 반도체 기판(300)의 전면에 걸쳐 균일하게 질소가 주입된다. 질화 처리는 질소 플라즈마 처리 또는 질소 분위기에서 열처리하여 수행할 수 있다. 질화 처리는 질소 플라즈마 처리하여 수행할 수 있다.
도 11을 참조하면, 앞서와 같은 질화 처리를 하게 되면, 제1 영역(AR1), 제2 영역(AR2), 제3 영역(AR3) 및 제4 영역(AR4)의 반도체 기판(300) 상에 균일한 농도의 질소 주입층(308)이 형성되고, 산화막(304)은 산화질화막(307)으로 변경된다. 앞서 설명한 바와 같이 반도체 기판(300)의 각 영역에는 질소 주입층(308)이 균일한 농도로 형성되기 때문에 원하는 두께로 산화 질화막(307)을 형성할 수 있다.
질소 주입층(308)은 PMOS 부분에서는 채널 에피층(302) 상에 형성되고, NMOS 부분 에서는 반도체 기판(300) 상에 형성된다. 질소 주입층(308)은 산화질화막(307)과 채널 에피층(302)의 계면, 또는 산화질화막(307)과 반도체 기판(300)의 계면에 형성될 수 있다.
필요에 따라서 산화막(304)을 산화질화막(307)으로 변경시키는 단계 후에. 산화질화막(307)이 형성된 반도체 기판(300)을 열처리할 수 있다. 열처리할 경우에는 질소 주입층(308) 및 산화질화막(307)을 더욱더 활성화 및 치밀화시킬 수 있다. 열처리는 400 내지 800℃의 노(furnace)에서 1시간 이내로 수행할 수 있다.
도 12를 참조하면, 제2 영역(AR2) 및 제4 영역(AR4)의 산화질화막(307)을 제거한다. 이어서, 제1 영역(AR1) 및 제3 영역(AR3)의 산화질화막(307)과 제2 영역(AR2) 및 제4 영역(AR4)의 질소 주입층(308) 상에 각각 T22 두께 및 T25의 절연막(310a, 310b, 310c, 310d)을 형성한다. T22 및 T25 두께는 20 미만, 예컨대 5-20로 형성할 수 있다. T22 및 T25 두께는 동일하게 할 수도 있고 다르게 할 수도 있다.
질소 주입층(308)으로 인해 PMOS 부분의 제2 영역 및 NMOS 부분의 제4 영역(AR4)에서 절연막(310b, 310d)의 두께(T22, T25)를 원하는 두께로 할 수 있고, 동일하게 할 수도 있다.
절연막(310a, 310b, 310c, 310d)은 산화막보다 유전상수가 큰 고유전막으로 형성할 수 있다. 고유전막은 도 4나 도 8에 설명한 바와 같은 동일한 막질로 형성할 수 있다. 필요에 따라서 절연막(310a, 310b, 310c, 310d) 형성 후에, 앞서 설명한 바와 동일한 방법으로 절연막(310a, 310b, 310c, 310d)이 형성된 반도체 기판(300)을 열처리할 수 있다.
이에 따라, 제1 영역(AR1)에는 T21 두께의 산화질화막(307) 및 T22 두께의 절연막(310a)으로 이루어진 T23 두께의 제1 게이트 절연막(312)이 형성되고, 제2 영역에는 T22 두께의 절연막(310b)으로 이루어진 제2 게이트 절연막(310b)이 형성된다. 또한, 제3 영역(AR3)에는 T24 두께의 산화질화막(307) 및 T25 두께의 절연막(310c)으로 이루어진 T26 두께의 제3 게이트 절연막(314)이 형성되고, 제4 영역(AR4)에는 T25 두께의 절연막(310d)으로 이루어진 제4 게이트 절연막(310d)이 형성된다.
도 12에서, 편의상 산화질화막(307)만의 두께를 T21이나 T24로 표시하였으나, 질소 주입층(308) 및 산화질화막(307)의 총두께도 T21이나 T24로 표시할 수도 있다.
여하튼, 제1 영역(AR1) 및 제2 영역(AR2)에는 게이트 절연막들(312, 310b)의 두께가 서로 다르게 된다. 제3 영역(AR3) 및 제4 영역(AR4)에는 게이트 절연막들(314, 310d)의 두께가 서로 다르게 된다.
또한, 제1 영역(AR1)에는 산화질화막(307) 및 절연막(310a)의 이중막으로 제1 게이트 절연막(312)이 구성되며, 제2 영역에는 절연막(310b)의 단일막으로 이루어진 제2 게이트 절연막(310b)이 형성된다. 또한, 제3 영역(AR3)에는 산화질화막(307) 및 절연막(310c)의 이중막으로 제3 게이트 절연막(314)이 구성되며, 제4 영역(AR4)에는 절연막(310d)의 단일막으로 이루어진 제4 게이트 절연막(310d)이 형성된다.
따라서, 제1 영역(AR1) 및 제2 영역(AR2) 사이, 제3 영역(AR3) 및 제4 영역(AR4) 사이, 제1 영역 내지 제4 영역 사이는 게이트 절연막들(312, 310b, 314, 310d)의 두께나 물질들을 서로 다르게 할 수 있다. 결과적으로, 제1 영역(AR1) 및 제2 영역(AR2) 사이, 제3 영역(AR3) 및 제4 영역(AR4) 사이, 제1 영역 내지 제4 영역 사이에는 산화질화막(307) 및 절연막(310a-310d)의 두께 조절이나 절연막(310a-310d) 의 물질 변경으로 등가 산화막 두께도 용이하게 조절할 수 있다. 이에 따라, 소자 파라미터, 예컨대 문턱 전압을 용이하게 조절할 수 있다. 계속하여, 모스펫 공정을 수행할 경우에는 게이트 전극, 소오스 및 드레인 형성 공정을 수행할 수 있다.
도 13 내지 도 16은 본 발명의 기술적 사상의 또 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 13 내지 도 16은 도 9 내지 도 12와 비교할 때 반도체 기판(400) 상에 실리콘 캡층(404)을 형성하는 것을 제외하고는 거의 동일하며, 동일한 참조번호는 동일한 부재를 나타낸다.
도 13을 참조하면, 제1 영역(AR1), 제2 영역(AR2)의 채널 에피층(302) 및 제3 영역(AR3) 및 제4 영역(AR4)의 반도체 기판(300) 상에 실리콘 캡층(404)을 형성한다. 실리콘 캡층(404)은 후속공정에서 채널이나 채널 에피층의 손상을 방지하기 위하여 형성한다. 실리콘 캡층(404) 상에 제1 두께(T21)의 산화막(304)을 형성한다.
도 14를 참조하면, 제1 두께(T21)를 갖는 산화막(304)을 질화처리한다. 질화 처리는 산화막(304)에 질소(306)를 주입하는 것이다. 질화 처리는 도 10에서 설명된 바와 같은 방법으로 수행할 수 있다.
도 15를 참조하면, 앞서와 같은 질화 처리를 하게 되면, 도 11에서 설명한 바와 같이 반도체 기판(300) 상에 균일한 농도의 질소 주입층(308)이 형성되고, 산화막(306)은 산화질화막(437)으로 변경된다. 질소 주입층(308)은 PMOS 부분에서는 채널 에피층(302) 상의 실리콘 캡층(404)에 형성되고, NMOS 부분에서는 반도체 기판(300) 상의 실리콘 캡층(404)에 형성될 수 있다. 질소 주입층(3080)은 실리콘 캡층(404)이나, 산화질화막(307)과 채널 에피층(302)의 계면, 또는 산화질화막(307)과 반도체 기판(300)의 계면에 형성될 수 있다.
필요에 따라서 앞서 설명한 바와 같이 산화질화막(307)이 형성된 반도체 기판(300)을 열처리할 수 있다..
도 16을 참조하면, 제2 영역(AR2) 및 제4 영역(AR4)의 산화질화막(307)을 제거한다. 이어서, 앞서 설명한 바와 같이 제1 영역(AR1) 및 제3 영역(AR3)의 산화질화막(307)과 제2 영역(AR2) 및 제4 영역(AR4)의 질소 주입층(308) 상에 각각 T22 두께 및 T25의 절연막(310a, 310b, 310c, 310d)을 형성한다.
필요에 따라서 절연막(310a, 310b, 310c, 310d) 형성 후에, 앞서 설명한 바와 동일한 방법으로 절연막(310a, 310b, 310c, 310d)이 형성된 반도체 기판(300)을 열처리할 수 있다.
이에 따라, 제1 영역(AR1)에는 T23 두께의 제1 게이트 절연막(312)이 형성되고, 제2 영역에는 T22 두께의 제2 게이트 절연막(310b)이 형성된다. 또한, 제3 영역(AR3)에는 T26 두께의 제3 게이트 절연막(314)이 형성되고, 제4 영역(AR4)에는 T25 두께의 제4 게이트 절연막(310d)이 형성된다. 계속하여, 모스펫 공정을 수행할 경우에는 게이트 전극, 소오스 및 드레인 형성 공정을 수행할 수 있다.
도 17 및 도 18은 본 발명의 기술적 사상의 또 다른 예에 의한 모스펫 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 19 내지 22는 도 17 및 도 18의 a-a' 및 b-b'에 따른 단면도들이다.
구체적으로, 도 19 내지 도 22에서, NMOS 부분은 도 17의 a-a'에 따른 단면도들이고, PMOS 부분은 도 18의 b-b'에 따른 단면도들이다. 도 19 내지 도 22에서, PMOS 부분 및 NMOS 부분 각각에 서로 다른 두께의 게이트 절연막을 형성하는 것으로 도시하였다.
도 19를 참조하면, NMOS 부분 및 PMOS 부분을 갖는 반도체 기판(500)을 준비한다. 반도체 기판(500)은 P형의 실리콘 웨이퍼 또는 실리콘 기판일 수 있다. 반도체 기판(500)에 소자 분리 영역(502)을 형성한다. 소자 분리 영역은 트랜치 분리 영역일 수 있다. NMOS 부분에는 P웰(506)이 형성되고, PMOS 부분에는 N웰(504)이 형성된다. PMOS 부분의 반도체 기판 표면에는 채널 에피층(508)이 형성되어 있다. 채널 에피층(508)은 SiGe층으로 형성될 수 있다.
도 20을 참조하면, 앞서의 실시예들에 따라 NMOS 부분 및 PMOS 부분을 갖는 반도체 기판(500) 상에 균일한 농도의 질소 주입층(510)을 형성한다. PMOS 부분일 경우에는 채널 에피층(508) 상에 질소 주입층(510)이 형성된다. 그리고, 질소 주입층(510) 상에는 앞서의 실시예들에 따라 두께가 다른 게이트 절연막용 물질층(512)이 형성된다.
계속하여, 게이트 절연막용 물질층(512) 상에 게이트 전극용 도전막(514) 및 게이트 캡층용 절연막(516)을 형성한다. 게이트 전극용 도전막(514)은 금속층이나, 금속층과 폴리실리콘층의 복합층 등으로 형성할 수 있다.
도 21을 참조하면, 게이트 캡층용 절연막(516), 게이트 전극용 도전막(514) 및 게이트 절연막용 물질층(512)을 패터닝하여 제1 내지 제4 게이트 패턴(518, 520, 522, 524)을 형성한다. 게이트 패턴(518, 520, 522, 524)은 게이트 절연막(512a-512d), 게이트 전극(514a-514d), 게이트 캡층(516a-516d)으로 구성된다. 게이트 패턴(518, 520, 522, 524)은 게이트 라인을 의미할 수 있다.
제1 게이트 패턴(518)의 제1 게이트 절연막(512a)은 제2 게이트 패턴(520)의 제2 게이트 절연막(512b)과 두께가 다르며, 제3 게이트 패턴(522)의 제3 게이트 절연막(512c)은 제4 게이트 패턴(524)의 제4 게이트 절연막(512d)과 두께가 다르다. 질소 주입층(510)은 PMOS 부분에서는 반도체 기판(500) 상이나 채널 에피층(510) 상에 형성될 수 있고, NMOS 부분에서는 반도체 기판(500) 상에 형성될 수 있다.
도 22를 참조하면, NMOS 및 PMOS 부분의 게이트 패턴(518, 520, 522, 524)의 양측벽에 스페이서(526, 528)를 형성한다. 이어서, 스페이서(526)를 마스크로 P웰이 형성된 반도체 기판(500)의 전면에 불순물을 주입하여 N형 불순물 영역으로 이루어진 N형 소스/드레인(530)을 형성한다. 또한, 스페이서(528)를 마스크로 N웰이 형성된 반도체 기판(500)의 전면에 불순물을 주입하여 P형 불순물 영역으로 이루어진 P형 소스/드레인(532)을 형성한다. 도 22의 N형 소스/드레인(530) 및 P형 소스/드레인(532)은 LDD(light doped drain) 영역을 포함할 수 있다. 이와 같은 과정을 거처 모스펫 소자를 완성한다.
도 23 및 도 24는 본 발명의 사상에 의한 모스펫 소자의 온 전류 특성을 설명하기 위한 도면들이다.
구체적으로, 도 23은 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자에 있어서, 게이트 절연층들의 반전층(Tox_inv) 두께에 따른 게이트 온 전류(Igon) 분포를 나타내며, 도 24는 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자의 게이트 온 전류(Igon) 분포를 도시한 것이다. 게이트 온 전류(Igon)는 채널이 온 상태에서 게이트 방향으로 누설되는 전류를 의미한다. 도 23 및 24에서, I는 본 발명의 실시예에 따른 것이고, C는 본 발명의 실시예와 비교를 위한 비교예에 의한 것으로, 본 발명의 실시예와 동일하게 제조하되 반도체 기판 상에 질소 주입층을 균일하게 주입하지 않는 경우이고, T는 반전층에 따른 온 전류 타겟값을 나타낸다.
도 23에 보듯이, 본 발명의 사상에 의한 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자(I)의 게이트 온 전류값이 반전층의 타겟값(T)에 근접하며, 타겟(T) 반전층 두께에서 게이트 온 전류값이 비교예(C)보다 작음을 알 수 있다. 또한, 도 24에 보듯이 본 발명의 사상에 의한 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자(I)의 게이트 온 전류값(Igon) 및 그 분포는 비교예보다 작음을 알 수 있다.
도 25 및 도 26은 본 발명의 사상에 의한 모스펫 소자의 성능 특성을 설명하기 위하여 도시한 도면들이다.
구체적으로, 도 25는 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자에 있어서, 온 전류(Ion)에 대한 오프 전류(Ioff)간의 관계를 도시한 것이고, 도 26은 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자의 온 전류(Ion)와 오프 전류(Ioff)의 비인 성능을 도시한 것이다. 도 25 및 26에서, I는 본 발명의 실시예에 따른 것이고, C는 본 발명의 실시예와 비교를 위한 비교예에 의한 것으로, 본 발명의 실시예와 동일하게 제조하되 반도체 기판 상에 질소 주입층을 균일하게 주입하지 않는 경우이고, T는 온 전류에 대한 오프 전류 타겟값을 나타낸다.
도 25에 보듯이, 본 발명의 사상에 의한 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자(I)는 온 전류(Ion)에 대한 오프 전류(Ioff)간의 관계가 타겟에 근접하며, 특정한 오프 전류값에서는 온 전류값이 비교예(C)보다 큰 것을 알 수 있다. 또한, 도 26에 보듯이 본 발명의 사상에 의한 두께가 다른 게이트 절연층들을 갖는 PMOS 모스펫 소자(I)의 성능은 비교예보다 큰 것을 알 수 있다.
도 27은 본 발명의 사상의 일부 실시예에 따른 모스펫 소자를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 27을 참조하면, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 본 발명의 실시예들 중 어느 하나에 따른 모스펫 소자를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 28은 본 발명의 사상의 일부 실시예에 따른 모스펫 소자를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 28을 참조하면, 전자시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(8100)는 프로그램을 실행하고, 전자시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및/또는 메모리(8300)는 본 발명의 실시예들 중 어느 하나에 따른 모스펫 소자를 포함할 수 있다. 인터페이스(8400)는 상기 시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 300, 500: 반도체 기판, 102, 302, 508: 채널 에피층, 104, 304: 산화막, 107, 307: 산화질화막, 108, 308, 510: 질소 주입층, 110, 110a, 110b, 310a-310d: 절연막, 112, 110b, 312, 310b, 314, 310d: 게이트 절연막, 204, 404: 실리콘 캡층, 502: 소자 분리 영역, 506: P웰, 504: N웰, 518, 520, 522, 524: 게이트 패턴, 526, 528: 스페이서, 530: 532: 소오스/드레인

Claims (10)

  1. 제1 영역과 제2 영역을 갖는 반도체 기판 상에 채널 에피층을 형성하는 단계;
    상기 채널 에피층 상에 실리콘 캡층을 형성하는 단계;
    상기 실리콘 캡층 상에 제1 두께의 산화막을 형성하는 단계;
    상기 제1 영역 및 제2 영역의 상기 반도체 기판의 실리콘 캡층 상에 균일한 농도의 질소 주입층을 형성함과 아울러 상기 산화막을 산화질화막으로 변경시키는 단계;
    상기 제2 영역의 산화질화막을 제거하는 단계; 및
    상기 제1 영역의 산화질화막과 제2 영역의 질소 주입층 상에 제2 두께의 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자 형성 방법.
  2. 제1항에 있어서, 상기 산화막을 상기 산화질화막으로 변경시키는 단계는,
    상기 제1 영역 및 제2 영역의 상기 산화막을 질화처리하는 것을 포함하는 것을 특징으로 하는 모스펫 소자 형성 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 채널 에피층은 SiGe층으로 형성하는 것을 특징으로 하는 모스펫 소자 형성 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 산화막을 상기 산화질화막으로 변경시키는 단계 후 또는 상기 절연막을 형성하는 단계 후에. 상기 산화질화막이나 절연막이 형성된 반도체 기판을 열처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 모스펫 소자 형성 방법.
  7. 제1항에 있어서, 상기 제1 영역에는 상기 제1 두께의 산화질화막과 제2 두께의 절연막으로 이루어지는 제1 게이트 절연막을 형성하고, 상기 제2 영역에는 상기 제2 두께의 절연막으로 이루어지는 제2 게이트 절연막을 형성하여 상기 제1 게이트 절연막과 제2 게이트 절연막은 두께가 서로 다른 것을 특징으로 하는 모스펫 소자 형성 방법.
  8. 제1 영역 및 제2 영역으로 구분되고 표면에 채널 에피층이 형성된 PMOS 부분과, 제3 영역 및 제4 영역으로 구분된 NMOS 부분을 갖는 반도체 기판을 준비하는 단계;
    상기 표면에 채널 에피층이 형성된 PMOS 부분과, 상기 NMOS 부분 상에 제1 두께의 산화막을 형성하는 단계; 및
    상기 PMOS 부분의 채널 에피층 및 상기 NMOS 부분의 반도체 기판 상에 균일한 농도의 질소 주입층을 형성함과 아울러 상기 산화막을 산화질화막으로 변경시키는 단계;
    상기 PMOS 부분 및 NMOS 부분의 제2 영역 및 제4 영역의 산화질화막을 제거하는 단계; 및
    상기 PMOS 부분 및 NMOS 부분의 제1 영역 및 제3 영역의 산화질화막과 상기 PMOS 부분 및 NMOS 부분의 제2 영역 및 제4 영역의 질소 주입층 상에 제2 두께의 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자 형성 방법.
  9. 제8항에 있어서, 상기 산화막을 상기 산화질화막으로 변경시키는 단계는,
    상기 PMOS 부분 및 상기 NMOS 부분의 상기 산화막을 질소 플라즈마 처리 또는 질소 분위기에서 열처리하는 것을 포함하는 것을 특징으로 하는 모스펫 소자 형성 방법.
  10. 제8항에 있어서, 상기 PMOS 부분의 채널 에피층 상에 실리콘 캡층을 더 형성하여 상기 PMOS 부분은 상기 실리콘 캡층에 질소 주입층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 모스펫 소자 형성 방법.
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