KR20160005550A - 반도체 소자 - Google Patents

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KR20160005550A
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prevention layer
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리우빈
김성민
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 반도체 소자는, 기판 상에 있는 핀 구조, 핀 구조에 형성된 한 쌍의 소스 및 드레인, 상기 핀 구조에서 한 쌍의 소스 및 드레인 사이에 있는 채널 영역, 채널 영역 상에 있는 게이트 유전층, 및 게이트 유전층 상에 있는 게이트 라인을 포함하고, 핀 구조는 펀치 쓰루 방지층, 펀치 쓰루 방지층 상부에 실리콘보다 격자 상수가 큰 물질로 이루어진 상부 핀 구조, 펀치 쓰루 방지층 하부에 기판과 같은 물질로 이루어진 하부 핀 구조를 포함하는 것을 특징으로 하는 것이다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 더욱 상세하게는 핀 구조의 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 높아지고 낮은 전력 소모를 필요로 하면서 소자 크기가 작아지는 추세이다. 이에 따라 트랜지스터의 채널 영역이 계속하여 작아지게 되어 단채널 효과(short channel effect) 등과 같은 문제가 발생하게 되었다. 최근에는, 채널 영역의 삼면에 게이트가 존재하는 트라이 게이트 트랜지스터로서 핀 구조의 전계 효과 트랜지스터(FinFET)가 제안되었다. 그러나 핀 구조의 전계 효과 트랜지스터도 고집적화되고 소자의 크기가 점점 축소됨에 따라 핀을 구성하는 실리콘의 고유 이동도 특성에 의해 전류 구동 능력을 향상시키는 데는 한계가 있으며, 채널 영역의 간격이 좁아짐으로 인하여 단채널 효과가 문제되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 채널 영역에서 캐리어의 이동도 특성을 향상시킬 수 있는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 다른 과제는, 누설 전류와 단채널 효과를 억제하는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 있는 핀 구조; 상기 핀 구조에 형성된 한 쌍의 소스 및 드레인; 상기 핀 구조에서 상기 한 쌍의 소스 및 드레인 사이에 있는 채널 영역; 상기 채널 영역 상에 있는 게이트 유전층; 및 상기 게이트 유전층 상에 있는 게이트 라인을 포함하고, 상기 핀 구조는 펀치 쓰루 방지층; 상기 펀치 쓰루 방지층 상부에 실리콘보다 격자 상수가 큰 물질로 이루어진 상부 핀 구조; 및 상기 펀치 쓰루 방지층 하부에 상기 기판과 같은 물질로 이루어진 하부 핀 구조를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 펀치 쓰루 방지층은 상기 상부 핀 구조보다 더 큰 도펀트 농도를 갖는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 펀치 쓰루 방지층은 실리콘 층 또는 실리콘저머늄 층 중 적어도 하나를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 펀치 쓰루 방지층은 에피택셜 성장층을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 펀치 쓰루 방지층의 두께는 상기 상부 핀 구조의 두께보다 작은 것을 특징으로 한다.
예시적인 실시예들에서, 상기 펀치 쓰루 방지층은 복수의 서로 다른 물질의 다중 층을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 한 쌍의 소스 및 드레인은 제1 도전형의 도펀트를 갖고, 상기 채널 영역은 제2 도전형의 도펀트를 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 한 쌍의 소스 및 드레인은 p형 도펀트로 도핑된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 상부 핀 구조는 실리콘저머늄 에피택셜 성장층을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 한 쌍의 소스 및 드레인은 상기 채널 영역보다 높은 레벨의 상면을 가지는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 각각 형성된 n형 트랜지스터 영역 및 p형 트랜지스터 영역; 상기 n형 트랜지스터 영역에 형성된 제1 핀 구조; 상기 p형 트랜지스터 영역에 형성된 제2 핀 구조; 상기 제1 핀 구조 및 상기 제2 핀 구조 상에 있는 게이트 유전층; 및 상기 게이트 유전층 상에 있는 게이트 라인을 포함하고, 상기 제2 핀 구조는 펀치 쓰루 방지층; 상기 펀치 쓰루 방지층 상부에 실리콘보다 격자 상수가 큰 물질로 이루어진 제2 상부 핀 구조; 및 상기 펀치 쓰루 방지층 하부에 상기 기판과 같은 물질로 이루어진 제2 하부 핀 구조를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 핀 구조는 기판과 같은 물질을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 상부 핀 구조는 실리콘저머늄 에피택셜 성장층을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 n형 트랜지스터 영역 및 상기 p형 트랜지스터 영역은 메사 구조인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 펀치 쓰루 방지층은 상기 제2 상부 핀 구조보다 더 큰 도핑 농도를 갖는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 상부 핀 구조와 상기 펀치 쓰루 방지층은 서로 다른 물질을 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 있는 제1 핀 구조; 및 상기 기판 상에 있는 제2 핀 구조를 포함하고, 상기 제2 핀 구조는 펀치 쓰루 방지층; 상기 펀치 쓰루 방지층 상부에 실리콘보다 격자 상수가 큰 물질로 이루어진 제2 상부 핀 구조; 및 상기 펀치 쓰루 방지층 하부에 상기 기판과 같은 물질로 이루어진 제2 하부 핀 구조를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 핀 구조와 상기 제2 핀 구조 사이에 절연 구조물을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 핀 구조를 구성하는 물질과 상기 기판을 구성하는 물질의 격자 상수가 같은 것을 특징으로 한다.
예시적인 실시예들에서, 상기 절연 구조물의 상면은 상기 펀치 쓰루 방지층과 상기 제2 상부 핀 구조의 경계면과 동일 레벨에 위치하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 에피택셜 성장시킨 실리콘저머늄으로 핀 구조를 형성함으로써 격자 변형을 통하여 채널 영역에서 캐리어의 이동도를 향상시키고, 핀 구조의 일부에 펀치 쓰루 방지층을 형성하여 누설 전류와 단채널 효과를 억제할 수 있다.
도 1a 내지 도 13c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 1a 내지 도 1c는 반도체 소자를 형성하기 위한 기판을 도시한 도면들이다.
도 2a 내지 도 2c는 반도체 기판에 하드 마스크를 증착한 모습을 도시한 도면들이다.
도 3a 내지 도 3c는 노광 공정과 식각 공정을 통하여 하드 마스크에 p형 트랜지스터 영역을 노출시키는 개구를 형성한 모습을 도시한 도면들이다.
도 4a 내지 도 4c는 p형 트랜지스터 영역이 노출된 하드 마스크를 식각 마스크로 이용하여 기판을 식각한 모습을 도시한 도면들이다.
도 5a 내지 도 5c는 인-시츄(in-situ) 도핑 공정을 진행하면서 에피택셜 성장시킨 펀치 쓰루 방치층을 도시한 도면들이다.
도 6a 내지 도 6c는 인-시츄 도핑 공정을 진행하면서 에피택셜 성장시킨 펀치 쓰루 방치층 상에 실리콘저머늄(SiGe) 층을 에피택셜 성장 방식으로 형성한 모습을 도시한 도면들이다.
도 7a 내지 도 7c는 하드 마스크를 제거한 모습을 도시한 도면들이다.
도 8a 내지 도 8c는 핀 구조를 형성하기 위한 마스크를 도시한 도면들이다.
도 9a 내지 도 9c는 핀 구조를 형성한 모습을 도시한 도면들이다.
도 10a 내지 도 10c는 n형 트랜지스터 영역과 p형 트랜지스터 영역을 절연 구조물로 분리하는 딥 트렌치 아이솔레이션(deep trench isolation) 공정을 진행하기 전 각 영역을 나눠주는 메사(mesa) 구조의 모습을 도시한 도면들이다.
도 11a 내지 도 11c는 각 트랜지스터를 분리하는 절연 구조물을 증착한 모습을 도시한 도면들이다.
도 12a 내지 도 12c는 핀 구조 상에 게이트 유전막과 게이트 라인이 형성된 모습을 도시한 도면들이다.
도 13a 내지 도 13c는 핀 구조물들에 한 쌍의 소스 및 드레인이 형성된 모습을 도시한 도면들이다.
도 14는 펀치 쓰루 방지층이 여러 가지 물질로 이루어진 다중 층으로 형성된 모습을 도시한 도면이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조를 포함하는 반도체 소자의 사시도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조를 포함하는 반도체 소자의 사시도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 카드를 보여주는 개략도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 보여주는 개략도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a 내지 도 13c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(10, 도 13a 내지 도 13c 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 1a, 도 2a, ..., 및 도 13a는 반도체 소자(10, 도 13a 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 1b, 도 2b, ..., 및 도 13b는 각각 도 1a, 도 2a, ..., 및 도 13a의 X - X' 선 단면에 대응하는 단면도이다. 도 1c, 도 2c, ..., 및 도 13c는 각각 도 1a, 도 2a, ..., 및 도 13a의 Y - Y' 선 단면에 대응하는 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자(10, 도 13a 내지 도 13c 참조)를 형성하기 위한 기판(100)을 나타낸다.
상기 기판(100)은 벌크(bulk) 실리콘(Si) 기판이거나 SOI(Silicon on Insulator) 기판일 수 있다. 상기 기판(100)은 실리콘, 예컨대 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 저머늄(Ge), 또는 실리콘저머늄(SiGe), 실리콘카바이드(SiC) 같은 화합물 반도체를 포함할 수 있다. 본 실시예에서는 실리콘을 사용하는 경우를 예로 들어 설명한다.
도 2a 내지 도 2c를 참조하면, 기판(100)에 하드 마스크(110)를 증착한 모습을 나타낸다.
상기 하드 마스크(110)는 후속 공정에서 상기 기판(100)을 식각하는 마스크로서의 역할과, 상기 기판(100)에 에피택셜 성장으로 펀치 쓰루 방지층(anti-punch through layer)과 상부 핀 구조를 형성하는 물질을 원하는 곳에만 형성할 수 있도록 하는 마스크로서의 역할을 동시에 수행한다. 따라서, 상기 하드 마스크(110)는 식각 선택비가 우수하고, 에피택셜 성장 공정 중에도 견딜 수 있는 물질로 형성될 수 있다.
도 3a 내지 도 3c를 참조하면, 노광 공정과 식각 공정을 통하여 하드 마스크(110)에 p형 트랜지스터 영역을 노출시키는 개구(110H)를 형성한 모습을 나타낸다.
노광 공정에 사용된 감광막은 포지티브 타입이거나 네거티브 타입일 수 있으며, 상기 감광막은 하드 마스크(100) 식각 공정 진행 후 제거된다. 도면 3a에 있어서, 상기 p형 트랜지스터 영역을 노출시키는 개구(110H)의 Y방향 길이(LY)는 후속 공정에서 형성될 p형 트랜지스터 영역의 핀 구조(210, 도 9a 내지 도 9c 참조)의 길이보다 크며, 상기 p형 트랜지스터 영역을 노출시키는 개구(110H)의 X방향 길이(LX)는 후속 공정에서 형성될 p형 트랜지스터 영역의 핀 구조(210, 도 9a 내지 도 9c 참조)의 개수와 관련된다.
도 4a 내지 도 4c를 참조하면, p형 트랜지스터 영역이 노출된 하드 마스크(110)를 식각 마스크로 이용하여 기판(100)을 식각한 모습을 나타낸다.
상기 기판(100)이 식각된 깊이(110D)는 후속 공정에서 펀치 쓰루 방지층(210M, 도 9a 내지 도 9c 참조)과 상부 핀 구조(210U, 도 9a 내지 도 9c 참조)의 높이를 결정하게 된다. 핀의 높이는 소자의 전기적 특성과 밀접한 관계가 있으므로 상기 기판(100)이 식각된 깊이(110D)가 소자 특성에 중요한 영향을 미친다.
도 5a 내지 도 5c를 참조하면, 인-시츄(in-situ) 도핑 공정을 진행하면서 에피택셜 성장시킨 펀치 쓰루 방지층(120)을 나타낸다.
상기 펀치 쓰루 방지층(120)은 핀 구조의 전계 효과 트랜지스터에서 펀치 쓰루 현상을 방지(anti-punch through)하는 역할과 정션 아이솔레이션(junction isolation)으로서의 역할을 수행한다.
상기 펀치 쓰루 방치층(120)은 에피택셜 성장시킨 물질로 형성되며 실리콘, 실리콘저머늄, 또는 반도체 소자에 적합한 어떠한 물질일 수 있다. 상기 펀치 쓰루 방지층(120)은 기판(100)과 격자 결함이 없거나 최소한의 격자 결함을 가지도록 에피택셜 성장될 수 있다. 상기 펀치 쓰루 방치층(120)은 하나의 물질로 이루어진 단일 층이거나 여러 가지 물질로 이루어진 다중 층을 포함할 수 있다. 인-시츄 도핑 공정을 통하여 도핑된 도펀트가 후속 열처리 공정 등에 의하여 핀 구조의 다른 부분으로 이동하는 것을 방지할 수 있도록 구성될 수 있다.
p형 트랜지스터 영역에서의 상기 펀치 쓰루 방치층(120)의 도핑은 n형 도펀트로 이루어지고 도핑 농도는 1017/cm3 에서 1021/cm3 사이의 값을 가질 수 있다. 펀치 쓰루 방치층(120)을 상기와 같은 농도로 도핑하여 펀치 쓰루 현상을 방지하는 역할을 한다. 상기 도핑 농도는 일 실시예이며, 반도체 소자의 특성과 소스/드레인의 도핑 농도를 고려하여 다른 범위의 값을 가질 수 있다.
상기 에피택셜 성장 중에 인-시츄 도핑 공정을 통하여 n형 도펀트의 도핑이 이루어짐으로써 이온 임플란트(ion implantation) 공정으로 도핑을 진행하는 것에 비하여 여러 가지 장점을 가질 수 있다.
첫째로, 도핑 농도 프로파일(profile)이 가우시안 분포(Gaussian distribution, 정규 분포)뿐만 아니라 다른 형태로도 가능하다. 예를 들어, 상기 펀치 쓰루 방치층(120)의 상단 부분이나 하단 부분에만 도핑 농도를 집중시킬 수도 있으며, 상기 펀치 쓰루 방치층(120)의 상단 및 하단 부분 모두에 도핑 농도를 집중시킬 수 있는 등 여러 가지 농도 프로파일을 얻을 수 있다.
둘째로, 이온 임플란트 공정으로 도핑을 진행 시 도펀트 활성화를 위하여 진행하는 활성화 열처리 공정을 생략할 수 있으므로 제조 공정이 단순화되고, 이에 따라 쓰루풋(throughput)이 증가하여 단가를 절감할 수 있다.
도 6a 내지 도 6c를 참조하면, 인-시츄 도핑 공정을 진행하면서 에피택셜 성장시킨 펀치 쓰루 방치층(120) 상에 실리콘저머늄(SiGe) 층(130)을 에피택셜 성장 방식으로 형성한 모습을 나타낸다.
상기 실리콘저머늄 층(130)은 상기 펀치 쓰루 방지층(120)을 형성하는 공정에서 사용한 반도체 장비와 같은 반도체 장비를 사용하여 형성할 수 있다. 이 경우, 다음과 같은 여러 가지 장점을 가진다.
첫째로, 제조 공정이 단순화되고, 이에 따라 쓰루풋(throughput)이 증가하여 단가를 절감할 수 있다.
둘째로, 반도체 장비 간 이동 시 발생하는 오염 문제로부터 자유로울 수 있다. 에피택셜 성장의 경우 결함을 최소화하여 성장시켜야 하는 바, 물리적 특성이 뛰어난 실리콘저머늄 층(130)을 얻기 위하여 같은 반도체 장비를 사용하는 것이 바람직하다. 물론, 이에 국한되는 것은 아니고, 다른 반도체 장비로도 실리콘저머늄 층(130)을 형성할 수 있다.
상기 실리콘저머늄 층(130)은 결함을 최소화하면서 스트레인(strain)을 최대로 할 수 있도록 성장된다. p형 트랜지스터에서는 채널 영역에서 캐리어인 정공(hole)의 이동도가 소자의 특성에 영향을 미치므로 정공의 이동도를 높일 수 있도록 채널 영역에 스트레인을 인가하는 방법을 사용한다. 실리콘저머늄(SiGe)은 실리콘(Si)에 비하여 격자 상수가 크므로 격자 상수의 불일치로 인한 스트레스에 의해서 스트레인이 발생되며 이로 인하여 정공의 이동도 특성이 향상된다. 상기 발생한 스트레인은 후속 공정 진행시 완전히 보전되거나 거의 이완되지 않는다.
상기 실리콘저머늄 층(130)은 후속 공정에서 상부 핀 구조(210U, 도 9C 참조)를 형성한다. 상부 핀 구조(210U, 도 9C 참조)는 도핑을 하지 않거나, p형 트랜지스터의 특성에 맞추어 n형 도펀트로 도핑을 할 수 있다. n형 도펀트를 도핑하는 방법은 후속 공정을 고려하여, 이온 임플란트 공정이나 다른 적당한 방법으로 진행할 수 있다.
상기 실리콘저머늄 층(130)의 상면은 후속 공정을 고려하여 기판(100)의 상면과 일치하거나 일치하지 않을 수도 있다. 후속 공정으로 진행될 n형 트랜지스터 영역의 핀 구조(200, 도 9a 내지 9c 참조)와의 토폴로지(topology) 차이에 따른 공정의 난이도에 따라서 상기 실리콘저머늄 층(130)의 상면의 위치를 조절할 수 있다.
도 7a 내지 도 7c를 참조하면, 하드 마스크(110, 도 6a 내지 도 6c 참조)를 제거한 모습을 나타낸다.
상기 하드 마스크(110, 도 6a 내지 도 6c 참조)는 p형 트랜지스터 영역을 식각하는 마스크로서의 역할뿐만 아니라 펀치 쓰루 방지층(120)과 실리콘저머늄 층(130)을 에피택셜 성장시키는 동안 기판(100)의 다른 부분에 상기 층들이 형성되지 않도록 블로킹하는 역할을 수행한다.
후속 공정을 위하여 상기 하드 마스크(110)를 제거하고, 세정 공정을 통하여 표면의 불순물들을 제거한다.
도 8a 내지 도 8c를 참조하면, 핀 구조를 형성하기 위한 마스크(140)를 나타낸다.
상기 마스크(140)는 감광막이거나 하드 마스크일 수 있다. 핀 구조의 종횡비를 감안하여 실리콘 및 실리콘저머늄과의 선택비가 좋은 마스크를 선택한다. 필요에 따라 단일 층의 마스크가 아니라 다중 층으로 형성된 마스크를 이용하여 핀 구조를 형성하기 위한 식각 공정을 진행할 수 있다.
도 9a 내지 도 9c를 참조하면, 핀 구조들(200, 210)을 형성한 모습을 나타낸다.
여러 개의 핀 구조들 중 대표적으로 n형 트랜지스터 영역(200N)에서 하나의 제1 핀 구조(200)와 p형 트랜지스터 영역(210P)에서 다른 하나의 제2 핀 구조(210)를 지정하였다.
상기 핀 구조들(200, 210) 중 n형 트랜지스터 영역(200N)에서의 제1 핀 구조(200)는 기판(100)과 동일한 물질로 이루어진다. 상기 핀 구조들(200, 210) 중 p형 트랜지스터 영역(210P)에서의 제2 핀 구조(210)에서 하부 핀 구조(210L)는 기판(100)과 같은 물질로 이루어지나 상부 핀 구조(210U)는 에피택셜 성장시킨 실리콘저머늄으로 형성된다. 상기 핀 구조들(200, 210)은 각각의 물질마다 서로 다른 도핑 농도를 가질 수 있다.
n형 트랜지스터 영역(200N)의 제1 핀 구조(200)의 채널 영역 물질과 p형 트랜지스터 영역(210P)의 제2 핀 구조(210)의 채널 영역 물질을 다르게 형성함으로써 듀얼 채널 구조의 반도체 소자를 형성할 수 있다.
듀얼 채널 구조의 반도체 소자는 n형 트랜지스터와 p형 트랜지스터의 채널 영역을 서로 다른 핀 구조로 형성하여 소자의 동작 특성을 개선하는 것이다. 본원 발명에서는 n형 트랜지스터의 채널 영역은 실리콘으로 형성하고, p형 트랜지스터의 채널 영역은 실리콘저머늄으로 형성하여 서로 다른 이동도를 가지는 캐리어인 전자와 정공의 성능을 향상시키면서도 공정을 단순화하여 제조 비용을 줄이는 효과를 가질 수 있다.
도 10a 내지 도 10c를 참조하면, n형 트랜지스터 영역(200N)과 p형 트랜지스터 영역(210P)을 절연 구조물로 분리하는 딥 트렌치 아이솔레이션(deep trench isolation) 공정을 진행하기 전, 각 영역을 나눠주는 메사(mesa) 구조(100M)의 모습을 나타낸다.
벌크 실리콘 기판(100)을 사용 시 각 영역간의 도펀트의 이동을 방지하고 트랜지스터의 전기적 특성을 향상시키기 위하여 n형 트랜지스터 영역(200N)과 p형 트랜지스터 영역(210P)을 분리하는 공정을 수행하여 메사 구조(100M)를 형성한다.
도 11a 내지 도 11c를 참조하면, 각 트랜지스터를 분리하는 절연 구조물(220)을 형성한 모습을 나타낸다.
상기 절연 구조물(220)은 n형 트랜지스터 영역(200N)과 p형 트랜지스터 영역(210P)을 분리하는 딥 트렌치 아이솔레이션으로서의 역할과 각각의 트랜지스터 영역에서 제1 핀 구조(200)과 제2 핀 구조(210)로 대표되는 핀 구조들을 전기적으로 분리하는 역할을 수행한다.
상기 절연 구조물(220)의 상면은 p형 트랜지스터 영역(210P)의 제2 핀 구조(210)에서 펀치 쓰루 방지층(210M)과 상부 핀 구조(210U)의 경계면과 동일한 레벨로 형성할 수 있다. 채널이 형성되는 영역은 상부 핀 구조(210U)인 실리콘저머늄으로 형성된 부분이므로 상기 상부 핀 구조(210U)는 상기 절연 구조물(220)에서 전부 또는 대부분 노출되어야 한다.
상기 절연 구조물(220)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 12a 내지 도 12c를 참조하면, 핀 구조들(200, 210) 상에 게이트 유전막(230)과 게이트 라인(240)이 형성된 모습을 나타낸다.
상기 게이트 유전막(230)과 상기 게이트 라인(240)은 게이트 구조물을 이루어 상기 핀 구조들(200, 210)과 교차하도록 연장되는 형태로 형성될 수 있다. 도 12b에서와 같이, 상기 게이트 유전막(230)과 상기 게이트 라인(240)은 절연 구조물(220)로 덮이지 않은 핀 구조들(200, 210)의 부분을 삼면에서 입체적으로 감싸는 형태로 형성함으로써, 트라이 게이트 트랜지스터의 구조를 가지게 된다.
상기 게이트 유전막(230)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(230)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(230)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(230)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
일부 실시예들에서, 상기 게이트 라인(240)은 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 타이타늄 실리콘 질화물(TiSiN), 또는 텅스텐 실리콘 질화물(WSiN) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 13a 내지 도 13c를 참조하면, 핀 구조물들(200, 210)에 한 쌍의 소스 및 드레인(250)이 형성된 모습을 나타낸다.
한 쌍의 소스 및 드레인(250)은 게이트 유전막(230) 및 게이트 라인(240)을 형성한 후에 형성하거나, 게이트 유전막(230) 및 게이트 라인(240)을 형성하기 전에 형성할 수 있다. 솟아오른 소스/드레인 구조(Raised Source/Drain structure)가 트랜지스터의 성능을 향상시키기 위하여 형성된다.
도 13c에서와 같이, 솟아오른 소스/드레인 구조를 가지는 한 쌍의 소스 및 드레인(250)은 상부 핀 구조(210U) 중 일부를 식각하고, 식각된 부분에 에피택셜 성장시켜 형성한다. 이 때, 반도체 소자의 특성을 향상시키기 위하여, 한 쌍의 소스 및 드레인(250)의 상면이 상기 핀 구조(200, 210)의 상면보다 솟아오른 형태로 형성할 수 있다.
최근 반도체 소자에서 채널 영역에서 캐리어의 이동도 특성을 향상시키기 위하여 스트레인을 발생시키는 공정을 진행하고 있다. 본원 발명에서는 다음과 같은 방법으로 스트레인 엔지니어링(strain engineering)을 구현하고 있다.
첫째는, 상부 핀 구조(210U)를 양축 압축 스트레인 실리콘저머늄(Biaxially compressively strained SiGe)으로 형성하여 채널 영역에 스트레인을 인가하는 것이다. 핀 구조(210)가 형성된 후 양축 압축 스트레인(Biaxial compressive strain)이 단축 압축 스트레인(uniaxial compressive strain)으로 변환되어 더욱 큰 반도체 소자 성능의 개선을 가져올 수 있다.
둘째는, 한 쌍의 소스 및 드레인(250)을 임베디드 실리콘저머늄 소스/드레인(Embedded SiGe source/drain)으로 형성하여 채널 영역에 압축 스트레인을 인가하여 정공의 이동도와 구동 전압을 향상시키는 것이다.
펀치 쓰루 방지층(210M)은 핀 구조의 전계 효과 트랜지스터에서 펀치 쓰루 현상을 방지하는 역할(anti-punch through)과 정션 아이솔레이션(junction isolation)으로서의 역할을 수행한다. 펀치 쓰루 현상은 반도체 소자의 집적도가 높아지고 낮은 전력 소모를 필요로 하면서 소자 크기가 작아지는 추세에 따라 트랜지스터의 채널 영역이 계속하여 작아지게 되어 발생하는 단채널 효과(short channel effect)의 하나로서 소스와 드레인의 공핍 영역이 서로 붙게 되고 게이트 전압이 전류를 컨트롤할 수 없는 상황이 되어 소자가 트랜지스터의 기능을 잃게 되는 것을 말한다. 펀치 쓰루 현상은 n형 트랜지스터 보다 p형 트랜지스터에서 더욱 문제가 될 수 있다. 또한, 상기 펀치 쓰루 방치층(210M)은 드레인과 바디 사이의 누설 전류를 방지할 수 있다.
도 14는 펀치 쓰루 방지층(210M)이 여러 가지 물질로 이루어진 다중 층으로 형성된 모습을 나타낸다.
도 14는 도 12a의 Y - Y' 선 단면에 대응하는 단면도에서 펀치 쓰루 방지층(210M)만이 다르게 형성된 모습을 나타낸다.
도 14를 참조하면, 제1 층(210A) 및 제2 층(210B)으로 이루어진 펀치 쓰루 방지층(210M)의 구조를 나타낸다. 예를 들어, 제1 층은 실리콘으로 제2 층은 실리콘저머늄으로 형성할 수 있다. 필요에 따라 3층 이상으로 펀치 쓰루 방지층(210M)을 형성할 수도 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조를 포함하는 반도체 소자(20)의 사시도이다.
본 실시예에서는 대표적으로 제1 핀 구조(210)를 예로 들어 설명한다.
구체적으로, 반도체 소자(20)는 절연 구조물(220) 상에 핀 구조(210)가 형성되어 있다. 상기 핀 구조(210) 및 상기 절연 구조물(220) 상에는 게이트 구조물(260)이 형성되어 있다. 게이트 구조물(260)은 도 12b의 게이트 유전막(230) 과 게이트 라인(240)에 해당될 수 있다. 도 15에서 절연 구조물(220) 하부의 기판은 편의상 도시하지 않는다.
핀 구조(210)는 제2 방향(Y방향)으로 연장되어 있고, 게이트 구조물(260)은 제2 방향과 수직한 제1 방향(X방향)으로 연장되어 형성되어 있다. 도 15에 도시한 바와 같이, 핀 구조(210)는 게이트 구조물(260)의 양측에서 제2 방향을 따라 폭이 d1 및 d2로 다르게 형성될 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조를 포함하는 반도체 소자(30)의 사시도이다.
본 실시예에서는 대표적으로 제1 핀 구조(210)를 예로 들어 설명한다.
구체적으로, 반도체 소자(30)는 절연 구조물(220) 상에 복수 개의 핀 구조들(210)이 형성되어 있다. 핀 구조들(210) 및 절연 구조물(220) 상에는 게이트 구조물(260)이 형성되어 있다. 게이트 구조물(260)은 도 12b의 게이트 유전막(230) 과 게이트 라인(240)에 해당될 수 있다. 도 16에서 절연 구조물(220) 하부에 위치하는 기판은 편의상 도시하지 않는다.
핀 구조들(210)은 제2 방향(Y방향)으로 연장되어 있고, 게이트 구조물(260)은 제2 방향과 수직한 제1 방향(X방향)으로 연장되어 있다. 도 16에 도시한 바와 같이 핀 구조들(210)은 게이트 구조물(260)의 양측에서 제2 방향을 따라 폭이 d1, d3 및 d4로 다르게 형성될 수 있다. 또한, 개개의 핀 구조들(210)은 상기 게이트 구조물(260)의 양측에서 결합하여 하나의 통합 핀 구조로 구성될 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다.
도 17 및 도 13a 내지 13c를 참조하면, 인버터는 p형 트랜지스터 영역(210P)에서의 트랜지스터와 n형 트랜지스터 영역(200N)에서의 트랜지스터를 포함하는 CMOS 트랜지스터로 구성된다. p형 트랜지스터 영역(210P)에서의 트랜지스터와 n형 트랜지스터 영역(200N)에서의 트랜지스터는 앞서 본 발명의 기술적 사상의 실시예에 따른 핀 구조의 전계 효과 트랜지스터를 포함할 수 있다.
p형 트랜지스터 영역(210P)에서의 트랜지스터와 n형 트랜지스터 영역(200N)에서의 트랜지스터는 구동전압(Vdd)과 접지전압(GND) 사이에 직렬 연결되며, p형 트랜지스터 영역(210P)에서의 트랜지스터와 n형 트랜지스터 영역(200N)에서의 트랜지스터의 게이트들에는 입력 신호(IN)가 공통으로 입력된다. 그리고, p형 트랜지스터 영역(210P)에서의 트랜지스터와 n형 트랜지스터 영역(200N)에서의 트랜지스터의 드레인들에서 출력 신호(OUT)가 공통으로 출력된다.
p형 트랜지스터 영역(210P)에서의 트랜지스터의 소스에는 구동전압이 인가되며, n형 트랜지스터 영역(200N)에서의 트랜지스터의 소스에는 접지전압이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호로 로직 레벨 '1'이 입력될 때, 출력신호로서 로직 레벨 '0'이 출력된다. 인버터의 입력 신호로 로직 레벨 '0'이 입력될 때, 출력신호로서 로직 레벨 '1'이 출력된다.
도 18은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 카드(800)를 보여주는 개략도이다.
구체적으로, 카드(800)는 컨트롤러(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(810)에서 명령을 내리면, 메모리(820)는 데이터를 전송할 수 있다. 메모리(820) 또는 컨트롤러(810)에는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 이러한 카드(800)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)일 수 있다.
도 19는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템(1000)을 보여주는 개략도이다.
구체적으로, 전자 시스템(1000)은 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)를 포함할 수 있다. 전자 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(1010)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 컨트롤러(1010)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 컨트롤러(1010)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1020)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1030)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리(1030)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 인터페이스(1040)는 전자 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)는 버스(1050)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자가 응용된 전자 장치(1300)를 개략적으로 보여주는 사시도이다.
구체적으로, 도 19의 전자 시스템(1000)이 모바일 폰(1300)에 적용되는 구체적인 예를 보여주고 있다. 모바일 폰(1300)은 시스템 온 칩(1310)을 포함할 수 있다. 시스템 온 칩(1310)은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 모바일 폰(1300)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1310)이 포함될 수 있는 바, 상대적으로 고성능을 가질 수 있다.
또한 시스템 온 칩(1310)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1300)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 기판, 120: 펀치 쓰루 방지층, 130: 실리콘저머늄
200: 제1 핀 구조, 210: 제2 핀 구조, 220: 절연 구조물, 230: 게이트 유전막, 240: 게이트 라인

Claims (10)

  1. 기판;
    상기 기판 상에 있는 핀 구조;
    상기 핀 구조에 형성된 한 쌍의 소스 및 드레인;
    상기 핀 구조에서 상기 한 쌍의 소스 및 드레인 사이에 있는 채널 영역;
    상기 채널 영역 상에 있는 게이트 유전층; 및
    상기 게이트 유전층 상에 있는 게이트 라인을 포함하고,
    상기 핀 구조는, 펀치 쓰루 방지층;
    상기 펀치 쓰루 방지층 상부에 실리콘보다 격자 상수가 큰 물질로 이루어진 상부 핀 구조; 및
    상기 펀치 쓰루 방지층 하부에 상기 기판과 같은 물질로 이루어진 하부 핀 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 펀치 쓰루 방지층은 실리콘 층 또는 실리콘저머늄 층 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 펀치 쓰루 방지층은 에피택셜 성장층을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 한 쌍의 소스 및 드레인은 제1 도전형의 도펀트를 갖고, 상기 채널 영역은 제2 도전형의 도펀트를 가지는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 한 쌍의 소스 및 드레인은 p형 도펀트로 도핑된 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 상부 핀 구조는 실리콘저머늄 에피택셜 성장층을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 기판;
    상기 기판 상에 각각 형성된 n형 트랜지스터 영역 및 p형 트랜지스터 영역;
    상기 n형 트랜지스터 영역에 형성된 제1 핀 구조;
    상기 p형 트랜지스터 영역에 형성된 제2 핀 구조;
    상기 제1 핀 구조 및 상기 제2 핀 구조 상에 있는 게이트 유전층; 및
    상기 게이트 유전층 상에 있는 게이트 라인을 포함하고,
    상기 제2 핀 구조는, 펀치 쓰루 방지층;
    상기 펀치 쓰루 방지층 상부에 실리콘보다 격자 상수가 큰 물질로 이루어진 제2 상부 핀 구조; 및
    상기 펀치 쓰루 방지층 하부에 상기 기판과 같은 물질로 이루어진 제2 하부 핀 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 핀 구조는 기판과 같은 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 제2 상부 핀 구조는 실리콘저머늄 에피택셜 성장층을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 기판;
    상기 기판 상에 있는 제1 핀 구조; 및
    상기 기판 상에 있는 제2 핀 구조를 포함하고,
    상기 제2 핀 구조는, 펀치 쓰루 방지층;
    상기 펀치 쓰루 방지층 상부에 실리콘보다 격자 상수가 큰 물질로 이루어진 제2 상부 핀 구조; 및
    상기 펀치 쓰루 방지층 하부에 상기 기판과 같은 물질로 이루어진 제2 하부 핀 구조를 포함하는 것을 특징으로 하는 반도체 소자.
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