JP7438237B2 - 積層型縦型輸送電界効果トランジスタのためのハイブリッド・ゲート・スタック集積 - Google Patents

積層型縦型輸送電界効果トランジスタのためのハイブリッド・ゲート・スタック集積 Download PDF

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Description

本出願は、半導体に関し、より詳細には、半導体構造体を形成するための技術に関する。
半導体および集積回路チップは、特にコストおよびサイズが減少し続けるにつれ、多くの製品の至る所で見られるようになった。構造的特徴のサイズを縮小すること、または所与のチップサイズに対してより多くの構造的特徴を提供すること、あるいはその両方が引き続き望まれている。一般に、小型化により、より低い電力レベルおよびより低いコストで性能を向上させることができる。現在の技術は、論理ゲート、電界効果トランジスタ（ＦＥＴ）、コンデンサなどの特定のマイクロデバイスの原子レベルのスケーリングにあるか、またはそれに近づきつつある。
本発明の実施形態は、積層型縦型輸送電界効果トランジスタ構造にハイブリッド・ゲート・スタック集積のための技術を提供する。
一実施形態では、半導体構造体を形成する方法は、それぞれが、積層型縦型輸送電界効果トランジスタ構造の下側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する第１の半導体層、第１の半導体層の上の分離層、および積層型縦型輸送電界効果トランジスタ構造の上側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンを形成することを含む。本方法はまた、１つまたは複数の縦型フィンのそれぞれの第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックを形成することを含む。本方法は、１つまたは複数の縦型フィンのそれぞれの第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックを形成することをさらに含む。第１のゲート導体層および第２のゲート導体層は、同じ材料を含む。
別の実施形態では、半導体構造体は、それぞれが、積層型縦型輸送電界効果トランジスタ構造の下側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する第１の半導体層、第１の半導体層の上の分離層、および積層型縦型輸送電界効果トランジスタ構造の上側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンを備える。半導体構造体はまた、１つまたは複数の縦型フィンのそれぞれの第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックを備える。半導体構造体は、１つまたは複数の縦型フィンのそれぞれの第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックをさらに備える。第１のゲート導体層および第２のゲート導体層は、同じ材料を含む。
別の実施形態では、集積回路は、積層型縦型輸送電界効果トランジスタ構造を含む。積層型縦型輸送電界効果トランジスタ構造は、それぞれが、積層型縦型輸送電界効果トランジスタ構造の下側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する第１の半導体層、第１の半導体層の上の分離層、および積層型縦型輸送電界効果トランジスタ構造の上側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンを備える。積層型縦型輸送電界効果トランジスタ構造はまた、１つまたは複数の縦型フィンのそれぞれの第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックを備える。積層型縦型輸送電界効果トランジスタ構造は、１つまたは複数の縦型フィンのそれぞれの第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックをさらに備える。第１のゲート導体層および第２のゲート導体層は、同じ材料を含む。
本発明の一実施形態による、半導体基板上の絶縁体上の半導体の断面図である。 本発明の一実施形態による、上部縦型フィンの形成後の図１の構造の断面図である。 本発明の一実施形態による、上部縦型フィンの側壁上のライナの形成後の図２の構造の断面図である。 本発明の一実施形態による、下部縦型フィンの形成および追加のライナの形成後の図３の構造の断面図である。 本発明の一実施形態による、基板の一部のリセス（ｒｅｃｅｓｓ）およびトリミング後の図４の構造の断面図である。 本発明の一実施形態による、下側縦型輸送電界効果トランジスタ用の下部ソース／ドレイン領域の形成後、および下部ソース／ドレイン領域を取り囲むシャロー・トレンチ分離領域の形成後の図５の構造の断面図である。 本発明の一実施形態による、下部スペーサの形成およびゲート・スタック材料の堆積後の図６の構造の断面図である。 本発明の一実施形態による、ゲート・カット後の図７の構造の断面図である。 本発明の一実施形態による、層間誘電体の形成およびゲート・スタックのリセス後の図８の構造の断面図である。 本発明の一実施形態による、下側縦型輸送電界効果トランジスタ用の上部スペーサおよび上部ソース／ドレイン領域の形成後の図９の構造の断面図である。 本発明の一実施形態による、犠牲酸化物層の形成後および有機平坦化層のパターニング後の図１０の構造の断面図である。 本発明の一実施形態による、犠牲酸化物層の露出部分の除去、有機平坦化層の除去、および分離層の形成後の図１１の構造の断面図である。 本発明の一実施形態による、保護ライナの除去および酸化物層の形成後の図１２の構造の断面図である。 本発明の一実施形態による、追加の保護ライナの形成後の図１３の構造の断面図である。 本発明の一実施形態による、酸化物層の除去および上側縦型輸送電界効果トランジスタ用の下部ソース／ドレイン領域の形成後の図１４の構造の断面図である。 本発明の一実施形態による、犠牲酸化物層の形成後の図１５の構造の断面図である。 （Ａ）は、本発明の一実施形態による、ＮＡＮＤ論理ゲート用のコンタクトの第１の断面図であり、（Ｂ）は、本発明の一実施形態による、ＮＡＮＤ論理ゲート用のコンタクトの第２の断面図であり、（Ｃ）は、本発明の一実施形態による、ＮＡＮＤ論理ゲート用のコンタクトの第３の断面図であり、（Ｄ）は、本発明の一実施形態による、ＮＡＮＤ論理ゲート用のコンタクトの第４の断面図であり、（Ｅ）は、本発明の一実施形態による、ＮＡＮＤ論理ゲート用のコンタクトの第５の断面図である。 本発明の一実施形態による、犠牲酸化物層のパターニング、保護ライナの除去、および下部スペーサの形成後の図１６の構造の断面図である。 本発明の一実施形態による、上側縦型輸送電界効果トランジスタ用のゲート・スタック、層間誘電体層、および上部スペーサの形成後の図１８の構造の断面図である。 本発明の一実施形態による、ハード・マスク層の除去、および上側縦型輸送電界効果トランジスタの上部接合部に対するドーパント・ドライブイン後の図１９の構造の断面図である。 本発明の一実施形態による、上側縦型輸送電界効果トランジスタ用の上部ソース／ドレイン領域の形成後の図２０の構造の断面図である。
本発明の例示的な実施形態は、積層型縦型輸送電界効果トランジスタにおけるハイブリッド・ゲート・スタック集積のための例示的な方法とともに、そのような方法を使用して形成された例示的な装置、システム、およびデバイスとの文脈で本明細書に記載されることがある。しかしながら、本発明の実施形態は、例示的な方法、装置、システム、およびデバイスに限定されず、代わりに、他の適切な方法、装置、システム、およびデバイスにより広く適用可能であることを理解されたい。
電界効果トランジスタ（ＦＥＴ）は、ソース、ゲート、およびドレインを有し、ソースとドレインとの間を通るチャネルに沿ったキャリア（電子または正孔）の流れに依存する作用を有するトランジスタである。ソースとドレインとの間のチャネルを流れる電流は、ゲートの下の横断方向電界によって制御することができる。
ＦＥＴは、スイッチング、増幅、フィルタリング、および他のタスクに広く使用されている。ＦＥＴは、金属酸化物半導体（ＭＯＳ）ＦＥＴ（ＭＯＳＦＥＴ）を含む。相補型ＭＯＳ（ＣＭＯＳ）デバイスが広く使用されており、ｎ型トランジスタおよびｐ型トランジスタ（ｎＦＥＴおよびｐＦＥＴ）の両方を使用して、ロジック回路および他の回路を製造する。ＦＥＴのソース領域およびドレイン領域は、通常、チャネルの両側にある半導体本体のターゲット領域にドーパントを添加することによって形成され、ゲートは、チャネルの上方に形成される。ゲートは、チャネルの上のゲート誘電体と、ゲート誘電体の上のゲート導体と、を含む。ゲート誘電体は、電圧がゲート導体に印加されたときに大きな漏れ電流がチャネルに流れ込むのを防止し、印加されたゲート電圧がチャネル内に横断方向電界を生成することを可能にする絶縁材料である。
集積回路デバイスにおける高密度および高性能に対する需要の増加には、ゲート長の短縮、および他のデバイスのサイズまたはスケーリングの縮小を含む、新しい構造および設計特徴の開発が必要である。しかし、継続的なスケーリングは、従来の製造技術の限界に達しつつある。
ＦＥＴを縦方向に積層することにより、ＣＭＯＳの面積スケーリングに追加の次元が与えられる。しかしながら、プレーナＦＥＴを積層することは困難である。縦型輸送ＦＥＴ（ＶＴＦＥＴ）は、７ナノメートル（ｎｍ）以降のスケーリングに対する実現可能なＣＭＯＳアーキテクチャとして追究されている。ＶＴＦＥＴは、他のデバイス・アーキテクチャと比較してさらなるデバイス・スケーリングの機会を提供する。ＶＴＦＥＴは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）などの他の従来の構造に比べて様々な潜在的な利点を有する。このような利点には、密度、性能、消費電力、および集積における改善が含まれることがある。ＶＴＦＥＴは、ＦＥＴを積層する際に利点をさらに提供する可能性がある。
例示的な実施形態は、積層型ＶＴＦＥＴにおけるハイブリッド・ゲート・スタック集積のための技術を提供しており、これにより、積層型ＶＴＦＥＴ構造における上側および下側ＶＴＦＥＴの両方に用いられる同じゲート導体材料（例えば、窒化チタン（ＴｉＮ）などの同じ仕事関数金属（ＷＦＭ））の使用が可能になる。ゲート導体材料またはＷＦＭ材料は、有向積層型ＶＴＦＥＴ集積において重要な役割を果たす。例示的な実施形態は、下側ＶＴＦＥＴ（例えば、一部の実施形態ではｎＦＥＴデバイスを提供する）に急速熱アニール（ＲＴＡ）を使用し、上側ＶＴＦＥＴ（例えば、一部の実施形態ではｐＦＥＴデバイスを提供する）にレーザ・アニールのみを使用することによって、積層型ＶＴＦＥＴ構造の上側および下側ＶＴＦＥＴに同じゲート導体材料（例えば、ＴｉＮなどのＷＦＭ）の使用を可能にしている。下側ＶＴＦＥＴ用のゲート・スタック（例えば、下部ｎＦＥＴゲート・スタック）は、ゲートファースト・プロセスを使用して形成され、上側ＶＴＦＥＴ用のゲート・スタック（例えば、上部ｐＦＥＴゲート・スタック）は、ゲートラスト・プロセスを使用して形成される。
実施形態は、積層型ＶＴＦＥＴ構造を形成するための技術を提供し、下側ＶＴＦＥＴまたは最下層ｎＦＥＴデバイスは、ゲートファースト処理フローを使用し、上側ＶＴＦＥＴまたは最上層ｐＦＥＴデバイスは、ゲートラスト処理フローを使用する。ゲートファースト・フローは、最下層ｎＦＥＴデバイスのゲート・スタックにアニールされたゲート導体材料（例えば、アニールされたＴｉＮなどのアニールされたＷＦＭ）を使用し、ゲートラスト・フローは、アニールされていない同じゲート導体材料（例えば、アニールされていないＴｉＮなどのアニールされていないＷＦＭ）を使用する。ゲート誘電体堆積および信頼性アニール・プロセスは、２回行われ、１回は最下層のｎＦＥＴデバイスに対して、もう１回は最上層のｐＦＥＴデバイスに対して行われる。
ここで、積層型ＶＴＦＥＴ構造の上側および下側ＶＴＦＥＴの両方に同じゲート導体材料の使用を可能にする、積層型ＶＴＦＥＴ構造におけるハイブリッド・ゲート・スタック集積のための例示的なプロセスについて、図１～図２１に関して説明する。
図１は、バルク基板１０２、バルク基板１０２の上に形成された絶縁体層１０４、および絶縁体層１０４の上に形成された半導体層１０６の断面図１００を示す。半導体層１０６および絶縁体層１０４は、薄い埋め込み酸化物（ＢＯＸ）シリコン・オン・インシュレータ（ＳＯＩ）を形成することができる。
バルク基板１０２および半導体層１０６は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、炭化シリコン・ゲルマニウム（ＳｉＧｅＣ）、炭化ケイ素（ＳｉＣ）、およびそれらの多層を含むが、これらに限定されない様々なシリコン含有材料を含む、任意の適切な半導体構造体で形成されてもよい。シリコンは、ウエハの製造において主に使用される半導体材料であるが、追加の層として、ゲルマニウム（Ｇｅ）、ガリウム・ヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ＳｉＧｅ、テルル化カドミウム（ＣｄＴｅ）、セレン化亜鉛（ＺｎＳｅ）などの代替の半導体材料を用いることができる。
バルク基板１０２および半導体層１０６は、図１の構造から形成されるＶＴＦＥＴデバイスのタイプに応じて、同じまたは異なる結晶方位を有することができる。一部の実施形態では、例えば、バルク基板１０２および半導体層１０６は、ｎＦＥＴおよびｐＦＥＴデバイスの形成のために異なる結晶方位を有する。例えば、第１の結晶方位（１１０）をｎＦＥＴデバイスの形成に使用することができ、第２の結晶方位（１００）をｐＦＥＴデバイスの形成に使用することができる。
説明を明確にするために、図１～図２１は、縦方向に（例えば、方向Ｙ－Ｙ’に）積層された２つのＶＴＦＥＴのみを有する積層型ＶＴＦＥＴ構造を形成することに関して示され、説明される。しかしながら、他の実施形態では、積層型ＶＴＦＥＴ構造は、縦方向に積層された３つ以上のＶＴＦＥＴを含むことができる。さらに、図１～図２１は、あるタイプのＶＴＦＥＴを別のタイプのＶＴＦＥＴの上に積層すること（例えば、上側ＶＴＦＥＴがｐＦＥＴデバイスであり、下側ＶＴＦＥＴがｎＦＥＴデバイスである）に関して説明しているが、実施形態は、そのように限定されない。例えば、上側および下側ＶＴＦＥＴは両方とも、ｎＦＥＴデバイスまたはｐＦＥＴデバイスであってもよい。さらに、積層型ＶＴＦＥＴは、特定の用途に望まれるように、任意の数のｐＦＥＴデバイスの上に形成された任意の数のｎＦＥＴデバイスを含むことができる。
図１の構造の（方向Ｘ－Ｘ’の）水平方向厚さまたは幅は、以下でさらに詳細に説明するように、本構造から形成されるフィンの数などに基づいて変化してもよい。バルク基板１０２の（方向Ｙ－Ｙ’の）縦方向厚さまたは高さは、２００マイクロメートル（μｍ）～３００μｍの範囲であってもよく、半導体層１０６の（方向Ｙ－Ｙ’の）縦方向厚さまたは高さは、３０ｎｍ～６０ｎｍの範囲であってもよい。
絶縁体層１０４は、二酸化ケイ素（ＳｉＯ２）またはＮ－Ｐ分離を提供する他の任意の適切な誘電体材料で形成することができる。絶縁体層１０４は、１０ｎｍ～３０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。
図２は、半導体層１０６および絶縁体層１０４から形成された積層型ＶＴＦＥＴ構造における「上部」トランジスタ用の２つの縦型フィン２０１の上部部分の形成後の図１の構造の断面図２００を示す。縦型フィン２０１の上部部分は、側壁イメージ転写（ＳＩＴ）、またはリソグラフィおよび反応性イオン・エッチング（ＲＩＥ）を含むエッチングなどの他の適切な技術を使用して形成することができる。図示するように、ハード・マスク層（ＨＭ）１０８は、半導体層１０６の上面の上にパターニングされる。縦型フィン２０１のそれぞれは、（方向Ｘ－Ｘ’の）６ｎｍ～１０ｎｍの範囲の幅または水平方向厚さを有することができる。
ＨＭ１０８は、ＳｉＮなどの窒化物から形成することができるが、他の適切な材料が使用されてもよい。ＨＭ１０８は、一部の実施形態では、窒化物および酸化物（例えば、ＳｉＮおよび二酸化ケイ素（ＳｉＯ２））を含む２層の多層、１つまたは複数の窒化物および１つまたは複数の酸化物層（例えば、ＳｉＮ／ＳｉＯ２／ＳｉＮ、ＳｉＯ２／ＳｉＮ／ＳｉＯ２）を含む３層の多層などの多層として形成することができる。ＨＭ１０８は、１０ｎｍ～１００ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。
図２は、説明を明確にするために図１の構造から形成された２つの縦型フィン２０１を示しているが、所望の数の積層型ＶＴＦＥＴ構造を形成するために、図１の構造からより多いまたはより少ない縦型フィンを形成することができることを理解されたい。
図３は、以下でさらに詳細に説明する下流の処理中に上部縦型フィン２０１を保護するためのライナ１１０の形成後の図２の構造の断面図３００を示す。ライナ１１０は、酸化ハフニウム（ＨｆＯ２）、高ｋ／ＳｉＮ多層などの高ｋ誘電体材料などの非常に硬い材料から形成することができる。ライナ１１０は、原子層堆積（ＡＬＤ）を介して形成することができる。ライナ１１０は、３ｎｍ～６ｎｍの範囲の（方向Ｘ－Ｘ’の）厚さを有することができる。
図４は、縦型フィン２０１をバルク基板１０２内に延在させた後の図３の構造の断面図４００を示す。このように、縦型フィン２０１は、半導体層１０６から形成された「上部」部分または上部フィンと、バルク基板１０２から形成された「下部」部分または下部フィンとを有する。縦型フィン２０１は、追加のエッチング（例えば、ＲＩＥ）によってバルク基板１０２内に延在させることができる。縦型フィン２０１の下部部分は、５ｎｍ～８ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。一部の実施形態では、下部フィンの限界寸法（例えば、方向Ｘ－Ｘ’の幅）は、この時点でトリミングされてもよく、または以下でさらに詳細に説明するように、ゲート処理の時点でトリミングされてもよい。
図４はまた、縦型フィン２０１をバルク基板１０２内に延在させた後、縦型フィン２０１の側壁に形成された追加のライナ１１２を示す。ライナ１１２は、保護ライナであり、シリコン・ホウ素炭窒化物（ＳｉＢＣＮ）で形成されてもよい。ライナ１１２は、選択的ＡＬＤを使用して形成することができる。ライナ１１２は、２ｎｍ～４ｎｍの範囲の（方向Ｘ－Ｘ’の）厚さを有することができる。
以下の説明では、縦型フィン２０１の上部部分がｐＦＥＴデバイスを形成するために使用され、縦型フィン２０１の下部部分がｎＦＥＴデバイスを形成するために使用されると仮定されている。しかしながら、他の実施形態では、これを逆にしてもよいことを理解されたい。また、１つまたは複数の縦型フィン２０１の下部部分および上部部分の両方を、同じタイプのデバイス（例えば、両方ともｎＦＥＴ、両方ともｐＦＥＴ）を形成するために使用することが可能である。様々な他の組合せが可能である。
図５は、バルク基板１０２の追加のリセス後の、およびバルク基板１０２のリセスされた部分のトリミング後の、図４の構造の断面図５００を示す。バルク基板１０２は、ライナ１１２の下部より下に１０ｎｍ～２０ｎｍの範囲の深さまでリセスされてもよい。バルク基板１０２は、ＲＩＥを含む様々なエッチング・プロセスを使用してリセスすることができる。バルク基板１０２の追加のリセスは、縦型フィン２０１の下部部分から形成される下部ＶＴＦＥＴ用の下部ソース／ドレイン領域のための下部エピタキシャル層の成長のための余地を提供する。縦型フィン２０１がさらに高くなるため、追加のリセスは、いくらかのリスクをもたらすが、下部接合部を下部ＶＴＦＥＴのゲートにより近づけること、および下部接合部のためのドーパントを押し込むための高温プロセスを必要としないことなどの利点がある。
バルク基板１０２の追加のリセス後、図示するように、バルク基板１０２のリセスされた部分を（方向Ｘ－Ｘ’に）トリミングすることができる。（方向Ｘ－Ｘ’の）トリムの深さは、バルク基板１０２のリセスされた部分が、縦型フィン２０１の下部部分と同じ（方向Ｘ－Ｘ’の）幅または水平方向厚さを有するようなものであってもよい。バルク基板１０２のリセスされた部分は、選択的ＲＩＥを使用してトリミングすることができる。
図６は、縦型フィン２０１のそれぞれによって提供される積層型ＶＴＦＥＴ構造における下部または下側ＶＴＦＥＴ用の下部ソース／ドレイン領域１１４を形成し、下部ソース／ドレイン領域１１４のパターニングし（例えば、リソグラフィ、およびライナ１１２を除去するエッチングを使用して）、下部ソース／ドレイン領域１１４を取り囲むシャロー・トレンチ分離（ＳＴＩ）領域１１６を形成した後の図５構造の断面図６００を示す。
下部ソース／ドレイン領域１１４は、１５～３０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。下部ソース／ドレイン領域１１４は、４０～６０ｎｍの範囲の（方向Ｘ－Ｘ’の）幅または水平方向厚さを有することができる。
下部ソース／ドレイン領域１１４は、例えば、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、インフュージョン・ドーピング、液相ドーピング、固相ドーピングなどを使用するなどして、適切なドーパントの注入によって形成することができる。ｎ型ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、およびアンチモン（Ｓｂ）の群から選択することができ、ｐ型ドーパントは、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ）の群から選択することができる。下部ソース／ドレイン領域１１４はまた、エピタキシャル成長プロセスによって形成されてもよい。一部の実施形態では、エピタキシ・プロセスは、その場ドーピング（ドーパントがエピタキシ中にエピタキシ材料に組み込まれる）を含む。エピタキシャル材料は、気体または液体の前駆体から成長させることができる。エピタキシャル材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、急速熱化学気相堆積（ＲＴＣＶＤ）、金属有機化学気相堆積（ＭＯＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、律速型反応処理（ｌｉｍｉｔｅｄ ｒｅａｃｔｉｏｎ ｐｒｏｃｅｓｓｉｎｇ）ＣＶＤ（ＬＲＰＣＶＤ）、または他の適切なプロセスを使用して成長させることができる。エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、または炭素ドープ・シリコン（Ｓｉ：Ｃ）シリコン、あるいはその組合せは、トランジスタのタイプに応じて、ｎ型ドーパント（例えば、リンまたはヒ素）あるいはｐ型ドーパント（例えば、ホウ素またはガリウム）などのドーパントを添加することによって堆積中にドープ（その場ドープ）することができる。ドーパント濃度は、１×１０１９ｃｍ－３～３×１０２１ｃｍ－３、または好ましくは２×１０２０ｃｍ－３～３×１０２１ｃｍ－３の範囲とすることができる。
下部ソース／ドレイン領域１１４は、ＳＴＩ領域または層１１６によって取り囲まれている。ＳＴＩ層１１６は、５０～４００ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。ＳＴＩ層１１６は、任意の適切な分離材料から形成することができる。
図７は、下側ＶＴＦＥＴ用の下部スペーサ１１８の形成後、およびゲートファースト処理方式でのゲート誘電体層１２０およびゲート導体層１２２を含むゲート・スタック材料の堆積後の、図６の構造の断面図７００を示す。
下側ＶＴＦＥＴ用の下部スペーサ１１８は、下部ソース／ドレイン領域１１４およびＳＴＩ層１１６の上方で縦型フィン２０１の下部部分の一部を取り囲むように形成されている。下部スペーサ１１８は、非共形堆積およびエッチ・バック処理（例えば、物理的気相堆積（ＰＶＤ）、高密度プラズマ（ＨＤＰ）堆積など）などの様々な処理を使用して形成することができる。下部スペーサ１１８は、ＳｉＯ２、ＳｉＮ、炭化ケイ素酸化物（ＳｉＣＯ）、ＳｉＢＣＮなどの誘電体材料で形成することができる。下部スペーサ１１８は、３～１０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。
下部スペーサ１１８の形成後、ゲート誘電体層１２０およびゲート導体層１２２を含むゲート・スタック材料を堆積させる。ゲート誘電体層１２０は、高ｋ誘電体材料で形成することができる。高ｋ材料の例としては、ＨｆＯ２、ハフニウム・シリコン酸化物（Ｈｆ－Ｓｉ－Ｏ）、ハフニウム・シリコン・オキシナイトライド（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミニウム酸化物（ＬａＡｌＯ３）、酸化ジルコニウム（ＺｒＯ２）、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン・オキシナイトライド、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、酸化イットリウム（Ｙ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、鉛スカンジウム・タンタル酸化物、および鉛亜鉛ニオブ酸塩などの金属酸化物が挙げられるが、これらに限定されない。高ｋ材料は、ランタン（Ｌａ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）などのドーパントをさらに含んでもよい。ゲート誘電体層１２０は、１ｎｍ～３ｎｍの範囲の均一な厚さを有することができる。
ゲート導体層１２２は、金属ゲートまたは仕事関数金属（ＷＦＭ）を含むことができる。一部の実施形態では、ゲート導体層１２２は、ＡＬＤまたは別の適切なプロセスを使用して形成される。ｎＦＥＴデバイスの場合、ゲート導体のＷＦＭは、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン・アルミニウム（ＴｉＡｌ）、チタン・アルミニウム・カーボン（ＴｉＡｌＣ）、Ｔｉ合金とＡｌ合金の組合せ、バリア層（例えば、窒化チタン（ＴｉＮ）または別の適切な材料）の後に前述のＷＦＭ材料のうちの１つまたは複数を含むスタックなどであってもよい。ｐＦＥＴデバイスの場合、ゲート導体のＷＦＭは、ＴｉＮ、窒化タンタル（ＴａＮ）、または別の適切な材料であってもよい。一部の実施形態では、ｐＦＥＴのＷＦＭは、金属スタックを含んでもよく、より厚いバリア層（例えば、ＴｉＮ、ＴａＮなど）が形成され、その後に、Ｔｉ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＣ、またはＴｉ合金とＡｌ合金の任意の組合せなどのＷＦＭが形成される。必要に応じて、ゲート導体に他の様々な材料を使用できることを理解されたい。ゲート導体層１２２は、５～２０ｎｍの範囲の厚さを有することができる。
上記したように、例示的な実施形態は、同じゲート導体材料（例えば、ＴｉＮなどの同じＷＦＭ）が下側ＶＴＦＥＴおよび上側ＶＴＦＥＴの両方に使用できるようにする技術を提供する。下側ＶＴＦＥＴ用のゲート導体層１２２は、以下に説明するようにアニールされるが、上側ＶＴＦＥＴ用のゲート導体層１４８（図１９に関連して以下でさらに詳細に説明する）は、アニールされない（例えば、ゲート導体層１４８は、ＲＴＡではなく、レーザ・アニールのみを受ける）。
図７の構造は、下側ＶＴＦＥＴ用のゲート構造を形成するための追加の処理を受けることができる。そのような処理は、ゲート誘電体層１２０およびゲート導体層１２２の堆積に続いて、アモルファス・シリコン（ａ－Ｓｉ）層の堆積、ＲＴＡ信頼性アニール、およびａ－Ｓｉ層の除去を含むことができる。
図８は、ゲート・カット後の図７の構造の断面図８００を示す。図示するように、ゲート・カットは、ゲート誘電体層１２０およびゲート導体層１２２の一部をエッチングする。ゲート・カットは、ゲート誘電体層１２０およびゲート導体層１２２の材料を均一に除去するエッチングを利用することができ、それにより、ＨＭ１０８の上面の上に形成されたゲート誘電体層１２０およびゲート導体層１２２が、図示するように縦型フィン２０１の間に形成されたゲート誘電体層１２０およびゲート導体層１２２の部分とともに除去される。
図９は、層間誘電体（ＩＬＤ）層１２４の形成後、およびゲート・スタック材料のリセス後の図８の構造の断面図９００を示す。ＩＬＤ層１２４の材料は、最初に構造を充填するように形成されてもよく（例えば、まずライナが形成され、ここでライナはＳｉＮであってもよい）、続いて化学機械平坦化（ＣＭＰ）およびエッチ・バックが行われる。代替として、ＨＤＰおよびエッチ・バック処理を使用してＩＬＤ層１２４の材料を形成して、結果として図９に示すようなＩＬＤ層１２４を得てもよい。ＩＬＤ層１２４は、ＳｉＯ２、ＳｉＯＣ、ＳｉＯＮなどを含むが、これらに限定されない任意の適切な分離材料で形成することができる。
ＩＬＤ層１２４の形成後、ゲート・スタック材料がＩＬＤ層１２４の高さと一致する高さを有するように、ゲート・スタック材料（例えば、ゲート誘電体層１２０およびゲート導体層１２２）をリセスする。ＩＬＤ層１２４は、１０～３０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。リセスされたゲート・スタック材料は、本例では上記したようにｎＦＥＴデバイスであると仮定されている下側ＶＴＦＥＴにゲートを提供する。
図１０は、下側ＶＴＦＥＴ用の上部スペーサ１２６の形成後、および下側ＶＴＦＥＴ用の上部ソース／ドレイン領域１２８の形成後の図９の構造の断面図１０００を示す。
下側ＶＴＦＥＴ用の上部スペーサ１２６は、ＩＬＤ層１２４の上方で縦型フィン２０１の下部部分の一部を取り囲むように形成されている。上部スペーサ１２６は、下部スペーサ１１８に関して上で説明したものと同様の材料および同様のサイズで形成することができる。
下側ＶＴＦＥＴ用の上部ソース／ドレイン領域１２８は、上部スペーサ１２６の上に形成され、縦型フィン２０１の下部部分の残りの部分を取り囲む。上部ソース／ドレイン領域１２８は、下部ソース／ドレイン領域１１４に関して上で説明したものと同様の材料で、同様の処理を用いて形成することができる。上部ソース／ドレイン領域１２８は、１０～３０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができ、５～１５ｎｍの範囲の（方向Ｘ－Ｘ’の）幅または水平方向厚さを有することができる。
図１１は、犠牲酸化物層１３０の形成後、および図示するような有機平坦化層（ＯＰＬ）１３２の堆積およびパターニング後の図１０の構造の断面図１１００を示す。犠牲酸化物層１３０は、構造の上に充填されてもよく、続いて、上部ソース／ドレイン領域１２８の上面より下がリセスされる。犠牲酸化物層１３０は、以下でさらに詳細に説明するように、下側ＶＴＦＥＴの上部ソース／ドレイン領域１２８へのコンタクトの形成に利用される。犠牲酸化物層１３０は、酸化ケイ素（ＳｉＯｘ）などの任意の適切な酸化物で形成することができる。
ＯＰＬ１３２は、図示するように堆積およびパターニングされ、それにより犠牲酸化物層１３０の一部を除去して、中間工程（ＭＯＬ）コンタクト形成中に上部ソース／ドレイン領域１２８の所望の領域へのコンタクトの形成を容易にすることができる。一部の実施形態では、犠牲酸化物層１３０は、後の処理中に除去されて、「左側」の上部ソース／ドレイン領域１２８へのコンタクトを形成する。これは、結果として得られるＶＴＦＥＴ構造がＮＡＮＤゲートを提供する場合に有用である可能性があり、ここでは、左側の上部ソース／ドレイン領域１２８から延在する水平コンタクト・トンネルが、上側ＶＴＦＥＴの下部ソース／ドレイン領域１４０（以下でさらに詳細に説明する下流の処理中に形成される）への水平コンタクト・トンネルを有する垂直ビアに接続する。下側ＶＴＦＥＴのうちの１つの左側の上部ソース／ドレイン領域１２８および上側ＶＴＦＥＴの下部ソース／ドレイン領域１４０へのこの共有コンタクトは、ＮＡＮＤゲート用の出力ノードとして使用することができる。しかしながら、これはＭＯＬコンタクト形成の一例に過ぎず、他の実施形態では、犠牲酸化物層１３０は、特定のＭＯＬコンタクト構成を形成するために、必要に応じて適切にパターニング（または省略）され得ることを理解されたい。
図１２は、パターニングされたＯＰＬ１３２によって露出した犠牲酸化物層１３０の部分の除去、ＯＰＬ１３２の除去、および分離層１３４の形成後の図１１の構造の断面図１２００を示す。犠牲酸化物層１３０の露出部分は、ＨＭ１０８およびライナ１１０の材料に対して選択的に犠牲酸化物層１３０の酸化物材料を除去するエッチング・プロセスを使用して除去することができる。
本明細書ではＮ－Ｐ分離層１３４またはＩＬＤ層１３４とも呼ばれる分離層１３４は、上側ＶＴＦＥＴと下側ＶＴＦＥＴとの間の分離を提供するために形成される。ＩＬＤ層１３４は、ＳｉＮ、ＳｉＯＮなどの窒化物材料で形成することができる。ＩＬＤ層１３４は、２０～４０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。
図１３は、保護ライナ１１０の部分の除去後、および酸化物層１３６の堆積後の図１２の構造の断面図１３００を示す。保護ライナ１１０は、選択的ＲＩＥ、ウェット・エッチング、または別の適切なプロセスを使用して除去することができる。これにより、ＩＬＤ層１３４の上方にあり、後に酸化物層１３６で充填される小さなディボットをＩＬＤ層１３４の下に形成するように延在することができる保護ライナ１１０の部分が除去される。酸化物層１３６は、任意の適切な堆積（および可能なエッチ・バック）処理を使用して形成することができる。酸化物層１３６は、以下に説明するように形成される下部ソース／ドレイン領域１４０の高さを制御する高さを有する。
図１４は、図１５に関して以下で説明するように、下部ソース／ドレイン領域１４０が形成される場所の上方の縦型フィン２０１の上部部分を保護する追加の保護ライナ１３８の形成後の図１３の構造の断面図１４００を示す。保護ライナ１３８は、処理を使用して、保護ライナ１１０の材料と同様の材料を用いて形成することができる。保護ライナ１３８は、３ｎｍ～５ｎｍの範囲の厚さを有することができる。
図１５は、酸化物層１３６の除去および上側ＶＴＦＥＴ用の下部ソース／ドレイン領域１４０の形成後の図１４の構造の断面図１５００を示す。下部ソース／ドレイン領域１４０は、下部ソース／ドレイン領域１１４の処理と同様の処理を使用して形成することができる。下部ソース／ドレイン領域１４０は、１０～３０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができ、５～１５ｎｍの範囲の（方向Ｘ－Ｘ’の）幅または水平方向厚さを有することができる。
図１６は、犠牲酸化物層１４２の形成後の図１５の構造の断面図１６００を示す。犠牲酸化物層１４２は、上側ＶＴＦＥＴの下部ソース／ドレイン領域１４０へのコンタクトを形成するために使用することができる。上述したように、垂直ビアおよび水平トンネルを形成して、上側ＶＴＦＥＴの下部ソース／ドレイン領域１４０および「左側」の下部ＶＴＦＥＴの上部ソース／ドレイン領域に共有コンタクトを提供し、ＮＡＮＤゲートに出力ノードを提供することができる。しかしながら、これは、積層型ＶＴＦＥＴ構造のためのＭＯＬ配線の単なる一例であり、実施形態は、積層型ＶＴＦＥＴ構造を使用してＮＡＮＤゲートを形成することに限定されないことを理解されたい。
犠牲酸化物層１４２は、下部ソース／ドレイン領域１４０へのコンタクトが下部ソース／ドレイン領域１４０の一部のみに限定され得るように、パターニングされてもよい。犠牲酸化物層１４２がパターニングされる特定の仕方は、積層型ＶＴＦＥＴを使用して形成される構造のタイプに基づいて変化する。犠牲酸化物層１４２は、最初に構造全体にわたって形成されてもよく、その後、犠牲酸化物層１４２の上にマスクをパターニングし、犠牲酸化物層１４２の露出部分を除去し、それにより、犠牲酸化物層が、下流の処理において適切なコンタクトを形成するために必要な領域のみに残るようにする。図１７の（Ａ）～（Ｅ）は、積層型ＶＴＦＥＴ構造を使用して形成されたＮＡＮＤゲート用のコンタクト形成を示す一組の断面図を示す。
図１７の（Ａ）は、本例では、ｐＦＥＴであると仮定されている、積層型ＶＴＦＥＴ構造の上側ＶＴＦＥＴを横切って取られた（例えば、上側ＶＴＦＥＴのレイアウトを示す）第１の「トップダウン」断面図１７００を示す。図１７の（Ｂ）は、本例では、ｎＦＥＴであると仮定されている、積層型ＶＴＦＥＴ構造の下側ＶＴＦＥＴを横切って取られた（例えば、下側ＶＴＦＥＴのレイアウトを示す）第２の「トップダウン」断面図１７５０を示す。図１７の（Ｃ）は、図１７の（Ａ）および（Ｂ）の線Ａ－Ａ’に沿って取られた第３の「側面」断面図１７７５を示す。図１７の（Ｄ）は、図１７の（Ａ）および（Ｂ）の線Ｂ－Ｂ’に沿って取られた第４の「側面」断面図１７８５を示す。図１７の（Ｅ）は、図１７の（Ａ）および（Ｂ）の線Ｃ－Ｃ’に沿って取られた第５の「側面」断面図１７９５を示す。図１７の（Ａ）～（Ｅ）における同様の番号付けは、図１６の構造における同様の要素を示すために使用されており、フィンの下部部分を提供する基板１７０２は、基板１０２と同様であり、分離層１７０４は、分離層１０４と同様であり、フィンの上部部分を提供する半導体層１７０６は、半導体層１０６と同様であり、下部ソース／ドレイン領域１７１４は、下部ソース／ドレイン領域１１４と同様である。参照番号１７２１は、下側ＶＴＦＥＴ用のゲート・スタックを示すために使用され、参照番号１７４７は、上側ＶＴＦＥＴ用のゲート・スタックを示すために使用されている。
コンタクト１７５８は、「左側」の下側ＶＴＦＥＴの上部ソース／ドレイン領域（図示せず）に提供されている。犠牲酸化物層１４２は、このコンタクトをパターニングして提供するために使用することができ、このコンタクトは、図１７の（Ａ）～（Ｅ）のＮＡＮＤゲート構造のための接地（ＧＮＤ）接続に対するものであってもよい。したがって、図１６の断面図１６００は、図１７の（Ｃ）の側面断面図１７７５と同様に、線Ａ－Ａ’に「沿って」取られている。図１６の断面図１６００が線Ｂ－Ｂ’に沿って取られた場合は、犠牲酸化物層１４２は、「右側」の下側ＶＴＦＥＴの上部ソース／ドレイン領域（ならびに上側ＶＴＦＥＴ用の下部ソース／ドレイン領域）に接続して、図１７の（Ｄ）の側面断面図１７８５に示されるようなコンタクト１７６０を提供する。コンタクト１７６０は、ＮＡＮＤゲートの出力を提供することができる。犠牲酸化物層１４２の他の様々なパターニングを、必要に応じて積層型ＶＴＦＥＴ構造の他の領域で使用して、ＮＡＮＤゲートまたは他のタイプのデバイス（例えば、ＮＯＲ論理ゲート、インバータなど）のための適切なコンタクトを形成することができる。
コンタクト１７６２は、上側ＶＴＦＥＴの上部ソース／ドレイン領域に対して形成され、ＮＡＮＤゲートに正の供給電圧（例えば、ＶＤＤ）への接続を提供することができる。コンタクト１７６４－１および１７６４－２は、ＮＡＮＤゲート用の第１および第２の入力接続を提供し、図１７の（Ｅ）の側面断面図１７９５に示されるように、ゲート・スタック１７２１および１７４７に接触している。
図１７の（Ａ）～（Ｅ）に示す特定のコンタクト構成は、例としてのみ提示されており、実施形態は、ＮＡＮＤゲートを形成するために積層型ＶＴＦＥＴ構造を使用することに限定されないことを理解されたい。他の実施形態では、例えば、積層型ＶＴＦＥＴ構造を使用して、ＮＯＲゲートを形成することができる。ＮＯＲゲートの場合、接地コンタクトは、下側ＶＴＦＥＴの下部ソース／ドレイン領域に対するものであり、出力コンタクトは、下側ＶＴＦＥＴの上部ソース／ドレイン領域および上側ＶＴＦＥＴの一方の上部ソース／ドレイン領域に対するものであり、正電圧供給コンタクトは、上側ＶＴＦＥＴの下部ソース／ドレイン領域および上側ＶＴＦＥＴのもう一方の上部ソース／ドレイン領域に対するものであり、第１および第２の入力は、ＮＡＮＤゲートについて示されたものと同様である。縦型フィンを１つしか必要としないインバータの場合、接地コンタクトは、下側ＶＴＦＥＴの下部ソース／ドレイン領域に対するものであり、出力コンタクトは、下側ＶＴＦＥＴの上部ソース／ドレイン領域および上側ＶＴＦＥＴの下部ソース／ドレイン領域に対するものであり、正電圧供給コンタクトは、上側ＶＴＦＥＴの上部ソース／ドレイン領域に対するものであり、入力は、上側および下側ＶＴＦＥＴのゲート・スタックに対するものである。他の様々なコンタクト構成を、積層型ＶＴＦＥＴ構造を使用して形成された他のタイプのデバイスに使用することができる。
図１８は、犠牲酸化物層１４２をパターニングし、保護ライナ１３８を除去し、上側ＶＴＦＥＴの下部ソース／ドレイン領域１４０を取り囲む上側ＶＴＦＥＴ用の下部スペーサ１４４を形成した後の図１６の構造の断面図１８００を示す。断面図１８００は、図１７のトップダウン図１７００の線Ａ－Ａ’に沿って取られている（例えば、犠牲酸化物層１４２が前もって除去された領域において）。下部スペーサ１４４は、下部スペーサ１１８と同様の材料で形成することができる。下部スペーサ１４４は、下部ソース／ドレイン領域１４０と上側ＶＴＦＥＴのゲート・スタックとの間にバッファを提供するように、下部スペーサ１４４が、下部ソース／ドレイン領域１４０の高さよりも高い高さで形成されなければならないという条件で、１０～３０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができる。
下部スペーサ１４４の形成後、図１８の構造は、ＲＴＡアニーリングを使用して、上側ＶＴＦＥＴの下部ソース／ドレイン領域１４０（例えば、ｐＦＥＴの下部ソース／ドレイン領域）、ならびに下側ＶＴＦＥＴの上部ソース／ドレイン領域１２８および下部ソース／ドレイン領域１１４（例えば、ｎＦＥＴの上部および下部ソース／ドレイン領域）に対するドーパント・ドライブインを受けることができる。下部ソース／ドレイン領域１１４、上部ソース／ドレイン領域１２８、および下部ソース／ドレイン領域１４０に対するドーパント・ドライブインは、有利には、ＲＴＡアニールを使用して同時に行われる。上側ＶＴＦＥＴ用のゲート・スタック（例えば、ｐＦＥＴのゲート・スタック）は、ドーパント・ドライブインＲＴＡアニーリング中に使用される高温（例えば、摂氏９００～１１００度（℃）の範囲の温度）にさらされるべきではないため、下部ソース／ドレイン領域１１４、上部ソース／ドレイン領域１２８、および下部ソース／ドレイン領域１４０に対するドーパント・ドライブインは、上側ＶＴＦＥＴ用のゲート・スタックを形成する前に実行される。
図１９は、ゲート誘電体層１４６およびゲート導体層１４８を含む上側ＶＴＦＥＴ用のゲート・スタックの形成後、ならびに上側ＶＴＦＥＴ用のＩＬＤ層１５０および上部スペーサ１５２の形成後の図１８の構造の断面図１９００を示す。上側ＶＴＦＥＴ用のゲート・スタックのゲート誘電体層１４６およびゲート導体層１４８は、下側ＶＴＦＥＴ用のゲート・スタックのゲート誘電体層１２０およびゲート導体層１２２に関して上述したものと同様のサイジングおよび同様の処理を用いて、同様の材料で形成されてもよい。より具体的には、ゲート導体層１４８は、ゲート導体層１２２と同じ材料（例えば、ＴｉＮなどの同じＷＦＭ材料）で形成されると仮定されている。上述したように、ゲート導体層１４８は、アニールされないが、ゲート導体層１２２は、アニールされる。アニールされないということは、ゲート導体層１４８がＲＴＡ（例えば、高温アニール）にさらされないことを意味する。ゲート導体層１４８は、以下でさらに詳細に説明するように、上側ＶＴＦＥＴ用のゲート・スタックに影響を及ぼさない、より低いサーマル・バジェットを有するレーザ・アニールにさらされる。
ＩＬＤ層１５０は、ＩＬＤ層１２４に関して上述したものと同様のサイジングおよび同様の処理を用いて、同様の材料で形成することができる。上側ＶＴＦＥＴ用の上部スペーサ１５２は、下側ＶＴＦＥＴの上部スペーサ１２６について上述したものと同様のサイジングおよび同様の処理を用いて、同様の材料で形成することができる。
図示されていないが、上側および下側ＶＴＦＥＴのゲート・スタックと、ゲート・スタックが形成される縦型フィン２０１の下部部分および上部部分の側壁との間に界面層が形成されてもよい。界面層は、ＳｉＯ２、または酸窒化ケイ素（ＳｉＯｘＮｙ）などの別の適切な材料で形成されてもよい。界面層は、０．５ｎｍ～１．５ｎｍの範囲の（方向Ｘ－Ｘ’の）幅または水平方向厚さを有することができる。
一部の実施形態では、上側ＶＴＦＥＴ用のゲート・スタックは、以下のように形成することができる。最初に、ゲート誘電体層１４６を堆積させることができ、続いて、キャッピング層（例えば、ＴｉＮの）を堆積させ、ａ－Ｓｉ層を堆積させる。次いで、構造は、信頼性アニーリング（例えば、９５０°ＣのＲＴＡまたはレーザ・アニール）にさらされ、その後、ａ－Ｓｉ層およびキャッピング層が除去される。次いで、ゲート導体層１４８（例えば、ＴｉＮなどのｐＦＥＴのＷＦＭで形成することができる）を堆積させる。
図２０は、ＨＭ層１０８を除去し、縦型フィン２０１の上部をリセスし、上側ＶＴＦＥＴの上部接合部に対するドーパント・ドライブイン２００１をした後の図１９の構造の断面図２０００を示す。ＨＭ層１０８は、選択的ウェット・エッチングを使用して除去される。次いで、縦型フィン２０１は、縦型フィン２０１の上面が上部スペーサ１５２の上面と一致するようにリセスされる。ドーパント・ドライブイン２００１は、イオン注入とそれに続くレーザ・スパイク・アニール（ＬＳＡ）を含み、上側ＶＴＦＥＴの上部接合部を設定する。上側ＶＴＦＥＴは、ｐＦＥＴであると仮定されており、ｐＦＥＴ用のゲート・スタックは、ＲＴＡによって損傷を受けるため、上側ＶＴＦＥＴのゲート・スタックを保護するために、ＲＴＡは、上部接合部を設定するためには使用されない。ドーパント・ドライブイン２００１がない場合、抵抗のペナルティが大きいことに留意されたい。
図２１は、上側ＶＴＦＥＴ用の上部ソース／ドレイン領域１５４の形成後の図２０の構造の断面図２１００を示す。上部ソース／ドレイン領域１５４は、縦型フィン２０１の上面の上に形成されている。上部ソース／ドレイン領域１５４は、下部ソース／ドレイン領域１１４に関して上述したものと同様の材料で、同様の処理を使用して形成することができる。上部ソース／ドレイン領域１５４は、１０～３０ｎｍの範囲の（方向Ｙ－Ｙ’の）高さまたは縦方向厚さを有することができ、１０～３０ｎｍの範囲の（方向Ｘ－Ｘ’の）幅または水平方向厚さを有することができる。上部ソース／ドレイン領域１５４の形成後、短いレーザ・アニール（例えば、約１２００℃の温度で１０ナノ秒～１０ミリ秒の範囲の持続時間を有する）が実行される。有利なことに、レーザ・アニールは、非常に短く、上側ＶＴＦＥＴのゲート・スタックへの損傷を回避するサーマル・バジェットを有する。次いで、上部ソース／ドレイン領域１５４上にＩＬＤ層１５６が形成されてもよく、その後、上側および下側ＶＴＦＥＴのためのコンタクトを形成するための追加の処理が続く。ＩＬＤ層１５６は、ＩＬＤ層１２４と同様の材料で形成することができる。図２１に示すように、ＩＬＤ層１５６は、構造を、過剰充填し、上部ソース／ドレイン領域１５４の上面を超える（方向Ｙ－Ｙ’の）高さまたは縦方向厚さ、例えば、３０～７０ｎｍの範囲の高さまたは縦方向厚さを有することができる。
一部の実施形態では、半導体構造体を形成する方法は、それぞれが、積層型ＶＴＦＥＴ構造の下側ＶＴＦＥＴに縦型輸送チャネルを提供する第１の半導体層と、第１の半導体層の上の分離層と、積層型ＶＴＦＥＴ構造の上側ＶＴＦＥＴに縦型輸送チャネルを提供する分離層の上の第２の半導体層と、を含む、１つまたは複数の縦型フィンを形成することを含む。本方法はまた、１つまたは複数の縦型フィンのそれぞれの第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックを形成することを含む。本方法は、１つまたは複数の縦型フィンのそれぞれの第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックを形成することをさらに含む。第１のゲート導体層および第２のゲート導体層は、同じ材料を含む。
第１のゲート・スタックを形成することは、ゲートファースト・プロセスを利用することを含むことができ、第２のゲート・スタックを形成することは、ゲートラスト・プロセスを利用することを含むことができる。
第１のゲート導体層は、アニールされてもよく、第２のゲート導体層は、アニールされなくてもよい。下側ＶＴＦＥＴは、ｎＦＥＴを含むことができ、上側ＶＴＦＥＴは、ｐＦＥＴを含むことができる。
第１のゲート導体層は、アニールされた所与のＷＦＭを含むことができ、第２のゲート導体層は、アニールされていない所与のＷＦＭを含む。所与のＷＦＭは、ＴｉＮを含むことができる。
第１のゲート・スタックを形成することは、１つまたは複数の縦型フィンおよび１つまたは複数の縦型フィンの第１の半導体層の一部を取り囲む第１の下部スペーサの上に第１のゲート誘電体層を形成することと、第１のゲート誘電体層の上に第１のゲート導体層を形成することと、第１のゲート導体層の上にアモルファス・シリコン層を形成することと、信頼性アニールを実行することと、アモルファス・シリコン層を除去することと、ゲート・カット・エッチングを実行して、１つまたは複数の縦型フィンの側壁から離間した第１の下部スペーサの部分の上に形成された第１のゲート誘電体層および第１のゲート導体層の部分を除去することと、第１のゲート誘電体層および第１のゲート導体層の一部を取り囲むように第１の下部スペーサの上に層間誘電体層を形成することと、第１のゲート誘電体層および第１のゲート導体層を、層間誘電体層の上面までリセスして、第１のゲート・スタックを提供することと、を含むことができる。
第２のゲート・スタックを形成することは、１つまたは複数の縦型フィンおよび１つまたは複数の縦型フィンの第２の半導体層の一部を取り囲む第２の下部スペーサの上に第２のゲート誘電体層を形成することと、第２のゲート誘電体の上にキャッピング層を形成することと、キャッピング層の上にアモルファス・シリコン層を形成することと、信頼性アニールを実行することと、アモルファス・シリコン層およびキャッピング層を除去することと、第２のゲート誘電体層の上に第２のゲート導体層を形成することと、ゲート・カット・エッチングを実行して、１つまたは複数の縦型フィンの側壁から離間した第２の下部スペーサの部分の上に形成された第２のゲート誘電体層および第２のゲート導体層の部分を除去することと、第２のゲート誘電体層および第２のゲート導体層の一部を取り囲むように第２の下部スペーサの上に層間誘電体層を形成することと、第２のゲート誘電体層および第２のゲート導体層を、層間誘電体層の上面までリセスして、第２のゲート・スタックを提供すること、を含むことができる。
本方法は、ＲＴＡを実行して、（ｉ）下側ＶＴＦＥＴの第１の下部ソース／ドレイン領域、（ｉｉ）下側ＶＴＦＥＴの第１の上部ソース／ドレイン領域、および（ｉｉｉ）上側ＶＴＦＥＴの第２の下部ソース／ドレイン領域に対して同時にドーパント・ドライブインを提供することをさらに含むことができる。
本方法は、第２の半導体層の上面の上にハード・マスク層をパターニングすることと、パターニングされたハード・マスク層によって露出された第２の半導体層および分離層をエッチングして、１つまたは複数の縦型フィンの第１の部分を形成することと、１つまたは複数の縦型フィンの第１の部分の側壁上に第１のライナを形成することと、分離層の下の基板の露出部分をエッチングして、１つまたは複数の縦型フィンの第１の半導体層の第１の部分を提供することと、１つまたは複数の縦型フィンの第１の半導体層の第１の部分の側壁上および第１のライナの側壁上に第２のライナを形成することと、第２のライナの下の基板の露出部分をエッチングして、１つまたは複数の縦型フィンの第１の半導体層の第２の部分を提供することと、１つまたは複数の縦型フィンの第１の半導体層の第２の部分の側壁を、１つまたは複数の縦型フィンの第１の半導体層の第１の部分の側壁と一致するように、トリミングすることと、をさらに含むことができる。
本方法は、基板の上面の上に、１つまたは複数の縦型フィンの第１の半導体層の第２の部分を取り囲む第１の下部ソース／ドレイン領域を形成することと、第２のライナを除去することと、第１の下部ソース／ドレイン領域をパターニングすることと、第１の下部ソース／ドレイン領域を取り囲むシャロー・トレンチ分離領域を形成することと、第１の下部ソース／ドレイン領域およびシャロー・トレンチ分離領域の上に第１の下部スペーサを形成することと、をさらに含むことができる。
第１のゲート・スタックを形成することは、１つまたは複数の縦型フィンおよび第１の下部スペーサの上に第１のゲート誘電体層を形成することと、第１のゲート誘電体層の上に第１のゲート導体層を形成することと、第１のゲート導体層の上にアモルファス・シリコン層を形成することと、信頼性アニールを実行することと、アモルファス・シリコン層を除去することと、ゲート・カット・エッチングを実行して、ハード・マスク層の上および第１の下部スペーサの部分の上に形成された第１のゲート誘電体層および第１のゲート導体層の部分を除去することと、第１のゲート誘電体層および第１のゲート導体層の一部を取り囲むように第１の下部スペーサの上に第１の層間誘電体層を形成することと、第１のゲート誘電体層および第１のゲート導体層を、第１の層間誘電体層の上面までリセスして、第１のゲート・スタックを提供することと、を含むことができる。
本方法は、第１のゲート・スタックおよび第１の層間誘電体層の上に第１の上部スペーサを形成することと、第１の半導体層の第２の部分の残りを取り囲む第１の上部ソース／ドレイン領域を第１の上部スペーサの上に形成することと、第１の上部ソース／ドレイン領域、分離層、および１つまたは複数の縦型フィンの第２の半導体層の第１の部分を取り囲む第２の層間誘電体層を形成することと、第１のライナを除去することと、第２の層間誘電体層の上に酸化物層を形成することと、第２の半導体層の露出した側壁および１つまたは複数の縦型フィンのハード・マスク層上に第３のライナを形成することと、酸化物層を除去することと、第３のライナの下に第２の半導体層の露出した側壁を取り囲む第２の下部ソース／ドレイン領域を形成することと、第２の下部ソース／ドレイン領域を取り囲む第２の下部スペーサを形成することと、ＲＴＡを実行して、第１の下部ソース／ドレイン領域、第１の上部ソース／ドレイン領域、および第２の下部ソース／ドレイン領域に対してドーパント・ドライブインを提供することと、をさらに含むことができる。
第２のゲート・スタックを形成することは、１つまたは複数の縦型フィンおよび第２の下部スペーサの上に第２のゲート誘電体層を形成することと、第２のゲート誘電体層の上にキャッピング層を形成することと、キャッピング層の上に追加のアモルファス・シリコン層を形成することと、追加の信頼性アニールを実行することと、追加のアモルファス・シリコン層およびキャッピング層を除去することと、第２のゲート誘電体層の上に第２のゲート導体層を形成することと、追加のゲート・カット・エッチングを実行して、ハード・マスク層の上および第２の下部スペーサの部分の上に形成された第２のゲート誘電体層および第２のゲート導体層の部分を除去することと、第２のゲート誘電体層および第２のゲート導体層の一部を取り囲むように第２の下部スペーサの上に第３の層間誘電体層を形成することと、第２のゲート誘電体層および第２のゲート導体層を、第３の層間誘電体層の上面までリセスして、第２のゲート・スタックを提供することと、を含むことができる。
本方法は、ハード・マスク層を除去することと、第２の半導体層の上面を、第３の層間誘電体層の上面と一致するように、リセスすることと、イオン注入およびレーザ・スパイク・アニールを実行して、１つまたは複数の縦型フィンの第２の半導体層の上面に上部接合部を形成することと、１つまたは複数の縦型フィンの第２の半導体層の上面の上に第２の上部ソース／ドレイン領域を形成することと、レーザ・アニールを実行することと、をさらに含むことができる。
一部の実施形態では、半導体構造体は、それぞれが、積層型ＶＴＦＥＴ構造の下側ＶＴＦＥＴに縦型輸送チャネルを提供する第１の半導体層、第１の半導体層の上の分離層、および積層型ＶＴＦＥＴ構造の上側ＶＴＦＥＴに縦型輸送チャネルを提供する分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンを備える。半導体構造体はまた、１つまたは複数の縦型フィンのそれぞれの第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックを備える。半導体構造体は、１つまたは複数の縦型フィンのそれぞれの第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックをさらに備える。第１のゲート導体層および第２のゲート導体層は、同じ材料を含む。
第１のゲート導体層は、アニールされてもよく、第２のゲート導体層は、アニールされなくてもよい。下側ＶＴＦＥＴは、ｎＦＥＴを含むことができ、上側ＶＴＦＥＴは、ｐＦＥＴを含むことができる。
第１のゲート導体層は、アニールされた所与のＷＦＭを含むことができ、第２のゲート導体層は、アニールされていない所与のＷＦＭを含むことができる。所与のＷＦＭは、ＴｉＮを含むことができる。
一部の実施形態では、集積回路は、積層型ＶＴＦＥＴ構造を含む。積層型ＶＴＦＥＴ構造は、それぞれが、積層型ＶＴＦＥＴ構造の下側ＶＴＦＥＴに縦型輸送チャネルを提供する第１の半導体層、第１の半導体層の上の分離層、および積層型ＶＴＦＥＴ構造の上側ＶＴＦＥＴに縦型輸送チャネルを提供する分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンを備える。積層型ＶＴＦＥＴ構造はまた、１つまたは複数の縦型フィンのそれぞれの第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックを備える。積層型ＶＴＦＥＴ構造は、１つまたは複数の縦型フィンのそれぞれの第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックをさらに備える。第１のゲート導体層および第２のゲート導体層は、同じ材料を含む。
第１のゲート導体層は、アニールされてもよく、第２のゲート導体層は、アニールされなくてもよい。下側ＶＴＦＥＴは、ｎＦＥＴを含むことができ、上側ＶＴＦＥＴは、ｐＦＥＴを含むことができる。
第１のゲート導体層は、アニールされた所与のＷＦＭを含むことができ、第２のゲート導体層は、アニールされていない所与のＷＦＭを含むことができる。所与のＷＦＭは、ＴｉＮを含むことができる。
上記の議論で提供された様々な材料、処理方法（例えば、エッチング・タイプ、堆積タイプなど）および寸法は、例としてのみ提示されていることを理解されたい。必要に応じて、様々な他の適切な材料、処理方法、および寸法を使用することができる。
上述した技術による半導体デバイスおよびそれを形成するための方法は、様々な用途、ハードウェア、または電子システム、あるいはその組合せにおいて使用することができる。本発明の実施形態を実施するための適切なハードウェアおよびシステムとしては、センサ、感知デバイス、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信デバイス（例えば、携帯電話およびスマート・フォン）、固体媒体記憶デバイス、機能回路などが挙げられるが、これらに限定されない。半導体デバイスを組み込んだシステムおよびハードウェアは、本発明の企図された実施形態である。本明細書で提供される教示を考慮することで、当業者は、本発明の他の実施および実施形態の適用を企図することができるであろう。
上述した様々な構造は、集積回路に実装することができる。結果として得られる集積回路チップは、製造業者によって、生ウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、ベアダイとして、またはパッケージ化された形態で配布することができる。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリード線を有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。次いで、いずれの場合も、チップは、（ａ）マザーボードなどの中間製品、もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せとともに集積化される。最終製品は、玩具および他のローエンドの用途から、ディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含む任意の製品とすることができる。
本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であること、または開示された実施形態に限定されることは意図されていない。多くの修正形態および変形形態が、特許請求の範囲によって定義される本発明の範囲から逸脱することなく、当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示される実施形態を理解できるようにするために選択された。

Claims (22)

  1. 半導体構造体を形成する方法であって、
    それぞれが、積層型縦型輸送電界効果トランジスタ構造の下側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する第１の半導体層、前記第１の半導体層の上の分離層、および前記積層型縦型輸送電界効果トランジスタ構造の上側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する前記分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンを形成することと、
    前記１つまたは複数の縦型フィンのそれぞれの前記第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックを形成することと、
    前記１つまたは複数の縦型フィンのそれぞれの前記第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックを形成することと、
    を含み、
    前記第１のゲート導体層および前記第２のゲート導体層が同じ材料を含み、
    前記第１のゲート導体層がアニールされ、前記第２のゲート導体層がアニールされない、
    方法。
  2. 前記第１のゲート・スタックを形成することがゲートファースト・プロセスを利用することを含み、前記第２のゲート・スタックを形成することがゲートラスト・プロセスを利用することを含む、請求項１に記載の方法。
  3. 前記下側縦型輸送電界効果トランジスタがｎ型電界効果トランジスタを含み、前記上側縦型輸送電界効果トランジスタがｐ型電界効果トランジスタを含む、請求項１に記載の方法。
  4. 前記第１のゲート導体層が、アニールされた所与の仕事関数金属を含み、前記第２のゲート導体層が、アニールされていない所与の仕事関数金属を含む、請求項１に記載の方法。
  5. 前記所与の仕事関数金属が窒化チタン（ＴｉＮ）を含む、請求項４に記載の方法。
  6. 前記第１のゲート・スタックを形成することが、
    前記１つまたは複数の縦型フィンおよび前記１つまたは複数の縦型フィンの前記第１の半導体層の一部を取り囲む第１の下部スペーサの上に前記第１のゲート誘電体層を形成することと、
    前記第１のゲート誘電体層の上に前記第１のゲート導体層を形成することと、
    前記第１のゲート導体層の上にアモルファス・シリコン層を形成することと、
    信頼性アニーリングを実行することと、
    前記アモルファス・シリコン層を除去することと、
    ゲート・カット・エッチングを実行して、前記１つまたは複数の縦型フィンの側壁から離間した前記第１の下部スペーサの部分の上に形成された前記第１のゲート誘電体層および前記第１のゲート導体層の部分を除去することと、
    前記第１のゲート誘電体層および前記第１のゲート導体層の一部を取り囲むように前記第１の下部スペーサの上に層間誘電体層を形成することと、
    前記第１のゲート誘電体層および前記第１のゲート導体層を前記層間誘電体層の上面までリセスして、前記第１のゲート・スタックを提供することと、
    を含む、請求項１に記載の方法。
  7. 前記第２のゲート・スタックを形成することが、
    前記１つまたは複数の縦型フィンおよび前記１つまたは複数の縦型フィンの前記第２の半導体層の一部を取り囲む第２の下部スペーサの上に前記第２のゲート誘電体層を形成することと、
    前記第２のゲート誘電体層の上にキャッピング層を形成することと、
    前記キャッピング層の上にアモルファス・シリコン層を形成することと、
    信頼性アニーリングを実行することと、
    前記アモルファス・シリコン層および前記キャッピング層を除去することと、
    前記第２のゲート誘電体層の上に前記第２のゲート導体層を形成することと、
    ゲート・カット・エッチングを実行して、前記１つまたは複数の縦型フィンの側壁から離間した前記第２の下部スペーサの部分の上に形成された前記第２のゲート誘電体層および前記第２のゲート導体層の部分を除去することと、
    前記第２のゲート誘電体層および前記第２のゲート導体層の一部を取り囲むように前記第２の下部スペーサの上に層間誘電体層を形成することと、
    前記第２のゲート誘電体層および前記第２のゲート導体層を前記層間誘電体層の上面までリセスして、前記第２のゲート・スタックを提供することと、
    を含む、請求項１に記載の方法。
  8. 急速熱アニールを実行して、（ｉ）前記下側縦型輸送電界効果トランジスタの第１の下部ソース／ドレイン領域、（ｉｉ）前記下側縦型輸送電界効果トランジスタの第１の上部ソース／ドレイン領域、および（ｉｉｉ）前記上側縦型輸送電界効果トランジスタの第２の下部ソース／ドレイン領域に対して同時にドーパント・ドライブインを提供することをさらに含む、請求項１に記載の方法。
  9. 前記第２の半導体層の上面の上にハード・マスク層をパターニングすることと、
    前記パターニングされたハード・マスク層によって露出された前記第２の半導体層および前記分離層をエッチングして、前記１つまたは複数の縦型フィンの第１の部分を形成することと、
    前記１つまたは複数の縦型フィンの前記第１の部分の側壁上に第１のライナを形成することと、
    前記分離層の下の基板の露出部分をエッチングして、前記１つまたは複数の縦型フィンの前記第１の半導体層の第１の部分を提供することと、
    前記１つまたは複数の縦型フィンの前記第１の半導体層の前記第１の部分の側壁上および前記第１のライナの側壁上に第２のライナを形成することと、
    前記第２のライナの下の前記基板の露出部分をエッチングして、前記１つまたは複数の縦型フィンの前記第１の半導体層の第２の部分を提供することと、
    前記１つまたは複数の縦型フィンの前記第１の半導体層の前記第２の部分の側壁を、前記１つまたは複数の縦型フィンの前記第１の半導体層の前記第１の部分の側壁と一致するように、トリミングすることと、
    をさらに含む、請求項１に記載の方法。
  10. 前記基板の上面の上に、前記１つまたは複数の縦型フィンの前記第１の半導体層の前記第２の部分を取り囲む第１の下部ソース／ドレイン領域を形成することと、
    前記第２のライナを除去することと、
    前記第１の下部ソース／ドレイン領域をパターニングすることと、
    前記第１の下部ソース／ドレイン領域を取り囲むシャロー・トレンチ分離領域を形成することと、
    前記第１の下部ソース／ドレイン領域および前記シャロー・トレンチ分離領域の上に第１の下部スペーサを形成することと、
    をさらに含む、請求項９に記載の方法。
  11. 前記第１のゲート・スタックを形成することが、
    前記１つまたは複数の縦型フィンおよび前記第１の下部スペーサの上に前記第１のゲート誘電体層を形成することと、
    前記第１のゲート誘電体層の上に前記第１のゲート導体層を形成することと、
    前記第１のゲート導体層の上にアモルファス・シリコン層を形成することと、
    信頼性アニーリングを実行することと、
    前記アモルファス・シリコン層を除去することと、
    ゲート・カット・エッチングを実行して、前記ハード・マスク層の上および前記第１の下部スペーサの部分の上に形成された前記第１のゲート誘電体層および前記第１のゲート導体層の部分を除去することと、
    前記第１のゲート誘電体層および前記第１のゲート導体層の一部を取り囲むように前記第１の下部スペーサの上に第１の層間誘電体層を形成することと、
    前記第１のゲート誘電体層および前記第１のゲート導体層を前記第１の層間誘電体層の上面までリセスして、前記第１のゲート・スタックを提供することと、
    を含む、請求項１０に記載の方法。
  12. 前記第１のゲート・スタックおよび前記第１の層間誘電体層の上に第１の上部スペーサを形成することと、
    前記第１の半導体層の前記第２の部分の残りを取り囲む第１の上部ソース／ドレイン領域を前記第１の上部スペーサの上に形成することと、
    前記第１の上部ソース／ドレイン領域、前記分離層、および前記１つまたは複数の縦型フィンの前記第２の半導体層の第１の部分を取り囲む第２の層間誘電体層を形成することと、
    前記第１のライナを除去することと、
    前記第２の層間誘電体層の上に酸化物層を形成することと、
    前記第２の半導体層の露出した側壁および前記１つまたは複数の縦型フィンの前記ハード・マスク層上に第３のライナを形成することと、
    前記酸化物層を除去することと、
    前記第３のライナの下に前記第２の半導体層の露出した側壁を取り囲む第２の下部ソース／ドレイン領域を形成することと、
    前記第２の下部ソース／ドレイン領域を取り囲む第２の下部スペーサを形成することと、
    急速熱アニールを実行して、前記第１の下部ソース／ドレイン領域、前記第１の上部ソース／ドレイン領域、および前記第２の下部ソース／ドレイン領域に対してドーパント・ドライブインを提供することと、
    をさらに含む、請求項１１に記載の方法。
  13. 前記第２のゲート・スタックを形成することが、
    前記１つまたは複数の縦型フィンおよび前記第２の下部スペーサの上に前記第２のゲート誘電体層を形成することと、
    前記第２のゲート誘電体層の上にキャッピング層を形成することと、
    前記キャッピング層の上に追加のアモルファス・シリコン層を形成することと、
    追加の信頼性アニーリングを実行することと、
    前記追加のアモルファス・シリコン層および前記キャッピング層を除去することと、
    前記第２のゲート誘電体層の上に前記第２のゲート導体層を形成することと、
    追加のゲート・カット・エッチングを実行して、前記ハード・マスク層の上および前記第２の下部スペーサの部分の上に形成された前記第２のゲート誘電体層および前記第２のゲート導体層の部分を除去することと、
    前記第２のゲート誘電体層および前記第２のゲート導体層の一部を取り囲むように前記第２の下部スペーサの上に第３の層間誘電体層を形成することと、
    前記第２のゲート誘電体層および前記第２のゲート導体層を前記第３の層間誘電体層の上面までリセスして、前記第２のゲート・スタックを提供することと、
    を含む、請求項１２に記載の方法。
  14. 前記ハード・マスク層を除去することと、
    前記第２の半導体層の上面を、前記第３の層間誘電体層の上面と一致するように、リセスすることと、
    イオン注入およびレーザ・スパイク・アニールを実行して、前記１つまたは複数の縦型フィンの前記第２の半導体層の上面に上部接合部を形成することと、
    前記１つまたは複数の縦型フィンの前記第２の半導体層の前記上面の上に第２の上部ソース／ドレイン領域を形成することと、
    レーザ・アニールを実行することと、
    をさらに含む、請求項１３に記載の方法。
  15. それぞれが、積層型縦型輸送電界効果トランジスタ構造の下側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する第１の半導体層、前記第１の半導体層の上の分離層、および前記積層型縦型輸送電界効果トランジスタ構造の上側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する前記分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンと、
    前記１つまたは複数の縦型フィンのそれぞれの前記第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックと、
    前記１つまたは複数の縦型フィンのそれぞれの前記第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックと、
    を備え、
    前記第１のゲート導体層および前記第２のゲート導体層が同じ材料を含み、
    前記第１のゲート導体層がアニールされ、前記第２のゲート導体層がアニールされていない、
    半導体構造体。
  16. 前記下側縦型輸送電界効果トランジスタがｎ型電界効果トランジスタを含み、前記上側縦型輸送電界効果トランジスタがｐ型電界効果トランジスタを含む、請求項１５に記載の半導体構造体。
  17. 前記第１のゲート導体層が、アニールされた所与の仕事関数金属を含み、前記第２のゲート導体層が、アニールされていない前記所与の仕事関数金属を含む、請求項１５に記載の半導体構造体。
  18. 前記所与の仕事関数金属が窒化チタン（ＴｉＮ）を含む、請求項１７に記載の半導体構造体。
  19. 積層型縦型輸送電界効果トランジスタ構造であって、
    それぞれが、前記積層型縦型輸送電界効果トランジスタ構造の下側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する第１の半導体層、前記第１の半導体層の上の分離層、および前記積層型縦型輸送電界効果トランジスタ構造の上側縦型輸送電界効果トランジスタに縦型輸送チャネルを提供する前記分離層の上の第２の半導体層を含む、１つまたは複数の縦型フィンと、
    前記１つまたは複数の縦型フィンのそれぞれの前記第１の半導体層の一部を取り囲む第１のゲート誘電体層および第１のゲート導体層を含む第１のゲート・スタックと、
    前記１つまたは複数の縦型フィンのそれぞれの前記第２の半導体層の一部を取り囲む第２のゲート誘電体層および第２のゲート導体層を含む第２のゲート・スタックと、
    を備え、
    前記第１のゲート導体層および前記第２のゲート導体層が同じ材料を含み、
    前記第１のゲート導体層がアニールされ、前記第２のゲート導体層がアニールされていない、
    前記積層型縦型輸送電界効果トランジスタ構造、
    を備える集積回路。
  20. 前記下側縦型輸送電界効果トランジスタがｎ型電界効果トランジスタを含み、前記上側縦型輸送電界効果トランジスタがｐ型電界効果トランジスタを含む、請求項１９に記載の集積回路。
  21. 前記第１のゲート導体層が、アニールされた所与の仕事関数金属を含み、前記第２のゲート導体層が、アニールされていない前記所与の仕事関数金属を含む、請求項１９に記載の集積回路。
  22. 前記所与の仕事関数金属が窒化チタン（ＴｉＮ）を含む、請求項２１に記載の集積回路。
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