KR102218266B1 - 수직 트랜지스터 아키텍처를 형성하기 위한 기술 - Google Patents

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    • H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel

Abstract

수직 트랜지스터 아키텍처를 형성하기 위한 기술이 개시된다. 일부 실시예에 따르면, 하위 인터커넥트 층 위에 반도체 층이 배치되고 주어진 타겟 응용이나 최종 이용을 위해 원한다면, 규칙적, 반-규칙적, 또는 불규칙적 어레이로 복수의 수직 반도체 바디(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)로 패터닝된다. 그 후, 일부 실시예에 따라, 수직 반도체 바디들 각각의(또는 일부 서브셋의) 활성 채널 부분을 둘러싸는 게이트 층이 형성되고, 후속해서 상위 인터커넥트 층이 뒤따른다. 처리 동안에, 주어진 수직 반도체 바디는 선택사항으로서 제거될 수 있고, 일부 실시예에 따라: (1) 더미 채널을 제공하도록 블랭크화되거나; (2) 비아 또는 기타의 층간 라우팅을 제공하는 전기 도전성 플러그로 대체된다. 처리는, 예를 들어, 임의의 표준 및/또는 맞춤형 구성의 다중-레벨/적층된 수직 트랜지스터 회로 아키텍처를 제공하도록 복수회 반복되어 수행될 수 있다.

Description

수직 트랜지스터 아키텍처를 형성하기 위한 기술{TECHNIQUES FOR FORMING VERTICAL TRANSISTOR ARCHITECTURES}
전형적인 수직 트랜지스터 아키텍처에서, 각각의 도전 채널(conducting channel)은 기저 반도체 기판의 평면에 관해 수직으로 배향되는 실리콘 나노와이어(silicon nanowire)에 의해 제공된다. 각각의 수직 채널은 소위 게이트-올-어라운드(GAA; gate-all-around) 구성으로 3차원 금속 게이트에 의해 감싸지고, 소스 및 드레인 컨택트들은 각각의 수직 채널의 단부들과 전기적으로 결합된다.
도 1a는 본 개시내용의 실시예에 따라 구성된 집적 회로(IC)의 단면도이다.
도 1aa는 도 1a의 IC의 3차원 사시도를 나타낸다.
도 1b는 본 개시내용의 실시예에 따른 반도체 층의 전사 이후의 도 1a의 IC의 단면도이다.
도 1c는 본 개시내용의 실시예에 따른 반도체 층을 패터닝한 이후의 도 1b의 IC의 단면도이다.
도 1cc는 도 1c의 IC의 3차원 사시도를 나타낸다.
도 1d는 본 개시내용의 실시예에 따른 유전체 층 또는 소위 층간 유전체(ILD)의 추가 형성 이후의 도 1c의 IC의 단면도이다.
도 1e는 본 개시내용의 실시예에 따른 제2 유전체 층 또는 소위 게이트 유전체의 형성 이후의 도 1d의 IC의 단면도이다.
도 1ee는 도 1e의 IC(100)의 3차원 사시도를 나타낸다.
도 1f는 본 개시내용의 실시예에 따른 ILD의 추가 형성과 평탄화 이후의 도 1e의 IC의 단면도이다.
도 1g는 본 개시내용의 실시예에 따른 하드마스크 층의 형성 및 패터닝과 이에 의한 IC의 패터닝 이후의 도 1f의 IC의 단면도이다.
도 1h는 본 개시내용의 실시예에 따른 하드마스크 층의 제거, ILD의 추가 형성, 및 평탄화 이후의 도 1g의 IC의 단면도이다.
도 1hh는 도 1h의 IC의 3차원 사시도를 나타낸다.
도 1i는 본 개시내용의 실시예에 따른 제2 하드마스크 층의 형성 및 패터닝과 이에 의한 IC의 패터닝 이후의 도 1h의 IC의 단면도이다.
도 1j는 본 개시내용의 실시예에 따른 게이트 층의 형성 이후의 도 1i의 IC의 단면도이다.
도 1k는 본 개시내용의 실시예에 따른 게이트 층의 오목화 이후의 도 1j의 IC의 단면도이다.
도 1kk는 도 1k의 IC의 3차원 사시도를 나타낸다.
도 1l은 본 개시내용의 실시예에 따른 패터닝 이후의 도 1k의 IC의 단면도이다.
도 1m은 본 개시내용의 실시예에 따른 하나 이상의 전기 도전성 플러그의 형성 이후의 도 1l의 IC의 단면도이다.
도 1mm은 도 1m의 IC의 3차원 사시도를 나타낸다.
도 1n은 본 개시내용의 실시예에 따른 세선화(thinning), ILD 및 하나 이상의 인터커넥트의 추가 형성, 및 평탄화 이후의 도 1m의 IC의 단면도이다.
도 1nn은 도 1n의 IC의 3차원 사시도를 나타낸다.
도 2는 본 개시내용의 또 다른 실시예에 따라 구성된 IC의 단면도이다.
도 3a는 본 개시내용의 또 다른 실시예에 따라 구성된 예시적 IC의 단면도이다.
도 3b는 본 개시내용의 또 다른 실시예에 따라 구성된 예시적 IC의 단면도이다.
도 4는 본 개시내용의 실시예에 따라 구성된 단일 수직 반도체 층을 포함하는 예시적 인버터의 3차원 사시도를 나타낸다.
도 5는 본 개시내용의 또 다른 실시예에 따라 구성된 2개의 수직 반도체 층을 포함하는 예시적 인버터의 3차원 사시도를 나타낸다.
도 6은 본 개시내용의 또 다른 실시예에 따라 구성된 2개의 수직 반도체 층을 포함하는 예시적 NAND 논리 게이트의 3차원 사시도를 나타낸다.
도 7은 예시적 실시예에 따라 개시된 기술을 이용하여 형성된 집적 회로 구조물 또는 디바이스들로 구현된 컴퓨팅 시스템을 나타낸다.
본 실시예들의 이들 및 다른 피쳐들은 여기서 설명된 도면들과 함께 취해질 때 이하의 상세한 설명을 판독함으로써 더 양호하게 이해될 것이다. 도면에서, 다양한 도면들에 나타나 있는 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 참조번호로 표시될 수 있다. 명료성을 위해, 모든 도면에서 모든 컴포넌트가 라벨링되지는 않았다. 또한, 이해하는 바와 같이, 도면들은 반드시 축적비율대로 그려진 것은 아니고 설명되는 실시예들을 도시된 특정한 구성으로 제한하고자 함도 아니다. 예를 들어, 일부 도면들은 대체로 직선, 직각, 및 평활한 표면을 나타내고 있지만, 제작 프로세스의 현실적 제한을 감안하여, 개시된 기술들의 실제의 구현은 완벽한 직선, 직각 등이 아닐 수도 있고, 일부 피쳐들은 표면 토포그래피를 갖거나 기타의 방식으로 평활하지 않을 수 있다. 요약하면, 도면들은 단순히 예시적 구조를 나타내기 위해 제공된 것이다.
수직 트랜지스터 아키텍처를 형성하기 위한 기술이 개시된다. 일부 실시예에 따르면, 하위 인터커넥트 층 위에 반도체 층이 배치된 다음, 주어진 타겟 응용이나 최종 이용을 위해 원한다면, 규칙적, 반-규칙적, 또는 불규칙적 어레이로 복수의 수직 반도체 바디(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)로 패터닝된다. 그 후, 일부 실시예에 따라, 어레이(또는 그 일부 서브셋)의 각각의 수직 반도체 바디의 활성 채널 부분을 둘러싸는 게이트 층이 형성되고, 후속해서 상위 인터커넥트 층이 뒤따른다. 처리 동안에, 주어진 수직 반도체 반도체 바디는 선택사항으로서 제거될 수 있고, 일부 실시예에 따라: (1) 더미 채널(dummy channel)을 제공하도록 블랭크화(blanked)되거나; (2) 비아 또는 기타의 층간 라우팅을 제공하는 전기 도전성 플러그로 대체된다. 처리는, 예를 들어, 임의의 표준 및/또는 맞춤형 구성의 다중-레벨/적층된 수직 트랜지스터 아키텍처를 제공하도록 복수회 반복되어 수행될 수 있다. 일부 실시예에 따르면, 여기서 개시된 기술들은, 예를 들어, 단일의 수직 채널 디바이스를 형성하는데 있어서 뿐만 아니라 (예를 들어, 메모리 비트셀 어레이 또는 논리 게이트 등의, 반도체 채널 및 라우팅의 다중 레벨을 포함한) 특별-목적 회로 제작에서도 이용될 수 있다. 본 개시내용에 비추어 수많은 구성과 변형이 명백할 것이다.
전체 개관
평면형(수평 채널) 트랜지스터 디바이스는 크기 축소와 마이크로칩 내의 통합에 관하여 제한에 직면해 있다. 수직 트랜지스터 디바이스는 차세대 마이크로전자기술을 위한 바람직한 대안을 제공할 수 있다. 그러나, 수직 트랜지스터 아키텍처는, 기존의 통합된 제작 방법론들이 충분히 해결하지 못하거나 기타의 방식으로 인지하지 못하는 다양한 처리 곤란점들을 제기한다. 예를 들어, 전통적인 수직 트랜지스터 아키텍처는 통상적으로 적어도 3개의 라우팅 층: (1) 수직 채널 아래의 하위 소스/드레인 층; (2) 수직 채널과 동일한 레벨의 게이트; 및 (3) 수직 채널 위의 상위 드레인/소스 층을 포함한다. 서로에 관한 위치결정을 감안하여, 수직 트랜지스터 아키텍처에서의 하위 라우팅 층은 보통 수직 채널의 제작 이전에 제작될 것이 요구되므로, 기존의 벌크 처리 접근법들은 일반적으로 호환되지 않는다. 또한, 전통적인 수평 채널 디바이스에서의 게이트는 통상적으로 로컬 인터커넥트로서 역할을 하도록 구성되기 때문에, 예를 들어, 수평 디바이스와 수직 디바이스 사이의 설계 호환성을 제공하도록, 수직 채널 디바이스의 게이트를 로컬 인터커넥트로서 유사하게 역할을 하도록 구성하는 것이 바람직할 수 있다. 그러나, 수직 트랜지스터 내의 게이트가 수직 채널과 동일한 레벨에 위치한다면, 기존의 침습적 처리 접근법은 형성 동안 수직 채널 디바이스의 손상 위험을 초래한다.
따라서, 본 개시내용의 일부 실시예에 따르면, 수직 트랜지스터 아키텍처를 형성하기 위한 기술들이 개시된다. 일부 실시예에 따르면, 하위 인터커넥트 층 위에 반도체 층이 배치된 다음, 주어진 타겟 응용이나 최종 이용을 위해 원한다면, 규칙적, 반-규칙적, 또는 불규칙적 어레이로 복수의 수직 반도체 바디(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)로 패터닝된다. 그 후, 일부 실시예에 따라, 어레이(또는 그 일부 서브셋)의 각각의 수직 반도체 바디의 활성 채널 부분을 둘러싸는 게이트 층이 형성되고, 후속해서 상위 인터커넥트 층이 뒤따른다. 처리 동안에, 주어진 수직 반도체 바디는 선택사항으로서 제거될 수 있고, 일부 실시예에 따라: (1) 더미 채널을 제공하도록 그 위치에서 블랭크화되거나; (2) 그 위치에서 비아 또는 기타의 층간 라우팅을 제공하는 전기 도전성 플러그로 대체된다. 처리는, 예를 들어, 임의의 표준 및/또는 맞춤형 구성의 다중-레벨/적층된 수직 트랜지스터 아키텍처를 제공하도록 복수회 반복되어 수행될 수 있다. 일부 실시예에 따르면, 여기서 개시된 기술들은, 예를 들어, 단일의 수직 채널 트랜지스터 디바이스를 형성하는데 있어서 뿐만 아니라, 원한다면 복수의 레벨의 반도체 채널 및 라우팅을 포함한 더 높은 레벨의 회로들에서 이용될 수 있다.
일부 실시예에 따르면, 개시된 기술들은, 예를 들어, 주어진 수직 채널 디바이스에 전기 접속들의 임의의 원하는 배열(예를 들어, 소스 대 게이트; 드레인 대 게이트; 소스 대 드레인; 소스 대 게이트 대 드레인)을 제공하는데 이용될 수 있다. 일부 경우에, 개시된 기술들은, 예를 들어, 실시예에 따라 호스트 IC의 로컬 인터커넥트로서 역할을 하도록 구성된 게이트 층을 포함한 수직 채널 아키텍처를 제공하는데 이용될 수 있다. 일부 실시예에 따르면, 여기서 개시된 기술들은, 예를 들어, 전통적 디바이스 뿐만 아니라, 터널 전계-효과 트랜지스터(TFET) 디바이스, 양자 초격자, 및 통상적으로 날카롭고 및 정밀한 구성을 보이는 기타의 헤테로구조물 등의 진보된 수직 금속-산화물-반도체(MOS) 디바이스들을 형성하는데 이용될 수 있다. 개시된 기술들의 이용은, 예를 들어, 일부 실시예에 따라, 여기서 설명된 바와 같이 구성된 하나 이상의 수직 트랜지스터 디바이스를 갖는 주어진 반도체 아키텍처(또는 기타의 IC)의 시각적 또는 기타의 검사(예를 들어, 현미경 등)에 의해 검출될 수 있다.
방법론 및 구조물
도 1a 내지 도 1n은 본 개시내용의 실시예에 따른 집적 회로(IC) 제작 프로세스 흐름을 나타낸다. 여기서 설명되는 바와 같이, 개시된 프로세스 흐름은, 예를 들어, 각각이 이하에서 차례로 논의되는, 비트 셀(예를 들어, 도 1n 및 도 2), CMOS-유사 디바이스(예를 들어, 도 3a), TFET-유사 디바이스(예를 들어, 도 3b), 인버터(예를 들어, 도 4 및 도 5), 및 NAND 논리 게이트(예를 들어, 도 6)와 같은, 광범위한 수직 채널 아키텍처들 중 임의의 것을 형성하는데 이용될 수 있다. 그러나, 본 개시내용은 이들 예시적 구조물/디바이스들만으로 제한되지 않는다는 점에 유의해야 한다. 부분적으로 또는 전체적으로 여기서 개시된 기술들을 이용하여 형성될 수 있는 수 많은 수직 반도체 채널 아키텍처가 본 개시내용에 비추어 명백할 것이다. 또한, 여기서 논의되는 바와 같이, 개시된 프로세스 흐름은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 일부 실시예에 따라, 주어진 수직 반도체 채널 아키텍처에 광범위한 전기 접속들(예를 들어, 소스 대 게이트; 드레인 대 게이트; 소스 대 드레인; 소스 대 게이트 대 드레인 등) 중 임의의 접속을 제공하는데 이용될 수 있다.
프로세스는, 본 개시내용의 실시예에 따라 구성된 집적 회로(IC)(100)의 단면도인, 도 1a에서와 같이 시작할 수 있다. 도 1aa는 (도시의 편의상 유전체 층(102)이 그래픽적으로 생략된) 도 1a의 IC(100)의 3차원 사시도를 나타낸다. 알 수 있는 바와 같이, IC(100)는 초기에 유전체 층(102)을 포함할 수 있다. 일부 실시예에 따르면, 유전체 층(102)은, 예를 들어, 기판, 웨이퍼, 또는 기타 임의의 적절한 표면 상에 형성될 수 있고, 일부 경우에는 층간 유전체(ILD; inter-layer dielectric)로서 형성될 수 있다. 유전체 층(102)은, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 전기 절연성 또는 유전체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 유전체 층(102)은: (1) 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3), 또는 탄소(C)-도핑된 산화물 등의 산화물; (2) 질화 실리콘(Si3N4) 등의 질화물; (3) 플루오로시클로부탄(perfluorocyclobutan) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene) 등의 중합체; (4) 포스포실리케이트 유리(PSG); (5) 플루오로실리케이트 유리(FSG); (6) 실세스퀴옥산 또는 실록산, 카르보실란 재료(예를 들어, 1, 3, 5-트리실라시클로헥산 유도체 등의, 메틸- 또는 에틸-브릿지형 실리케이트 또는 카르보실란-고리 구조체) 등의, 유기실리케이트 유리(OSG); 및/또는 (7) 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 그러나, 본 개시내용은 이것으로 제한되지 않고, 더 일반적 의미에서, 및 일부 실시예에 따라, 유전체 층(102)은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 부분적으로 또는 전체적으로, 임의의 유전체 재료(예를 들어, 로우-k 유전체, 하이-k 유전체, 또는 기타)로부터 형성될 수 있다는 점에 유의해야 한다. 일부 실시예에 따르면, 유전체 층(102)은, 예를 들어, (1) 물리적 증착(PVD) 프로세스; (2) 플라즈마-강화된 CVD(PECVD) 등의 화학적 증착(CVD) 프로세스; (3) 스핀-온 퇴적(SOD) 프로세스; 및/또는 (4) 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 유전체 층(102)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 1a로부터 더 알 수 있는 바와 같이, 유전체 층(102)에는 하나 이상의 전기적 인터커넥트(104)(예를 들어, 하위 라우팅 층)가 그 내부에 형성될 수 있다. 주어진 인터커넥트(104)의 기하학적 구조는, 일부 예시적 실시예에 따라, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 맞춤화(예를 들어, 다각형, 곡선형, 또는 기타 임의의 기하학적 형상)될 수 있고, (1) 단일-다마신(single-damascene) 인터커넥트 구조물(예를 들어, 트렌치; 비아); (2) 듀얼-다마신 인터커넥트 구조물(예를 들어, 기저 비아를 갖는 트렌치); (3) 이방성 인터커넥트 구조물; 및/또는 (4) 등방성 인터커넥트 구조물일 수 있다. 본 개시내용에 비추어 인터커넥트(들)(104)에 대한 수 많은 적절한 구성이 명백할 것이다.
주어진 인터커넥트(104)는, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 전기 도전성 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 주어진 인터커넥트(104)는: (1) 텅스텐(W); (2) 구리(Cu); (3) 코발트(Co); (4) 몰리브덴(Mo); (5) 로듐(Rh); (6) 베릴륨(Be); (7) 크롬(Cr); (8) 망간(Mn); (9) 알루미늄(Al); (10) 루테늄(Ru); (11) 팔라듐(Pd); (12) 니켈(Ni); (13) 코발트 텅스텐 인화물(CoWP); (14) 코발트 텅스텐 붕소(CoWB); (15) 구리 게르마늄(CuGe); (16) 실리콘(Si); 및/또는 (17) 이들 중 임의의 하나 이상의 합금이나 기타의 조합으로부터 형성될 수 있다. 일부 실시예에 따르면, 인터커넥트(들)(104)는, 예를 들어, (1) 전기도금 프로세스; (2) 무전해 퇴적 프로세스; (3) 화학적 증착(CVD) 프로세스; 및/또는 (4) 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 주어진 인터커넥트(104)를 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
인터커넥트(들)(104)의 형성 이후에, 예를 들어, (1) 주어진 인터커넥트(104); 및/또는 (2) 유전체 층(102)의 임의의 원치않는 잉여물(예를 들어, 상부퇴적물)을 제거하기 위해, IC(100)를 평탄화하는 것이 일부 사례에는 바람직할 수 있다. 이 목적을 위해, 본 개시내용에 비추어 명백한 바와 같이, IC(100)는, 화학적-기계적 평탄화(CMP) 프로세스; 에칭-및-세정 프로세스; 및/또는 기타 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 평탄화 이후에, 유전체 층(102)과 인터커넥트(들)(104)는, 예를 들어, 약 10-50 nm 범위의(예를 들어, 약 10-30 nm, 약 30-50 nm, 또는 약 10-50 nm 범위의 기타 임의의 하부-범위) 두께를 가질 수 있다. 그러나, 유전체 층(102) 및/또는 주어진 인터커넥트(104)의 치수는 이 예시적 범위만으로 제한되지 않고, 더 일반적 의미에서 및 일부 실시예에 따라, 유전체 층(102) 및 인터커넥트(들)(104)의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 맞춤화될 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 유전체 층(102) 및/또는 하나 이상의 인터커넥트(104)의 치수는, 여기서 설명되는 바와 같이, 처리 동안에 변할 수 있다(예를 들어, 증가 및/또는 감소할 수 있다). 일부 경우에, 유전체 층(102) 및/또는 주어진 인터커넥트(104)는, 예를 들어, IC(100)의 임의의 기저 층들(예를 들어, 기판, 웨이퍼, 또는 기타 임의의 적절한 표면)에 의해 제공된 토포그래피 위에서 실질적으로 균일한 두께를 가질 수 있다. 그러나, 일부 다른 사례에서, 유전체 층(102) 및/또는 주어진 인터커넥트(104)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 유전체 층(102)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 일부 경우에, 주어진 인터커넥트(104)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면, 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 유전체 층(102) 및 인터커넥트(들)(104)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라 반도체 층(106)의 전사 이후의 도 1a의 IC(100)의 단면도인 도 1b에서와 같이 계속할 수 있다. 반도체 층(106)은, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 반도체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 반도체 층(106)은: (1) 실리콘(Si); (2) 게르마늄(Ge); (3) 실리콘 게르마늄(SiGe); (4) 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 갈륨 질화물(GaN), 또는 인듐 인화물(InP) 등의 III-V 화합물; 및/또는 (5) 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 실시예에 따르면, 반도체 층(106)은, 예를 들어, (1) 이온-컷(ion-cut) 프로세스; (2) 비정질 층 블리스터(amorphous layer blister) 프로세스; (3) 스트레인-유도된 스폴링(strain-induced spalling) 프로세스; (4) 배면측 연삭(backside grinding) 프로세스; 및/또는 (5) 이들 중 임의의 하나 이상의 조합 등의, 블랭킷 반도체 전사 프로세스를 이용하여 IC(100) 위에 제공될 수 있다. IC(100) 위에 반도체 층(106)을 제공하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 반도체 층(106)의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 맞춤화될 수 있고, 일부 사례에서는, 부분적으로 또는 전체적으로, IC(100)에 대한 원하는 채널 길이에 기초하여 선택될 수 있다. 일부 실시예에 따르면, 반도체 층(106)은, 약 10-100 nm 범위의(예를 들어, 약 10-50 nm, 약 50-100 nm, 또는 약 10-100 nm 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 경우에, 반도체 층(106)은, 예를 들어, IC(100)의 임의의 기저 층들(예를 들어, 유전체 층(102); 주어진 인터커넥트(104))에 의해 제공된 토포그래피 위에서 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 반도체 층(106)은 이러한 토포그래피 위에 실질적으로 컨포멀 층(conformal layer)으로서 제공될 수 있다. 그러나, 일부 다른 사례에서, 반도체 층(106)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 반도체 층(106)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면, 그 제2 부분은 상이한 제2 범위 내의 두께를 가진다. 반도체 층(106)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 반도체 층(106)을 패터닝한 이후의 도 1b의 IC(100)의 단면도인, 도 1c에서와 같이 계속될 수 있다. 도 1cc는 (도시의 편의상 유전체 층(102)이 그래픽적으로 생략된) 도 1c의 IC(100)의 3차원 사시도를 나타낸다. 알 수 있는 바와 같이, 반도체 층(106)은 하나 이상의 반도체 바디(106)(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)로 패터닝될 수 있다. 이 목적을 위해, 임의의 적절한 리소그래피 패터닝 기술(또는 이러한 기술들의 조합)이 이용될 수 있다. 예를 들어, 일부 실시예에 따르면, 하나 이상의 반도체 바디(106)는 : (1) 액침 리소그래피(immersion lithography) 프로세스; (2) 전자-빔(e-beam) 리소그래피 프로세스; (3) 극 자외선(EUV; extreme ultraviolet) 리소그래피 프로세스; 및/또는 (4) 이들 중 임의의 하나 이상의 조합으로부터 패터닝될 수 있다. 일부 실시예에 따르면, 반도체 층(106)은, 궁극적으로 IC(100)의 하나 이상의 반도체 채널로서 역할을 할 반도체 바디(106)뿐만 아니라, (여기서 설명된 바와 같이) 궁극적으로 이러한 위치에서 제거되고 IC(100)에 대한 더미 및/또는 비아로 대체될 반도체 바디(106)도 형성하도록 패터닝될 수 있다는 점에 유의해야 한다. 반도체 층(106)을 하나 이상의 반도체 바디(106)로 패터닝하기 위한 다른 적절한 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
반도체 층(106)으로부터 형성된 하나 이상의 반도체 바디(106)(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)의 기하학적 구조, 치수, 간격, 및 배열은, 주어진 타겟 응용 또는 최종 이용에 대해 원한다면, 맞춤화될 수 있고, 일부 경우에는, 부분적으로 또는 전체적으로, 주어진 호스트 IC(100)에 대한 원하는 반도체 채널 성능에 기초하여 선택될 수 있다. 일부 사례에서, 주어진 반도체 바디(106)는 일반적으로, 원형, 타원형, 또는 기타의 곡선형 단면 프로파일을 갖는, 대체로 주면 형상일 수 있는 반면, 일부 다른 사례에서는, 주어진 반도체 바디(106)는, 정사각형, 직사각형, 6각형, 또는 기타의 다각형 단면 프로파일을 갖는, 대체로 각기둥 형상일 수 있다. 일부 경우에, 주어진 반도체 바디(106)는, 약 1-20 nm 범위(예를 들어, 약 1-5 nm, 약 5-10 nm, 약 10-15 nm, 약 15-20 nm, 또는 약 1-20 nm 범위 내의 기타 임의의 하부-범위)의 폭/직경(DI)을 가질 수 있다. 일부 경우에, 주어진 반도체 바디(106)는, 예를 들어, 약 10-100 nm 범위의(예를 들어, 약 10-25 nm, 약 25-50 nm, 약 50-100 nm, 또는 약 10-100 nm 범위 내의 기타 임의의 하부-범위) 높이/길이(D2)를 가질 수 있다. 일부 사례에서, 반도체 층(106)은, 바디(106)의 전부 또는 거의 전부가 서로에 관해 체계적 방식으로 배열되는, 반도체 바디(106)들(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)의 규칙적 어레이로 패터닝될 수 있다. 일부 다른 사례에서, 반도체 층(106)은, 바디(106)들 중 소정 서브셋은 서로에 관해 체계적 방식으로 배열되지만, 적어도 하나의 다른 바디(106)는 이와 같이 배열되지 않는, 반도체 바디(106)들(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)의 반-규칙적 어레이로 패터닝될 수 있다. 일부 역시 다른 사례에서, 반도체 층(106)은, 바디(106)들이 서로에 관해 체계적 방식으로 배열되지 않는, 반도체 바디(106)들(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)의 불규칙적 어레이로 패터닝될 수 있다. 일부 경우에, 이웃하는 반도체 바디(106)들은 서로 실질적으로 등거리 이격될 수 있다(예를 들어, 실질적으로 일정한 간격을 보일 수 있다). 그러나, 일부 다른 경우에, 하나 이상의 반도체 바디(106)들의 간격은, 원한다면, 달라질 수도 있다. 일부 예시적 경우에, 이웃하는 반도체 바디(106)들은, 예를 들어, 약 5-50 nm 범위의(예를 들어, 약 5-25 nm, 약 25-50 nm, 또는 약 5-50 nm 범위 내의 기타 임의의 하부-범위) 거리만큼 서로 분리될 수 있다. IC(100)의 하나 이상의 반도체 바디(106)(예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물)에 대한 다른 적절한 기하학적 구조, 치수, 간격, 및 배열이 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 유전체 층(102)의 추가 형성 이후의 도 1c의 IC(100)의 단면도인, 도 1d에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, IC(100)는, 예를 들어, 하나 이상의 반도체 바디(106)들 사이의 틈새 공간(들) 내에서 유전체 층(102)의 추가 형성을 겪을 수도 있다. 이 목적을 위해, 유전체 층(102)이, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 기술(또는 기술들의 조합)을 이용하여 추가로 형성될 수 있다. 유전체 층(102)이 추가로 형성될 때, 이것은, 예를 들어, 약 1-10 nm 범위(예를 들어, 약 1-5 nm, 약 5-10 nm, 또는 약 1-10 nm 범위의 기타 임의의 하부-범위)의 거리(D3)만큼 주어진 반도체 바디(106)의 측벽 부분까지 연장될 수 있다. 그러나, 본 개시내용은 이 예시적 범위만으로 제한되지 않고, 더 일반적 의미에서, 일부 실시예에 따라, IC(100)가 유전체 층(102)으로 더 채워지는 양은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면 맞춤화될 수 있다는 점에 유의해야 한다.
프로세스는, 본 개시내용의 실시예에 따라, 유전체 층(110)의 형성 이후의 도 1d의 IC(100)의 단면도인, 도 1e에서와 같이 계속될 수 있다. 도 1ee는 (도시의 편의상 유전체 층(102)이 그래픽적으로 생략되고 유전체 층(110)이 부분적으로 그래픽적으로 생략된) 도 1e의 IC(100)의 3차원 사시도를 나타낸다. 유전체 층(110)은, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 유전체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 유전체 층(110)은: (1) 산화 하프늄(HfO2); (2) 이산화 지르코늄(ZrO2); (3) 오산화 탄탈(Ta2O5); (4) 이산화 실리콘(SiO2); (5) 산화 알루미늄(Al2O3); (6) 이산화 티타늄(TiO2); (7) 산화 란탄(La2O3); (8) 하프늄 실리케이트(HfSiO4); (9) 지르코늄 실리케이트(ZrSiO4); (10) 티탄산 스트론튬(SrTiO3); 및/또는 (11) 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 그러나, 본 개시내용은 이것으로 제한되지 않고, 더 일반적 의미에서, 및 일부 실시예에 따라, 유전체 층(110)은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 부분적으로 또는 전체적으로, 임의의 유전체 재료(예를 들어, 로우-k 유전체, 하이-k 유전체, 또는 기타)로부터 형성될 수 있다는 점에 유의해야 한다. 일부 실시예에 따르면, 유전체 층(110)은, 예를 들어, (1) 플라즈마-강화된 CVD(PECVD) 등의 화학적 증착(CVD) 프로세스; (2) 원자층 퇴적(ALD) 프로세스; 및/또는 (3) 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 유전체 층(110)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 유전체 층(110)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원한다면 맞춤화될 수 있다. 일부 실시예에 따르면, 유전체 층(110)은, 예를 들어, 약 1-10 nm 범위의(예를 들어, 약 1-2.5 nm, 약 2.5-5 nm, 또는 약 5-7.5 nm, 약 7.5-10 nm, 또는 약 1-10 nm 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 유전체 층(110)은, 예를 들어, IC(100)의 임의의 기저층들(예를 들어, 하나 이상의 반도체 바디(106); 유전체 층(102))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 유전체 층(110)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 그러나, 일부 다른 사례에서, 유전체 층(110)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 유전체 층(110)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 유전체 층(110)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 유전체 층(102)의 추가 형성과 평탄화 이후의 도 1e의 IC(100)의 단면도인, 도 1f에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, IC(100)는, 예를 들어, 하나 이상의 반도체 바디(106)들과 유전체 층(110)의 부속 부분(들) 사이의 틈새 공간(들) 내에서 유전체 층(102)의 추가 형성을 겪을 수도 있다. 이 목적을 위해, 유전체 층(102)이, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 기술(또는 기술들의 조합)을 이용하여 추가로 형성될 수 있다. 유전체 층(102)이 추가로 형성될 때, 이것은 유전체 층(110)의 상위 표면 위로(또는 그렇지 않다면, 주어진 반도체 바디(106)의 상위 부분 위로) 연장될 수 있다. 유전체 층(102)의 이러한 추가 형성 이후에, 예를 들어, 그 임의의 원치않는 잉여물(예를 들어, 상부퇴적물)을 제거하기 위해 IC(100)를 평탄화하는 것이 일부 사례에서는 바람직할 수 있다. 이 목적을 위해, IC(100)는, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 평탄화를 통해, 유전체 층(102)의 두께는, 대체로 도 1f로부터 알 수 있는 바와 같이, 유전체 층(102)의 상위 표면이 유전체 층(110)의 상위 표면(또는 주어진 반도체 바디(106)의 상위 표면)과 실질적으로 동일한 높이(예를 들어, 정확히 동일하거나, 그렇지 않다면, 주어진 공차 내에서 동일한 높이)가 되도록 감소될 수 있다. 그러나, 본 개시내용은 이것으로 제한되지 않고, 더 일반적인 의미에서, 및 일부 실시예에 따르면, 유전체 층(102)은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 임의의 주어진 두께로 감소될 수 있다. 본 개시내용에 비추어 수 많은 적절한 구성이 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 하드마스크 층(114)의 형성 및 패터닝과 이에 의한 IC(100)의 패터닝 이후의 도 1f의 IC(100)의 단면도인, 도 1g에서와 같이 계속될 수 있다. 하드마스크 층(114)은, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 하드마스크 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 하드마스크 층(114)은: (1) 고농도 탄소(C)-함유 하드마스크(예를 들어, 중량비 약 40% 이상의 탄소 함량을 가짐); (2) 이산화 실리콘(SiO2); (3) 실리콘 질화물(Si3N4); (4) 실리콘 산화질화물(SiOxNy); 및/또는 (5) 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 실시예에 따르면, 하드마스크 층(114)은, 예를 들어, (1) 스퍼터링 퇴적 등의, 물리적 증착(PVD) 프로세스; (2) 플라즈마-강화된 CVD(PECVD) 등의 화학적 증착(CVD) 프로세스; (3) 스핀-온 퇴적(SOD) 프로세스; (4) 원자층 퇴적(ALD) 프로세스; 및/또는 (5) 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 하드마스크 층(114)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 하드마스크 층(114)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원한다면 맞춤화될 수 있다. 일부 실시예에 따르면, 하드마스크 층(114)은, 예를 들어, 약 1-30 nm 범위의(예를 들어, 약 1-10 nm, 약 10-20 nm, 또는 약 20-30 nm, 또는 약 1-30 nm 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(114)은, 예를 들어, IC(100)의 임의의 기저층들(예를 들어, 유전체 층(110); 주어진 반도체 바디(106); 유전체 층(102))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(114)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 그러나, 일부 다른 사례에서, 하드마스크 층(114)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 하드마스크 층(114)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 본 개시내용에 비추어 하드마스크 층(114)에 대한 다른 적절한 치수가 명백할 것이다.
그 형성 이후에, 하드마스크 층(114)은, 예를 들어, 반도체 바디(106)의 형성에 관하여 전술된 바와 같은, 임의의 적절한 리소그래피 패터닝 기술(또는 이러한 기술들의 조합)을 이용하여 패터닝을 겪을 수 있다. 일부 실시예에 따르면, 하드마스크 층(114)은, 예를 들어, 선택사항으로서 블랭크화될(예를 들어, 이하에서 논의되는 바와 같이, 선택적으로 에칭제거(etch out)되거나 기타의 방식으로 IC(100)로부터 제거되고, 이러한 위치에서 유전체 층(102)에 대한 추가 재료로 대체될) IC(100)의 하나 이상의 채널을 드러내도록 패터닝될 수 있다. 그 후에, 프로세스는 계속해서, 대체로 도 1g로부터 알 수 있는 바와 같이, 패터닝된 하드마스크 층(114)을 마스크로서 이용하여 하나 이상의 반도체 바디(106)(및 존재한다면, 유전체 층(110)의 연관된 부분)를 유전체 층(102) 내까지 에칭제거함으로써, IC(100) 내에 하나 이상의 개구(116)를 형성한다. 이 목적을 위해, IC(100)는, 일부 실시예에 따라, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 이용하여 패터닝될 수 있다. 일부 사례에서, 이방성 플라즈마 에칭 프로세스가 채용될 수 있다. 또한, 일부 실시예에 따르면, IC(100)를 에칭하기 위한 에칭 화학(etch chemistry)은, 원한다면 맞춤화될 수 있고, 일부 사례에서는, 하드마스크 층(114) 및/또는 유전체 층(102)의 재료(들)에 비해 반도체 바디(106) 및/또는 유전체 층(110)의 재료(들)의 에칭에 대해 선택적일 수 있다. 또한, 주어진 개구(116)(및 그에 따라 IC(100)의 주어진 선택사항적인 블랭크화된 영역)의 기하학적 구조 및 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면 맞춤화될 수 있고, 일부 사례에서, 적어도 부분적으로, 이용되는 에칭 프로세스 및/또는 에칭 화학의 유형에 의존할 수 있다. IC(100)를 하나 이상의 개구(116)로 패터닝하기 위한 다른 적절한 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 하드마스크 층(114)의 제거, 유전체 층(102)의 추가 형성, 및 평탄화 이후의 도 1g의 IC(100)의 단면도인, 도 1h에서와 같이 계속될 수 있다. 도 1hh는 (도시의 편의상 유전체 층(102)이 그래픽적으로 생략되고 유전체 층(110)이 부분적으로 그래픽적으로 생략된) 도 1h의 IC(100)의 3차원 사시도를 나타낸다. 하드마스크 층(114)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 평탄화/연마 프로세스, 세정 등을 이용하여 IC(100)로부터 제거될 수 있다. 하드마스크 층(114)이 고농도 탄소(C)-함유 하드마스크(예를 들어, 중량비 약 40% 이상의 탄소 함량을 가짐)인 일부 사례에서, 본 발명의 실시예에 따라 산소(O2)-기반의 플라즈마 애싱(ashing)과 세정 프로세스가 이용될 수 있다. 하드마스크 층(114)을 제거하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
하드마스크 층(114)을 제거한 후에, IC(100)는, 예를 들어, 일부 실시예에 따라, IC(100)의 주어진 채널을 선택사항으로서 블랭크화하기 위해 주어진 개구(116)를 채우도록, 유전체 층(102)의 추가 형성을 겪을 수 있다. 이 목적을 위해, 유전체 층(102)이, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 기술(또는 기술들의 조합)을 이용하여 추가로 형성될 수 있다. 유전체 층(102)이 추가로 형성될 때, 이것은 유전체 층(110)의 상위 표면 위로(또는 그렇지 않다면, 주어진 반도체 바디(106)의 상위 부분 위로) 연장될 수 있다. 유전체 층(102)의 이러한 추가 형성 이후에, 일부 사례에서, 예를 들어, 그 임의의 원치않는 잉여물(예를 들어, 상부퇴적물)을 제거하기 위해, IC(100)를 평탄화하는 것이 바람직할 수 있다. 이 목적을 위해, IC(100)는, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 평탄화를 통해, 유전체 층(102)의 두께는, 대체로 도 1h로부터 알 수 있는 바와 같이, 유전체 층(102)의 상위 표면이 유전체 층(110)의 상위 표면(또는 주어진 반도체 바디(106)의 상위 표면)과 실질적으로 동일한 높이(예를 들어, 정확히 동일하거나, 그렇지 않다면, 주어진 공차 내에서 동일한 높이)가 되도록 감소될 수 있다. 그러나, 본 개시내용은 이것으로 제한되지 않고, 더 일반적인 의미에서, 및 일부 실시예에 따르면, 유전체 층(102)은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 임의의 주어진 두께로 감소될 수 있다. 본 개시내용에 비추어 수 많은 적절한 구성이 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 하드마스크 층(118)의 형성 및 패터닝과 이에 의한 IC(100)의 패터닝 이후의 도 1h의 IC(100)의 단면도인, 도 1i에서와 같이 계속될 수 있다. 하드마스크 층(118)은, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 하드마스크 재료(또는 재료들의 조합)로부터 형성될 수 있고, 일부 경우에는, 예를 들어, 하드마스크 층(114)에 관하여 앞서 논의된 예시적 재료와 예시적 기술들 중 임의의 것을 이용하여 형성될 수도 있다. 또한, 하드마스크 층(118)의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 맞춤화될 수 있고, 일부 경우에는, 예를 들어, 하드마스크 층(114)에 관하여 앞서 논의된 바와 같은 것들과 실질적으로 유사할 수 있다. 일부 사례에서, 하드마스크 층(118)은, 예를 들어, IC(100)의 임의의 기저층들(예를 들어, 유전체 층(102); 유전체 층(110); 주어진 반도체 바디(106))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(118)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 그러나, 일부 다른 사례에서, 하드마스크 층(118)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 하드마스크 층(118)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 하드마스크 층(118)을 형성하기 위한 다른 적절한 재료, 치수, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
그 형성 이후에, 하드마스크 층(118)은, 예를 들어, 반도체 바디(106)에 관하여 전술된 바와 같은, 임의의 적절한 리소그래피 패터닝 기술(또는 이러한 기술들의 조합)을 이용하여 패터닝을 겪을 수 있다. 일부 실시예에 따라, 하드마스크 층(118)은, 예를 들어, 기저 유전체 층(102)의 하나 이상의 부분(예를 들어, 앞서 논의된 바와 같은, IC(100)의 하나 이상의 선택사항적으로 블랭크화된 채널; 대체로 도 1i에 도시된 바와 같은, 하나 이상의 분리자 부분(102a))을 보호하도록 패터닝될 수 있다. 그 후, 프로세스는 계속해서, 도 1i로부터 알 수 있는 바와 같이, 패터닝된 하드마스크 층(118)을 마스크로 이용하여 IC(100)에 게이트 트렌치(120)를 제공하기 위해 유전체 층(102)의 일부를 에칭제거할 수 있다. 이 목적을 위해, IC(100)는, 일부 실시예에 따라, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 이용하여, 패터닝될 수 있다. 일부 사례에서, 이방성 플라즈마 에칭 프로세스가 채용될 수 있다. 또한, 일부 실시예에 따르면, IC(100)를 에칭하기 위한 에칭 화학은, 원한다면 맞춤화될 수 있고, 일부 사례에서는, 하드마스크 층(118), 유전체 층(110), 및/또는 반도체 바디(106)의 재료(들)에 비해 유전체 층(102)의 재료(들)의 에칭에 대해 선택적일 수 있다. 또한, 게이트 트렌치(120)의 기하학적 구조 및 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면 맞춤화될 수 있고, 일부 사례에서, 적어도 부분적으로, 이용되는 에칭 프로세스 및/또는 에칭 화학의 유형에 의존할 수 있다. 일부 경우에, 유전체 층(102)은 기저 유전체 층(110)에 도달할 때까지 에칭제거될 수 있다. IC(100)를 게이트 트렌치(120)로 패터닝하기 위한 다른 적절한 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
게이트 트렌치(120)를 패터닝한 후에, 프로세스는 계속해서 IC(100)로부터 하드마스크 층(118)을 제거할 수 있다. 이 목적을 위해, 통상적으로 행해지는 바와 같이, 임의의 적절한 평탄화/연마 프로세스, 세정 등이 이용될 수 있다. 일부 경우에, (예를 들어, 하드마스크 층(114)에 관하여 앞서 논의된 바와 같은) 플라즈마 애싱 및 세정 프로세스가 이용될 수 있다. 하드마스크 층(118)을 제거하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 게이트 층(122)의 형성 이후의 도 1i의 IC(100)의 단면도인, 도 1j에서와 같이 계속될 수 있다. 일부 실시예에 따르면, 게이트 층(122)은 IC(100)의 하나 이상의 수직 트랜지스터에 대한 게이트로서 뿐만 아니라, IC(100) 내의 로컬 인터커넥트로서도 역할을 하도록 구성될 수 있다. 게이트 층(122)은, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 게이트 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 게이트 층(122)은: (1) 텅스텐(W); (2) 알루미늄(Al); (3) 티타늄(Ti); (4) 질화 티타늄(TiN); (5) 폴리실리콘(도핑 또는 도핑되지 않음); 및/또는 (6) 이들 임의의 하나 이상의 합금 또는 기타의 조합으로부터 형성될 수 있다. 일부 실시예에 따르면, IC(100)는, 전역적으로, 임의의 원하는 초기 두께의 게이트 층(122)으로 채워질 수 있고, 일부 경우에, 게이트 층(122)은, (예를 들어, 대체로 도 1j로부터 알 수 있는 바와 같이) 예를 들어, 게이트 트렌치(120) 외부로 및 유전체 층(110) 및/또는 유전체 층(102)의 상위 표면 위로 연장하도록, 충분한 초기 두께로 형성될 수 있다. 이 목적을 위해, 게이트 층(122)은, 일부 실시예에 따라, (1) 물리적 증착(PVD) 프로세스; (2) 화학적 증착(CVD) 프로세스; (3) 전기도금 프로세스; (4) 무전해 퇴적 프로세스; 및/또는 (5) 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 게이트 층(122)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 게이트 층(122)을 오목화한 이후의 도 1j의 IC(100)의 단면도인, 도 1k에서와 같이 계속될 수 있다. 도 1kk는 (도시의 편의상 유전체 층(102)이 그래픽적으로 생략되고 유전체 층(110)이 부분적으로 그래픽적으로 생략된) 도 1k의 IC(100)의 3차원 사시도를 나타낸다. 일부 실시예에 따르면, 게이트 층(122)은 주어진 원하는 게이트 두께를 달성하기 위해 IC(100)로부터 그 잉여물을 제거하도록 오목화될 수 있다. 이 목적을 위해, 게이트 층(122)은: (1) 예를 들어, 도 1a에 관하여, 앞서 논의된 바와 같은, 임의의 적절한 평탄화/연마 프로세스; 및/또는 (2) 임의의 적절한 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 겪을 수 있다. 게이트 층(122)의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 맞춤화될 수 있고, 일부 경우에, 적어도 부분적으로, 주어진 호스트 IC(100)의 원하는 활성 반도체 채널 길이에 기초하여 선택될 수 있다. 일부 실시예에 따르면, 게이트 층(122)은, 예를 들어, 약 10-30 nm 범위의(예를 들어, 약 10-20 nm 약 20-30 nm, 또는 약 10-30 nm 범위 내의 기타 임의의 하부-범위) (오목화 이후의) 두께를 가질 수 있다. 일부 사례에서, 게이트 층(122)은, 예를 들어, IC(100)의 임의의 기저층들(예를 들어, 게이트 트렌치(120) 내의 유전체 층(110)의 부분들)에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 그러나, 일부 다른 사례에서, 게이트 층(122)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 게이트 층(122)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 게이트 층(122)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
알 수 있는 바와 같이, 결과적 게이트 층(122)은, 일부 실시예에 따라, 원한다면, 각각의 수직 반도체 바디(106)(또는 그 일부의 서브셋)의 활성 채널 부분을 둘러싸도록 구성될 수 있다. 일부 경우에, 유전체 층(102)의 주어진 분리자 부분(102a)의 존재는 IC(100)에 대한 바디(106)들의 서브셋의 지정을 용이하게 할 수 있다. 일부 경우에, 게이트 층(122)은 연속 층일 수 있는 반면, 일부 다른 경우에는, 게이트 층(122)은, (대체로 도 1k에 도시된 바와 같은) 분리자 부분(102a)이 존재하거나 및/또는 블랭크화된 채널이 선택사항으로서 형성되는 곳 등의, 불연속(예를 들어, 갭)의 하나 이상의 영역을 가질 수 있다. 더 알 수 있는 바와 같이, 주어진 원하는 게이트 두께를 달성하기 위해 게이트 층(122)을 오목화한 후에, IC(100)는, 예를 들어, 하나 이상의 반도체 바디(106)와 부속 유전체 층(110) 사이의 게이트 층(122) 위의 틈새 공간(들) 내에서의, 유전체 층(102)의 추가 형성을 겪을 수 있다. 이 목적을 위해, 유전체 층(102)이, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 기술(또는 기술들의 조합)을 이용하여 추가로 형성될 수 있다. 유전체 층(102)이 추가로 형성될 때, 이것은, 존재한다면, IC(100)의 주어진 분리자 부분(102a)과 연결되게 될 수 있다. 또한, 유전체 층(102)이 추가로 형성될 때, 이것은 주어진 반도체 바디(106) 위의 유전체 층(110)의 상위 표면 위로 연장될 수 있다. 유전체 층(102)의 이러한 추가 형성 이후에, 일부 사례에서, 예를 들어, 그 임의의 원치않는 잉여물(예를 들어, 상부퇴적물)을 제거하기 위해, IC(100)를 평탄화하는 것이 바람직할 수 있다. 이 목적을 위해, IC(100)는, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 평탄화를 통해, 유전체 층(102)의 두께는, 대체로 도 1k로부터 알 수 있는 바와 같이, 유전체 층(102)의 상위 표면이, 주어진 반도체 바디(106)의 위의 유전체 층(110)의 상위 표면과 실질적으로 동일한 높이(예를 들어, 정확히 동일하거나, 그렇지 않다면, 주어진 공차 내에서 동일한 높이)가 되도록 감소될 수 있다. 그러나, 본 개시내용은 이것으로 제한되지 않고, 더 일반적인 의미에서, 및 일부 실시예에 따르면, 유전체 층(102)은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 임의의 주어진 두께로 감소될 수 있다. 본 개시내용에 비추어 수 많은 적절한 구성이 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 패터닝 이후의 도 1k의 IC(100)의 단면도인, 도 1l에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, IC(100)의 하나 이상의 채널은, 도 1m에 관하여 후술되는 바와 같이, 선택적으로 에칭제거(또는 기타의 방식으로 제거)되고 하나 이상의 전기 도전성 플러그(124)로 대체될 수 있다. 특히, 하나 이상의 반도체 바디(106)(및 유전체 층(110)의 연관된 부분)은, 대체로 도 1l로부터 알 수 있는 바와 같이, 에칭제거되어, IC(100) 내에 하나 이상의 개구(128)를 형성할 수 있다. 이 목적을 위해, IC(100)는, 일부 실시예에 따라, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 이용하여, 패터닝될 수 있다. 일부 사례에서, 이방성 플라즈마 에칭 프로세스가 채용될 수 있다. 또한, 일부 실시예에 따르면, IC(100)를 에칭하기 위한 에칭 화학은, 원한다면 맞춤화될 수 있고, 일부 사례에서는, 게이트 층(122) 및/또는 유전체 층(102)의 재료(들)에 비해 반도체 바디(106) 및/또는 유전체 층(110)의 재료(들)의 에칭에 대해 선택적일 수 있다. 또한, 주어진 개구(128)(및 그에 따라 IC(100)의 주어진 전기 도전성 플러그(124))의 기하학적 구조 및 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면 맞춤화될 수 있고, 일부 사례에서, 적어도 부분적으로, 이용되는 에칭 프로세스 및/또는 에칭 화학의 유형에 의존할 수 있다. IC(100)를 하나 이상의 개구(128)로 패터닝하기 위한 다른 적절한 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 하나 이상의 전기 도전성 플러그(124)의 형성 이후의 도 1l의 IC(100)의 단면도인, 도 1m에서와 같이 계속될 수 있다. 도 1mm은 (도시의 편의상 유전체 층(102)이 그래픽적으로 생략되고 유전체 층(110)이 부분적으로 그래픽적으로 생략된) 도 1m의 IC(100)의 3차원 사시도를 나타낸다. 주어진 개구(128)를 전기 도전성 플러그(124)로 채움으로써, 일부 실시예에 따라 IC(100)의 주어진 채널은 비아-유형 인터커넥트로 전환될 수 있다. 일부 경우에, 주어진 전기 도전성 플러그(124)는, 적어도 부분적으로, 호스트 IC(100)에 대한 층간 라우팅 요소로서 역할을 하도록 구성될 수 있다. 일부 실시예에 따르면, 주어진 전기 도전성 플러그(124)가 예를 들어 (1) 주어진 상위 인터커넥트(126)와 기저 게이트 층(122); (2) 주어진 하위 인터커넥트(104)와 위에 놓인 게이트 층(122); (3) 주어진 상위 인터커넥트(126)와 주어진 기저 하위 인터커넥트(104); 및/또는 (4) 주어진 상위 인터커넥트(126), 기저 게이트 층(122), 및 주어진 기저 인터커넥트(104) 사이에 전기 접속을 제공하도록 구성될 수 있다. 본 개시내용에 비추어 전기 접속의 수많은 구성과 조합이 명백할 것이다.
IC(100)의 하나 이상의 전기 도전성 플러그(124)는, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 전기 도전성 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 주어진 전기 도전성 플러그(124)는: (1) 텅스텐(W); (2) 티타늄(Ti); (3) 알루미늄(Al); (4) 구리(Cu); 및/또는 (5) 이들 중 임의의 하나 이상의 합금(예를 들어, Ti-W)이나 기타의 조합으로부터 형성될 수 있다. 일부 실시예에 따르면, 하나 이상의 전기 도전성 플러그(124)는, 예를 들어, (1) 물리적 증착(PVD) 프로세스; (2) 화학적 증착(CVD) 프로세스; (3) 전기도금 프로세스; (4) 무전해 퇴적 프로세스; 및/또는 (5) 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 전기 도전성 플러그(들)(124)를 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 주어진 전기 도전성 플러그(124)의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면 맞춤화될 수 있고, 일부 경우에는, 적어도 부분적으로, 주어진 호스트 개구(128)의 치수에 의존할 수 있다. 일부 실시예에 따르면, 주어진 전기 도전성 플러그(124)는, 예를 들어, 주어진 반도체 바디(106), 및 주어진 개구(128)를 형성하는데 있어서 IC(100)로부터 제거되는 유전체 층(110)의 연관된 부분(들)의 폭/직경과 대략 동일한 폭/직경을 가질 수 있다. 일부 실시예에 따르면, 주어진 전기 도전성 플러그(124)는, 예를 들어, 주어진 반도체 바디(106), 및 주어진 개구(128)를 형성하는데 있어서 IC(100)로부터 제거되는 유전체 층(110)의 연관된 부분(들)의 길이/높이와 대략 동일한 길이/높이를 가질 수 있다. IC(10)의 전기 도전성 플러그(들)(124)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 세선화(thinning), 유전체 층(102) 및 하나 이상의 인터커넥트(126)(예를 들어, 상위 라우팅 층)의 추가 형성, 및 평탄화 이후의 도 1m의 IC(100)의 단면도인 도 1n에서와 같이 계속될 수 있다. 도 1nn은 (도시의 편의상 유전체 층(102)이 그래픽적으로 생략되고 유전체 층(110)이 부분적으로 그래픽적으로 생략된) 도 1n의 IC(100)의 3차원 사시도를 나타낸다. 전기 도전성 플러그(들)(124)의 형성 이후에, IC(100)는: (1) 유전체 층(102); (2) 유전체 층(110); 및/또는 (3) 전기 도전성 플러그(들)(124)의 임의의 원치않는 부분을 제거하기 위해, 일부 실시예에 따라 세선화를 겪을 수 있다. 이 목적을 위해, IC(100)는, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 도 1n으로부터 알 수 있는 바와 같이, 평탄화를 통해, 유전체 층(110)의 하나 이상의 부분이 제거되어, 주어진 기저 반도체 바디(106)를 (예를 들어, 그 상위 끝에서) 노출할 수 있다. 일부 경우에, 평탄화를 통해, 유전체 층(102)의 두께는, 대체로 도 1n으로부터 알 수 있는 바와 같이, 유전체 층(102)의 상위 표면이, 주어진 반도체 바디(106) 및/또는 주어진 전기 도전성 플러그(124)의 상위 표면과 실질적으로 동일한 높이(예를 들어, 정확히 동일하거나, 그렇지 않다면, 주어진 공차 내에서 동일한 높이)가 되도록 감소될 수 있다. 그러나, 본 개시내용은 이것으로 제한되지 않고, 더 일반적인 의미에서, 및 일부 실시예에 따르면, 유전체 층(102) 및/또는 유전체 층(110)은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 임의의 주어진 두께로 감소될 수 있다. 본 개시내용에 비추어 수 많은 적절한 구성이 명백할 것이다.
세선화 이후에, 일부 실시예에 따라, 하나 이상의 전기 인터커넥트(126)가 IC(100) 위에 형성될 수 있다. 이 목적을 위해, IC(100)는, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 기술(또는 기술들의 조합)을 이용한 유전체 층(102)의 추가 형성을 겪을 수 있다. 차례로, 유전체 층(102)은, 예를 들어, 반도체 층(106)의 패터닝에 관하여 위에서 논의된 바와 같은 임의의 적절한 리소그래피 패터닝 기술(또는 이러한 기술들의 조합)을 이용하여 패터닝될 수 있고, 결과적인 패터닝된 유전체 층(102) 내에 하나 이상의 전기 인터커넥트(126)(예를 들어, 상위 라우팅 층)가 형성될 수 있다. 일부 실시예에 따르면, 주어진 인터커넥트(126)는, 예를 들어, 기저 전기 도전성 플러그(124)와 또는 주어진 반도체 바디(106)(및 연관된 유전체 층(110))와 전자적으로 결합될 수 있다. 주어진 인터커넥트(126)의 기하학적 구조는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 맞춤화될 수 있고, 일부 경우에는, 예를 들어, 인터커넥트(들)(104)에 관하여 앞서 논의된 예시적 기하학적 구조들 중 임의의 것으로부터 선택될 수도 있다. 또한, IC(100)의 주어진 인터커넥트(126)는, 광범위한 적절한 기술들 중 임의의 기술을 이용하여, 임의의 적절한 전기 도전성 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있고, 일부 경우에는, 예를 들어, 인터커넥트(들)(104)에 관하여 앞서 논의된 예시적 재료와 기술들 중 하나 이상을 이용하여 형성될 수도 있다. 인터커넥트(들)(126)를 형성하기 위한 다른 적절한 재료, 구성, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
인터커넥트(들)(126)의 형성 이후에, 일부 사례에서, 예를 들어, (1) 주어진 인터커넥트(126); 및/또는 (2) 유전체 층(102)의 임의의 원치않는 잉여물(예를 들어, 상부퇴적물(overburden))을 제거하기 위해, IC(100)를 평탄화하는 것이 바람직할 수 있다. 이 목적을 위해, IC(100)는, 예를 들어, 도 1a에 관하여, 전술된 바와 같은, 임의의 적절한 평탄화/연마 프로세스를 거칠 수 있다. 일부 경우에, 평탄화 이후에, 주어진 인터커넥트(126)는, 예를 들어, 약 10-50 nm 범위의(예를 들어, 약 10-30 nm, 약 30-50 nm, 또는 약 10-50 nm 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 그러나, 인터커넥트(들)(126)의 치수는 이 예시적 범위만으로 제한되지 않고, 더 일반적 의미에서 및 일부 실시예에 따라, 인터커넥트(들)(126)의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 맞춤화될 수 있다. 일부 경우에, 인터커넥트(들)(126)는, 예를 들어, IC(100)의 임의의 기저층들(예를 들어, 주어진 전기 도전성 플러그(124); 주어진 반도체 바디(106) 및 연관된 유전체 층(110); 유전체 층(102))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 그러나, 일부 다른 사례에서, 주어진 인터커넥트(126)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에, 주어진 인터커넥트(126)의 제1 부분은 제1 범위 내의 두께를 가질 수 있고, 그의 제2 부분은 상이한 제2 범위 내의 두께를 가진다. 인터커넥트(들)(126)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 1n의 예시적 IC(100)에 관하여 알 수 있는 바와 같이, 층 1 및 3은 소스/드레인으로서 구성되고, 층 2는 게이트로서 구성되며, 층 1, 2, 및 3 각각은, 적어도 부분적으로, IC(100)에 대한 로컬 인터커넥트로서 역할을 하도록 구성된다. 또한, 도 1n의 IC(100)의 예시적 정황 내에서, 채널 1은 드레인/소스 층 3과 게이트 층 2를 전기적으로 접속하는 비아-유형 인터커넥트(예를 들어, 전기 도전성 플러그(124))이고, 채널 3은 소스/드레인 층 1과 게이트 층 2를 전기적으로 접속하는 비아-유형 인터커넥트(예를 들어, 전기 도전성 플러그(124))이다. 또한, 도 1n의 예시적 IC(100) 내에서, 채널 2, 4, 및 5는 활성 수직 트랜지스터인 반면, 채널 6은 에칭제거되고 게이트는 IC(100)의 채널 영역을 선택사항으로서 블랭크화하도록 절단된다.
전술된 도 1a 내지 도 1n의 프로세스 흐름의 수 많은 변형이 본 개시내용에 비추어 명백할 것이다. 예를 들어, 일부 다른 실시예에 따르면, 도 1e에 관하여 전술된 (예를 들어, 도 1b 및 도 1c에서와 같이 반도체 층(106)을 하나 이상의 반도체 바디(106)로 패터닝한 이후에 및 도 1e에서와 같이 유전체 층(102)의 추가 형성 이후에) IC(100) 위에 유전체 층(110)을 형성하는 것이 아니라, 유전체 층(110)은 대안으로서 (예를 들어, 도 1i에 관하여 설명된 바와 같은) 유전체(102)를 에칭하여 게이트 트렌치(120)를 형성한 이후에 및 (예를 들어, 도 1j를 참조하여 설명된 바와 같은) 게이트 층(122)의 형성 이전에 형성될 수 있다. 결과적으로, 도 1n의 IC(100)를, 본 개시내용의 또 다른 실시예에 따라 구성된 IC(101)의 단면도인 도 2와 비교함으로써 알 수 있는 바와 같이, 프로세스 흐름에서 나중의(예를 들어, 도 1i와 도 1j 사이의) 유전체 층(110)의 형성으로부터 생기는 IC(101)는, 그 구성에 있어서, 프로세스 흐름에서 조기의(예를 들어, 도 1d와 도 1f 사이의 도 1e에서) 유전체 층(110)의 형성과 비교해 볼 때 다소 다를 수 있다. 일부 경우에, 유전체 층(110)은, (대체로 도 2에 도시된 바와 같은) 분리자 부분(102a)이 존재하거나 및/또는 블랭크화된 채널이 선택사항으로서 형성되는 곳 등의, 불연속(예를 들어, 갭)의 하나 이상의 영역을 가질 수 있다. 일부 경우에, 유전체 층(110)은, (예를 들어, 대체로 도 2에 도시된 바와 같이) 위에 놓인 인터커넥트(126)와 접촉하지 않도록 주어진 반도체 바디(106)의 외부 측벽까지 부분적으로만 확장되도록 구성될 수 있다.
그러나, 본 개시내용은 도 1n의 IC(100)와 도 2의 IC(101)에 관하여 도시된 예시적 디바이스들과 전기 접속들만으로 제한되지 않고, 더 일반적 의미에서, 여기서 개시된 기술들은, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 부분적으로 또는 전체적으로, 수직 반도체 디바이스 층들과 전기 접속들의 구성과 임의의 주어진 수량을 갖는 수직 반도체 채널 디바이스들을 형성하는데 이용될 수 있다는 점에 유의해야 한다. 예를 들어, 본 개시내용의 또 다른 실시예에 따라 구성된 예시적 IC의 단면도인 도 3a를 고려해 본다. 여기서 알 수 있는 바와 같이, 도시된 예시적 IC는 교환가능한 소스 및 드레인 층들(예를 들어, 인터커넥트(104 및 126))과 단일의 게이트(예를 들어, 게이트 층(122))를 갖는 단일의 수직 반도체 층을 포함한다. 따라서, 도 3a의 예시적 IC는, 일반적 의미에서, CMOS-유사 디바이스로 간주될 수 있다. 대조적으로, 본 개시내용의 또 다른 실시예에 따라 구성된 예시적 IC의 단면도인 도 3b를 고려해 보자. 여기서 알 수 있는 바와 같이, 도시된 예시적 IC는, 고정된 소스 및 드레인 층들(예를 들어, 인터커넥트(104, 126a 및 126b))을 갖고, 공통의 드레인 층(예를 들어, 인터커넥트(126a))을 공유하며, 복수의 게이트(예를 들어, 게이트 층(122a 및 122b))를 갖는, 2개의 수직 반도체 층을 포함한다. 더 구체적으로는, 도 3b의 IC에서, 하위 수직 반도체 디바이스 층은 p형 디바이스(예를 들어, 인터커넥트(104), 게이트(122a), 및 인터커넥트(126a))로서 구성되고, 상위 수직 반도체 디바이스 층은 n형 디바이스(예를 들어, 인터커넥트(126a), 게이트(122b), 및 인터커넥트(126b))로서 구성된다. 따라서, 도 3b의 예시적 IC는, 일반적 의미에서, TFET-유사 디바이스로 간주될 수 있다.
도 4는 본 개시내용의 실시예에 따라 구성된 (예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물의) 단일 수직 반도체 층을 포함하는 예시적 인버터의 3차원 사시도를 나타낸다. 도 5는 본 개시내용의 또 다른 실시예에 따라 구성된 (예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물의) 2개의 수직 반도체 층을 포함하는 예시적 인버터의 3차원 사시도를 나타낸다. 도 6은 본 개시내용의 실시예에 따라 구성된 (예를 들어, 나노와이어 및/또는 기타의 3차원 반도체 구조물의) 2개의 수직 반도체 층을 포함하는 예시적 NAND 논리 게이트의 3차원 사시도를 나타낸다. 본 개시내용에 비추어, 개시된 기술들은, 일부 실시예에 따라, 임의의 수량의 게이트(예를 들어, 게이트 층(122a, 122b)), 라우팅 층(예를 들어, 인터커넥트(104, 126a, 126b) 등), 반도체 채널(예를 들어, 반도체 바디(106)), 비아(예를 들어, 전기 도전성 플러그(124)), 및 주변 유전 매체(예를 들어, 유전체 층(102))를 갖는 IC를 형성하는데 이용될 수 있다는 것을 이해할 것이다. 부분적으로 또는 전체적으로, 개시된 기술들을 이용하여 제작될 수 있는 수 많은 수직 반도체 채널 아키텍처가 본 개시내용에 비추어 명백할 것이다.
예시적 시스템
도 7은 예시적 실시예에 따른 개시된 기술을 이용하여 형성된 집적 회로 구조물 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 나타낸다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이것으로 제한되지 않는 다수의 컴포넌트를 포함하며, 그 각각은 물리적으로 및 전기적으로 마더보드(1002)에 결합되거나, 그 내부에 기타의 방식으로 통합될 수 있다. 이해하는 바와 같이, 마더보드(1002)는, 예를 들어, 메인보드, 메인보드에 탑재된 도터보드, 또는 시스템(1000)의 유일한 보드 등, 임의의 인쇄 회로 기판일 수 있다. 그 응용에 따라, 컴퓨팅 시스템(1000)은, 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 처리기, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 버서타일 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함할 수 있지만, 이것으로 제한되는 것은 아니다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 예시적 실시예에 따른 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서, 복수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 기타의 방식으로 여기에 통합될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로의 및 컴퓨팅 시스템(1000)으로부터의 데이터 전송을 위한 무선 통신을 가능케 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 이 용어는 연관된 디바이스가 어떠한 와이어도 포함하지 않는다는 것을 암시하는 것은 아니지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1006)은, Wi-Fi(IEEE 802.11군), WiMAX(IEEE 802.16군), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생물뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함하지만 이들로 제한되지 않는 다수의 무선 표준이나 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth 등의 더 단거리의 무선 통신에 전용되고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등의 더 긴 거리의 무선 통신에 전용될 수도 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 팩키징된 집적 회로 다이를 포함한다. 일부 실시예에서, 프로세서의 집적 회로 다이는, 여기서 다양하게 설명되는 바와 같이, 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스들로 구현된 온보드 회로를 포함한다. 용어 "프로세서"란, 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 말할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 팩키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적 실시예에 따르면, 통신 칩의 집적 회로 다이는 여기서 설명된 개시된 기술을 이용하여 형성된 하나 이상의 트랜지스터 구조물 또는 디바이스들을 포함한다. 본 개시내용에 비추어 이해하겠지만, (예를 들어, 별개의 통신 칩을 갖는 것이 아니라, 프로세서(1004) 내에 임의의 칩(1006)의 기능이 통합되는 경우) 멀티-표준 무선 기능이 프로세서(1004) 내에 직접 통합될 수도 있다는 점에 유의한다. 또한 프로세서(1004)는 이러한 무선 기능을 갖는 칩셋일 수도 있다는 점에 유의한다. 요약하면, 임의 개수의 프로세서(1004) 및/또는 통신 칩(1006)이 이용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 내부에 통합된 복수의 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(1000)는, 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 디지털 보조도구(PDA), 울트라-모바일 PC, 모바일 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 오락 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 디지털 비디오 레코더, 또는, 여기서 다양하게 설명되는 바와 같은, 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스들을 채용하거나 데이터를 처리하는 기타 임의의 전자 디바이스일 수 있다.
추가적인 예시적 실시예들
이하의 예들은 추가 실시예에 속하며, 이로부터 수 많은 치환과 구성이 명백할 것이다.
예 1은, 제1 인터커넥트; 상기 제1 인터커넥트 위에 배치된 적어도 하나의 수직 배향된 반도체 바디 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제1 단부가 상기 제1 인터커넥트와 전자적으로 접촉함― ; 상기 적어도 하나의 수직 배향된 반도체 바디의 활성 채널 부분을 둘러싸고 제2 인터커넥트로서 구성된 게이트 층; 및 상기 게이트 층 위에 배치된 제3 인터커넥트 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제2 단부가 상기 제3 인터커넥트와 전자적으로 접촉함―을 포함하는, 집적 회로이다.
예 2는 예 1과 3-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 이들 수직 배향된 반도체 바디들 중 적어도 하나는 층간 라우팅을 제공하는 도전성 비아로 대체된다.
예 3은 예 1-2 및 4-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 그 어레이의 적어도 하나의 바디 위치는 층간 라우팅을 위한 비아를 제공하는 도전성 재료로 채워진다.
예 4는 예 1-3 및 5-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 이들 수직 배향된 반도체 바디들 중 적어도 하나는 절연 재료로 대체된다.
예 5는 예 1-4 및 6-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 그 어레이의 적어도 하나의 바디 위치는 절연 재료로 채워진다.
예 6은 예 1-5 및 9-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 규칙적 어레이로 배열된 복수의 수직 배향된 나노와이어이다.
예 7은 예 1-5 및 9-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 반-규칙적 어레이로 배열된 복수의 수직 배향된 나노와이어이다.
예 8은 예 1-5 및 9-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 불규칙적 어레이로 배열된 복수의 수직 배향된 나노와이어이다.
예 9는 예 1-8 및 10-25 중 어느 하나의 주제를 포함하고, 상기 적어도 하나의 수직 배향된 반도체 바디에 인접한 블랭크화된 채널을 더 포함한다.
예 10은 예 1-9 및 11-25 중 어느 하나의 주제를 포함하고, 상기 제1 인터커넥트와 상기 게이트 층 사이에 전기 접속을 제공하도록 구성되는 비아를 더 포함한다.
예 11은 예 1-10 및 12-25 중 어느 하나의 주제를 포함하고, 상기 제3 인터커넥트와 상기 게이트 층 사이에 전기 접속을 제공하도록 구성되는 비아를 더 포함한다.
예 12는 예 1-11 및 13-25 중 어느 하나의 주제를 포함하고, 상기 제1 인터커넥트와 상기 제3 인터커넥트 사이에 전기 접속을 제공하도록 구성되는 비아를 더 포함한다.
예 13은 예 1-12 및 14-25 중 어느 하나의 주제를 포함하고, 상기 제1 인터커넥트, 상기 게이트 층, 및 상기 제3 인터커넥트 사이에 전기 접속을 제공하도록 구성되는 비아를 더 포함한다.
예 14는 예 1-13 및 15-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 게이트 층은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 폴리실리콘, 및/또는 이들 중 임의의 하나 이상의 조합 중에서 적어도 하나를 포함한다.
예 15는 예 1-14 및 16-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 갈륨 질화물(GaN), 또는 인듐 인화물(InP) 및/또는 이들 중 임의의 하나 이상의 조합 중에서 적어도 하나를 포함한다.
예 16은 예 1-15 및 17-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 약 10-100 nm 범위의 길이를 가진다.
예 17은 예 1-16 및 18-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 약 1-20 nm 범위의 폭/직경을 가진다.
예 18은 예 1-17 및 20-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 게이트 층은 약 10-30 nm 범위의 두께를 갖는 연속층이다.
예 19는 예 1-17 및 20-25 중 어느 하나의 주제를 포함하고, 여기서, 상기 게이트 층은 내부에 하나 이상의 갭을 가지며 약 10-30 nm 범위의 두께를 갖는 불연속층이다.
예 20은 예 1-19 및 21-25 중 어느 하나의 주제를 포함하고, 상기 적어도 하나의 수직 배향된 반도체 바디 위에 배치된 유전체 층을 더 포함하고, 상기 유전체 층은 상기 적어도 하나의 수직 배향된 반도체 바디의 상기 활성 채널 부분과 상기 게이트 층 사이에 샌드위치된다.
예 21은 예 20의 주제를 포함하고, 여기서, 상기 유전체 층은, 산화 하프늄(HfO2), 이산화 지르코늄(ZrO2), 오산화 탄탈(Ta2O5), 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3), 이산화 티티늄(TiO2), 산화 란탄(La2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 실리케이트(ZrSiO4), 티탄산 스트론튬(SrTiO3), 및/또는 이들 중 임의의 하나 이상의 조합 중에서 적어도 하나를 포함한다.
예 22는 예 20의 주제를 포함하고, 상기 유전체 층은 약 1-10 nm 범위의 두께를 가진다.
예 23은 예 1-22 중 어느 하나의 주제를 포함하는 메모리이다.
예 24는 예 1-22 중 어느 하나의 주제를 포함하는 인버터이다.
예 25는 예 1-22 중 어느 하나의 주제를 포함하는 논리 게이트이다.
예 26은, 제1 인터커넥트 위에 반도체 층을 제공하는 단계; 상기 반도체 층을 적어도 하나의 수직 배향된 반도체 바디 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제1 단부가 상기 제1 인터커넥트와 전자적으로 접촉함―로 패터닝하는 단계; 상기 적어도 하나의 수직 배향된 반도체 바디의 활성 채널 부분을 둘러싸고 제2 인터커넥트로서 구성된 게이트 층을 형성하는 단계; 및 상기 게이트 층 위에 제3 인터커넥트 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제2 단부가 상기 제3 인터커넥트와 전자적으로 접촉함―를 제공하는 단계를 포함하는, 집적 회로를 형성하는 방법이다.
예 27은 예 26 및 28-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 인터커넥트 위에 상기 반도체 층을 제공하는 단계는, 이온-컷 프로세스, 비정질 층 블리스터 프로세스, 스트레인-유도된 스폴링 프로세스, 배면측 연삭 프로세스; 및/또는 이들 중 임의의 하나 이상의 조합 중 적어도 하나를 이용하여, 상기 반도체 층을 상기 제1 인터커넥터에 전사하는 단계를 포함한다.
예 28은 예 26-27 및 29-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 반도체 층은, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 갈륨 질화물(GaN), 인듐 인화물(InP) 및/또는 이들 중 임의의 하나 이상의 조합 중에서 적어도 하나를 포함한다.
예 29는 예 26-28 및 30-48 중 어느 하나의 주제를 포함하고, 상기 반도체 층은 약 10-100 nm 범위의 두께를 가진다.
예 30은 예 26-29 및 31-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 반도체 층을 상기 적어도 하나의 수직 배향된 반도체 바디로 패터닝하는 단계는, 액침 리소그래피(immersion lithography) 프로세스, 전자-빔(e-beam) 리소그래피 프로세스, 극 자외선(EUV; extreme ultraviolet) 리소그래피 프로세스, 및/또는 이들 중 임의의 하나 이상의 조합 중에서 적어도 하나를 수반한다.
예 31은 예 26-30 및 34-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 규칙적 어레이로 배열된 복수의 수직 배향된 나노와이어이다.
예 32는 예 26-30 및 34-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 반-규칙적 어레이로 배열된 복수의 수직 배향된 나노와이어이다.
예 33은 예 26-30 및 34-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 불규칙적 어레이로 배열된 복수의 수직 배향된 나노와이어이다.
예 34는 예 26-33 및 35-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 복수의 수직 배향된 반도체 바디이고, 상기 게이트 층을 형성하기 이전에, 상기 방법은, 상기 복수의 수직 배향된 반도체 바디 중 적어도 하나를 유전체 재료로 대체하는 단계를 더 포함한다.
예 35는 예 34의 주제를 포함하고, 상기 유전체 재료는 블랭크화된 채널을 제공한다.
예 36은 예 26-35 및 37-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 상기 방법은, 그의 수직 배향된 반도체 바디들 중 적어도 하나를 제거하여 상기 어레이 내에 빈 위치를 제공하는 단계; 및 그 위치를 층간 라우팅을 위한 비아를 제공하는 도전성 재료로 채우는 단계를 더 포함한다.
예 37은 예 26-36 및 38-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 복수의 수직 배향된 반도체 바디이고, 상기 게이트 층 위에 상기 제3 인터커넥트 층을 제공하기 이전에, 상기 방법은, 상기 복수의 수직 배향된 반도체 바디 중 적어도 하나를 전기 도전성 재료로 대체하는 단계를 더 포함한다.
예 38은 예 37의 주제를 포함하고, 여기서, 상기 전기 도전성 재료는 상기 제1 인터커넥트와 상기 게이트 층 사이에 전기 접속을 제공한다.
예 39는 예 37의 주제를 포함하고, 여기서, 상기 전기 도전성 재료는 상기 제3 인터커넥트와 상기 게이트 층 사이에 전기 접속을 제공한다.
예 40은 예 37의 주제를 포함하고, 여기서, 상기 전기 도전성 재료는 상기 제1 인터커넥트와 상기 제3 인터커넥트 사이에 전기 접속을 제공한다.
예 41은 예 37의 주제를 포함하고, 여기서, 상기 전기 도전성 재료는, 상기 제1 인터커넥트, 상기 게이트 층, 및 상기 제3 인터커넥트 사이에 전기 접속을 제공한다.
예 42는 예 26-41 및 43-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 상기 방법은, 그의 수직 배향된 반도체 바디들 중 적어도 하나를 제거하여 상기 어레이 내에 빈 위치를 제공하는 단계; 및 그 위치를 절연 재료로 채우는 단계를 더 포함한다.
예 43은 예 26-42 및 44-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 게이트 층은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 폴리실리콘, 및/또는 이들 중 임의의 하나 이상의 조합 중에서 적어도 하나를 포함한다.
예 44는 예 26-43 및 46-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 게이트 층은 약 10-30 nm 범위의 두께를 갖는 연속층이다.
예 45는 예 26-43 및 46-48 중 어느 하나의 주제를 포함하고, 여기서, 상기 게이트 층은 내부에 하나 이상의 갭을 가지며 약 10-30 nm 범위의 두께를 갖는 불연속층이다.
예 46은 예 26-45 및 47-48 중 어느 하나의 주제를 포함하고, 상기 게이트 층을 형성하기 이전에, 상기 방법은, 상기 적어도 하나의 수직 배향된 반도체 바디 위에 배치된 유전체 층을 형성하는 단계를 더 포함하고, 여기서, 상기 유전체 층은 상기 적어도 하나의 수직 배향된 반도체 바디의 상기 활성 채널 부분과 상기 게이트 층 사이에 샌드위치된다.
예 47은 예 46의 주제를 포함하고, 여기서, 상기 유전체 층은, 산화 하프늄(HfO2), 이산화 지르코늄(ZrO2), 오산화 탄탈(Ta2O5), 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3), 이산화 티타늄(TiO2), 산화 란탄(La2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 실리케이트(ZrSiO4), 티탄산 스트론튬(SrTiO3), 및/또는 이들 중 임의의 하나 이상의 조합 중에서 적어도 하나를 포함한다.
예 48은 예 46의 주제를 포함하고, 상기 유전체 층은 약 1-10 nm 범위의 두께를 가진다.
예 49는, 제1 트랜지스터 디바이스 층을 포함하고, 상기 제1 트랜지스터 디바이스 층은, 제1 라우팅 층; 상기 제1 라우팅 층 위에 배치된 제1 복수의 수직 배향된 반도체 나노와이어 ―상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제1 단부가 상기 제1 라우팅 층과 전자적으로 접촉함―; 상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 활성 채널 부분을 둘러싸고, 상기 제1 트랜지스터 디바이스 층에 대한 제1 인터커넥트로서 구성된 제1 게이트; 및 상기 제1 게이트 위에 배치된 제2 라우팅 층 ―상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제2 단부가 상기 제2 라우팅 층과 전자적으로 접촉함―을 포함하는, 집적 회로이다.
예 50은 예 49 및 51-60 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 트랜지스터 디바이스 층은 상기 제1 복수의 수직 배향된 반도체 나노와이어에 인접한 블랭크화된 채널을 더 포함한다.
예 51은 예 49-50 및 52-60 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나는 절연 재료로 대체된다.
예 52는 예 49-51 및 53-60 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 트랜지스터 디바이스 층은, 상기 제1 라우팅 층과 상기 제1 게이트 사이의 전기 접속; 상기 제2 라우팅 층과 상기 제1 게이트 사이의 전기 접속; 상기 제1 라우팅 층과 상기 제2 라우팅 층 사이의 전기 접속; 및/또는 상기 제1 라우팅 층, 상기 제1 게이트, 및 상기 제2 라우팅 층 사이의 전기 접속 중에서 적어도 하나를 제공하도록 구성되는 비아를 더 포함한다.
예 53은 예 49-52 및 54-60 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나는 층간 라우팅을 제공하는 도전성 비아로 대체된다.
예 54는 예 49-53 및 55-60 중 어느 하나의 주제를 포함하고, 여기서, 상기 제1 복수의 수직 배향된 반도체 나노와이어는 규칙적 어레이로 배열된다.
예 55는 예 49-54 및 56-60 중 어느 하나의 주제를 포함하고, 상기 제1 트랜지스터 디바이스 층 위에 배치된 제2 트랜지스터 디바이스 층을 더 포함하고, 상기 제2 트랜지스터 디바이스 층은, 상기 제2 라우팅 층; 상기 제2 라우팅 층 위에 배치된 제2 복수의 수직 배향된 반도체 나노와이어 ―상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제1 단부가 상기 제2 라우팅 층과 전자적으로 접촉함―; 상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 활성 채널 부분을 둘러싸고, 상기 제2 트랜지스터 디바이스 층에 대한 제2 인터커넥트로서 구성되는 제2 게이트; 및 상기 제2 게이트 위에 배치된 제3 라우팅 층 ―상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제2 단부가 상기 제3 라우팅 층과 전자적으로 접촉함―을 포함한다.
예 56은 예 55의 주제를 포함하고, 여기서, 상기 제2 트랜지스터 디바이스 층은 상기 제2 복수의 수직 배향된 반도체 나노와이어에 인접한 블랭크화된 채널을 더 포함한다.
예 57은 예 55의 주제를 포함하고, 여기서, 상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나는 절연 재료로 대체된다.
예 58은 예 55의 주제를 포함하고, 여기서, 상기 제2 트랜지스터 디바이스 층은, 상기 제2 라우팅 층과 상기 제2 게이트 사이의 전기 접속, 상기 제3 라우팅 층과 상기 제2 게이트 사이의 전기 접속, 상기 제2 라우팅 층과 상기 제3 라우팅 층 사이의 전기 접속; 및/또는 상기 제2 라우팅 층, 상기 제2 게이트, 및 상기 제3 라우팅 층 사이의 전기 접속 중에서 적어도 하나를 제공하도록 구성되는 비아를 더 포함한다.
예 59는 예 55의 주제를 포함하고, 여기서, 상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나는 층간 라우팅을 제공하는 도전성 비아로 대체된다.
예 60은 예 55-59 중 어느 하나의 주제를 포함하고, 여기서, 상기 제2 복수의 수직 배향된 반도체 나노와이어는 규칙적 어레이로 배열된다.
예시적 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제공되었다. 이 설명은 본 개시내용을 철저히 남김없이 드러내거나 개시된 형태 그대로만으로 제한하고자 함이 아니다. 상기 개시내용에 비추어 많은 수정과 변형이 가능하다. 본 개시내용의 범위는 이 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되어야 한다. 본 출원에 대해 우선권을 주장하는 미래의 출원은 상이한 방식으로 개시된 주제를 청구할 수 있고 일반적으로 여기서 다양하게 개시되거나 기타의 방식으로 예증된 바와 같은 임의 세트의 하나 이상의 제한을 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    제1 인터커넥트(interconnect);
    상기 제1 인터커넥트 위의 적어도 하나의 수직 배향된 반도체 바디 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제1 단부는 상기 제1 인터커넥트와 전자적으로 접촉함― ;
    상기 적어도 하나의 수직 배향된 반도체 바디의 채널 부분을 둘러싸고 있는 게이트 구조체 - 상기 게이트 구조체는 제2 인터커넥트로서 구성됨 -;
    상기 게이트 구조체 위의 제3 인터커넥트 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제2 단부는 상기 제3 인터커넥트와 전자적으로 접촉함―; 및
    비아
    를 포함하고, 상기 비아는:
    상기 제1 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제3 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제1 인터커넥트와 상기 제3 인터커넥트 사이의 전기 접속; 및/또는
    상기 제1 인터커넥트, 상기 게이트 구조체, 및 상기 제3 인터커넥트 사이의 전기 접속을 제공하도록 구성되는, 집적 회로.
  2. 제1항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 이들 수직 배향된 반도체 바디들 중 적어도 하나는 층간 라우팅을 제공하는 도전성 비아로 대체된, 집적 회로.
  3. 제1항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 그 어레이의 적어도 하나의 바디 위치는 층간 라우팅을 위한 비아를 제공하는 도전성 재료로 채워지는, 집적 회로.
  4. 제1항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 이들 수직 배향된 반도체 바디들 중 적어도 하나는 절연 재료로 대체되는, 집적 회로.
  5. 제1항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디는 어레이로 배열된 복수의 수직 배향된 반도체 바디이고, 그 어레이의 적어도 하나의 바디 위치는 절연 재료로 채워지는, 집적 회로.
  6. 제1항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디는 규칙적(regular) 어레이로 배열된 복수의 수직 배향된 나노와이어인, 집적 회로.
  7. 제1항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디에 인접한 블랭크화된 채널(blanked channel)을 더 포함하는 집적 회로.
  8. 제1항에 있어서,
    상기 비아와 상이하고,
    상기 제1 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제3 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제1 인터커넥트와 상기 제3 인터커넥트 사이의 전기 접속; 및/또는
    상기 제1 인터커넥트, 상기 게이트 구조체, 및 상기 제3 인터커넥트 사이의 전기 접속을 제공하도록 구성된 다른 비아를 더 포함하는, 집적 회로.
  9. 제1항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디 위의 유전체 층을 더 포함하고, 상기 유전체 층은 또한 상기 적어도 하나의 수직 배향된 반도체 바디의 상기 채널 부분과 상기 게이트 구조체 사이에 있는, 집적 회로.
  10. 제1항의 집적 회로를 포함하는 메모리.
  11. 제1항의 집적 회로를 포함하는 인버터.
  12. 제1항의 집적 회로를 포함하는 논리 게이트.
  13. 집적 회로를 형성하는 방법으로서,
    제1 인터커넥트를 제공하는 단계;
    상기 제1 인터커넥트 위에 적어도 하나의 수직 배향된 반도체 바디를 제공하는 단계 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제1 단부는 상기 제1 인터커넥트와 전자적으로 접촉함―;
    상기 적어도 하나의 수직 배향된 반도체 바디의 채널 부분을 둘러싸는 게이트 구조체를 제공하는 단계 ―상기 게이트 구조체는 제2 인터커넥트로서 구성됨―;
    상기 게이트 구조체 위에 제3 인터커넥트를 제공하는 단계 ―상기 적어도 하나의 수직 배향된 반도체 바디의 제2 단부는 상기 제3 인터커넥트와 전자적으로 접촉함―; 및
    비아를 제공하는 단계
    를 포함하고, 상기 비아는:
    상기 제1 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제3 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제1 인터커넥트와 상기 제3 인터커넥트 사이의 전기 접속; 및/또는
    상기 제1 인터커넥트, 상기 게이트 구조체, 및 상기 제3 인터커넥트 사이의 전기 접속을 제공하도록 구성되는, 방법.
  14. 제13항에 있어서, 상기 제1 인터커넥트 위에 상기 적어도 하나의 수직 배향된 반도체 바디를 제공하는 단계는,
    이온-컷(ion-cut) 프로세스, 비정질 층 블리스터(amorphous layer blister) 프로세스, 스트레인-유도된 스폴링(strain-induced spalling) 프로세스, 배면측 연삭(backside grinding) 프로세스, 및/또는 이들 중 임의의 하나 이상의 조합을 이용하여, 반도체 층을 상기 제1 인터커넥트에 전사(transferring)하는 단계; 및
    상기 반도체 층을 상기 적어도 하나의 수직 배향된 반도체 바디로 패터닝하는 단계
    를 포함하는, 방법.
  15. 제13항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디는 복수의 수직 배향된 반도체 바디이고, 상기 게이트 구조체를 제공하기 이전에, 상기 방법은,
    상기 복수의 수직 배향된 반도체 바디 중 적어도 하나를 유전체 재료로 대체하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 상기 복수의 수직 배향된 반도체 바디 중 다른 하나를 층간 라우팅을 위한 다른 비아를 제공하는 도전성 재료로 대체하는 단계를 더 포함하는, 방법.
  17. 제13항에 있어서, 상기 비아와 상이하고,
    상기 제1 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제3 인터커넥트와 상기 게이트 구조체 사이의 전기 접속;
    상기 제1 인터커넥트와 상기 제3 인터커넥트 사이의 전기 접속; 및/또는
    상기 제1 인터커넥트, 상기 게이트 구조체, 및 상기 제3 인터커넥트 사이의 전기 접속을 제공하도록 구성된 다른 비아를 제공하는 단계를 더 포함하는, 방법.
  18. 제13항에 있어서, 상기 적어도 하나의 수직 배향된 반도체 바디의 채널 부분과 상기 게이트 구조체 사이에 유전체 층을 제공하는 단계를 더 포함하는, 방법.
  19. 제13항에 있어서, 상기 게이트 구조체를 형성하기 이전에, 상기 방법은,
    상기 적어도 하나의 수직 배향된 반도체 바디 위에 유전체 층을 형성하는 단계를 더 포함하는, 방법.
  20. 집적 회로로서,
    제1 트랜지스터 디바이스 층을 포함하고,
    상기 제1 트랜지스터 디바이스 층은,
    제1 라우팅 층;
    상기 제1 라우팅 층 위의 제1 복수의 수직 배향된 반도체 나노와이어 ―상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제1 단부는 상기 제1 라우팅 층과 전자적으로 접촉함―;
    상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 채널 부분을 둘러싸고, 상기 제1 트랜지스터 디바이스 층에 대한 제1 인터커넥트로서 구성된 제1 게이트;
    상기 제1 게이트 위의 제2 라우팅 층 ―상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제2 단부는 상기 제2 라우팅 층과 전자적으로 접촉함―; 및
    비아
    를 포함하고, 상기 비아는:
    상기 제1 라우팅 층과 상기 제1 게이트 사이의 전기 접속;
    상기 제2 라우팅 층과 상기 제1 게이트 사이의 전기 접속;
    상기 제1 라우팅 층과 상기 제2 라우팅 층 사이의 전기 접속; 및/또는
    상기 제1 라우팅 층, 상기 제1 게이트, 및 상기 제2 라우팅 층 사이의 전기 접속을 제공하도록 구성되는, 집적 회로.
  21. 제20항에 있어서, 상기 제1 트랜지스터 디바이스 층은,
    상기 제1 복수의 수직 배향된 반도체 나노와이어에 인접한 블랭크화된 채널을 더 포함하는, 집적 회로.
  22. 제20항에 있어서, 상기 제1 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나는 층간 라우팅을 제공하는 도전성 비아 또는 절연 재료로 대체된, 집적 회로.
  23. 제20항에 있어서,
    상기 제1 트랜지스터 디바이스 층 위의 제2 트랜지스터 디바이스 층을 더 포함하고, 상기 제2 트랜지스터 디바이스 층은,
    상기 제2 라우팅 층;
    상기 제2 라우팅 층 위의 제2 복수의 수직 배향된 반도체 나노와이어 ―상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제1 단부는 상기 제2 라우팅 층과 전자적으로 접촉함―;
    상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 채널 부분을 둘러싸고, 상기 제2 트랜지스터 디바이스 층에 대한 제2 인터커넥트로서 구성되는 제2 게이트; 및
    상기 제2 게이트 위의 제3 라우팅 층 ―상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나의 제2 단부는 상기 제3 라우팅 층과 전자적으로 접촉함―
    을 포함하는, 집적 회로.
  24. 제23항에 있어서, 상기 제2 트랜지스터 디바이스 층은,
    상기 제2 복수의 수직 배향된 반도체 나노와이어에 인접한 블랭크화된 채널; 및/또는
    비아
    를 더 포함하고, 상기 비아는:
    상기 제2 라우팅 층과 상기 제2 게이트 사이의 전기 접속;
    상기 제3 라우팅 층과 상기 제2 게이트 사이의 전기 접속;
    상기 제2 라우팅 층과 상기 제3 라우팅 층 사이의 전기 접속; 및/또는
    상기 제2 라우팅 층, 상기 제2 게이트, 및 상기 제3 라우팅 층 사이의 전기 접속을 제공하도록 구성되는, 집적 회로.
  25. 제23항에 있어서, 상기 제2 복수의 수직 배향된 반도체 나노와이어 중 적어도 하나는 층간 라우팅을 제공하는 도전성 비아 또는 절연 재료로 대체된, 집적 회로.
KR1020167031570A 2014-06-23 2014-06-23 수직 트랜지스터 아키텍처를 형성하기 위한 기술 KR102218266B1 (ko)

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