CN117581369A - 具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构 - Google Patents

具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构 Download PDF

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Abstract

描述了具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构。例如，集成电路结构包括第一纳米线垂直布置结构和第二纳米线垂直布置结构。栅极堆叠体在第一纳米线垂直布置结构和第二纳米线垂直布置结构上方。第一外延源极或漏极结构在第一纳米线垂直布置结构的端部处。第二外延源极或漏极结构在第二纳米线垂直布置结构的端部处。居间电介质结构在第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。居间电介质结构具有在第一纳米线垂直布置结构和第二纳米线垂直布置结构的顶表面上方的顶表面。居间电介质结构在居间电介质结构的顶表面处的宽度小于在居间电介质结构的顶表面下方的宽度。

Description

具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集 成电路结构
技术领域
本公开内容的实施例属于集成电路结构和处理的领域，具体而言，属于具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构，以及制造具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构的方法。
背景技术
过去几十年来，集成电路中部件的缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的缩小实现了功能单元在半导体芯片的有限的有效面积上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于越来越大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
在集成电路器件的制造中，随着器件尺寸不断缩小，诸如三栅晶体管的多栅晶体管已经变得更加普遍。在传统工艺中，三栅晶体管通常在块体硅衬底或绝缘体上硅衬底上制造。在一些情况下，优选块体硅衬底，因为它们的成本较低，并且因为它们能够实现不太复杂的三栅制造工艺。在另一方面，当微电子器件尺寸缩小到小于10纳米(nm)节点时，保持迁移率的改善和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改进的短沟道控制。
然而，缩小多栅和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量的增加，对用于图案化这些构建块的光刻工艺的约束已变得是压倒性的。特别地，在半导体堆叠体中图案化的部件的最小尺寸(临界尺寸)与这些部件之间的间隔之间可能存在折衷。
附图说明
图1示出了根据本公开内容的实施例的穿过无端盖架构(左侧)与自对准栅极端盖(SAGE)架构(右侧)的纳米线和鳍状物截取的截面图。
图2示出了根据本公开内容的实施例的表示制造具有全环栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
图3A-3E示出了根据本公开内容的实施例的制造具有受限外延源极或漏极结构的集成电路结构的方法中的各种操作的鳍状物切割截面图(顶部)和三维截面图(底部)。
图4A-4F示出了表示根据本公开内容的实施例的制造具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构的方法中的各种操作的截面图。
图4G示出了根据本公开内容的实施例的分别使用单壁或双壁工艺制造的集成电路结构。
图5A示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。
图5B示出了根据本公开内容的实施例的图5A的基于纳米线的集成电路结构沿a-a'轴截取的截面源极或漏极图。
图5C示出了根据本公开内容的实施例的图5A的基于纳米线的集成电路结构沿b-b'轴截取的截面沟道图。
图6A-6E示出了表示根据本公开内容的实施例的制造鳍状物/纳米线结构的纳米线部分的方法中的各种操作的三维截面图。
图7示出了根据本公开内容的实施例的一个实施方式的计算设备。
图8示出了包括本公开内容的一个或多个实施例的中介层。
具体实施方式
描述了具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构，以及制造具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构的方法。在以下描述中，阐述了许多具体细节，诸如具体集成和材料方案，以便提供对本公开内容的实施例的透彻理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他实例中，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开内容的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性的表示，并且不一定按比例绘制。
某些术语也可以用于以下描述中，仅用于参考的目的，因此不旨在作为限制。例如，诸如“上”、“下”、“上方”和“下方”的术语指的是所参考的附图中的方向。诸如“前”、“后”、“后部”和“侧”的术语描述了部件的部分在一致但任意的参考系内的取向和/或位置，参考描述所讨论的部件的文本和相关附图，这是清楚的。这样的术语可以包括上面具体提到的词语、其派生词和类似含义的词语。
本文描述的实施例可以涉及前段工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL通常覆盖直到(但不包括)金属互连层的沉积的所有事物。在最后的FEOL操作之后，结果通常是具有隔离晶体管(例如，没有任何导线)的晶圆。
本文描述的实施例可以涉及后段工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中各个器件(例如晶体管、电容器、电阻器等)与晶圆上的布线(例如一个或多个金属化层)互连。BEOL包括触点、绝缘层(电介质)、金属层和用于芯片到封装连接的接合位置。在制造阶段的BEOL部分中，形成触点(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
以下描述的实施例可应用于FEOL处理和结构、BEOL处理和结构、或FEOL和BEOL处理和结构两者。特别地，虽然可以使用FEOL处理情况例示示例性处理方案，但是这样的方法也可以应用于BEOL处理。同样地，虽然可以使用BEOL处理情况例示示例性处理方案，但是这样的方法也可以应用于FEOL处理。
本文描述的一个或多个实施例涉及用于制造具有受限外延源极或漏极结构的集成电路结构的架构和方法。实施例包括全环栅(GAA)集成电路和FinFET晶体管架构。所公开的实施例允许在模制结构的约束内生长源极/漏极外延膜，例如，以限制所得外延源极或漏极结构的跨度。限制外延源极或漏极结构的跨度可以实现缩放，这可以导致晶体管密度增加。一个或多个实施例涉及以其他方式不被自对准栅极端盖(SAGE)结构分离的相邻半导体结构或器件(例如，在不包括SAGE的管芯上，或者在管芯的不包括SAGE形成的一部分中)。实施例可以包括用于外延壁限制的凸起壁结构。实施例可以包括用于单元高度缩放的非平面晶体管中的源极漏极外延生长的横向限制。应当理解，除非另外指示，否则本文中对纳米线的提及可指示纳米线或纳米带。
为了提供上下文，构建模具以约束外延结构(Epi)约束对于Epi环路是极有价值的，因为Epi腔体与栅极之间的沟槽内的鳍状物自对准。然而，与其他非自对准选项相比，该流程的一个潜在弱点是壁不能到达栅极的顶部，因为通过构造必须降低壁以接近鳍状物的顶部。这带来了关于加速进行到大批量制造(HVM)是否在壁上方存在Epi桥接缺陷的风险的问题。应当理解，壁的任何额外几纳米(nm)的高度对于扩大工艺窗口都可能是期望的。
为了提供进一步的上下文，替代方法包括用于图案化Epi的非自对准技术，并且可以涉及在栅极之间的沟槽中放置阻挡层，并且通过光刻来图案化开口(即，它不与鳍状物自对准)。另外，可以考虑切割流程(例如，在外延结构可能无意地桥接的区域上方的开口的后处理图案化以及通过蚀刻工艺切割这样的桥)。然而，这些流程未被证明用于HVM，并且仍然是有问题的。流程是非自对准的，这最终可以阻碍设计规则的推进，并且因此可以影响缩放。
根据本公开内容的一个或多个实施例，描述了一种用于提供用于Epi的较大腔体的途径的Epi模制方法。使用这样的工艺流程导致增加的应力和因此更好的器件性能。另外，本文描述的实施例可以被实现为通过首先使用牺牲外延结构“人工”升高鳍状物的高度来有效地升高这种壁的高度。与随后的S/D外延结构相反，这种牺牲外延结构的质量无关紧要。此外，牺牲外延结构形成在平坦顶表面上方而不形成在腔体中，使其更容易控制。
本文描述的一个或多个实施例涉及第二“壁”沉积的制造，以便利用增加的鳍状物高度并将壁升高到牺牲外延结构的新顶部。这个壁的额外高度最终为集成方案提供了扩大的工艺窗口，并防止外延结构桥接缺陷。在实施例中，可检测的可能特征可包括但不限于：(1)壁顶部在垂直方向上比最顶部沟道高超过5nm且结构展示外延结构模制特性(掩埋间隔物)，(2)壁由2种材料的堆叠体制造，例如用于底层的软氧化物和顶部上的较硬氧化物(例如，上部高k材料)，和/或(3)壁是不平坦的，展示出其中牺牲外延结构防止次级壁材料沉积的凹口。TEM截面可以揭示：(1)已经使用了Epi模制(例如，在壁下方存在s间隔物)，并且壁的顶部的高度和形状是本发明的结构特征，(2)壁的上部水平保持高于最顶部纳米片，和/或(3)壁边缘上的凹痕指示使用了占位外延结构。
为了提供进一步的上下文，特定实施例可以涉及在非SAGE架构中或者在SAGE架构的未被SAGE壁立即分离的相邻区域中集成多宽度(多Wsi)纳米线和纳米带。在实施例中，纳米线/纳米带在前段工艺流程的非SAGE架构或非SAGE部分中与多个Wsi集成。这样的工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的稳健功能。
为了提供上下文，平衡集成电路结构上的非均匀外延生长可能是具有挑战性的。本文描述的实施例可以解决与在具有差异性纳米带/纳米线架构的硅(Si)区域上生长源极或漏极结构相关联的不想要的合并外延生长。外延区域可以被嵌入(例如，去除纳米线的部分，然后执行源极或漏极(S/D)生长)或通过垂直合并形成(例如，在现有线周围形成外延区域)，如下面结合图6A-6E更详细地描述的。
为了提供进一步的上下文，自对准栅极端盖(SAGE)架构的优点可以包括实现更高的布局密度，并且特别地，缩放扩散至扩散间隔。然而，某些应用可能不涉及SAGE的使用，或者结构的区域可能不包括SAGE壁，但是仍然可以寻求高密度。在这种情况下，在高密度位置可能发生相邻外延区域的不期望的合并。
为了提供说明性比较，图1示出了根据本公开内容的实施例的穿过无端盖架构(左侧(a))与自对准栅极端盖(SAGE)架构(右侧(b))的纳米线和鳍状物截取的截面图。
参考图1的左侧(a)，集成电路结构100包括衬底102，其具有在横向围绕鳍状物104的下部部分的隔离结构108上方从其突出一定量106的鳍状物104。相应的纳米线105在鳍状物104上方。可在集成电路结构100上方形成栅极结构以制造器件。然而，可以通过增加鳍状物104/纳米线105对之间的间隔来适应这种栅极结构中的中断。可替换地，在没有增加间隔的情况下，可以发生外延生长的源极或漏极结构的合并，如下面更详细描述的。
相比之下，参考图1的右侧(b)，集成电路结构150包括衬底152，其具有在横向围绕鳍状物154的下部部分的隔离结构158上方从其突出一定量156的鳍状物154。相应的纳米线155在鳍状物154上方。隔离SAGE壁160(如所示的，其可以包括在其上的硬掩模)被包括在隔离结构158内和相邻的鳍状物154/纳米线155对之间。隔离SAGE壁160与最近的鳍状物154/纳米线155对之间的距离限定了栅极端盖间隔162。栅极结构可形成在集成电路结构150上方，在隔离SAGE壁之间以制造器件。在这种栅极结构中的中断是由隔离SAGE壁造成的。由于隔离SAGE壁160是自对准的，因此可以使来自常规方法的限制降到最低，以使得扩散至扩散间隔能够更为积极。此外，由于栅极结构在所有位置处都包括中断，因此各个栅极结构部分可以通过形成在隔离SAGE壁160上方的局部互连来连接。在实施例中，如所示的，SAGE壁160各自包括下电介质部分和下电介质部分上的电介质盖。
自对准栅极端盖(SAGE)处理方案涉及自对准到鳍状物的栅极/沟槽触点端盖的形成，而不需要额外的长度来解决掩模未对准。因此，可以实施实施例以实现晶体管布局面积的缩小。本文描述的实施例可以涉及栅极端盖隔离结构的制造，其也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。然而，其他实施例涉及包括没有由隔离栅极壁或自对准栅极端盖(SAGE)壁分离的相邻结构的应用或管芯或架构的区域。
在用于具有分隔相邻器件的SAGE壁的结构的示例性处理方案中，图2示出了根据本公开内容的实施例的表示制造具有全环栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。
参考图2的部分(a)，起始结构包括衬底202上方的纳米线图案化堆叠体204。光刻图案化堆叠体206形成在纳米线图案化堆叠体204上方。纳米线图案化堆叠体204包括交替的硅锗层210和硅层212。保护掩模214在纳米线图案化堆叠体204与光刻图案化堆叠体206之间。在一个实施例中，光刻图案化堆叠体206是由形貌掩蔽部分220、抗反射涂覆(ARC)层222和光致抗蚀剂层224组成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分220是碳硬掩模(CHM)层，并且抗反射涂覆层222是硅ARC层。
参考图2的部分(b)，部分(a)的堆叠体被光刻图案化，然后被蚀刻以提供包括经图案化衬底202和沟槽230的经蚀刻结构。
参考图2的部分(c)，部分(b)的结构具有形成在沟槽230中的隔离层240和SAGE材料242。然后将该结构平面化以留下经图案化形貌掩蔽层220'作为暴露的上层。
参考图2的部分(d)，使隔离层240凹陷到经图案化衬底202的上表面下方，例如，以限定突出的鳍状物部分并在SAGE壁242下方提供沟槽隔离结构241。
参考图2的部分(e)，至少在沟道区域中去除硅锗层210以释放硅纳米线212A和212B。在形成图2的部分(e)的结构之后，可以在纳米线212B或212A周围、在衬底202的突出鳍状物上方以及在SAGE壁242之间形成栅极堆叠体。在一个实施例中，在形成栅极堆叠体之前，去除保护掩模214的剩余部分。在另一个实施例中，将保护掩模214的剩余部分保留为绝缘鳍状物帽，作为处理方案的人工制品(artifact)。
再次参考图2的部分(e)，应当理解，示出了沟道视图，其中源极或漏极区域位于页面内外。在实施例中，包括纳米线212B的沟道区域具有小于包括纳米线212A的沟道区域的宽度。因此，在实施例中，集成电路结构包括多宽度(多Wsi)纳米线。尽管212B和212A的结构可以分别被区分为纳米线和纳米带，但是这两种结构在本文中通常被称为纳米线。还应当理解，贯穿全文对鳍状物/纳米线对的引用或图示可以指代包括鳍状物和一个或多个上覆纳米线(例如，图2中示出了两个上覆纳米线)的结构。
本文描述的一个或多个实施例涉及用于制造具有受限外延源极或漏极结构的全环栅或finFET集成电路结构的架构和方法，以用于具有可定制跨度的单元高度缩放。作为基础处理方案的示例，图3A-3E示出了制造具有受限外延源极或漏极结构的集成电路结构的方法中的各种操作的鳍状物切割截面图(顶部)和三维截面图(底部)。
参考图3A，起始集成电路结构300包括衬底302上方的PMOS区域304和NMOS区域306。在实施例中，集成电路结构300包括具有底部电介质的全环栅结构，但是该方法适用于没有底部电介质的全环栅晶体管和非平面器件，诸如但不限于finFET或三栅极器件结构。PMOS区域304包括衬底302的子鳍状物上方的第一多个纳米线314(其可以是纳米带)。NMOS区域306包括衬底302的子鳍状物上方的第二多个纳米线315(其可以是纳米带)。栅极堆叠体320(诸如栅电极和栅极电介质堆叠体)在第一多个纳米线314和第二多个纳米线315上方并围绕第一多个纳米线314和第二多个纳米线315。在实施例中，栅极堆叠体320可以是虚设栅极堆叠体，并且第一多个纳米线314上方的栅极堆叠体可以与第二多个纳米线315上方的栅极堆叠体不同或相同。
如图所示，栅极间隔物322共形地沉积在第一和第二栅极堆叠体320的任一侧上方和任一侧上。栅极间隔物322可以包括外部栅极间隔物和内部栅极间隔物，其中外部栅极间隔物在内部栅极间隔物上方。可选地，间隔物延伸部(未示出)可以包括在外延源极或漏极结构与衬底302之间的位置处。间隔物延伸部可以与内部栅极间隔物连续或分立，并且内部栅极间隔物可以与外部栅极间隔物连续或分立。
参考图3B，根据所公开的实施例，模制结构324抵靠栅极间隔物322形成在第一和第二栅极堆叠体320的任一侧上，如图所示。可以将模制结构324向下抛光至栅极堆叠体320的水平，然后凹陷至鳍状物的顶部，如图所示。
参考图3C，执行间隔物蚀刻，其切割鳍状物并从第一多个纳米线314和第二多个纳米线315周围去除栅极间隔物322。
参考图3D，外延源极或漏极结构326在PMOS区域304中的模制结构324的限制内在第一多个纳米线314(图3C)的相对的第一端和第二端处生长。类似地，外延源极或漏极结构328在NMOS区域306中的模制结构324的限制内在第二多个纳米线315(图3C)的相对的第一和第二端处生长。外延源极或漏极结构326可以包括P-外延结构(例如晶体硼掺杂的硅锗二元合金)，并且外延源极或漏极结构328可以包括N-外延结构(例如磷掺杂的硅)。
参考图3E，在一个实施例中，在外延源极或漏极结构生长之后，去除模制结构324，如图所示。在其他实施例中，保留模制结构324。应当理解，在图3D和图3E的俯视图中，外延源极或漏极结构326和328在进出页面的方向上生长。在一个这样的实施例中，外延源极或漏极结构326和328是非分立的外延源极或漏极结构。在另一个这样的实施例中，外延源极或漏极结构326和328是分立的外延源极或漏极结构，其结构示例在下面描述。
根据实施例，将模制结构324添加到工艺流程限制了外延源极或漏极结构326和328的横向跨度330。外延源极或漏极结构326和328的跨度330由从纳米线的边缘到外延源极或漏极结构的边缘的距离限定，并且该距离又由栅极间隔物322的厚度预定义。通过修改栅极间隔物322的厚度，可以为外延源极或漏极结构326和328创建一系列跨度330。作为一个示例，跨度330的距离可以在3nm至12nm的范围内。
在图3E(底部的图)所示的实施例中，(鳍状物之间的)隔离部的栅极切割视图可以示出与鳍状物层级上方的栅极间隔物322相比在栅极结构320的底部处(与鳍状物对准)的相对较厚的栅极间隔物322。由于模制结构324(来自图3D)从鳍状物层级的顶部到栅极的底部覆盖栅极间隔物322，因此与鳍状物层级上方的栅极间隔物322相比，该层级处的栅极间隔物322在间隔物蚀刻和外延工艺部分期间可以具有较少的侵蚀。这适用于包括全环栅和finFET结构的所有实施例。
如上所述，可以实施双重约束壁或双约束壁工艺以增强外延约束。作为示例性处理方案，图4A-4F示出了表示根据本公开内容的实施例的制造具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构的方法中的各种操作的截面图。应当理解，所描述和示出的实施例也可适用于代替纳米线堆叠体的鳍状物结构。
参考图4A，起始结构400包括衬底402，诸如硅衬底，其具有突出穿过隔离结构406(诸如氧化硅或氧化硅隔离结构)的子鳍状物404。鳍状物408形成在子鳍状物404中的对应子鳍状物上。在一个实施例中，每个鳍状物408包括多个纳米线410，诸如硅纳米线。每个鳍状物408还包括与多个纳米线410交替的牺牲材料412，诸如硅锗。多个栅极结构414在鳍状物408上方。栅极结构414中的每一个可以是包括虚设栅极416(诸如多晶硅虚设栅极)和硬掩模418(诸如氮化硅硬掩模)的虚设栅极结构。在多个栅极结构414上方和鳍状物408的暴露部分上方共形地形成间隔物形成材料420，诸如氮化硅或碳掺杂氮化硅间隔物形成材料。电介质壁422(诸如氧化硅或模制化合物电介质壁)形成在相邻鳍状物408之间的源极或漏极位置中的间隔物形成材料420内。应当理解，在该阶段，电介质壁422可以被视为单个壁，例如，与上述模制结构324相当。
参考图4B，图4A的结构400经受各向异性蚀刻以形成间隔物420A。蚀刻工艺暴露鳍状物408的顶部，特别是暴露每个鳍状物408的牺牲材料层412。应当理解，在该阶段，电介质壁422具有在鳍状物408的顶表面下方的顶表面，并且可能在每个鳍状物408的顶部纳米线410的顶表面下方。
参考图4C，牺牲外延结构424(诸如外延硅、硅锗或锗外延结构)形成在鳍状物408中的对应鳍状物的暴露部分上。在一个实施例中，每个牺牲外延结构424具有蘑菇形状，如图所示。
参考图4D，执行“第二”壁形成操作。特别地，在图4C的结构上方形成壁延伸电介质材料426。在一个实施例中，壁延伸电介质材料426由与电介质壁422相同的材料构成，如图所示。在另一实施例中，壁延伸电介质材料426由与电介质壁422不同的材料构成。在任一种情况下，可以在壁延伸电介质材料426和电介质壁422之间形成界面或甚至接缝。
参考图4E，将壁延伸电介质材料426凹陷到牺牲外延结构424的顶表面下方的水平，以形成延伸壁422/426A。在一个实施例中，每个延伸壁422/426A包括在电介质壁422中的对应一个电介质壁上的壁延伸电介质材料426的凹陷部分426A，如图所示。例如，与初始单壁结构422相比，延伸壁422/426A可以被称为双外延结构限制壁或双重外延结构限制壁。
参考图4F，从图4E的结构去除牺牲外延结构424。在实施例中，牺牲外延结构424的去除在每个延伸壁422/426A的凹陷部分426A中留下凹口428。在去除牺牲外延结构424之后，蚀刻鳍状物408的暴露部分以在栅极结构下方形成沟道鳍状物结构408A。去除鳍状物408的暴露部分为每个沟道鳍状物结构408A留下源极或漏极腔体430。相邻的源极或漏极腔体430(例如，来自相邻的原始鳍状物408)通过延伸壁422/426A中的对应的一个延伸壁彼此分离。应当理解，后续处理可以涉及源极或漏极腔体430中的外延生长(例如，源极或漏极结构形成)、沟道释放(例如，在替换栅极处理期间)、栅极替换(例如，到沟道区域中的高k电介质层和金属栅电极)和/或沟槽触点形成。
再次参考图4A-4F，根据本公开内容的实施例，集成电路结构包括第一纳米线垂直布置结构(第一410)和第二纳米线垂直布置结构(第二410)。栅极堆叠体414在第一和第二纳米线垂直布置结构上方(这样的栅极堆叠体最终可以是使用替换栅极工艺形成的永久栅极)。第一外延源极或漏极结构(例如，在源极或漏极腔体430的位置中)在第一纳米线垂直布置结构的端部处。第二外延源极或漏极结构(例如，在源极或漏极腔体430的位置中)在第二纳米线垂直布置结构的端部处。居间电介质结构422/426A在第一外延源极或漏极结构和第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。在一个实施例中，居间电介质结构422/426A具有在第一和第二纳米线垂直布置结构410的顶表面上方的顶表面，如图所示。在一个实施例中，居间电介质结构422/426A在顶表面处的宽度小于顶表面下方的宽度，如图所示。
在实施例中，居间电介质结构422/426A包括在顶表面处的一对凹口428，如图所示。在实施例中，居间电介质结构422/426A包括在下电介质材料上的上电介质材料。
在实施例中，第一外延源极或漏极结构和第二外延源极或漏极结构各自是非分立的外延源极或漏极结构，其示例在下面描述。在实施例中，第一纳米线垂直布置结构在第一子鳍状物(第一404)上方，并且第二纳米线垂直布置结构在第二子鳍状物(第二404)上方，如图所示。
如上所述，可以实施双重或双限制壁工艺以提供比单壁工艺更高的壁。作为对照例，图4G示出了根据本公开内容的实施例的分别使用单壁或双壁工艺制造的集成电路结构。
参考图4G，“单壁”结构450包括鳍状物452(诸如包括纳米线和居间牺牲材料的鳍状物)和电介质壁454，诸如上述电介质壁422。“双壁”结构470包括鳍状物472(诸如包括纳米线和居间牺牲材料的鳍状物)和电介质壁474，诸如上述延伸壁422/426A。附加边缘460由电介质壁474相对于电介质壁454提供。
为了突出具有三个垂直布置的纳米线的示例性集成电路结构，图5A示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。图5B示出了图5A的基于纳米线的集成电路结构沿a-a'轴截取的截面源极或漏极图。图5C示出了图5A的基于纳米线的集成电路结构沿b-b'轴截取的截面沟道图。
参考图5A，集成电路结构500包括在衬底502上方的一个或多个垂直堆叠的纳米线(504组)。出于说明性目的，为了强调纳米线部分，没有示出在最底部纳米线与衬底502之间的可选鳍状物。本文的实施例针对单线器件和多线器件。作为示例，出于说明性目的示出了具有纳米线504A、504B和504C的基于三个纳米线的器件。为了便于描述，纳米线504A用作示例，其中描述集中于纳米线之一。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以具有对于纳米线中的每一个纳米线相同或基本上相同的属性。
纳米线504中的每一个包括纳米线中的沟道区域506。沟道区域506具有长度(L)。参考图5C，沟道区域还具有与长度(L)正交的周界(Pc)。参考图5A和图5C，栅电极堆叠体508围绕每个沟道区域506的整个周界(Pc)。栅电极堆叠体508包括栅电极以及沟道区域506和栅电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为它完全被栅电极堆叠体508包围，而没有任何中间材料，诸如下面的衬底材料或上面的沟道制造材料。因此，在具有多个纳米线504的实施例中，纳米线的沟道区域506也相对于彼此是分立的。
参考图5A和图5B，集成电路结构500包括一对非分立源极或漏极区域510/512。这对非分立源极或漏极区域510/512在多个垂直堆叠纳米线504的沟道区域506的任一侧上。此外，这对非分立源极或漏极区域510/512邻接多个垂直堆叠的纳米线504的沟道区域506。在一个未示出的这样的实施例中，这对非分立源极或漏极区域510/512直接垂直邻接沟道区域506，因为外延生长在延伸超过沟道区域506的纳米线部分上和之间，其中纳米线末端被示出在源极或漏极结构内。在另一实施例中，如图5A所示，这对非分立源极或漏极区域510/512间接垂直邻接沟道区域506，因为它们形成在纳米线的端部处而不是在纳米线之间。
在实施例中，如所示的，源极区域或漏极区域510/512是非分立的，因为对于纳米线504的每个沟道区域506不存在单独的和分立的源极或漏极区域。因此，在具有多个纳米线504的实施例中，纳米线的源极或漏极区域510/512是全局的或统一的源极或漏极区域，而不是对于每个纳米线是分立的。在一个实施例中，从垂直于分立沟道区域506的长度的截面角度看，这对非分立源极或漏极区域510/512中的每一个在形状上近似为具有底部锥形部分和顶部顶点部分的矩形，如图5B中所示的。然而，在其他实施例中，纳米线的源极或漏极区域510/512是相对较大但分立的非垂直合并外延结构。
根据本公开内容的实施例，如图5A和图5B所示，集成电路结构500还包括一对触点514，每个触点514在这对非分立源极区域或漏极区域510/512中的一个上。在一个这样的实施例中，在垂直意义上，每个触点514完全包围相应的非分立源极区域或漏极区域510/512。在另一方面，非分立源极或漏极区域510/512的整个周界可能无法与触点514接触，触点514因此仅部分地围绕非分立源极或漏极区域510/512，如图5B中所示的。在未示出的对比实施例中，沿a-a'轴截取的非分立源极或漏极区域510/512的整个周界被触点514围绕。
参考图5B和图5C，非分立源极或漏极区域510/512在单个统一特征用作多个(在这种情况下为3个)纳米线504的源极或漏极区域，并且更具体地用于多于一个分立沟道区域506的源极或漏极区域的意义上是全局的。在实施例中，这对非分立源极或漏极区域510/512由与分立沟道区域506的半导体材料不同的半导体材料构成，例如，这对非分立源极或漏极区域510/512由硅锗构成，而分立沟道区域506由硅构成。在另一实施例中，这对非分立源极或漏极区域510/512由与分立沟道区域506的半导体材料相同或基本相同的半导体材料构成，例如，这对非分立源极或漏极区域510/512和分立沟道区域506均由硅构成。
再次参考图5A，在实施例中，集成电路结构500还包括一对间隔物516。如所示的，这对间隔物516的外部部分可以与非分立源极或漏极区域510/512的部分重叠，从而提供在这对间隔物516下方的非分立源极或漏极区域510/512的“嵌入”部分。还如所示的，非分立源极或漏极区域510/512的嵌入部分可不在整个这对间隔物516下方延伸。
衬底502可由适用于集成电路结构制造的材料构成。在一个实施例中，衬底502包括由单晶材料构成的下块体衬底，该单晶材料可以包括但不限于硅、锗、硅锗或III-V族化合物半导体材料。由可包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上绝缘体层在下块体衬底上。因此，结构500可以由起始绝缘体上半导体衬底制造。可替换地，结构500直接由块体衬底形成，并且使用局部氧化来形成电绝缘部分以代替上述上绝缘体层。在另一替代实施例中，结构500直接由块体衬底形成，并且掺杂用于在其上形成电隔离的有源区域，诸如纳米线。在一个这样的实施例中，第一纳米线(即，接近衬底)是omega-FET型结构的形式。
在实施例中，纳米线504的尺寸可以被确定为线或带，如下所述，并且可以具有方形或圆形的角。在实施例中，纳米线504由诸如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线504，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有<100>平面。如下所述，也可以考虑其他取向。在实施例中，从截面的角度看，纳米线504的尺寸是纳米级的。例如，在特定实施例中，纳米线504的最小尺寸小于约20纳米。在实施例中，纳米线504由应变材料构成，特别是在沟道区域506中。
参考图5C，在实施例中，沟道区域506中的每一个具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。即，在两种情况下，沟道区域506的截面轮廓都是近似正方形的，或者如果是圆角的，则是近似圆形的。在另一方面，沟道区域的宽度和高度不需要相同，例如在全文中描述的纳米带的情况。
在另一方面，提供了制造鳍状物/纳米线集成电路结构的纳米线部分的方法。例如，图6A-6E示出了根据本公开内容的实施例的表示制造鳍状物/纳米线结构的纳米线部分的方法中的各种操作的三维截面图。应当理解，为清楚起见，未与图6A-6E相关联地示出横向相邻集成电路结构和在受限且分离的相邻源极或漏极区域之间实施的居间电介质结构，然而这种结构将位于(例如)进入页面中的位置处。
一种制造纳米线集成电路结构的方法可包括在衬底上方形成纳米线。在示出形成两个硅纳米线的具体示例中，图6A示出了其上具有硅层604/硅锗层606/硅层608堆叠体的衬底602(例如，由其上具有绝缘二氧化硅层602B的块体衬底硅衬底602A构成)。应当理解，在另一个实施例中，可以使用硅锗层/硅层/硅锗层堆叠体来最终形成两个硅锗纳米线。
参考图6B，例如利用掩模和等离子体蚀刻工艺将硅层604/硅锗层606/硅层608堆叠体的一部分以及二氧化硅层602B的顶部部分图案化成鳍状物型结构610。应当理解，出于说明性目的，图6B的蚀刻被示出为形成两个硅纳米线前体部分。尽管为易于说明而将蚀刻展示为在底部隔离层内结束，但在本发明的实施例的上下文内设想了更复杂的堆叠体。例如，该工艺可被应用于如结合图5所描述的纳米线/鳍状物堆叠体。
该方法还可以包括在纳米线中形成沟道区域，该沟道区域具有长度和与该长度正交的周界。在示出在两个硅纳米线上方形成三个栅极结构的具体示例中，图6C示出了其上具有三个牺牲栅极612A、612B和612C的鳍状物型结构610。在一个这样的实施例中，三个牺牲栅极612A、612B和612C由毯式沉积并用等离子体蚀刻工艺图案化的牺牲栅极氧化物层614和牺牲多晶硅栅极层616构成。
在图案化以形成三个牺牲栅极612A、612B和612C之后，可以在三个牺牲栅极612A、612B和612C的侧壁上形成间隔物，可以执行掺杂(例如，尖端和/或源极和漏极类型掺杂)，并且可以形成层间电介质层以覆盖三个牺牲栅极612A、612B和612C。可以抛光层间电介质层以暴露三个牺牲栅极612A、612B和612C，用于替换栅极或后栅极工艺。参考图6D，已经去除三个牺牲栅极612A、612B和612C，留下间隔物618和层间电介质层620的一部分。
另外，再次参考图6D，在最初由三个牺牲栅极612A、612B和612C覆盖的区域中去除鳍状物结构610的硅锗层606的部分和绝缘二氧化硅层602B的部分。因此，硅层604和608的分立部分保留，如图6D所示。
在一个实施例中，图6D中所示的硅层604和608的分立部分将最终变成基于纳米线的器件中的沟道区域。因此，在图6D中示出的过程阶段，可以执行沟道工程或调谐。例如，在一个实施例中，使用氧化和蚀刻工艺来减薄图6D中所示的硅层604和608的分立部分。可以在通过蚀刻硅锗层606分离布线的同时执行这种蚀刻工艺。因此，由硅层604和608形成的初始线开始较厚并且被减薄到适合于纳米线器件中的沟道区域的尺寸，而与器件的源极区域和漏极区域的尺寸无关。因此，在实施例中，形成沟道区域包括去除纳米线的一部分，并且源极区域和漏极区域的所得周界(下面描述)大于所得沟道区域的周界。
该方法还可以包括形成围绕沟道区域的整个周界的栅电极堆叠体。在示出在两个硅纳米线上方形成三个栅极结构的具体示例中，图6E示出了在间隔物618之间沉积栅极电介质层622(诸如高k栅极电介质层)和栅电极层624(诸如金属栅电极层)并随后抛光之后的结构。即，在图6D的沟槽621中形成栅极结构。另外，图6E示出了在形成永久栅极堆叠体之后随后去除层间电介质层620的结果。鳍状物结构610的硅锗层606的部分和绝缘二氧化硅层602B的部分也在最初由图6D所示的层间电介质层620的部分覆盖的区域中被去除。因此，硅层604和608的分立部分保留，如图6E所示。
该方法还可包括在纳米线中在沟道区域的任一侧上形成一对源极区域和漏极区域，源极区域和漏极区域中的每一个具有与沟道区域的长度正交的周界。具体地，在一个实施例中，图6E中所示的硅层604和608的分立部分将最终变成基于纳米线的器件中的源极区域和漏极区域的至少一部分。在一个这样的实施例中，通过合并现有纳米线604和608周围的外延材料来形成外延源极或漏极结构。在另一个实施例中，嵌入外延源极或漏极结构，例如，去除纳米线604和608的部分，然后执行源极或漏极(S/D)生长。在任一种情况下，根据本公开内容的实施例，这种外延源极或漏极结构受限制并与来自相邻器件的对应外延源极或漏极结构分离，如结合图4A-4F所例示的。
该方法随后可以包括形成一对触点，这对触点中的第一触点完全或几乎完全围绕源极区域的周界，并且这对触点中的第二触点完全或几乎完全围绕漏极区域的周界。具体地，在外延生长和凹陷之后，在图6E的沟槽625中形成触点。在实施例中，触点由金属物质形成。在一个这样的实施例中，通过共形地沉积触点金属并且然后填充任何剩余的沟槽体积来形成金属物质。沉积的共形方面可以通过使用化学气相沉积(CVD)、原子层沉积(ALD)或金属回流来执行。
在实施例中，如全文中所述，集成电路结构包括非平面器件，诸如但不限于具有对应的一个或多个上覆纳米线结构的三栅极器件或finFET。在这样的实施例中，对应的半导体沟道区域由三维体构成或形成在三维体中，其中一个或多个分立的纳米线沟道部分覆盖三维体。在一个这样的实施例中，栅极结构围绕三维体的至少顶表面和一对侧壁，并且还围绕一个或多个分立纳米线沟道部分中的每一个。
在实施例中，如全文中所述，衬底可以由可以承受制造工艺并且电荷可以在其中迁移的半导体材料构成。在实施例中，衬底是由掺杂有电荷载流子(诸如但不限于磷、砷、硼或其组合)以形成有源区域的晶体硅、硅/锗或锗层构成的块体衬底。在一个实施例中，块体衬底中硅原子的浓度大于97％。在另一个实施例中，块体衬底由在不同的晶体衬底顶上生长的外延层构成，例如在硼掺杂的块体硅单晶衬底顶上生长的硅外延层。块体衬底可以替代地由III-V族材料构成。在实施例中，块体衬底由III-V族材料组成，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，块体衬底由III-V族材料构成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
在实施例中，如全文中所述，沟槽隔离层可以由适合于最终将永久栅极结构的部分与下面的块体衬底电隔离或有助于永久栅极结构的部分与下面的块体衬底的隔离或者隔离在下面的块体衬底内形成的有源区域(诸如隔离鳍状物有源区域)的材料构成。例如，在一个实施例中，沟槽隔离层由电介质材料构成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
在实施例中，如全文中所述，自对准栅极端盖隔离结构可以由适合于最终将永久栅极结构的部分彼此电隔离或有助于永久栅极结构的部分彼此的隔离的一种或多种材料构成。示例性材料或材料组合包括单一材料结构，诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。其他示例性材料或材料组合包括具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅和上部较高介电常数材料(诸如氧化铪)的多层堆叠体。
在实施例中，如全文中所述，栅极结构可以由包括栅极电介质层和栅电极层的栅电极堆叠体构成。在实施例中，栅电极堆叠体的栅电极由金属栅极构成，并且栅极电介质层包括高k材料。
在实施例中，栅极电介质的区域由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由对应衬底的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在实施例中，顶部高k部分由“U”形结构构成，该“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在实施例中，除了高k材料层之外，栅极电介质区域还包括非原生氧化硅层。非原生氧化硅层可以使用CVD工艺形成，并且可以形成在高k材料层下方或上方。在示例性实施例中，在高k材料层下方形成非原生氧化硅层。
在实施例中，栅电极由金属层构成，例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅电极由形成在金属功函数设置层上方的非功函数设置填充材料构成。在一些实施方式中，栅电极可由“U”形结构构成，该“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一个实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开内容的进一步实施方式中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面的非U形层顶上的一个或多个U形金属层构成。
与栅电极堆叠体相关联的间隔物可以由适合于最终将永久栅极结构与相邻导电触点(诸如自对准触点)电隔离或有助于永久栅极结构与相邻导电触点(诸如自对准触点)的隔离的材料构成。例如，在一个实施例中，间隔物由电介质材料构成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
在实施例中，如全文中所述，局部互连、栅极触点、上覆栅极触点过孔和上覆金属互连可以由导电材料构成。在实施例中，触点或过孔中的一个或多个由金属物质构成。金属物质可以是纯金属，诸如钨、镍或钴，或者可以是合金，诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。常见的示例是使用铜结构，其可以包括或可以不包括在铜和周围的ILD材料之间的阻挡层(诸如Ta或TaN层)。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层、不同金属或合金的堆叠体等。
在实施例中(尽管未示出)，形成与现有栅极图案基本上完美对准的触点图案，同时消除了使用具有非常紧密的配准预算的光刻步骤。在一个这样的实施例中，该方法使得能够使用本质上高选择性的湿法蚀刻(例如，相对于常规实施的干法或等离子体蚀刻)来生成触点开口。在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案。在一个这样的实施例中，该方法使得能够消除对如常规方法中所使用的用于生成触点图案的反而关键的光刻操作的需要。在实施例中，沟槽触点网格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽触点网格。
此外，本文描述的栅极结构可以通过替换栅极工艺来制造。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料并用永久栅电极材料替换。在一个这样的实施例中，永久栅极电介质层也在该工艺中形成，而不是从较早的处理进行。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用SF6的干法蚀刻工艺来去除虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用NH4OH水溶液或四甲基氢氧化铵的湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括磷酸水溶液的湿法蚀刻来去除虚设栅极。
在实施例中，本文描述的一种或多种方法本质上设想了虚设和替换栅极工艺与虚设和替换触点工艺的组合以制造集成电路结构。在一个这样的实施例中，在替换栅极工艺之后执行替换触点工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这样的实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行永久栅极结构的至少一部分的退火。在形成永久触点之前执行退火。
在实施例中，集成电路结构具有接触形成在有源区域上方的栅电极的部分的触点结构。通常，在栅极的有源部分上方并且在与沟槽接触过孔相同的层中形成栅极触点结构(诸如过孔)之前(例如，除了形成栅极触点结构之外)，本公开内容的一个或多个实施例包括首先使用栅极对准沟槽触点工艺。可以实施这样的工艺以形成用于集成电路结构或半导体结构制造(例如，用于集成电路制造)的沟槽触点结构。在实施例中，形成与现有栅极图案对准的沟槽触点图案。相比之下，常规方法通常涉及具有光刻触点图案与现有栅极图案的紧密配准的附加光刻工艺结合选择性触点蚀刻。例如，常规工艺可以包括利用触点特征的单独图案化来图案化多晶硅(栅极)网格。
在实施例中，如本说明书全文中所使用的，层间电介质(ILD)材料由电介质或绝缘材料的层构成或包括电介质或绝缘材料的层。合适的电介质材料的示例包括但不限于硅氧化物(例如，二氧化硅(SiO2))、掺杂的硅氧化物、氟化的硅氧化物、碳掺杂的硅氧化物、本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过常规技术形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)或通过其他沉积方法。
在实施例中，也如本说明书全文中所使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用铜线和结构，其可以包括或可以不包括在铜和周围的ILD材料之间的阻挡层。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单个材料层，或者可以由若干层形成，包括导电衬垫层和填充层。可以使用任何合适的沉积工艺(诸如电镀、化学气相沉积或物理气相沉积)来形成互连线。在实施例中，互连线由导电材料构成，诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属或简称为互连。
在实施例中，也如本说明书全文中所使用的，硬掩模材料、盖层(capping)或插塞由不同于层间电介质材料的电介质材料构成。在一个实施例中，可以在不同的区域中使用不同的硬掩模、盖层或插塞材料，以便向彼此以及向下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、盖层或插塞层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层、或这两者、或其组合。其他合适的材料可以包括基于碳的材料。取决于特定实施方式，可使用所属领域中已知的其他硬掩模、盖层或插塞层。硬掩模、盖层或插塞层可以通过CVD、PVD或通过其他沉积方法形成。
在实施例中，也如本说明书全文中所使用的，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等来执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂覆(ARC)层和光致抗蚀剂层构成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，并且抗反射涂覆层是硅ARC层。
本文所公开的实施例可以用于制造各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可用于本领域中已知的各种电子设备中。例如在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一条或多条总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个都可以潜在地使用本文公开的方法来制造。
图7示出根据本公开内容的实施例的一个实施方式的计算设备700。计算设备700容纳板702。板702可以包括多个部件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理和电耦合到板702。在另外的实施方式中，通信芯片706是处理器704的一部分。
取决于其应用，计算设备700可以包括可以或可以不物理和电耦合到板702的其他部件。这些其他部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、紧致盘(CD)、数字多功能盘(DVD)等)。
通信芯片706实现用于向和从计算设备700传输数据的无线通信。术语“无线”及其派生词可用于描述可通过使用调制电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包括任何导线，尽管在一些实施例中它们可以不包括。通信芯片706可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G和更高代的任何其他无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙的较近距离无线通信，并且第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较远距离无线通信。
计算设备700的处理器704包括封装在处理器704内的集成电路管芯。处理器704的集成电路管芯可以包括一个或多个结构，诸如根据本公开内容的实施例的实施构建的集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片706也包括封装在通信芯片706内的集成电路管芯。通信芯片706的集成电路管芯可以包括一个或多个结构，诸如根据本公开内容的实施例的实施构建的集成电路结构。
在进一步的实施方式中，容纳在计算设备700内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，诸如根据本公开内容的实施例的实施构建的集成电路结构。
在各种实施方式中，计算设备700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机。在另外的实施方式中，计算设备700可以是处理数据的任何其他电子设备。
图8示出包括本公开内容的一个或多个实施例的中介层800。中介层800是用于将第一衬底802桥接到第二衬底804的居间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层800的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，中介层800可以将集成电路管芯耦合到随后可耦合到第二衬底804的球栅阵列(BGA)806。在一些实施例中，第一衬底802和第二衬底804附接到中介层800的相反侧。在其他实施例中，第一衬底802和第二衬底804附接到中介层800的同一侧。在另外的实施例中，三个或更多个衬底通过中介层800互连。
中介层800可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，中介层800可以由交替的刚性或柔性材料形成，其可以包括与上文描述的用于半导体衬底的材料相同的材料，例如硅、锗、以及其他III-V族和IV族材料。
中介层800可以包括金属互连808和过孔810，包括但不限于穿硅过孔(TSV)812。中介层800还可以包括嵌入式器件814，包括无源器件和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在中介层800上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。根据本公开内容的实施例，本文公开的装置或过程可以用于制造中介层800或制造包括在中介层800中的部件。
因此，本公开内容的实施例包括具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构，以及制造具有用于外延源极或漏极区域限制的凸起壁结构的全环栅集成电路结构的方法。
以上对本公开内容的实施例的所示实施的描述，包括摘要中所描述的，不是旨在是详尽无遗的或将实施例限制为所公开的精确形式。虽然为了说明的目的，本文描述了具体实施方式，但是如相关领域的技术人员将认识到的，在本公开内容的范围内各种等同修改是可能的。
根据以上详细描述，可以对本公开内容进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开内容限制于在说明书和权利要求中公开的特定实施方式。相反，本发明的范围完全由所附权利要求确定，权利要求将根据权利要求解释的既定原则来解释。
示例实施例1：一种集成电路结构，包括第一纳米线垂直布置结构和第二纳米线垂直布置结构。栅极堆叠体在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构上方。第一外延源极或漏极结构在所述第一纳米线垂直布置结构的端部处。第二外延源极或漏极结构在所述第二纳米线垂直布置结构的端部处。居间电介质结构在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面。所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
示例实施例2：示例实施例1的集成电路结构，其中，所述居间电介质结构包括在所述居间电介质结构的顶表面处的一对凹口。
示例实施例3：示例实施例1或2的集成电路结构，其中，所述居间电介质结构包括在下电介质材料上的上电介质材料。
示例实施例4：示例实施例1、2或3的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构各自是非分立外延源极或漏极结构。
示例实施例5：示例实施例1、2、3或4的集成电路结构，其中，所述第一纳米线垂直布置结构在第一子鳍状物上方，并且所述第二纳米线垂直布置结构在第二子鳍状物上方。
示例实施例6：一种集成电路结构，包括第一鳍状物和第二鳍状物。栅极堆叠体在第一纳米线垂直布置结构和第二纳米线垂直布置结构上方。第一外延源极或漏极结构在所述第一鳍状物的端部处。第二外延源极或漏极结构在所述第二鳍状物的端部处。居间电介质结构在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面。所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
示例实施例7：示例实施例6的集成电路结构，其中，所述居间电介质结构包括在所述居间电介质结构的顶表面处的一对凹口。
示例实施例8：示例实施例6或7的集成电路结构，其中，所述居间电介质结构包括在下电介质材料上的上电介质材料。
示例实施例9：示例实施例6、7或8的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构各自是非分立外延源极或漏极结构。
示例实施例10：示例实施例6、7、8或9的集成电路结构，其中，所述第一鳍状物在第一子鳍状物上方，并且所述第二鳍状物在第二子鳍状物上方。
示例实施例11：一种计算设备，包括板和耦合到板的部件。所述部件包括集成电路结构，所述集成电路结构包括第一鳍状物和第二鳍状物。栅极堆叠体在第一纳米线垂直布置结构和第二纳米线垂直布置结构上方。第一外延源极或漏极结构在所述第一鳍状物的端部处。第二外延源极或漏极结构在所述第二鳍状物的端部处。居间电介质结构在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面。所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
示例实施例12：示例实施例11的计算设备，还包括耦合到所述板的存储器。
示例实施例13：示例实施例11或12的计算设备，还包括耦合到所述板的通信芯片。
示例实施例14：示例实施例11、12或13的计算设备，还包括耦合到所述板的电池。
示例实施例15：示例实施例11、12、13或14的计算设备，其中，所述部件是封装的集成电路管芯。
示例实施例16：一种计算设备，包括板和耦合到所述板的部件。所述部件包括集成电路结构，所述集成电路结构包括第一纳米线垂直布置结构和第二纳米线垂直布置结构。栅极堆叠体在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构上方。第一外延源极或漏极结构在所述第一纳米线垂直布置结构的端部处。第二外延源极或漏极结构在所述第二纳米线垂直布置结构的端部处。居间电介质结构在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间。所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面。所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
示例实施例17：示例实施例16的计算设备，还包括耦合到所述板的存储器。
示例实施例18：示例实施例16或17的计算设备，还包括耦合到所述板的通信芯片。
示例实施例19：示例实施例16、17或18的计算设备，还包括耦合到所述板的电池。
示例实施例20：示例实施例16、17、18或19的计算设备，其中，所述部件是封装的集成电路管芯。

Claims (20)

1.一种集成电路结构，包括：
第一纳米线垂直布置结构和第二纳米线垂直布置结构；
栅极堆叠体，在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构上方；
第一外延源极或漏极结构，在所述第一纳米线垂直布置结构的端部处；
第二外延源极或漏极结构，在所述第二纳米线垂直布置结构的端部处；以及
居间电介质结构，在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间，所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面，并且所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
2.根据权利要求1所述的集成电路结构，其中，所述居间电介质结构包括在所述居间电介质结构的顶表面处的一对凹口。
3.根据权利要求1或2所述的集成电路结构，其中，所述居间电介质结构包括在下电介质材料上的上电介质材料。
4.根据权利要求1或2所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构各自是非分立的外延源极或漏极结构。
5.根据权利要求1或2所述的集成电路结构，其中，所述第一纳米线垂直布置结构在第一子鳍状物上方，并且所述第二纳米线垂直布置结构在第二子鳍状物上方。
6.一种集成电路结构，包括：
第一鳍状物和第二鳍状物；
栅极堆叠体，在第一纳米线垂直布置结构和第二纳米线垂直布置结构上方；
第一外延源极或漏极结构，在所述第一鳍状物的端部处；
第二外延源极或漏极结构，在所述第二鳍状物的端部处；以及
居间电介质结构，在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间，所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面，并且所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
7.根据权利要求6所述的集成电路结构，其中，所述居间电介质结构包括在所述居间电介质结构的顶表面处的一对凹口。
8.根据权利要求6或7所述的集成电路结构，其中，所述居间电介质结构包括在下电介质材料上的上电介质材料。
9.根据权利要求6或7所述的集成电路结构，其中，所述第一外延源极或漏极结构和所述第二外延源极或漏极结构各自是非分立的外延源极或漏极结构。
10.根据权利要求6或7所述的集成电路结构，其中，所述第一鳍状物在第一子鳍状物上方，并且所述第二鳍状物在第二子鳍状物上方。
11.一种计算设备，包括：
板；以及
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
第一纳米线垂直布置结构和第二纳米线垂直布置结构；
栅极堆叠体，在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构上方；
第一外延源极或漏极结构，在所述第一纳米线垂直布置结构的端部处；
第二外延源极或漏极结构，在所述第二纳米线垂直布置结构的端部处；以及
居间电介质结构，在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间，所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面；并且所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
12.根据权利要求11所述的计算设备，还包括：
耦合到所述板的存储器。
13.根据权利要求11或12所述的计算设备，还包括：
耦合到所述板的通信芯片。
14.根据权利要求11或12所述的计算设备，还包括：
耦合到所述板的电池。
15.根据权利要求11或12所述的计算设备，其中，所述部件是封装的集成电路管芯。
16.一种计算设备，包括：
板；以及
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
第一鳍状物和第二鳍状物；
栅极堆叠体，在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构上方；
第一外延源极或漏极结构，在所述第一鳍状物的端部处；
第二外延源极或漏极结构，在所述第二鳍状物的端部处；以及
居间电介质结构，在所述第一外延源极或漏极结构和所述第二外延源极或漏极结构中的相邻外延源极或漏极结构之间，所述居间电介质结构具有在所述第一纳米线垂直布置结构和所述第二纳米线垂直布置结构的顶表面上方的顶表面，并且所述居间电介质结构在所述居间电介质结构的顶表面处的宽度小于在所述居间电介质结构的顶表面下方的宽度。
17.根据权利要求16所述的计算设备，还包括：
耦合到所述板的存储器。
18.根据权利要求16或17所述的计算设备，还包括：
耦合到所述板的通信芯片。
19.根据权利要求16或17所述的计算设备，还包括：
耦合到所述板的电池。
20.根据权利要求16或17所述的计算设备，其中，所述部件是封装的集成电路管芯。
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