TW202329328A - 具有針對磊晶源極或汲極區域界限之凸起壁結構的環繞式閘極積體電路結構 - Google Patents

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安迪 魏
安拿 莫希
亞洋 那法比西
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Abstract

說明一種具有針對磊晶源極或汲極區域界限之凸起壁結構的環繞式閘極積體電路結構。例如，積體電路結構包含第一垂直排列的奈米線及第二垂直排列的奈米線。閘極堆疊係在該第一及第二垂直排列的奈米線之上。第一磊晶源極或汲極結構係在該第一垂直排列的奈米線之末端。第二磊晶源極或汲極結構係在該第二垂直排列的奈米線之末端。中間電介質結構係在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間。該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面。該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。

Description

具有針對磊晶源極或汲極區域界限之凸起壁結構的環繞式閘極積體電路結構
本發明之實施例係有關積體電路結構及處理的領域，特別是有關具有針對磊晶源極或汲極區域界限(confinement)之凸起壁結構的環繞式閘極積體電路結構，以及具有針對磊晶源極或汲極區域界限之凸起壁結構之環繞式閘極積體電路結構的製作方法。
在過去幾十年，積體電路中之特徵的縮小(scaling)一直是不斷成長的半導體工業背後的驅動力。縮小到越來越小的特徵致使能夠增加半導體晶片的有限安裝區域上之功能性單元的密度。例如，縮減電晶體尺寸允許更多數量的記憶體或邏輯裝置組合於一晶片上，導致製作出容量增加的產品。然而，不斷提高容量的驅動力並不是沒有問題的。使各裝置之性能最佳化的必要性變得愈來愈重要。
在積體電路裝置的製造方面，多閘極電晶體，例如三閘極電晶體，已經隨著裝置尺寸持續縮小而變得更普遍。在習知製程中，三閘極電晶體通常不是被製作於大塊矽基板上就是被製作於矽覆絕緣體(silicon-on-insulator)基板上。在一些例子中，大塊矽基板由於其較低的成本而係較佳的，而且因為他們致能較不複雜的三閘極製作過程。在另一態樣中，隨著微電子裝置尺寸縮小到10奈米(nm)節點以下，在裝置製作上產生了維持遷移率改進和短通道控制的挑戰。被用來製作裝置的奈米線(nanowires)提供改善的短通道控制。
然而，縮小多閘極及奈米線電晶體並非沒有後果的。隨著微電子電路之這些基本建構區塊(building blocks)的尺寸縮減，以及隨著製作於給定區域中之數量龐大的基本建構區塊增加，對用來圖案化這些建構區塊的微影技術之界限已經變成壓倒性的。特別是，在圖案化於半導體堆疊之特徵的最小尺寸(亦即，臨界尺寸)與此等特徵間的間距之間可能有所取捨。
及
具有針對磊晶源極或汲極區域界限之凸起壁結構的環繞式閘極積體電路結構，以及具有針對磊晶源極或汲極區域界限之凸起壁結構之環繞式閘極積體電路結構的製作方法被說明。在下面的說明中，許多特定細節被提出，諸如特定的整合及材料規範(regimes)，以便提供本發明之實施例的透徹了解。對於熟悉此技藝者而言將會顯而易知的是，本發明的實施例可以在沒有這些特定細節的情況下被實行。在其他例子中，眾所周知的特徵，諸如積體電路設計布局，並未被詳細說明以便非必要地模糊了本發明的實施例。此外，將領會的是圖式中所顯示的各種實施例係舉例說明性的表示而且不一定按比例繪出。
某些術語也可以為了參考目的而被使用於下面的說明中，因而不想要被限定。例如，諸如「上方」、「下方」、「在…之上」、和「在…之下」等術語指的是圖式中的參考方向。諸如「前」、「後」、「後部」、和「側邊」等術語說明在一貫連續但任意的參考架構之內組件之部位的方位及/或位置，其係藉由參照說明討論中之組件的正文及相關圖式來使其清楚明確。此等術語可包含上面所特別提及的詞語、其衍生詞、以及同類輸入的詞語。
本文中所述的實施例可以有關前段(front-end-of-line(FEOL))半導體處理及結構。FEOL為積體電路(IC)製作的前段，其中，個別的裝置(例如，電晶體、電容器、電阻器等等)被圖案化於半導體基板或半導體層中。FEOL通常涵蓋一直到(但是不包含)金屬互連層的沉積之前的所有事情。在最後一個FEOL操作之後，結果典型上是具有分開的電晶體(例如，沒有任何導線)之晶圓。
本文中所述的實施例可以有關後段(back-end-of-line(BEOL))半導體處理及結構。BEOL為IC製作的後段，其中，晶圓上之個別的裝置(例如，電晶體、電容器、電阻器等等)係以配線來互連。BEOL包含用於晶片到封裝組件之連接的接觸部、絕緣層(電介質)、金屬層、以及接合位點(bonding sites)。在製作階段的BEOL部分中，接觸部(墊塊)、互連線、通孔及電介質結構被形成。對於現代的IC製程而言，在BEOL可以添加10個以上的金屬層。
下面所述的實施例可以應用於FEOL處理及結構、BEOL處理及結構、或者FEOL和BEOL兩者的處理及結構。特別是，雖然示範處理方案可以使用FEOL處理腳本來予以闡述，但是此等方式也可以應用於BEOL處理。同樣地，雖然示範處理方案可以使用BEOL處理腳本來予以闡述，但是此等方式也可以應用於FEOL處理。
本文中所述的一個或更多個實施例係有關用以製作具有局限之磊晶源極或汲極區域結構之積體電路結構的架構及方法。實施例包含環繞式閘極(GAA)積體電路和FinFET電晶體架構。所揭示的實施例允許源極/汲極磊晶層得以生長於模具結構(mold structure)的界限之內，例如用來限制最終之磊晶源極或汲極結構的翼展(wingspan)。局限磊晶源極或汲極結構的翼展幅度能夠致能尺寸縮放，其能夠導致電晶體密度的增加。一個或更多個實施例係有關相鄰的半導體結構或裝置，其另一種說法是不被自對準閘極端蓋(SAGE)結構所分離(例如，在不包含SAGE的晶粒上，或者在晶粒之不包含SAGE構成的部位上)。實施例能夠包含針對epi壁界限之凸起壁結構。實施例能夠包含在非平面電晶體中針對單元高度縮放之源極汲極磊晶生長的橫向界限。要領會的是，除非有另外的指示，本文中對於的奈米線參考能夠表示奈米線或奈米帶。
為了提供上下文，因為磊晶結構(Epi)凹洞(cavity)係自對準於閘極間之溝槽內的鰭部，所以建立模具(mold)來約束Epi界限對於Epi迴路(loop)而言係優異的資產。然而，相較於其他非自對準的選項，此流程(flow)的一個潛在的缺點在於該壁並未到達閘極的頂部，由於建構必須降低它才能進入該鰭部的頂部。這帶來了有關是否要斜升到大量製造(high volume manufacturing (HVM))超過該壁而有Epi電橋效應(bridging effect)之風險的問題。要領會的是，對於該壁之任何額外幾奈米(nm)的高度可能是擴大製程窗口(process window)期望的。
提供進一步上下文，替代方案包含非自對準技術，用以圖案化Epi，並能夠包括將阻障放置在閘極之間的溝槽中，以及一開口係藉由光刻術(lithography)來予以圖案化(亦即，其係非自對準於鰭部)。除此之外，切割流程(cut flow)(例如，在其中epi可能無意地橋接的區域之上開口的後處理圖案化以及如此之橋接藉由蝕刻製程的切割)能夠被考慮。然而，這些流程不被證明用於HVM而且仍然有疑問。該等流程係非自對準的，其最終能夠防止設計規則(Design Rules)的推動且因而能夠影響尺寸縮放(scaling)。
依據本發明的一或多個實施例，針對為了Epi之更大腔洞而提供一手段途徑(avenue)來說明一種Epi模具方案。使用此種製程流程的結果增加了應力以及因此而獲得較佳的裝置性能。除此之外，本文中所述的實施例能夠被施行來藉由首先使用犧牲磊晶來「人工」提升鰭部的高度以有效地提升此種壁的高度。相反於後續的S/D磊晶，此種犧牲epi的品質並不重要。而且，犧牲epi係形成於平坦的頂面之上並且未進入腔洞之內，使其更易於控制。
本文中所述的一或多個實施例涉及第二「壁」沉積的製作以便利用增加的鰭部高度以及使該壁提升至犧牲epi之新的頂部。此針對該壁的額外高度最終為整合方案提供擴大的製程窗口以及對抗epi橋接缺陷的保護。在一實施例中，可以檢測的可能特徵能夠包含但不被如此受限於：(1)該壁頂比最高的通道在垂直方向上更高出5nm以上而且該結構顯示epi模具特性(埋入的間隔部)，(2)該壁係由2種材料的堆疊所製作的，例如用於底層之軟的氧化物和一種更硬的在頂部上(例如，上層高k材料)，及/或(3)該壁係不平整的，顯示犧牲epi防止二次壁材料沉積於其處之缺口(notch)。TEM剖面可以揭露出：(1)Epi模具已經被使用(例如，在該壁下方之s間隔部的出現)以及該壁之頂部的高度及形狀為此創新的結構簽章(signature)，(2)該壁之上層(upper level)保持比最高的奈米片(nanosheet)更高，及/或(3)該壁之邊緣上的凹入(indent)表示佔位符(placeholder)epi被使用。
為了提供進一步上下文，特別的實施例可能有關多重寬度(multi-Wsi)奈米線與奈米帶整合於一非SAGE架構中，或者在SAGE架構之未立即由SAGE壁所隔離的鄰接區域中。在一實施例中，奈米線/奈米帶和多重Wsi相整合於前端製程流程的非SAGE架構或非SAGE部位中。此種製程流程可涉及不同Wsi之奈米線及奈米帶的整合已提供具有低功率和高性能之下一代電晶體的強健功能性。
為了提供上下文，平衡非均勻磊晶生長於整個積體電路結構上可能具挑戰性。本文中所述的實施例可以強調與生長源極或汲極結構於具有差異(differential)奈米線/奈米帶架構的矽(Si)區域上相關聯之不想要的合併磊晶生長。磊晶區域可以藉由垂直合併而被埋入(例如，奈米線的部位被去除而後源極或汲極(S/D)生長被實施)或者被形成(例如，磊晶區域被形成在既有線的周圍)，如同配合圖6A至6E而做更詳細的說明於下者。
為了提供進一步上下文，自對準閘極端蓋(SAGE)架構的優點可以包含致能更高的布局密度，而且特別是縮放擴散到擴散的間距。然而，某些實施例可以不涉及SAGE的使用，或者結構的區域可以不涉及SAGE壁，但是之後仍然可以追求高的密度。在此種情境中，不受歡迎之鄰接磊晶區域的合併可能發生在高密度的位置中。
為了提供說明性的比較，圖1為依據本發明的實施例，繪示針對無端蓋(non-endcap)架構(左手邊(a))對比自對準閘極端蓋(SAGE)架構(右手邊(b))，透過奈米線及鰭部所取出的剖面視圖。
參照圖1的左手邊(a)，積體電路結構100包含基板102，其具有鰭部104從那裏突出隔離結構108的上方一量106，而隔離結構108橫向地包圍鰭部104的下層部位。對應的奈米線105係在鰭部104之上。閘極結構可以被形成在積體電路結構100之上來製作裝置。然而，此種閘極結構中的斷裂可以藉由增大鰭部104/奈米線105對之間的間距來調節。或者，在不增大間距之下，磊晶生長之源極或汲極結構的合併能夠發生，如同更詳細的說明於下者。
對比下，參照圖1的右手邊(b)，積體電路結構150包含基板152，其具有鰭部154從那裏突出隔離結構158的上方一量156，而隔離結構158橫向地包圍鰭部154的下層部位。對應的奈米線155係在鰭部154之上。隔離的SAGE壁160(其可以包含硬遮罩於其上，如同所描述的)係包含在隔離結構158之內以及在相鄰的鰭部154/奈米線155對之間。隔離的SAGE壁160與最接近的鰭部154/奈米線155對之間的距離界定閘極端蓋間距162。閘極結構可被形成在積體電路結構150之上、在隔離的SAGE壁之間來製作裝置。此種閘極結構中的斷裂係藉由隔離的SAGE壁來予以強加。因為隔離的SAGE壁160係自對準的，所以來自習知方法的限制可以被最小化而致能更具攻擊性的擴散到擴散的間距。此外，由於閘極結構包含在所有位置處的斷裂，所以個別的閘極結構部位可以藉由形成在隔離的SAGE壁160之上的本地互連部來予以連接。在一實施例中，如同所描述的，SAGE壁160各自包含下層的電介質部位和該下層的電介質部位上的電介質蓋部。
自對準閘極端蓋(SAGE)處理方案涉及閘極/溝槽接觸端蓋自對準鰭部的形成而不需要負責對位不良(mis-registration)之額外的長度。因此，實施例可被施行來確保電晶體布局面積的縮減。本文中所述的實施例可涉及閘極端蓋隔離結構的製作，其也可被稱為閘極壁、隔離閘極壁或自對準閘極端蓋(SAGE)壁。然而，其他實施例涉及應用，或者晶粒或架構的區域，其包含未藉由隔離閘極壁或自對準閘極端蓋(SAGE)壁而被隔離的鄰接結構。
在針對具有使鄰接的裝置隔離之SAGE壁的結構之示範處理方案中，圖2為依據本發明的實施例，繪示代表具有環繞式閘極裝置之自對準閘極端蓋(SAGE)結構的製作方法中之各種操作的剖面視圖。
參照圖2之部位(a)，起始結構包含基板202上方的奈米線圖案化堆疊204。微影圖案化堆疊206被形成在奈米線圖案化堆疊204的上方。奈米線圖案化堆疊204包含交替的矽鍺層210與矽層212。保護遮罩214係在奈米線圖案化堆疊204與微影圖案化堆疊206之間。在一個實施例中，微影圖案化堆疊206為由形貌遮蔽部220、抗反射塗覆(ARC)層222、及光阻層224組成的三層遮罩。在一特別的如此之實施例中，形貌遮蔽部220為碳硬遮罩(CHM)層而且抗反射塗覆層222為矽ARC層。
參照圖2之部位(b)，部位(a)的堆疊被微影圖案化而後被蝕刻來提供包含圖案化後的基板202和溝槽230的蝕刻結構。
參照圖2之部位(c)，部位(b)的結構具有形成於溝槽230中的隔離層240和SAGE壁242。結構接著被平坦化而留下圖案化後的形貌遮蔽層220’作為露出的上層。
參照圖2之部位(d)，隔離層240被凹入於圖案化後的基板202之上表面的下方，例如，用以界定突出的鰭部位以及提供在SAGE壁242下面的溝槽隔離結構241。
參照圖2之部位(e)，至少在通道區域中的矽鍺層210被去除以釋放出矽奈米線212A和212B。在圖2部位(e)之結構的形成之後，閘極堆疊可以被形成在奈米線212B或212A的周圍、在基板202之突出的鰭部之上、以及在SAGE壁242之間。在一個實施例中，在閘極堆疊的形成之前，保護遮罩214的剩餘部位被去除。在另一實施例中，保護遮罩214的剩餘部位被保持為絕緣的鰭部帽部作為處理方案的加工品(artifact)。
再次參照圖2之部位(e)，將領會的是通道視圖被描述，而且源極或汲極區域係位在入頁面之內和出頁面之外。在一實施例中，包含奈米線212B的通道區域具有比包含奈米線212A的通道區域更小的寬度。因而，在一實施例中，積體電路結構包含多重寬度(multi-Wsi)的奈米線。雖然212B和212A的結構分別被區別為奈米線和奈米帶，但是此等結構兩者典型上在本文中被稱為奈米線。也將領會到通篇對鰭部/奈米線對的參考或描述可以指包含鰭部和一或多個上覆奈米線(例如，在圖2中顯示有兩個上覆的奈米線)的結構。
本文中所述的一個或更多個實施例係有關針對隨著可定製的翼展而縮放之單元高度，具有局限之磊晶源極或汲極區域結構之環繞式閘極或finFET積體電路結構的架構和製作方法。做為基本處理方案的範例，圖3A至3E繪示在具有局限之源極或汲極結構之積體電路結構的製作方法中之各種操作的鰭部切割剖面視圖(頂部)和三維剖面視圖(底部)。
參照圖3A，起始的積體電路結構300包含基板302上方之PMOS區域304和NMOS區域306。在一實施例中，積體電路結構300包含具有底部電介質的環繞式閘極結構，但是該方法可適用於沒有底部電介質的環繞式閘極電晶體，以及諸如但不限於finFET或三閘極裝置結構的非平面裝置。PMOS區域304包含在基板302之子鰭部上方的第一複數條奈米線314(其能夠是奈米帶)。NMOS區域306包含在基板302之子鰭部上方的第二複數條奈米線315(其能夠是奈米帶)。閘極堆疊320(諸如閘極電極和閘極電介質堆疊)係在第一複數條奈米線314和第二複數條奈米線315之上而且包圍第一複數條奈米線314和第二複數條奈米線315。在實施例中，閘極堆疊320可以是假性(dummy)閘極堆疊，並且在第一複數條奈米線314之上的閘極堆疊可以和在第二複數條奈米線315之上的閘極堆疊不同或相同。
閘極間隔部322被共形地(conformally)沉積在第一及第二閘極堆疊320的任一側之上而且在第一及第二閘極堆疊320的任一側上，如所示者。閘極間隔部322可以包含外部閘極間隔部和內部閘極間隔部，其中，外部閘極間隔部在內部閘極間隔部的上方。可選地，間隔部延伸部(未顯示出)能夠被包含在磊晶源極或汲極結構與基板302之間的位置。該等間隔部延伸部能夠與內部閘極間隔部連續不斷或者與內部閘極間隔部分離斷開，而且該等內部閘極間隔部能夠與外部閘極間隔部連續不斷或者與外部閘極間隔部分離斷開。
參照圖3B，依據揭示的實施例，模具結構324係形成在第一及第二閘極堆疊320抵著閘極間隔部322的任一側上，如所示者。模具結構324可以被向下拋光至閘極堆疊320層而後被凹入至鰭部的頂部，如所示者。
參照圖3C，進行間隔部蝕刻，其切割該鰭部並且從第一複數條奈米線314和第二複數條奈米線315的周圍去除閘極間隔部322。
參照圖3D，在PMOS區域304中，磊晶源極或汲極結構326係生長於第一複數條奈米線314的相對第一及第二端(圖3C)，在模具結構324的界限之內。類似地，在NMOS區域306中，磊晶源極或汲極結構328係生長於第二複數條奈米線315的相對第一及第二端(圖3C)，在模具結構324的界限之內。磊晶源極或汲極結構326可以包含P-epi(例如，結晶性摻雜硼的矽鍺(Boron-doped Silicon-Germanium)二元合金(binary alloy))，且磊晶源極或汲極結構328可以包含N-epi(例如，摻雜磷的矽(Phosphorus-doped Silicon)。
參照圖3E，在一個實施例中，在磊晶源極或汲極結構的生長之後，模具結構324被去除，如圖所示。在其他實施例中，模具結構324被保留。應該領會到，在圖3D和3E的頂視圖中，磊晶源極或汲極結構326和328生長於出頁面之外的方向上。在一個這樣的實施例中，磊晶源極或汲極結構326和328是非分離的磊晶源極或汲極結構。在另一個這樣的實施例中，磊晶源極或汲極結構326和328是分離的磊晶源極或汲極結構，其結構範例被說明於下。
依據實施例，將模具結構324添加到製程流程限制了磊晶源極或汲極結構326和328的橫向翼展(wingspan)330。磊晶源極或汲極結構326和328的翼展330係由從奈米線的邊緣到磊晶源極或汲極結構的邊緣的距離來予以定義，而且此距離最終係由閘極間隔部322的厚度來預先定義。藉由修改閘極間隔部322的厚度，能夠為磊晶源極或汲極結構326和328創建翼展330的範圍。做為一個範例，翼展330的範圍可以在從3到12 nm的距離中。
在圖3E(底視圖)所示的實施例中，對隔離(介於鰭部之間)的閘極切割視圖可以顯示在閘極堆疊320之底部(與鰭部對齊)的閘極間隔部322相較於該鰭部層上方的閘極間隔部322係相對較厚的。因為模具結構324(從圖3D)從鰭部層(fin-level)的頂部到該閘極的底部覆蓋住閘極間隔部322，所以在此層的閘極間隔部322相較於鰭部層上方的閘極間隔部322在間隔部蝕刻(spacer-etch)及epi製程區段期間可以具有較少的侵蝕(erosion)。這可以適用於包含環繞式閘極和finFET結構的所有實施例。
如上所述，二或雙界限壁製程能夠被施行來提升磊晶界限。做為一示範處理方案，圖4A至4F係依據本發明的實施例，繪示代表具有針對磊晶源極或汲極區域界限之凸起壁結構之環繞式閘極積體電路結構的製作方法中之各種操作的剖面視圖。要領會到，所述及繪示的實施例也可以適用於代替奈米線之堆疊的鰭部結構。
參照圖4A，起始結構400包含諸如矽基板的基板402，其具有突出通過諸如矽氧化物或矽氧化物隔離結構之隔離結構406的子鰭部404。鰭部408係形成在該等子鰭部404之對應的子鰭部上。在一個實施例中，各鰭部408皆包含複數條奈米線410，諸如矽奈米線。各鰭部408也都包含與複數條奈米線410交替的犧牲材料412，諸如矽鍺。複數個閘極結構414係在鯺部408之上。該等閘極結構414之各者可以是包含諸如多晶矽假性閘極之假性閘極416和諸如矽氮化物硬遮罩之硬遮罩418的假性閘極結構。諸如矽氮化物或摻雜碳之矽氮化物間隔部形成材料的間隔部形成材料420被共形地形成在複數個閘極結構414之上，以及在該等鰭部408的露出部位之上。諸如矽氧化物或模具化合物電介質壁的電介質壁422係形成在間隔部形成材料420之內，在鄰接鰭部408之間的源極或汲極位置中。要領會到，電介質壁422在此階段可以視為是單壁，相當於上面所述的模具結構324。
參照圖4B，圖4A的結構400受到各向異性蝕刻而形成間隔部420A。蝕刻製程使該等鰭部408的頂部暴露出，而且特別是該等鰭部408之各者的犧牲材料層412。要領會到，在此階段，電介質壁422具有在該等鰭部408的頂面下方的頂面，而且有可能是在該等鰭部408之各者的頂部奈米線的頂面下方。
參照圖4C，諸如磊晶矽、矽鍺、或鍺磊晶結構的犧牲磊晶結構424係形成在該等鰭部408之對應鰭部的露出部位上。在一個實施例中，該等犧牲磊晶結構424各自具有蕈狀，如圖所示。
參照圖4D，進行「第二」壁形成操作。特別是，壁延伸電介質材料426係形成在圖4C的結構之上。在一個實施例中，壁延伸電介質材料426係由和電介質壁422相同的材料組成，如圖所示。在另一實施例中，壁延伸電介質材料426係由和電介質壁422不同的材料組成。在任一情況中，界面或者甚至是縫可以被形成在壁延伸電介質材料426與電介質壁422之間。
參照圖4E，壁延伸電介質材料426係凹入犧牲磊晶結構424之頂面下方的層中以形成延伸壁422/426A。在一個實施例中，每一個延伸壁422/426A都包含壁延伸電介質材料426在電介質壁422之對應電介質壁上的凹入部位426A，如圖所示。延伸壁422/426A能夠被稱為雙或二epi界限壁，例如，相較於初始的單壁結構422。
參照圖4F，從圖4E的結構中去除犧牲磊晶結構424。在一實施例中，犧牲磊晶結構424的去除在每一個延伸壁422/426A的凹入部位426A中留下缺口428。接著犧牲磊晶結構424的去除之後，該等鰭部408的露出部位被蝕刻而形成閘極結構之下的通道鰭部結構408A。該等鰭部408之露出部位的去除為每一個通道鰭部結構408A留下源極或汲極凹洞(cavity)430。鄰接的源極或汲極凹洞430(例如，從鄰接的原始鰭部408)藉由延伸壁422/426A之對應的延伸壁而彼此分開。要領會到，後續的處理能夠涉及源極或汲極凹洞430中的epi生長(例如，源極或汲極結構形成)、通道釋放出 (例如，在替換閘極處理期間)、閘極替換(例如，到通道區域中的高k電介質層和金屬閘極電極)、及/或溝槽接觸形成。
再次參照圖4A到4F，依據本發明的實施例，積體電路結構包含第一垂直排列的奈米線(第一個410)及第二垂直排列的奈米線(第二個410)。閘極堆疊414係在第一及第二垂直排列的奈米線之上(此一閘極堆疊最終可以是使用替換閘極處理所形成的永久性閘極)。第一磊晶源極或汲極結構(例如，在源極或汲極凹洞430的位置中)係在第一垂直排列的奈米線的末端。第二磊晶源極或汲極結構(例如，在源極或汲極凹洞430的位置中)係在第二垂直排列的奈米線的末端。中間的電介質結構422/426A係在該第一磊晶源極或汲極結構與該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間。在一個實施例中，中間的電介質結構422/426A具有在第一和第二垂直排列的奈米線410的頂面上方的頂面，如圖所示。在一個實施例中，中間的電介質結構422/426A在該頂面處具有比在該頂面下方之寬度更小的寬度，如圖所示。
在一實施例中，中間的電介質結構422/426A在該頂面處包含一對缺口428，如圖所示。在一實施例中，中間的電介質結構422/426A包含在下層電介質材料上的上層電介質材料。
在一實施例中，第一磊晶源極或汲極結構和第二磊晶源極或汲極結構各自為非分離的磊晶源極或汲極結構，其範例被說明於下。在一實施例中，第一垂直排列的奈米線係在第一子鰭部(第一個404)之上，且第二垂直排列的奈米線係在第二子鰭部(第二個404)之上，如圖所示。
如上所述，二或雙界限壁製程能夠被施行來提供比單壁製程更高的壁。做為一比較範例，圖4G係依據本發明的實施例，繪示分別使用單壁或雙壁製程所製作之積體電路結構。
參照圖4G，「單壁」結構450包含鰭部452 (諸如，包含奈米線及中間的犧牲材料之鰭部)以及諸如上述之電介質壁422的電介質壁454。「雙壁」結構470包含鰭部472(諸如，包含奈米線及中間的犧牲材料之鰭部)以及諸如上述之延伸壁422/426A的電介質壁474。相對於電介質壁454，藉由電介質壁474來提供額外的邊限460。
為了凸顯具有三個垂直排列的奈米線之示範積體電路結構，圖5A係依據本發明的實施例，繪示基於奈米線之積體電路結構的三維剖面視圖。圖5B係繪示圖5A當沿著a-a’軸線所取出之基於奈米線之積體電路結構的剖面源極或汲極視圖。圖5C係繪示圖5A當沿著b-b’軸線所取出之基於奈米線之積體電路結構的剖面通道視圖。
參照圖5A，積體電路結構500包含在基板502上方的一個或更多個垂直堆疊的奈米線(504集合)。用於舉例說明目的，為了強調奈米線部位起見，並未描述出最底下的奈米線與基板802之間的可選鰭部。本文中的實施例係定標於單線裝置與多線裝置兩者。做為一範例，用於舉例說明目的而顯示具有奈米線504A、504B及504C之基於三條奈米線的裝置。為了說明方便，奈米線504A被用作為專注說明於該等奈米線之其中一者的範例。要領會到，在說明其中一奈米線之屬性的情況下，針對該等奈米線的每一者，基於複數條奈米線的實施例可以具有相同或者基本上相同的屬性。
該等奈米線504的每一者皆包含通道區域506於該奈米線中。通道區域806具有長度(L)。參照圖5C，通道區域也具有正交於長度(L)的周長(Pc)。參照圖5A和5C兩者，閘極電極堆疊508包圍該等通道區域506之各者的全部周長(Pc)。閘極電極堆疊508包含閘極電極以及在通道區域506與閘極電極之間的閘極電介質層(未顯示出)。在一實施例中，通道區域係分離的，因為其完全被閘極電極堆疊508所包圍，而沒有任何中間材料，諸如下面的基板材料或上覆的通道製作材料。因此，在具有複數條奈米線504的實施例中，該等奈米線的通道區域506相對於彼此也是分離的。
參照圖5A及5B，積體電路結構500包含一對非分離之源極或汲極區域510/512。該對非分離之源極或汲極區域510/512係在複數個垂直堆疊之奈米線504的通道區域506的任一側上。此外，該對非分離之源極或汲極區域510/512係與複數個垂直堆疊之奈米線504的通道區域506毗鄰的。在一個這樣的實施例中，未被描述出，該對非分離之源極或汲極區域510/512係與通道區域506直接垂直毗鄰的，因為磊晶生長係在延伸超過通道區域506的奈米線部位上以及在延伸超過通道區域506的奈米線部位之間，其中，奈米線末端被顯示在源極或汲極結構之內。在另一實施例中，如圖5A所描述的，該對非分離之源極或汲極區域510/512係與通道區域506非直接垂直毗鄰的，因為他們被形成在該等奈米線的末端而且不在該等奈米線之間。
在一實施例中，如同所描述的，源極或汲極區域510/512係非分離的，奈米線504的通道區域506沒有各自和分離的源極或汲極區域。因此，在具有複數條奈米線504的實施例中，和對於每一條奈米線而言係分離的正相反，該等奈米線的源極或汲極區域510/512為全域或統一的源極或汲極區域。在一個實施例中，從正交於分離之通道區域506的長度之剖面透視來看，該對非分離之源極或汲極區域510/512各自的形狀近似具有底部漸細部位和頂部頂點部位的矩形，如圖5B所描述的。然而，在其他實施例中，該等奈米線的源極或汲極區域510/512係相對較大但分離之非垂直合併的磊晶結構。
依據本發明的一實施例，而且如圖5A及5B中所描述的，積體電路結構500另包含一對接觸部514，每一個接觸部514係在該對非分離之源極或汲極區域510/512中的一個上。在一個這樣的實施例中，在垂直的意義上，每一個接觸部514完全包圍各自之非分離的源極或汲極區域510/512。在另一態樣中，非分離之源極或汲極區域510/512的全部周長對於和接觸部514相接觸可能不是可接達的，而且接觸部514因此僅部分地包圍非分離的源極或汲極區域510/512，如圖5B所描述的。在一對比的實施例中，其未被描述出，非分離之源極或汲極區域510/512的整個周長，如同沿著a-a’軸線所取出的，被該等接觸部514所包圍。
參照圖5B及5C，在單一個統一的特徵被用作為複數條(在此情況中為3個)奈米線504的源極或汲極區域的意義上，而且更特別的是，對於一個以上之分離的通道區域506來說，非分離之源極或汲極區域510/512為全域的。在一實施例中，該對非分離之源極或汲極區域510/512係由與該分離之通道區域506的半導體材料不同的半導體材料所組成，例如，該對非分離之源極或汲極區域510/512係由矽鍺所組成，而該分離之通道區域506係由矽所組成。在另一個實施例中，該對非分離之源極或汲極區域510/512係由與該分離之通道區域506的半導體材料相同或基本上相同的半導體材料所組成，例如，該對非分離之源極或汲極區域510/512和該分離之通道區域506兩者係由矽所組成。
再次參照圖5A，在一實施例中，積體電路結構500另包含一對間隔部516。如圖所示的，該對間隔部516的外部可重疊非分離之源極或汲極區域510/512的部位，提供非分離之源極或汲極區域510/512的「嵌入」部位在該對間隔部516的下方。也如圖所示的，非分離之源極或汲極區域510/512的嵌入部位可不延伸在整個該對間隔部516的下方。
基板502可以由適用於積體電路結構製作的材料組成。在一個實施例中，基板502包含由一材料之單晶組成的下層大塊基板，該材料可包含但不限於矽、鍺、矽-鍺或III-V族化合物半導體材料。由可包含但不限於二氧化矽、氮化矽或氮氧化矽之材料組成的上絕緣體層係在下層大塊基板上。因此，結構500可由起始絕緣層上半導體基板所製作。或者，結構500係直接由大塊基板所形成而且局部氧化(local oxidation)被用來形成電絕緣部位以取代上面所述的上絕緣體層。在另一替代實施例中，結構500係直接由大塊基板所形成而且摻雜被用來形成電隔離的主動區域(諸如，奈米線)於其上。在一個這樣的實施例中，第一奈米線(亦即，接近基板)係呈omega-FET類型的結構之形式。
在一實施例中，奈米線504可以是大小為導線或絲帶，如下所述，而且可以具有圓切角(squared-off)或圓角(rounder corner)。在一實施例中，奈米線504係由諸如但不限於矽、鍺、或其組合的材料組成。在一個這樣的實施例中，奈米線為單晶性。例如，對於矽奈米線504來說，單晶奈米線可以(100)全域取向(global orientation)為基礎，例如，在z方向上具有＜100＞平面。如下所述，其他取向也可以被考慮。在一實施例中，奈米線504的尺寸，從剖面透視來看，係在奈米級。例如，在一特定實施例中，奈米線504的最小尺寸係小於約20奈米。在一實施例中，奈米線504係由應變材料組成，特別是在通道區域506中。
參照圖5C，在一實施例中，通道區域506各自具有寬度(Wc)和高度(Hc)，寬度(Wc)約和高度(Hc)相同。亦即，在兩者情況中，在剖面輪廓中通道區域506為近似正方形，或如果是圓角，為近似圓形的。在另一態樣中，通道區域506的寬度和高度不需要相同，諸如針對奈米帶的情況，如通篇所述。
在另一態樣中，提供鰭部/奈米線積體電路結構之奈米線部位的製作方法。例如，圖6A至6E係依據本發明的實施例，繪示代表鰭部/奈米線結構之奈米線部位的製作方法中之各種操作的三維剖面視圖。要領會的是，為了清楚起見，施行於局限且分開的鄰接源極或汲極區域之間的橫向鄰接積體電路結構和中間的電介質結構並不配合圖6A至6E來加以描述，但是，此一結構將會在例如進入頁面之內的位置處。
奈米線積體電路結構的製作方法可以包含形成奈米線於基板上方。在一顯示形成兩條矽奈米線的特定範例中，圖6A繪示基板602 (例如，由其上具有絕緣的二氧化矽層602B之大塊基板矽基板602A組成)，其具有矽層604/矽鍺層606/矽層608堆疊於其上。要領會的是，在另一實施例中，矽鍺層/矽層/矽鍺層堆疊也可以被使用而最終形成兩條矽鍺奈米線。
參照圖6B，矽層604/矽鍺層606/矽層608堆疊的一部分以及二氧化矽層602B的頂部部位被圖案化成鰭狀類型結構610，例如，以遮罩和電漿蝕刻處理。要領會的是，為了舉例說明目的，用於圖6B的蝕刻係顯示為形成兩條矽奈米線前體部位。雖然為了說明方便而將該蝕刻顯示為結束於底部隔離層，但是在本發明之實施例的上下文內考慮更多複雜的堆疊。例如，該處理可以被應用於奈米線/鰭狀堆疊，如同配合圖5來加以描述者。
該方法也可以包含形成通道區域於奈米線中，該通道區域具有一長度和正交於該長度的周長。在一顯示形成三個閘極結構於該兩個矽奈米線之上的特定範例中，圖6C繪示具有三個犧牲閘極612A、612B、和612C於其上的鰭狀類型結構610。在一個這樣的實施例中，三個犧牲閘極612A、612B、和612C係由犧牲閘極氧化物層614及犧牲多晶矽閘極層616組成，而犧牲閘極氧化物層614及犧牲多晶矽閘極層616係以電漿蝕刻處理來予以毯覆式沉積和圖案化。
在圖案化以形成三個犧牲閘極612A、612B、和612C之後，間隔部可以被形成在三個犧牲閘極612A、612B、和612C的側壁上，可以進行摻雜(例如，頂及/或源極和汲極類型摻雜)，以及層間電介質層可以被形成來覆蓋三個犧牲閘極612A、612B、和612C。層間電介質層可以被拋光以使三個犧牲閘極612A、612B、和612C暴露出用於替換閘極或閘極後形成製程(gate-last process)。參照圖6D，三個犧牲閘極612A、612B、和612C已經被去除而留下間隔部618以及層間電介質層620的一部分保持不變。
除此之外，再次參照圖6D，在原先被三個犧牲閘極612A、612B、和612C所覆蓋的區域中去除矽鍺層606的該等部分以及鰭狀結構610之絕緣二氧化矽層602B的該部分。矽層604和608的分離部分因而保持不變，如圖6D中所描繪的。
在一個實施例中，圖6D中所示之矽層604和608的分離部分將最終變成基於奈米線之裝置中的通道區域。因此，在圖6D中所描述的製程階段，可以進行通道工程或者調諧(tuning)。例如，在一個實施例中，圖6D中所示之矽層604和608的分離部分使用氧化及蝕刻製程來予以薄化(thinned)。此一蝕刻製程可以和藉由蝕刻矽鍺層606而使該等奈米線分開的同時進行。因此，由矽層604和608所形成的初始奈米線開始更厚而且被薄化到適合於奈米線裝置中之通道區域的尺寸，但與該裝置之源極和汲極區域的尺寸無關。因此，在一實施例中，形成通道區域包含去除奈米線的一部分，並且源極和汲極區域的最終周長(敘述於下)大於最終之通道區域的周長。
該方法也可以包含形成包圍通道區域之全部周長的閘極電極堆疊。在一顯示形成三個閘極結構於該兩個矽奈米線之上的特定範例中，圖6E繪示在沉積閘極電介質層622 (諸如，高k閘極電介質層)和閘極電極層624 (諸如，金屬閘極電極層)之後，且隨後在間隔部618之間拋光的結構。亦即，閘極結構被形成在圖6D的溝槽621中。除此之外，圖6E描繪在形成永久性閘極堆疊之後，隨後去除層間電介質層620的結果。在圖6D中所描述之原先被層間電介質層620之該部分所覆蓋的區域中也去除矽鍺層606之該等部分以及鰭狀結構610之絕緣二氧化矽層602B的該部分。矽層604和608的分離部分因而保持不變，如圖6E中所描繪的。
該方法也可以包含形成一對源極和汲極區域於該奈米線中，在該通道區域的任一側上，該等源極和汲極區域的每一者皆具有與該通道區域之長度正交的周長。明確地說，圖6E中所示之矽層604和608的分離部分，在一個實施例中，將最終變成基於奈米線之裝置中的源極和汲極區域的至少一部分。在一個這樣的實施例中，藉由合併在現有奈米線604和608周圍的磊晶材料而形成磊晶源極或汲極結構。在另一個實施例中，磊晶源極或汲極結構被埋入，例如，奈米線604和608的部分被去除，而後進行源極或汲極(S/D)生長。在任一情況中，依據本發明的實施例，這樣的磊晶源極或汲極結構被局限而且與來自鄰接裝置之對應的磊晶源極或汲極結構分開，如同配合圖4A到4F來加以舉例說明者。
該方法隨後可以包含形成一對接觸部，該對接觸部的第一者全部或者幾乎全部包圍源極區域的周長，而該接觸部的第二者全部或者幾乎全部包圍汲極區域的周長。明確地說，接觸部在磊晶生長及凹入之後被形成在圖6E的溝槽625中。在一實施例中，接觸部係由金屬物種所形成。在一個這樣的實施例中，金屬物種係藉由共形地沉積接觸金屬而後填入任意剩餘的溝槽體積來予以形成的。沉積的共形態樣係藉由使用化學氣相沉積(CVD)、原子層沉積(ALD)、或金屬回焊(reflow)來進行。
在一實施例中，如通篇所述，積體電路結構包含非平面裝置，諸如但不限於，finFET裝置或者具有對應的一個或更多個上覆奈米線結構的三閘極(tri-gate)裝置。在此一實施例中，對應的半導體通道區域係由三維體組成或者被形成於三維體中，其具有一個或更多個分離的奈米線通道部位上覆該三維體。在一個這樣的實施例中，閘極結構包圍該三維體的至少頂部表面和一對側壁，而且進一步包圍該一個或更多個分離的奈米線通道部位的每一者。
在一實施例中，如通篇所述，基板可以由能夠耐受製造過程而且電荷能夠遷移於其中的半導體材料組成。在一實施例中，基板為由摻雜有電荷載體之結晶矽、矽/鍺或鍺層組成的大塊基板，電荷載體諸如但不限於磷、砷、硼或其組合，以形成主動區域。在一個實施例中，大塊基板中矽原子的濃度係大於97%。在另一實施例中，大塊基板係由生長於不同結晶基板之頂上的磊晶層組成組成，例如，生長於摻雜硼之大塊單晶基板之頂上的矽磊晶層。或者，大塊基板可由III-V族材料組成。在一實施例中，大塊基板係由III-V族材料組成，諸如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。在一個實施例中，大塊基板係由III-V族材料組成，而且電荷載體摻雜劑雜質原子為諸如但不限於碳、矽、鍺、氧、硫、硒或碲中的一些。
在一實施例中，如通篇所述，溝槽隔離層可以由適於最終使永久性閘極結構的部位與下層的大塊基板電隔離或有助於永久性閘極結構的部位與下層的大塊基板之隔離，或者使形成在下層的大塊基板內之主動區域隔離，諸如使鰭部主動區域隔離的材料組成。例如，在一個實施例中，溝槽隔離層係由電介質材料組成，其諸如但不限於二氧化矽、氮氧化矽、氮化矽、或摻碳的氮化矽。
在一實施例中，如通篇所述，自對準閘極端蓋隔離結構可以由適於最終使永久性閘極結構的部位彼此互相電隔離或者有助於永久性閘極結構的部位之彼此互相隔離的材料組成。示範材料或材料組合包含諸如二氧化矽、氮氧化矽、氮化矽、或摻碳的氮化矽的單一材料結構。其他的示範材料或材料組合包含具有下層部位二氧化矽、氮氧化矽、氮化矽、或摻碳的氮化矽以及上層部位較高介電常數材料(諸如，氧化鉿)的多層堆疊。
在一實施例中，如通篇所述，閘極結構可以由包含閘極電介質層和閘極電極層的閘極電極堆疊組成。在一實施例中，閘極電極堆疊的閘極電極係由金屬閘極組成，而且閘極電介質層包含高k材料。
在一實施例中，閘極電介質的區域係由諸如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合之材料組成。此外，閘極電介質層的一部分可以包含由對應基板之頂部幾層所形成的原始氧化物(native oxide)層。在一實施例中，閘極電介質層係由頂部高k部位和由半導體材料之氧化物組成的下層部位組成。在一個實施例中，閘極電介質層係由頂部位的氧化鉿和底部位的二氧化矽或氮氧化矽組成。在一實施例中，頂部高k部位由「U」形結構組成，其包含實際上平行於基板之表面的底部位和實際上垂直於基板之頂部表面的兩個側壁部位。在一實施例中，閘極電介質的區域除了一層高k材料層之外另包含一層非原始氧化矽(non-native silicon oxide)層。該非原始氧化矽層可以使用CVD製程來予以形成而且可以被形成在高k材料層的下方或上方。在一示範實施例中，非原始氧化矽層係形成在高k材料層之下。
在一實施例中，閘極電極係由金屬層組成，其諸如但不限於金屬氮化物、金屬碳化物、金屬矽酸物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在一特定實施例中，閘極電極係由形成在金屬功函數設定層上方之非功函數設定的填充材料組成。在一些實作中，閘極電極可以由「U」形結構組成，其包含實際上平行於基板之表面的底部位和實際上垂直於基板之頂部表面的兩個側壁部位。在另一實作中，形成閘極電極之金屬層的至少其中一個可以僅為實際上平行於基板之頂部表面的平面層，而且不包含實際上垂直於基板之頂部表面的側壁部位。在本發明的其他實作中，閘極電極可以由U形結構和平面、非U形結構之組合組成。例如，閘極電極可以由形成在一或多個平面、非U形層之頂上的一或多個U形金屬層組成。
與閘極電極堆疊相關聯的間隔部可以由適於最終使永久性閘極結構與相鄰的導電接觸部(諸如，自對準接觸部)電隔離或者有助於永久性閘極結構與相鄰的導電接觸部(諸如，自對準接觸部)之隔離的材料組成。例如，在一個實施例中，間隔部係由電介質材料組成，其諸如但不限於二氧化矽、氮氧化矽、氮化矽、或摻碳的氮化矽。
在一實施例中，如通篇所述，本地互連部、閘極接觸部、上覆的閘極接觸部通孔、及上覆的金屬互連部可以由導電材料組成。在一實施例中，該等接觸部或通孔的一或多個係由金屬物種組成。金屬物種可以是純金屬，諸如鎢、鎳、或鈷，或者可以是合金，諸如金屬-金屬合金或金屬-半導體合金 (例如，諸如矽化物材料)。共同的範例為銅結構的使用，其可以或可以不包含銅與周圍的ILD材料之間的阻障層(諸如，Ta或TaN層)。如同本文中所使用者，術語金屬包含多種金屬的合金、堆疊、及其他組合。例如，金屬互連線可以包含阻障層、不同金屬或合金的堆疊、等等。
在一實施例中(雖然未顯示出)，基本上完美地對準於現有的閘極圖案之接觸部圖案被形成，且同時免除具有對位預算(registration budget)非常緊縮之微影步驟的使用。在一個這樣的實施例中，此方法致使能夠使用固有高選擇性濕式蝕刻 (例如，對比習知施行的乾式或電漿蝕刻)來產生接觸部開口。在一實施例中，接觸部圖案係藉由利用現有的閘極圖案與接觸部插塞微影操作相結合來予以形成。在一個這樣的實施例中，該方法致使能夠免除需要其他關鍵微影操作來產生接觸部圖案，如同在習知方法中所使用者。在一實施例中，溝槽接觸部柵格(grid)並未分開被圖案化，反而被形成在聚合(閘極)線之間。例如，在一個這樣的實施例中，溝槽接觸部柵格係在閘極光柵圖案化之後但在閘極光柵切割之前形成。
此外，本文中所述之閘極結構可以藉由替換閘極製程來予以製作。在這樣的方案中，諸如多晶矽或氮化矽柱狀(pillar)材料的假性閘極材料可以被去除並且用永久性閘極電極材料來取代。在一個這樣的實施例中，永久性閘極電介質層也被形成於此製程中，而不是被實施自較早的處理。在一實施例中，假性閘極藉由乾式蝕刻或濕式蝕刻製程來予以去除。在一個實施例中，假性閘極係由多晶矽或非晶矽組成而且用包含使用SF 6的乾式蝕刻製程來予以去除。在另一實施例中，假性閘極係由多晶矽或非晶矽組成而且用包含使用水性NH 4OH或氫氧化四甲胺(tetramethylammonium hydroide)的濕式蝕刻製程來去除。在一個實施例中，假性閘極係由氮化矽組成而且用包含使用水性磷酸的濕式蝕刻來予以去除。
在一實施例中，本文中所述的一個或更多個方法基本上考慮假性和替換閘極製程結合假性和替換接觸部製程來製作積體電路結構。在一個這樣的實施例中，在替換閘極製程之後進行替換接觸部製程以便讓永久性閘極堆疊的至少一部分能夠被高溫退火。例如，在一特定這樣的實施例中，永久性閘極堆疊的至少一部分之退火，例如在閘極電介質層被形成之後，係進行於大於約攝氏600度的溫度。退火係進行於永久性接觸部的形成之前。
在一實施例中，積體電路結構具有閘極電極的接觸部部位係形成在主動區域之上的接觸部結構。通常，在形成閘極接觸部結構(諸如，通孔)於閘極的主動部位之上並且在和溝槽接觸部通孔相同的層中之前(例如，除此之外)，本發明之一個或更多個實施例包含首先使用閘極對齊溝槽接觸部製程。這樣的製程可以被施行來形成溝槽接觸部結構，其用於積體電路結構或半導體結構製作，例如，用於積體電路製作。在一實施例中，溝槽接觸部圖案被形成為對齊於現有的閘極圖案。對比下，習知方法典型上涉及額外的微影製程，其具有微影接觸部圖案結合選擇性接觸部蝕刻而緊密對位於現有的閘極圖案。例如，習知製程可以包含聚合(閘極)柵格的圖案化，其具有接觸部特徵的分開圖案化。
在一實施例中，如同在本說明通篇所使用者，層間電介質(ILD)材料係由電介質或絕緣材料層組成或者包含電介質或絕緣材料層。適合的電介質材料之範例包含但不限於矽的氧化物(例如，二氧化矽(SiO 2))、矽的摻雜氧化物、矽的氟化氧化物、矽的摻碳氧化物、此技術中所已知之各種的低k電介質材料、以及其組合。層間電介質材料可藉由習知技術，諸如，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)，或者藉由其他沉積技術來予以形成。
在一實施例中，如同也在本說明通篇所使用者，金屬線或互連線材料(以及通孔材料)係由一或多種金屬或者其他導電結構組成。共同的範例為使用銅線以及可或可不包含銅與周圍的ILD材料之間的阻障層之結構。如同本文中所使用的，術語金屬包含合金、堆疊、及多種金屬的其他組合。例如，金屬互連線可包含阻障層(例如，包含Ta、TaN、Ti或TiN之一或多種的層)、不同金屬或合金的堆疊、等等。因而，互連線可以是單一材料層，或者可由包含導電內襯層和填充層的幾個層所形成。任何適合的沉積製程，諸如電鍍、化學氣相沉積或物理氣相沉積，可被用來形成互連線。在一實施例中，互連線係由諸如但不限於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的導電材料組成。互連線在此技術中有時也被稱為跡線、導線、線路、金屬、或者僅被稱為互連。
在一實施例中，如同也在本說明通篇所使用者，硬遮罩材料、蓋層、或插塞係由與層間電介質材料不同的電介質材料組成。在一個實施例中，不同的硬遮罩、蓋部或插塞材料可以被使用於不同的區域中，以便將不同的生長或蝕刻選擇性提供給彼此以及給下面的電介質和金屬層。在一些實施例中，硬遮罩層、蓋部或插塞層包含矽的氮化物(例如，氮化矽)層或矽的氧化物層，或者兩者，或其組合。其他適合的材料可包含碳基(carbon-based)材料。此技術中所已知的其他硬遮罩層、蓋層或插塞層可被使用，端視特別的實作而定。硬遮罩層、蓋層或插塞層可藉由CVD、PVD，或者藉由其他沉積技術來予以形成。
在一實施例中，如同也在本說明通篇所使用者，使用193nm浸潤式微影(i193)、EUV及/或EBDW微影、等等來實施微影操作。正性光阻劑或負性光阻劑可被使用。在一實施例中，微影遮罩為由形貌遮蔽部(topographic masking portion)、抗反射塗覆(ARC)層、及光阻層組成的三層遮罩。在特別的如此之實施例中，形貌遮蔽部為碳硬遮罩(CHM)層而且抗反射塗覆層為矽ARC層。
在本文中所揭示之實施例可被用來製造各式各樣之不同類型的積體電路及/或微電子裝置。此等積體電路的範例包含但不限於處理器、晶片組組件、圖形處理器、數位訊號處理器、微控制器等等。在其他實施例中，半導體記憶體可以被製造。而且，積體電路或其他微電子裝置可被用於此技藝中所已知之各式各樣的電子裝置。例如，在電腦系統(例如，桌上型、膝上型、伺服器)、蜂巢式電話、個人電子產品等等。積體電路可和系統中的匯流排以及其他組件相耦接。例如，處理器可藉由一或多個匯流排而被耦接至記憶體、晶片組等等。處理器、記憶體、和晶片組的每一個都有可能使用本文中所揭示之方法來加以製造。
圖7繪示依據本發明實施例的一個實作之計算裝置700。計算裝置700收納板702。板702可以包含許多組件，其包含但不限於處理器704和至少一個通訊晶片706。該處理器704係實體上且電耦接至板702。在一些實作中，該至少一個通訊晶片706亦係實體上且電耦接至板702。在其他實作中，該通訊晶片706為處理器704的部分。
取決於其應用，計算裝置700可包含其他組件，其可以或可以不被實體上且電耦接至板702。這些其他組件包含但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、繪圖處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺儀、揚聲器、相機、以及大量儲存裝置(諸如、硬碟機、光碟(CD)、數位多功能光碟(DVD)、等等)。
通訊晶片706致能無線通訊以使資料的轉移往來於計算裝置700。術語「無線」及其衍生用語可被用來描述電路、裝置、系統、方法、技術、通訊通道、等等，其可透過經調變之電磁輻射的使用，經由非固態媒體來通訊資料。該術語並不隱含相關裝置並未含有任何導線，雖然在有些實施例中他們可能不是這樣。通訊晶片706可施行許多無線標準或協定之任一者，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+ 、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及被命名為3G、4G、5G、及往後的任何其他無線協定。計算裝置700可包含多個通訊晶片706。例如，第一通訊晶片706可專用於諸如Wi-Fi及藍芽的較短範圍的無線通訊，並且第二通訊晶片706可專用於較長範圍的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、和其它者。
計算裝置700的處理器704包含封裝於處理器704之內的積體電路晶粒。處理器704的積體電路晶粒可包含一或多個結構，諸如，依據本發明之實施例的實作所建立之積體電路結構。術語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變成可被儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之部分。
通訊晶片706也包含封裝於通訊晶片706之內的積體電路晶粒。通訊晶片706的積體電路晶粒可包含一或多個結構，諸如，依據本發明之實施例的實作所建立之積體電路結構。
在其他實作中，收納在計算裝置700之內的另一組件可包含積體電路晶粒，其包含一或多個結構，諸如，依據本發明之實施例的實作所建立之積體電路結構。
在各式各樣的施行中，計算裝置700可為膝上型電腦、小筆電、筆記型電腦、超級筆電、智慧型電話、平板電腦、個人數位助理(PDA)、超級移動式PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶型音樂播放器、或數位錄影機。在其他實作中，計算裝置700可為任何其他處理資料的電子裝置。
圖8繪示包含本發明之一或多個實施例的中介層(interposer)800。該中介層800為用來使第一基板802橋接至第二基板804的中介基板。該第一基板802可以是例如積體電路晶粒。該第二基板804可以是例如記憶體模組、電腦主機板、或另一積體電路晶粒。通常，該中介層800的目的在於將連接擴散至更寬的間距或者將連接重新路由至不同的連接。例如，中介層800可以使積體電路晶粒耦接至球狀柵格陣列(BGA)806，其隨後可以被連接至該第二基板804。在一些實施例中，該第一和第二基板802/804係附接至該中介層800的相反側。在其他實施例中，該第一和第二基板802/804係附接至該中介層800的同一側。而且在其他實施例中，三或更多個基板可以經由該中介層800而互連。
該中介層800可以由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或者諸如聚醯亞胺的聚合物材料所形成。在其他實作中，該中介層800可以由交替的剛性或撓性材料所形成，其可以包含使用於半導體基板中之上面所述相同的材料，諸如矽、鍺、以及其他III-V族和第IV族材料。
該中介層800可以包含金屬互連部808及通孔(vias)810，其包含但不限於矽穿孔(TSV)812。該中介層800可另包含嵌入式裝置814，其包含被動及主動裝置兩者。此等裝置包含但不限於電容器、解耦電容器、電阻器、電感器、熔斷器材(fuse)、二極體、變壓器、感測器、以及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置之更複雜的裝置也可以被形成在該中介層800上。依據本發明的實施例，本文中所揭示的設備或處理器可以被使用於中介層800的製作或者被使用於中介層800中所包含之組件的製作。
因此，本發明的實施例包含具有針對磊晶源極或汲極區域界限之凸起壁結構的環繞式閘極積體電路結構，以及具有針對磊晶源極或汲極區域界限之凸起壁結構之環繞式閘極積體電路結構的製作方法。
本發明實施例之繪示實作的上述說明，其包含摘要中所述者，並非想要是詳盡無遺的或者想要將本發明限定於所揭示之精準形式。雖然本發明的特定實施例以及其範例作為舉例說明目的而被敘述於本文中，但是各種等同之變型在本發明的範疇之內係可能的，如同熟悉此技藝者將知曉的。
這些變型鑒於上面的詳細說明而可被做成於本發明。下面申請專利範圍中所使用的術語應該不被建構成將本發明限制在說明書及申請專利範圍中所揭示的特定實作。反而是，本發明的範疇係要完全由下面的申請專利範圍來予以確定的，其要依據申請專利範圍解釋所建立的教義來予以建構的。
範例實施例1：一種積體電路結構包含第一垂直排列的奈米線及第二垂直排列的奈米線。閘極堆疊係在該第一及第二垂直排列的奈米線之上。第一磊晶源極或汲極結構係在該第一垂直排列的奈米線之末端。第二磊晶源極或汲極結構係在該第二垂直排列的奈米線之末端。中間電介質結構係在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間。該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面。該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
範例實施例2：範例實施例1的積體電路結構，其中，該中間電介質結構包括在該中間電介質結構之該頂面的一對缺口。
範例實施例3：範例實施例1或2的積體電路結構，其中，該中間電介質結構包括在下層電介質材料上的上層電介質材料。
範例實施例4：範例實施例1、2或3的積體電路結構，其中，該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構各自為非分離之磊晶的源極或汲極結構。
範例實施例5：範例實施例1、2、3或4的積體電路結構，其中，該第一垂直排列的奈米線係在第一子鰭部之上，以及該第二垂直排列的奈米線係在第二子鰭部之上。
範例實施例6：一種積體電路結構，包含第一鰭部及第二鰭部。閘極堆疊係在該第一及第二垂直排列的奈米線之上。第一磊晶源極或汲極結構係在該第一鰭部之末端。第二磊晶源極或汲極結構係在該第二鰭部之末端。中間電介質結構係在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間。該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面。該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
範例實施例7：範例實施例6的積體電路結構，其中，該中間電介質結構包括在該中間電介質結構之該頂面的一對缺口。
範例實施例8：範例實施例6或7的積體電路結構，其中，該中間電介質結構包括在下層電介質材料上的上層電介質材料。
範例實施例9：範例實施例6、7或8的積體電路結構，其中，該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構各自為非分離之磊晶的源極或汲極結構。
範例實施例10：範例實施例6、7、8或9的積體電路結構，其中，該第一鰭部係在第一子鰭部之上，以及該第二鰭部係在第二子鰭部之上。
範例實施例11：一種計算裝置包含板以及耦接至該板的組件。該組件包含積體電路結構，該積體電路結構包含第一鰭部及第二鰭部。閘極堆疊係在該第一及第二垂直排列的奈米線之上。第一磊晶源極或汲極結構係在該第一鰭部的末端。第二磊晶源極或汲極結構係在該第二鰭部的末端。中間電介質結構係在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間。該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面。該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
範例實施例12：範例實施例11的計算裝置，另包含耦接至該板的記憶體。
範例實施例13：範例實施例11或12的計算裝置，另包含耦接至該板的通訊晶片。
範例實施例14：範例實施例11、12或13的計算裝置，另包含耦接至該板的電池。
範例實施例15：範例實施例11、12、13或14的計算裝置，其中，該組件為封裝之積體電路晶粒。
範例實施例16：一種計算裝置包含板，以及耦接至該板的組件。該組件包含積體電路結構，該積體電路結構包含第一垂直排列的奈米線及第二垂直排列的奈米線。閘極堆疊係在該第一及第二垂直排列的奈米線之上。第一磊晶源極或汲極結構係在該第一垂直排列的奈米線的末端。第二磊晶源極或汲極結構係在該第二垂直排列的奈米線的末端。中間電介質結構係在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間。該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面。該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
範例實施例17：範例實施例16的計算裝置，另包含耦接至該板的記憶體。
範例實施例18：範例實施例16或17的計算裝置，另包含耦接至該板的通訊晶片。
範例實施例19：範例實施例16、17或18的計算裝置，另包含耦接至該板的電池。
範例實施例20：範例實施例16、17、18或19的計算裝置，其中，該組件為封裝之積體電路晶粒。
100:積體電路結構 102:基板 104:鰭部 105:奈米線 106:量 108:隔離結構 150:積體電路結構 152:基板 154:鰭部 155:奈米線 156:量 158:隔離結構 160:SAGE壁 162:閘極端蓋間距 202:基板 204:奈米線圖案化堆疊 206:微影圖案化堆疊 210:矽鍺層 212:矽層 212A,212B:矽奈米線 214:保護遮罩 220:形貌遮蔽部 220’:形貌遮蔽層 222:抗反射塗層 224:光阻層 230:溝槽 240:隔離層 241:溝槽隔離結構 242:SAGE壁 300:積體電路結構 302:基板 304:PMOS區域 306:NMOS區域 314:第一複數條奈米線 315:第二複數條奈米線 320:閘極結構 322:閘極間隔部 324:模具結構 326:磊晶源極或汲極結構 328:磊晶源極或汲極結構 400:起始結構 402:基板 404:子鰭部 406:隔離結構 408:鰭部 408A:通道鰭部結構 410:第一和第二垂直排列的奈米線 412:犧牲材料 414:閘極結構 416:假性閘極 418:硬遮罩 420:間隔部形成材料 420A:間隔部 422:電介質壁 424:犧牲磊晶結構 426:壁延伸電介質材料 426A:凹入部位 428:缺口 430:源極或汲極凹洞 450:「單壁」結構 452:鰭部 454:電介質壁 470:「雙壁」結構 472:鰭部 474:電介質壁 500:積體電路結構 502:基板 504,504A,504B,504C:奈米線 506:通道區域 508:閘極電極堆疊 510,512:非分離之源極或汲極區域 514:接觸部 516:間隔部 602:基板 602A:大塊基板矽基板 602B:絕緣二氧化矽層 604:矽層 606:矽鍺層 608:矽層 610:鰭狀結構 612A,612B,612C:犧牲閘極 614:犧牲閘極氧化物層 616:犧牲多晶矽閘極層 618:間隔部 620:層間電介質層 621:溝槽 622:閘極電介質層 624:閘極電極層 625:溝槽 700:計算裝置 702:板 704:處理器 706:通訊晶片 800:中介層 802:第一基板 804:第二基板 806:球狀柵格陣列 808:金屬互連部 810:通孔 812:矽穿孔 814:嵌入式裝置
[圖1]係依據本發明的實施例，繪示針對無端蓋(non-endcap)架構(左手邊)對比自對準閘極端蓋(SAGE)架構(右手邊)，透過奈米線及鰭部所取出的剖面視圖。
[圖2]係依據本發明的實施例，繪示代表具有環繞式閘極裝置之自對準閘極端蓋(SAGE)結構的製作方法中之各種操作的剖面視圖。
[圖3A至3E]依據本發明的實施例，繪示在具有局限之磊晶源極或汲極結構之積體電路結構的製作方法中之各種操作的鰭部切割剖面視圖(頂部)和三維剖面視圖(底部)。
[圖4A至4F]係依據本發明的實施例，繪示代表具有針對磊晶源極或汲極區域界限之凸起壁結構之環繞式閘極積體電路結構的製作方法中之各種操作的剖面視圖。
[圖4G]係依據本發明的實施例，繪示分別使用單壁或雙壁製程所製作之積體電路結構。
[圖5A]係依據本發明的實施例，繪示基於奈米線之積體電路結構的三維剖面視圖。
[圖5B]係依據本發明的實施例，繪示圖5A當沿著a-a’軸線所取出之基於奈米線之積體電路結構的剖面源極或汲極視圖。
[圖5C]係依據本發明的實施例，繪示圖5A當沿著b-b’軸線所取出之基於奈米線之積體電路結構的剖面通道視圖。
[圖6A至6E]係依據本發明的實施例，繪示代表鰭部/奈米線結構之奈米線部位的製作方法中之各種操作的三維剖面視圖。
[圖7]係依據本發明之實施例的一個實作之計算裝置。
[圖8]繪示包含本發明之一或多個實施例的中介層(interposer)。
100:積體電路結構
102:基板
104:鰭部
105:奈米線
106:量
108:隔離結構
150:積體電路結構
152:基板
154:鰭部
155:奈米線
156:量
158:隔離結構
160:SAGE壁
162:閘極端蓋間距

Claims (20)

  1. 一種積體電路結構，包括： 第一垂直排列的奈米線及第二垂直排列的奈米線； 在該第一及第二垂直排列的奈米線之上的閘極堆疊； 在該第一垂直排列的奈米線之末端的第一磊晶源極或汲極結構； 在該第二垂直排列的奈米線之末端的第二磊晶源極或汲極結構；以及 在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間的中間電介質結構，該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面，並且該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
  2. 如請求項1之積體電路結構，其中，該中間電介質結構包括在該中間電介質結構之該頂面的一對缺口。
  3. 如請求項1或2之積體電路結構，其中，該中間電介質結構包括在下層電介質材料上的上層電介質材料。
  4. 如請求項1或2之積體電路結構，其中，該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構各自為非分離之磊晶的源極或汲極結構。
  5. 如請求項1或2之積體電路結構，其中，該第一垂直排列的奈米線係在第一子鰭部之上，以及該第二垂直排列的奈米線係在第二子鰭部之上。
  6. 一種積體電路結構，包括： 第一鰭部及第二鰭部； 在該第一及第二垂直排列的奈米線之上的閘極堆疊； 在該第一鰭部之末端的第一磊晶源極或汲極結構； 在該第二鰭部之末端的第二磊晶源極或汲極結構；以及 在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間的中間電介質結構，該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面，並且該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
  7. 如請求項6之積體電路結構，其中，該中間電介質結構包括在該中間電介質結構之該頂面的一對缺口。
  8. 如請求項6或7之積體電路結構，其中，該中間電介質結構包括在下層電介質材料上的上層電介質材料。
  9. 如請求項6或7之積體電路結構，其中，該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構各自為非分離之磊晶的源極或汲極結構。
  10. 如請求項6或7之積體電路結構，其中，該第一鰭部係在第一子鰭部之上，以及該第二鰭部係在第二子鰭部之上。
  11. 一種計算裝置，該計算裝置包括： 板；以及 耦接至該板的組件，該組件包含積體電路結構，該積體電路結構包括： 第一垂直排列的奈米線及第二垂直排列的奈米線； 在該第一及第二垂直排列的奈米線之上的閘極堆疊； 在該第一垂直排列的奈米線之末端的第一磊晶源極或汲極結構； 在該第二垂直排列的奈米線之末端的第二磊晶源極或汲極結構；以及 在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間的中間電介質結構，該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面，並且該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
  12. 如請求項11之計算裝置，另包括： 耦接至該板的記憶體。
  13. 如請求項11或12之計算裝置，另包括： 耦接至該板的通訊晶片。
  14. 如請求項11或12之計算裝置，另包括： 耦接至該板的電池。
  15. 如請求項11或12之計算裝置，其中，該組件為封裝之積體電路晶粒。
  16. 一種計算裝置，該計算裝置包括： 板；以及 耦接至該板的組件，該組件包含積體電路結構，該積體電路結構包括： 第一鰭部及第二鰭部； 在該第一及第二垂直排列的奈米線之上的閘極堆疊； 在該第一鰭部之末端的第一磊晶源極或汲極結構； 在該第二鰭部之末端的第二磊晶源極或汲極結構；以及 在該第一磊晶源極或汲極結構及該第二磊晶源極或汲極結構的鄰接磊晶源極或汲極結構之間的中間電介質結構，該中間電介質結構具有在該第一及第二垂直排列的奈米線的頂面上方的頂面，並且該中間電介質結構具有在該中間電介質結構之該頂面的寬度小於在該中間電介質結構之該頂面下方的寬度。
  17. 如請求項16之計算裝置，另包括： 耦接至該板的記憶體。
  18. 如請求項16或17之計算裝置，另包括： 耦接至該板的通訊晶片。
  19. 如請求項16或17之計算裝置，另包括： 耦接至該板的電池。
  20. 如請求項16或17之計算裝置，其中，該組件為封裝之積體電路晶粒。
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