KR101396018B1 - 금속 게이트를 갖는 반도체 집적 회로 - Google Patents
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Abstract
반도체 집적 회로(IC)를 제조하는 방법이 개시된다. 방법은 반도체 기판을 제공하는 단계, 및 그 안에 게이트 트렌치를 형성하는 단계를 포함한다. 방법은 또한 일 함수(WF) 금속 스택으로 게이트 트렌치 내를 부분적으로 충진하는 단계, 및 WF 금속 스택 위에서 더미 충진 물질(DFM)로 잔여의 게이트 트렌치 내를 충진하는 단계를 포함한다. 서브 게이트 트렌치가 게이트 트렌치에서 WF 금속 스택을 에치백함으로써 형성되고, 게이트 트렌치에 분리 영역을 형성하기 위해 절연체 캡핑층으로 충진된다. DFM은 게이트 트렌치에서 MG 중앙 트렌치(MGCT)를 형성하도록 완전히 제거되고, MGCT는 충진 금속으로 충진된다.
Description
본 발명은 반도체 집적 회로에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 재료 및 설계에서 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 장치의 수)는 일반적으로 증가하였다.
이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰다. 이러한 진보를 실현하기 위해, IC 처리 및 제조에서 유사한 개발이 필요하다. 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)와 같은 반도체 장치가 다양한 기술 노드를 통해 축소될 때, 고유전율(high-k; HK) 유전체 및 금속 게이트(metal gate; MG)는 보통 전계 효과 트랜지스터(FET)를 위한 게이트 스택을 형성하기 위해 고려된다. MG를 형성할 때 MG 에칭 공정 동안에 충진 금속(fill metal)과 일 함수(work-function; WF) 금속이 쌍을 이루어야 하는 필요성과 같은 통합 문제가 발생한다.
이 영역을 개선하는 것이 바람직하다.
반도체 집적 회로(IC)를 제조하는 방법이 개시된다. 방법은 기판을 제공하는 단계, 및 그 안에 게이트 트렌치를 형성하는 단계를 포함한다. 방법은 또한 일 함수(WF) 금속 스택으로 게이트 트렌치 내를 부분적으로 충진하는 단계, 및 WF 금속 스택 위에서 더미 충진 물질(DFM)로 잔여의 게이트 트렌치 내를 충진하는 단계를 포함한다. 서브 게이트 트렌치가 게이트 트렌치에서 WF 금속 스택을 에치백함으로써 형성되고, 게이트 트렌치에 분리 영역을 형성하기 위해 절연체 캡핑층으로 충진된다. DFM은 게이트 트렌치에서 MG 중앙 트렌치(MGCT)를 형성하도록 완전히 제거되고, MGCT는 충진 금속으로 충진된다.
본 발명에 따르면, 금속 게이트를 갖는 반도체 집적 회로를 제공하는 것이 가능하다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따라 구성된 반도체 집적 회로(IC)를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 11은 도 1의 방법에 따라 구성된 제조 단계에서 예시적인 반도체 집적 회로(IC)의 횡단면도이다.
도 1은 본 개시의 다양한 양태에 따라 구성된 반도체 집적 회로(IC)를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 11은 도 1의 방법에 따라 구성된 제조 단계에서 예시적인 반도체 집적 회로(IC)의 횡단면도이다.
다음의 개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 더욱이, 이어지는 설명에서 제2 공정 이전에 제1 공정의 수행은, 제2 공정이 제1 공정 이후에 즉시 수행되는 실시예들을 포함할 수 있고, 또한 추가적인 공정들이 제1 공정과 제2 공정 사이에 수행될 수 있는 실시예들이 포함될 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다. 더욱이, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다.
도 1은 본 개시의 양태에 따라 하나 이상의 반도체 집적 회로(IC)를 제조하는 방법(100)의 일 실시예의 흐름도이다. 방법(100)은 예시를 목적으로 도 2 내지 도 11에 도시된 반도체 장치(200)를 참조하여, 이하에 상세하게 논의된다.
방법(100)은 반도체 기판(210)을 제공함으로써 단계(102)에서 시작한다. 반도체 기판(210)은 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비소, 또는 다른 적절한 반도체 물질을 포함할 수 있다. 대안적으로, 반도체 기판(210)은 에피택셜 층을 포함할 수 있다. 더욱이, 반도체 기판(210)은 성능 향상을 위해 변형될 수 있다. 더욱이, 반도체 기판(210)은 매립된 유전층과 같은 실리콘 온 인슐레이터(silicon on insulator; SOI)를 포함할 수 있다. 또한 대안적으로, 반도체 기판(210)은, 예컨대 SIMOX(separation by implantation of oxygen) 기술, 웨이퍼 본딩, SEG으로 언급되는 방법에 의해, 또는 다른 적합한 방법들에 의해 형성되는 매립 유전층(예컨대, 매립 산화물(buried oxide; BOX) 층)을 포함할 수 있다. 반도체 기판(210)은 또한 리소그래피 패턴화 공정 및 에칭 공정과 같은, 적절한 공정에 의해 형성되는 핀 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET)의 핀 구조를 포함할 수 있다. 사실, 다양한 실시예들이 다양한 기판 구조 및 물질 중 임의의 구조 및 물질을 포함할 수 있다.
반도체 기판(210)은 또한 주입 기술에 의해 형성된 다양한 도핑된 영역(도시되지 않음)을 포함한다. 예를 들어, 반도체 기판(210)의 일부는 n 채널 장치가 제조될 P형 영역 및 P웰을 형성하도록 도핑된다. 유사하게, 반도체 기판(210)의 다른 일부는 p 채널 장치가 제조될 N형 영역 및 N웰을 형성하도록 도핑된다. 도핑된 영역은 N형 도펀트(예컨대, 인 또는 비소) 및/또는 P형 도펀트(예컨대, 붕소 또는 BF2)로 도핑된다. 도핑된 영역은 P웰 구조로, N웰 구조로, 듀얼웰 구조로 반도체 기판(210) 상에 직접 형성되거나, 또는 상승된 구조를 이용하여 형성될 수 있다.
반도체 기판(210)은 또한 다양한 장치를 분리하기 위해 기판(210)에 형성된 쉘로우 트렌치 분리(shallow trench isolation; STI)와 같은 다양한 분리 피처를 포함한다. STI의 형성은 반도체 기판(210)에 트렌치를 에칭하고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 유전체에 의해 트렌치를 충진(fill)하고, 과도한 유전체 금속층을 제거하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP)를 이용하는 것을 포함할 수 있다.
방법(100)은 도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(210) 상에 게이트 스택(230) 및 측벽 스페이서(240)를 형성함으로써 단계(104)로 진행한다. 일 실시예에서, 계면층(interfacial layer; IL)(213)이 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및 오존 산화와 같은, 임의의 적절한 방법에 의해 반도체 기판(210) 상에 증착된다. IL(213)은 산화물, HfSiO 및 산화질화물을 포함한다. IL은 문턱값 전압 피닝 및 캐리어 이동성 감소와 같은 일부 HK 유전체 게이트 스택 통합 문제에 대한 구제 조치를 제공할 수 있다는 것이 관찰되었다. IL(213)은 또한 HK 유전체와 기판 사이에서 원하지 않는 인터페이스 반응을 방지하기 위해서 확산 장벽으로서 중요할 수도 있다.
일 실시예에서, HK 라스트 방식이 이용된다. 폴리실리콘과 같은 게이트 물질(220)이 도 2a에 도시된 바와 같이, 당업계에 공지된 증착 기술에 의해 IL(213) 위에 배치된다. 대안적으로, 비결정질 실리콘층이 선택적으로 폴리실리콘층 대신에 형성될 수 있다. 게이트 물질(220)은 더미 게이트(220)로서 언급될 수 있는데, 이것이 다운스트림 공정에서 금속 게이트(MG)로 교체될 것이기 때문이다. HK 유전층은 나중에 예를 들어, 하이 써멀 버짓 공정(high thermal budget process)이 수행된 이후에, 형성될 것이다.
다른 실시예에서, HK 퍼스트 방식이 이용된다. HK 유전층(270)은 IL(213) 상에 증착되고, 이것은 이하에 상세하게 설명될 것이며, 더미 게이트(220)는 도 2b에 도시된 바와 같이, HK 유전층(270) 상에 증착된다.
부가적으로, 패턴화된 하드 마스크(222)가 더미 게이트(220) 상에 형성된다. 패턴화된 하드 마스크(222)는 실리콘 질화물 및/또는 실리콘 산화물과, 또는 대안적으로 포토레지스트를 포함한다. 패턴화된 하드 마스크(222)는 다수의 층을 포함할 수 있다. 패턴화된 하드 마스크(222)는 포토리소그래피 공정 및 에칭 공정에 의해 패턴화된다.
패턴화된 하드 마스크(222)를 에칭 마스크로서 이용함으로써, 에칭 공정이 적용되어 게이트 스택(230)을 형성한다. 에칭 공정은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합을 포함한다. 건식 에칭 공정은 풀루오린 함유 기체(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 기체(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브로민 함유 기체(예컨대, HBr 및/또는 CHBR3), 아이오딘 함유 기체, 다른 적합한 기체, 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 에칭 공정은 에칭 선택성, 유연성 및 원하는 에칭 프로파일을 얻기 위해서 다단계 에칭을 포함할 수 있다.
게이트 스택(34)이 형성된 이후에, 측벽 스페이서(240)가 도 2a 및 도 2b에 도시된 바와 같이, 게이트 스택(230)의 측벽 상에 형성된다. 측벽 스페이서(240)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합과 같은 유전체를 포함할 수 있다. 일 실시예에서, 각각의 측벽 스페이서(240)는 다수의 층 또는 다수의 스페이서에 의해 형성된다. 예를 들어, 실 스페이서(seal spacer)가 게이트 스택(230)의 측벽 상에 먼저 형성되고, 그 다음에 메인 스페이서가 실 스페이서 상에 형성된다. 측벽 스페이서(240)는 종래의 방식의 증착 공정 및 에칭 공정에 의해 형성될 수 있다.
방법(100)은 더미 게이트(220)를 제거하여 게이트 트렌치(260)를 형성함으로써 단계(106)로 진행한다. 일 실시예에서, 더미 게이트(220)를 제거하기 전에, 층간 유전층(ILD 층, 250)이 반도체 기판(210) 상의 게이트 스택(230)들 간에 형성된다. ILD 층(250)은 실리콘 산화물, 산화질화물, 또는 다른 적합한 물질을 포함한다. ILD 층(250)은 단일 층 또는 다수의 층을 포함한다. ILD 층(250)은 ALD, CVD, 및 스핀 온 글라스(SOG)와 같은 적합한 기술에 의해 형성된다. CMP 공정이 과도한 ILD 층(250)을 제거하고, 그 다음의 더미 게이트 제거 공정을 위해 더미 게이트(220)의 탑 표면을 노출하도록 적용될 수 있다.
본 개시에서, 교체 게이트(replacement gate; RPG) 공정 방식이 이용된다. 일반적으로, RPG 공정 방식에서, 더미 폴리실리콘 게이트가 먼저 형성되고, 하이 써멀 버짓 공정이 수행된 이후에 MG에 의해 나중에 교체된다. HK 라스트 방식의 일 실시예에서, 도 3a에 도시된 바와 같이, 더미 게이트(220)는 제거되어 측벽 스페이서(240)를 자신의 측벽으로 갖는 게이트 트렌치(260)를 형성한다. HK 라스트 방식의 다른 실시예에서, IL(213)도 역시 제거된다. 대안적으로, HK 퍼스트 방식의 일 실시예에서, 도 3b에 도시된 바와 같이, 더미 게이트(220)는 제거되고, IL(213) 및 HK 유전층(270)은 남아 있다. 더미 게이트(220)(IL(213) 및 HK 유전층(270))는 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합에 의해 제거될 수 있다. 예를 들어, 습식 에칭 공정은 수산화물 함유 용액(예컨대, 수산화 암모늄), 탈이온수, 및/또는 다른 적합한 에천트 용액으로의 노출을 포함할 수 있다.
방법(100)은 게이트 트렌치(260)에 일 함수(WF) 금속 스택(280)을 형성함으로써 단계(108)로 진행한다. HK 라스트 방식의 실시예들 중 하나에서, 고온 공정이 소스 및 드레인 영역과 같은 형성에 적용된 이후에, HK 유전층(270)이 IL(213) 상에 증착된다. HK 라스트 방식의 다른 실시예에서, IL(213)이 이전 공정 단계에서 제거되었으면, 다른 IL층이 증착된다. HK 유전층(270)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물(SiON), 또는 다른 적합한 물질을 포함할 수 있다. HK 유전층(270)은 ALD, CVD, 물리적 기상 증착(PVD), 열 산화, 이들의 조합과 같은 적합한 기술, 또는 다른 적합한 기술에 의해 증착된다. 대안적으로, HK 퍼스트 방식의 실시예들 중 하나에서, 더미 게이트(220)의 증착 이전에, HK 유전층(270)이 단계(104)에서 형성된다. 부가적으로, 포스트 HK 유전층 증착 어닐링이 수행되어 게이트 유전체에서 수분 제어를 향상시킬 수 있다.
WF 금속 스택(280)은 도 4에 도시된 바와 같이, 게이트 트렌치(260) 내를 WF 금속 물질로 충진함으로써 형성된다(이제부터, 간단함을 위해, 오직 HK 라스트 방식이 도시되는데, 왜냐하면 HK 퍼트스 방식에서 다음 공정들이 HK 라스트 방식에서의 다음 공정들과 실질적으로 유사하기 때문이다). WF 금속 스택(280)은 단일 층 또는 다수의 층들, 예를 들어 WF 층, 라이너층, 웨팅층(wetting layer), 및 접착층을 포함할 수 있다. WF 금속 스택(280)은 Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 또는 임의의 적합한 물질을 포함할 수 있다. WF 금속 스택(280)은 ALD, PVD, CVD 또는 다른 적합한 공정에 의해 형성될 수 있다. WF 금속 스택(280) 형성 이후에, 게이트 트렌치(260)는 부분적으로 충진된다.
방법(100)은 도 5에 도시된 바와 같이, WF 금속 스택(280) 위에서 더미 충진 물질(dummy-filling-material; DFM)(290)로 잔여 게이트 트렌치(260) 내를 충진함으로써 단계(110)로 진행한다. 일 실시예에서, DFM(290)은 이하에 상세하게 기술될, 후속 WF 금속 스택 에치백 공정에서 WF 금속 스택(280)의 물질에 대하여 실질적으로 상이한 에칭 레이트를 갖는 물질을 이용하도록 설계된다. DFM(290)은 실리콘 산화물, 실리콘 질화물, 산화질화물, 유동성 산화물 또는 다른 적합한 물질과 같은 유전체를 포함할 수 있다. DFM(290)은 CVD, ALD, 및 스핀 온 글라스(spin-on-glass; SOG)와 같은 적합한 기술에 의해 형성된다.
방법(100)은 도 6에 도시된 바와 같이, DFM(290) 및 WF 금속 스택(280)을 다시 연마함으로써 단계(112)로 진행한다. CMP 공정이 적용되어 과도한 DFM(290) 및 WF 금속 스택(280)을 제거하고, ILD 층(250)과 함께 DFM(290) 및 WF 금속 스택(280)에 비교적 평면의 탑 표면을 제공한다. CMP 공정은 인 시츄(in-situ) CMP 또는 2개의 별개의 CMP 공정들을 포함할 수 있다. 대안적으로, DFM(290)은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합에 의해 먼저 에치백되고, WF 금속 스택(280)을 에치백하도록 CMP가 뒤따른다.
방법(100)은 게이트 트렌치(260)에서 DFM 주위에 서브 게이트 트렌치(300)을 형성함으로써 단계(114)로 진행한다. DFM은 서브 게이트 트렌치(300)의 형성 동안에 온전하게 남아 있다. 일 실시예에서, 서브 게이트 트렌치(300)는 도 7에 도시된 바와 같이 게이트 트렌치(260)에서 WF 금속 스택(280)을 더욱 리세스함으로써 형성된다. 다른 실시예에서, 서브 게이트 트렌치(300)는 WF 금속 스택(280) 및 HK 유전층(270)을 리세스함으로써 형성된다(도시되지 않음). 또 다른 실시예에서, 서브 게이트 트렌치(300)는 WF 금속 스택(280), HK 유전층(270), 및 측벽 스페이서(240)를 리세스함으로써 형성된다(도시되지 않음). 서브 게이트 트렌치(300)의 깊이(d)는 미리 결정된 목표의 반도체 장치(200) 성능을 달성하기 위해 제어된다. 리세스 공정은 DFM(290)에 대하여 실질적으로 높은 에칭 선택성을 갖도록 구성될 수 있다. 선택적 에칭 공정은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합을 포함한다. 에칭 선택성을 이용하여, 서브 게이트 트렌치(300)는 자기 정렬 특징을 갖도록 형성될 수 있다. 대안적으로, 서브 게이트 트렌치(300)는 또한 리소그래피 공정 및 에칭 공정에 의해 형성될 수 있다.
방법(100)은 도 8에 도시된 바와 같이, 분리 영역(315)을 형성하도록 절연체 캡핑층(310)으로 서브 게이트 트렌치(300) 내를 충진함으로써 단계(116)로 진행한다. 절연체 캡핑층(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 산화질화물, 또는 다른 적합한 물질을 포함한다. 절연체 캡핑층(310)은 DFM(290)의 물질에 대하여 실질적으로 상이한 에칭률(etch rate)이 이후에 상세하게 기술될, DFM(290)을 제거하는 후속의 에칭 공정으로 획득되도록 구성된다. 일 실시예에서, CMP 공정이 적용되어 과도한 절연체 캡핑층(310)을 제거하고, 도 9에 도시된 바와 같이, 그 다음의 에칭 공정을 위해 DFM(290)의 탑 표면을 노출한다.
방법(100)은 도 10에 도시된 바와 같이, 게이트 트렌치(260)의 중앙에 MG 중앙 트렌치(MG-center-trench; MGCT)(320)를 형성하도록 DFM(290)을 완전히 제거함으로써 단계(118)로 진행한다. 일 실시예에서, 에칭 공정은 WF 금속 스택(280) 및 절연체 캡핑층(310)에 대하여 비교적 높은 에칭 선택성의 DFM(290)을 갖도록 구성된다. WF 금속 스택(280) 및 분리 영역(315)은 DFM 제거 동안에 상당히 온전하게 남아 있다. 에칭은 DFM(290)을 완전히 제거하여 MGCT(320)를 형성한다. 선택적 에칭 공정은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합을 포함한다. 에칭 선택성을 이용하여, MGCT 트렌치(320)는 자기 정렬 특징을 갖도록 형성될 수 있다. 다른 실시예에서, MGCT(320)는 종래의 방식의 패턴화 공정 및 에칭 공정에 의해 형성될 수 있다. MGCT(320)는 WF 금속 스택(280)에 의해 형성된 하위 부분 및 분리 영역(315)에 의해 형성된 상위 부분을 이용하여 게이트 트렌치(260)의 중간에 형성된다.
방법(100)은 도 11에 도시된 바와 같이, 충진 금속(330)으로 MGCT(320) 내를 충진함으로써 단계(120)로 진행한다. 충진 금속(330)은 알루미늄(Al), 구리(Cu) 또는 텅스텐(W), 또는 다른 적합한 전도성 물질을 포함할 수 있다. 충진 금속(330)은 ALD, PVD, CVD 또는 다른 적합한 공정에 의해 증착될 수 있다. 도 11에 도시된 바와 같이, 충진 금속(330) 및 WF 금속 스택(280)을 모두 이용하여, MG(350)가 형성된다. 부가적으로, 충진 금속(330)은 게이트 저항을 조정하기 위해서, 미리 결정된 높이(h)로 에치백된다. 일 실시예에서, 금속 CMP 공정이 적용되어, 과도한 충진 금속(330)을 제거하여 충진 금속(330), 절연체 캡핑층(310) 및 ILD 층(250)에 실질적으로 평면의 탑 표면을 제공한다. MG(350)의 탑 표면이 분리 영역(315)의 탑 표면을 포함하기 때문에, 상당한 양의 금속 영역이 금속 CMP 공정에 대해 축소되고, 그것은 CMP 디싱(dishing) 감소를 야기한다. MG(350)는 HK 유전층(270) 및 IL(213) 위에 형성되고, 게이트 유전체 스택으로 언급된다. MG(350)는 에지 영역에 의해 둘러싸인 중앙 영역을 갖도록 형성된다. 중앙 영역의 상위 부분은 충진 금속(330)에 의해 형성되고, 에지 영역의 상위 부분은 분리 영역(315)에 의해 형성되며, 중앙 영역 및 에지 영역 모두의 하위 부분은 WF 금속 스택에 의해 형성된다.
방법(100)은 하나 이상의 온 주입과 같은, 적절한 기술에 의해 소스/드레인(S/D) 영역을 형성하는 단계를 더욱 포함할 수 있다. S/D 영역은 경도핑(LDD) 영역 및 중도핑 영역을 더욱 포함할 수 있다. 소스 및 드레인(S/D) 영역의 형성 이후에, 하나 이상의 어닐링 공정들이 수행될 수 있다. 어닐링 공정은 급속 써멀 어닐(rapid thermal anneal; RTA), 레이저 어닐, 또는 다른 적합한 어닐링 공정을 포함할 수 있다. 일 실시예에서, S/D 영역은 적절한 변형 효과를 위해 변형된 구조를 형성하도록 에피택셜 성장된 반도체 물질을 포함하여, 캐리어 이동성을 향상시킬 수 있다. 변형된 구조를 형성하기 위한 방법은 반도체 기판(210)에 리세스를 형성하기 위해 에칭 공정을 적용하는 단계 및 리세스 내에 결정질 반도체 물질을 에피택셜 성장시키는 단계를 포함한다.
방법은 또한 다층 상호접속을 형성하는 단계를 더욱 포함할 수 있다. 다층 상호접속(도시되지 않음)은 종래의 비아 또는 콘택과 같은 수직 상호접속 및 금속 라인과 같은 수평 상호접속을 포함할 수 있다. 다양한 상호접속 피처들은 구리, 텅스텐 및 실리사이드를 포함하는 다양한 도전체를 구현할 수 있다. 일 예에서, 다마신 공정(damascene process)이 구리 관련 다층 상호접속 구조를 형성하는데 이용될 수 있다. 다른 실시예에서, 텅스텐이 콘택 홀에 텅스텐 플러그를 형성하는데 이용된다.
상기 기술한 것에 기초하여, 본 개시는 더미 충진 물질(dummy-filling-material; DFM)의 충진 및 제거의 방식을 이용하는 IC 제조의 방법을 제공하는 것으로 보여질 수 있다. DFM으로 통합함으로써, WF 금속 스택의 형성은 충진 금속의 형성과 분리될 수 있다. 상당히 완화된 공정이 MG 에칭을 제한하여, 예를 들어 IC 장치 성능의 요건 및 MG 에칭 공정을 동시에 이행하기 위해 충진 금속과 WF 금속의 물질의 적합한 페어링을 요구한다. 방법은 MG 형성에서 금속 CMP 디싱 및 WF 금속 리세스 실패를 상당히 감소시키는 것으로 입증되었다. MG는 장치 성능의 요건을 이행하기 위해 조정 가능한 충진 금속 높이 및 WF 금속 스택 높이를 이용하는 것과 같은 방법에 의해 형성된다.
본 개시는 종래 기술에 비해 하나 이상의 개선을 제공하는 반도체 IC를 제조하는 여러 상이한 실시예들을 제공한다. 일 실시예에서, 반도체 집적 회로(IC)를 제조하는 방법은 게이트 트렌치를 갖는 반도체 기판을 제공하는 단계를 포함한다. 방법은 또한, 일 함수(WF) 금속 스택으로 게이트 트렌치 내를 부분적으로 충진하는 단계; WF 금속 스택 위에서 더미 충진 물질(DFM)로 잔여의 게이트 트렌치 내를 충진하는 단계; 게이트 트렌치 내에 DFM 주위에 서브 게이트 트렌치를 형성하는 단계; 게이트 트렌치에 분리 영역을 형성하기 위해 절연체 캡핑층으로 서브 게이트 트렌치 내를 충진하는 단계; 그 다음에 게이트 트렌치에 MG 중앙 트렌치(MGCT)를 형성하기 위해 DFM을 완전히 제거하는 단계; 및 충진 금속으로 MGCT 내를 충진하는 단계를 포함한다.
다른 실시예에서, 본 개시의 방법에 의해 제조된 반도체 IC는, 반도체 기판, 반도체 기판 상에 형성된 게이트 유전체 스택, 게이트 유전체 스택 위에 형성된 금속 게이트(MG) 스택 (MG 스택은 에지 영역에 의해 둘러싸인 중앙 영역을 구비함), MG 스택의 중앙 영역의 상위 부분에 형성된 충진 금속, MG 스택의 에지 영역의 상위 부분에 형성된 분리 영역, 및 MG 스택의 중앙 영역 및 에지 영역 모두의 하위 부분에 형성된 일 함수(WF) 금속 스택을 포함한다.
다른 실시예에서, 반도체 집적 회로(IC)를 제조하는 방법은, 반도체 기판을 제공하는 단계; 반도체 기판 상에 더미 게이트를 형성하는 단계; 더미 게이트 상에 측벽 스페이서를 형성하는 단계; 게이트 트렌치를 형성하도록 더미 게이트를 제거하는 단계; 일 함수(WF) 금속 스택으로 게이트 트렌치 내를 부분적으로 충진하는 단계; WF 금속 스택 위에서 더미 충진 물질(DFM)로 잔여의 게이트 트렌치 내를 충진하는 단계; 게이트 트렌치에 미리 결정된 깊이(d)를 갖는 서브 게이트 트렌치를 형성하도록 WF 금속 스택의 일부를 제거하는 단계; 게이트 트렌치에 분리 영역을 형성하도록 절연체 캡핑층으로 서브 게이트 트렌치 내를 충진하는 단계; 게이트 트렌치에 MG 중앙 트렌치(MGCT)를 형성하도록 게이트 트렌치로부터 DFM을 완전히 제거하는 단계; 충진 금속으로 MGCT 내를 충진하는 단계; 및 미리 결정된 금속 높이(h)로 충진 금속을 에치백하는 단계를 포함한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
210: 반도체 기판 213: 계면층(IL)
220: 더미 게이트 222: 패턴화된 하드 마스크
230: 게이트 스택 240: 측벽 스페이서
260: 게이트 트렌치 270: HK 유전층
280: WF 금속 스택 290: DFM
300: 서브 게이트 트렌치 310: 절연체 캡핑층
315: 분리 영역 320: MGCT
350: MG
220: 더미 게이트 222: 패턴화된 하드 마스크
230: 게이트 스택 240: 측벽 스페이서
260: 게이트 트렌치 270: HK 유전층
280: WF 금속 스택 290: DFM
300: 서브 게이트 트렌치 310: 절연체 캡핑층
315: 분리 영역 320: MGCT
350: MG
Claims (10)
- 반도체 집적 회로(IC)를 제조하는 방법에 있어서,
게이트 트렌치를 갖는 반도체 기판을 제공하는 단계;
일 함수(WF) 금속 스택으로 상기 게이트 트렌치 내를 부분적으로 충진하는 단계;
상기 WF 금속 스택 위에서 더미 충진 물질(DFM)로 잔여의 게이트 트렌치 내를 충진하는 단계;
상기 DFM을 유지하면서 상기 게이트 트렌치에 서브 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치에 분리 영역을 형성하기 위해 절연체 캡핑층으로 상기 서브 게이트 트렌치 내를 충진하는 단계;
상기 게이트 트렌치의 중앙에 MG 중앙 트렌치(MGCT)를 형성하기 위해 상기 DFM을 완전히 제거하는 단계; 및
충진 금속으로 상기 MGCT 내를 충진하는 단계
를 포함하는 반도체 IC 제조 방법. - 제1항에 있어서, 상기 서브 게이트 트렌치는 상기 DFM에 대하여 에칭 선택성을 갖는 에칭 공정에 의해 형성되고, 상기 DFM의 적어도 일부는 상기 에칭 공정 동안에 온전히 남아 있는 것인, 반도체 IC 제조 방법.
- 제2항에 있어서, 상기 에칭 공정은 자기 정렬 특징을 갖고 상기 서브 게이트 트렌치를 형성하도록 WF 금속 스택의 일부를 제거하는 것인, 반도체 IC 제조 방법.
- 제1항에 있어서,
상기 절연체 캡핑층으로 상기 서브 게이트 트렌치 내를 충진하는 단계 이후에, 상기 절연체 캡핑층의 과잉 충진된(excessively filled) 부분을 제거하여 상기 DFM의 탑 표면을 노출하기 위해 화학적 기계적 연마(CMP)를 적용하는 단계를 더 포함하는 반도체 IC 제조 방법. - 제1항에 있어서, 상기 절연체 캡핑층은 상기 DFM과는 상이한 에칭률을 갖는 물질을 포함하고, 상기 DFM은 상기 절연체 캡핑층에 대하여 에칭 선택성을 갖는 에치백 공정에 의해 제거되는 것인, 반도체 IC 제조 방법.
- 제1항에 있어서,
상기 충진 금속으로 상기 MGCT 내를 충진하는 단계 이후에, 상기 충진 금속을 미리 결정된 충진 금속 높이(h)까지 에치백 하기 위해 CMP를 적용하는 단계를 더 포함하는 반도체 IC 제조 방법. - 반도체 집적 회로(IC)에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성된 게이트 유전체 스택;
상기 게이트 유전체 스택 위에 형성된 금속 게이트(MG) 스택 - 상기 MG 스택은 에지 영역에 의해 둘러싸인 중앙 영역을 구비함 - ;
상기 MG 스택의 중앙 영역의 상위 부분에 형성된 충진 금속;
상기 MG 스택의 에지 영역의 상위 부분에 형성된 분리 영역; 및
상기 MG 스택의 중앙 영역 및 에지 영역 모두의 하위 부분에 형성된 일 함수(WF) 금속 스택
을 포함하는 반도체 IC. - 제7항에 있어서, 상기 게이트 유전체 스택은,
상기 반도체 기판 상에 배치된 계면층(IL); 및
상기 IL 위에 배치된 고유전율(HK) 유전층을 포함하는 것인, 반도체 IC. - 제7항에 있어서,
상기 게이트 유전체 스택 및 상기 MG 스택 상의 측벽 스페이서를 더 포함하는 반도체 IC. - 반도체 집적 회로(IC)를 제조하는 방법에 있어서,
반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 더미 게이트를 형성하는 단계;
상기 더미 게이트 상에 측벽 스페이서를 형성하는 단계;
게이트 트렌치를 형성하도록 상기 더미 게이트를 제거하는 단계;
일 함수(WF) 금속 스택으로 상기 게이트 트렌치 내를 부분적으로 충진하는 단계;
상기 WF 금속 스택 위에서 더미 충진 물질(DFM)로 잔여의 게이트 트렌치 내를 충진하는 단계;
상기 게이트 트렌치에서 상기 DFM 주위에 미리 결정된 깊이(d)를 갖는 서브 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치에 분리 영역을 형성하도록 절연체 캡핑층으로 상기 서브 게이트 트렌치 내를 충진하는 단계;
상기 분리 영역 형성 이후에, 상기 게이트 트렌치에 MG 중앙 트렌치(MGCT)를 형성하도록 상기 게이트 트렌치로부터 상기 DFM을 완전히 제거하는 단계;
충진 금속으로 상기 MGCT 내를 충진하는 단계; 및
미리 결정된 금속 높이(h)로 상기 충진 금속을 에치백하는 단계
를 포함하는 반도체 IC 제조 방법.
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