CN103578954A - 具有金属栅极的半导体集成电路 - Google Patents
具有金属栅极的半导体集成电路 Download PDFInfo
- Publication number
- CN103578954A CN103578954A CN201210495541.7A CN201210495541A CN103578954A CN 103578954 A CN103578954 A CN 103578954A CN 201210495541 A CN201210495541 A CN 201210495541A CN 103578954 A CN103578954 A CN 103578954A
- Authority
- CN
- China
- Prior art keywords
- gate trench
- dfm
- metal
- stack
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 95
- 239000002184 metal Substances 0.000 title claims abstract description 95
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 121
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 31
- 238000011049 filling Methods 0.000 claims abstract description 28
- 239000012212 insulator Substances 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 59
- 230000008569 process Effects 0.000 claims description 41
- 238000009413 insulation Methods 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 239000011241 protective layer Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 238000012856 packing Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 abstract description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 11
- 238000000059 patterning Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- 229910017121 AlSiO Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- -1 LaSiO Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011143 downstream manufacturing Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000009415 formwork Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种制造半导体集成电路(IC)的方法。该方法包括：提供半导体衬底并在其中形成栅极沟槽。该方法还包括：用功函数(WF)金属堆叠件部分地填充该栅极沟槽，并用伪填充材料(DFM)在该WF金属堆叠件上方填充剩余的栅极沟槽。子栅极沟槽通过在该栅极沟槽中回蚀该WF金属堆叠件形成，并用绝缘保护层填充，从而在该栅极沟槽中形成绝缘区。DFM被完全去除，从而在该栅极沟槽中形成MG中心沟槽(MGCT)，其用填充金属填充。本发明提供具有金属栅极的半导体集成电路。
Description
技术领域
本发明涉及半导体集成电路，具体而言，涉及具有金属栅极的半导体集成电路。
背景技术
半导体集成电路(IC)产业经历了指数性增长。在IC设计和材料上的技术改进产生了一代又一代的IC，其中，每一代都具有比前一代更小更复杂的电路。在IC的发展过程中，随着几何尺寸(即，可以使用制造工艺制造的最小元件(或线))的减小，功能密度(即，每芯片面积的互连器件的数目)普遍增大。
这种按比例缩小工艺通常通过提高生产效率以及降低相关成本提供收益。这种按比例缩小也提高了IC加工和制造的复杂度。为了实现这些改进，需要在IC加工和制造上的类似发展。例如，诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小，高介电常数(HK)材料和金属栅极(MG)通常被考虑形成用于场效应晶体管(FET)的栅极堆叠件。在形成MG时发生集成问题，诸如需要使MG蚀刻工艺中的功函数(WF)金属与填充金属匹配。需要在这个领域有所改进。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种制造半导体集成电路(IC)的方法，所述方法包括：提供具有栅极沟槽的半导体衬底；用功函数(WF)金属堆叠件部分填充所述栅极沟槽；在所述WF金属堆叠件上方用伪填充材料(DFM)填充剩余的栅极沟槽；保留所述DFM的同时在所述栅极沟槽中形成子栅极沟槽；用绝缘体保护层填充所述子栅极沟槽，从而在所述栅极沟槽中形成绝缘区；完全去除所述DFM，从而在所述栅极沟槽的中心形成MG中心沟槽(MGCT)；以及用填充金属填充所述MGCT。
在上述方法中，其中，所述半导体衬底包括：位于所述半导体衬底上的界面层(IL)；位于所述IL上方的高k(HK)介电层；以及作为所述栅极沟槽的侧壁的侧壁间隔件。
在上述方法中，其中，所述子栅极沟槽通过蚀刻工艺形成，所述蚀刻工艺具有相对于所述DFM的蚀刻选择性，其中，所述DFM在所述蚀刻工艺中至少部分地保持完好。
在上述方法中，其中，所述蚀刻工艺去除所述WF金属堆叠件的一部分，从而形成具有自对准特性的所述子栅极沟槽。
在上述方法中，其中，所述DFM包括介电材料。
在上述方法中，其中，通过凹进所述WF金属堆叠件和所述HK介电层形成所述子栅极沟槽。
在上述方法中，其中，通过凹进所述WF金属堆叠件，所述HK介电层以及所述侧壁间隔件形成所述子栅极沟槽。
在上述方法中，其中，控制所述子栅极沟槽的深度(d)以达到器件性能的预定目标。
在上述方法中，进一步包括：在用所述绝缘体保护层填充所述子栅极沟槽之后，使用化学机械抛光(CMP)去除所述绝缘体保护层的多余部分以暴露所述DFM的顶面。
在上述方法中，其中，所述绝缘体保护层包括与所述DFM相比具有基本上不同的蚀刻速率的材料。
在上述方法中，其中，通过回蚀工艺去除所述DFM，所述回蚀工艺具有相对于所述绝缘体保护层的蚀刻选择性。
在上述方法中，进一步包括：在用所述填充金属填充所述MGCT之后，使用CMP去除多余的填充金属以达到预定的填充金属高度(h)。
根据本发明的另一方面，还提供了一种半导体集成电路(IC)，所述IC包括：半导体衬底；在所述半导体衬底上形成的栅极介电堆叠件；在所述栅极介电堆叠件上方形成的金属栅极(MG)堆叠件；其中，所述MG堆叠件具有被边缘区域围绕的中心区域；在所述MG堆叠件的中心区域的上部中形成的填充金属；在所述MG堆叠件的边缘区域的上部中形成的绝缘区；以及在所述MG堆叠件的中心区域和边缘区域的下部中形成的功函数(WF)金属堆叠件。
在上述IC中，其中，所述栅极介电堆叠件包括：位于所述半导体衬底上的界面层(IL)；以及位于所述IL上方的高k(HK)介电层。
在上述IC中，进一步包括：位于所述MG堆叠件和所述栅极介电堆叠件上的侧壁间隔件。
根据本发明的又一方面，还提供了一种制造半导体集成电路(IC)的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成伪栅极；在所述伪栅极上形成侧壁间隔件；去除所述伪栅极以形成栅极沟槽；用功函数(WF)金属堆叠件部分地填充所述栅极沟槽；用伪填充材料(DFM)在所述WF金属堆叠件上方填充剩余的栅极沟槽；在所述栅极沟槽中形成围绕所述DFM的具有预定深度(d)的子栅极沟槽；用绝缘体保护层填充所述子栅极沟槽以在所述栅极沟槽中形成绝缘区；在所述绝缘区形成之后，从所述栅极沟槽完全去除所述DFM，从而在所述栅极沟槽中形成MG中心沟槽(MGCT)；用填充金属填充所述MGCT；以及回蚀所述填充金属至预定的金属高度(h)。
在上述方法中，其中，所述DFM包括相对于所述WF金属堆叠件的材料具有基本上不同的蚀刻速率的材料。
在上述方法中，其中，在所述子栅极沟槽的形成过程中，所述DFM保持相当完好。
在上述方法中，其中，所述绝缘区由相对于所述DFM具有基本上不同的蚀刻速率的材料形成。
在上述方法中，其中，在所述DFM去除过程中，所述绝缘区保持完好。
附图说明
当结合附图进行阅读时，根据下面详细的描述将更好地理解本发明。应该强调，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的规格可能被任意增大或缩小。
图1是制造根据本发明的各方面所构造的半导体集成电路(IC)的示例方法的流程图。
图2A至图11是根据图1所述的方法构造的示例半导体集成电路(IC)在各个制造阶段的截面图。
具体实施方式
应该理解，为了实施本发明的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。此外，在以下描述中，在第二工艺之前实施第一工艺可能包括其中第二工艺在第一工艺之后立即实施的实施例，还可能包括其中额外的工艺可能在第一和第二工艺之间实施的实施例。为了简单和清楚，各种部件可以按不同规格任意描绘。此外，在以下描述中，在第二部件上方或上形成第一部件可能包括其中第一部件和第二部件以直接接触形成的实施例，还可能包括其中额外的部件可能在第一和第二部件之间形成的实施例，因此第一和第二部件可能并不直接接触。
图1是根据本发明各方面，制造一个或更多的半导体集成电路(IC)的方法100的一个实施例的流程图。为了示例，以下根据图2和图11所示的半导体器件200，详细讨论所述方法100。
方法100通过提供半导体衬底210，开始于步骤102。半导体衬底210可以包括：硅，锗，硅锗，砷化镓或者其他合适的半导体材料。或者，所述半导体衬底210可能包括外延层。进一步地，半导体衬底210可能发生应变以增强性能。此外，半导体衬底210可以包括：诸如埋介电层的绝缘体上半导体(SOI)结构。再或者，半导体衬底210可以包括：诸如埋氧(BOX)层的埋介电层，其通过一种被称为植氧分离(SIMOX)技术的方法，晶圆接合，SEG，或者其他合适的方法形成。半导体衬底210还可以包括通过合适工艺形成的鳍状场效应晶体管(FinFET)的鳍结构，诸如光刻图案化工艺和蚀刻工艺。实际上，各种实施例可以包括任意各种各样的衬底结构和材料。
半导体衬底210还包括通过注入技术形成的各种掺杂区域(未显示)。例如，半导体衬底210的一部分被掺杂以形成其中将制造n沟道器件的P型区域和P阱。类似的，半导体衬底210的另一部分被掺杂以形成其中将制造p沟道器件的N型区域和N阱。掺杂区域使用诸如硼或BF2的P型掺杂剂和/或诸如磷或砷的N型掺杂剂掺杂。掺杂区域可以直接在半导体衬底210上，以P阱结构，或以N阱结构，或以双阱结构，抑或用凸起结构形成。
半导体衬底210还包括在衬底210中形成以分离各种器件的各种绝缘部件，诸如浅沟槽隔离(STI)。STI的形成可以包括：在半导体衬底210中蚀刻沟槽，用诸如氧化硅，氮化硅，或氧氮化硅的绝缘材料填充该沟槽，并使用化学机械抛光(CMP)去除过多的介电金属层。
如图2A和2B所示，方法100通过在半导体衬底210上形成栅极堆叠件230和侧壁间隔件240继续到步骤104。在一种实施例中，界面层(IL)213，通过任何合适的方法，诸如原子层沉积(ALD)，化学汽相沉积CVD以及臭氧氧化，被沉积在半导体衬底210上。IL213包括氧化物，HfSiO以及氮氧化物。人们观察到IL可以为某些HK介电栅极堆叠集成问题提供补救，诸如阈值电压固定和降低载流子迁移率。IL213作为防止HK介电材料和衬底之间的不良界面反应的扩散阻挡也很重要。
在一个实施例中，使用了后HK方案。如图2A所示，诸如多晶硅的栅极材料220，通过本工艺中熟知的沉积技术，被放置在IL213上方。或者，可以选择性地形成非晶硅层，代替多晶硅层。栅极材料220可以被称为伪栅极220，因为在下游工艺中，它将被金属栅极(MG)替换。随后，例如，在实施高热预算工艺之后，形成HK介电层。
在另外一个实施例中，使用了先HK方案。如图2B所示，HK介电层270被沉积在IL213上，之后将详细描述，并且，所述伪栅极220被沉积在HK介电层270上。
此外，在伪栅极220上形成图案化的硬掩模222。图案化的硬掩模222包括氮化硅和/或氧化硅，或者光刻胶。图案化的硬掩模222可以包括多层。图案化的硬掩模222通过光刻工艺和蚀刻工艺图案化。
通过使用图案化的硬掩模222作为蚀刻掩模，应用一种蚀刻工艺以形成栅极堆叠件230。蚀刻工艺包括：干蚀刻，湿蚀刻，或干蚀刻与湿蚀刻的组合。干蚀刻工艺可以实施含氟气体(例如，CF4，SF6，CH2F2，CHF3，和/或C2F6)，含氯气体(例如，Cl2，CHCl3，CCl4，和/或BCl3)，含溴气体(例如，HBr和/或CHBR3)，含碘气体，其他合适的气体和/或等离子体，和/或这些的组合。蚀刻工艺可以包括多步骤蚀刻以获得蚀刻选择性，弹性以及需求的蚀刻轮廓。
如图2A和2B所示，在栅极堆叠件230形成之后，侧壁间隔件240在栅极堆叠件230的侧壁上形成。侧壁间隔件240可以包括诸如氧化硅，氮化硅，碳化硅，氮氧化硅，或这些的组合的介电材料。在一个实施例中，每个侧壁间隔件240由多层或多个间隔件形成。例如，密封间隔件首先在栅极堆叠件230的侧壁上形成，之后主间隔件在密封间隔件上形成。侧壁间隔件240可以通过沉积和蚀刻工艺以传统的方式形成。
方法100通过去除伪栅极220以形成栅极沟槽260继续到步骤106。在一个实施例中，在去除伪栅极220之前，层间介电(ILD)层250在半导体衬底210上的栅极堆叠件230之间形成。ILD层250包括氧化硅，氮氧化物或者其他合适的材料。ILD层250包括单层或多层。ILD层250通过合适的技术形成，诸如CVD，ALD以及旋涂(SOG)。CMP工艺可以被应用以去除过多的ILD层250，并将伪栅极220的上表面暴露给随后的伪栅极去除工艺。
在本发明中，使用替换栅极(RPG)工艺方案。通常，在RPG工艺方案中，首先形成伪多晶硅栅极，而在实施高热预算工艺之后，随后被MG替换。在后HK方案的一个实施例中，伪栅极220被去除，以形成带有侧壁间隔件240作为其侧壁的栅极沟槽260，如图3A所示。在后HK方案的另外一个实施例中，IL213也被去除。或者，在先HK方案的一个实施例中，伪栅极220被去除，而IL213和HK介电层270保留，如图3B所示。可以通过干蚀刻，湿蚀刻，或干蚀刻与湿蚀刻的组合去除伪栅极220(IL213和HK介电层270)。例如，湿蚀刻工艺可以包括暴露给含氢氧化物溶液(例如，氢氧化铵)，去离子水，和/或者其他合适的蚀刻剂溶液。
所述方法100通过在栅极沟槽260中形成功函数(WF)金属堆叠件280继续到步骤108。在后HK方案的一个实施例中，在诸如源极和漏极区域的形成过程中应用高温工艺之后，HK介电层270被沉积在IL213上。在后HK方案的另一个实施例中，如果IL213在之前的工艺步骤中被去除，首先沉积另一个IL层。HK介电层270可以包括LaO，AlO，ZrO，TiO，Ta2O5，Y2O3，SrTiO3(STO)，BaTiO3(BTO)，BaZrO，HfZrO，HfLaO，HfSiO，LaSiO，AlSiO，HfTaO，HfTiO，(Ba，Sr)TiO3(BST)，Al2O3，Si3N4，氮氧化物(SiON)，或者其他合适的材料。HK介电层270通过合适的技术被沉积，诸如ALD，CVD，物理汽相沉积(PVD)，热氧化，这些的组合，或者其他合适的技术。或者，在先HK方案的一个实施例中，HK介电层270在伪栅极220被沉积之前在步骤104中形成。此外，可以实施后HK介电层沉积退火以增强栅极电介质中的湿气控制。
如图4所示，WF金属堆叠件280通过在栅极沟槽260中填充WF金属材料而形成(从现在开始，为了简单，只示出后HK方案，因为随后的先HK方案中的工艺与后HK方案中的基本相似)。WF金属堆叠件280可以包括单层层或多层，诸如WF层，衬层，润湿层，以及粘附层。WF金属堆叠件280可以包括：Ti，TiAlN，TaC，TaCN，TaSiN，Mn，Zr，TiN，TaN，Ru，Mo，WN，或任何合适的材料。WF金属堆叠件280可以通过ALD，PVD，CVD，或者其他合适的工艺形成。在WF金属堆叠件280形成之后，栅极沟槽260被部分填充。
如图5所示，方法100通过在WF金属堆叠件280的上方用伪填充材料(DFM)290填充剩余的栅极沟槽260继续到步骤110。在一个实施例中，DFM 290被设计成使用一种材料，使得该材料在随后的WF金属堆叠件回蚀工艺中相对于WF金属堆叠件280的材料具有基本上不同的蚀刻速率，这些将在下文详细描述。DFM 290可以包括绝缘材料，诸如氧化硅，氮化硅，氮氧化物，可流动的氧化物或者其他合适的材料。DFM 290通过合适的技术形成，诸如CVD，ALD以及旋涂玻璃法(SOG)。
如图6所示，方法100通过反抛光DFM 290和WF金属堆叠件280继续到步骤112。CMP工艺可以被应用以去除过多的DFM 290和WF金属堆叠件280，从而为DFM 290和WF金属堆叠件280以及ILD层250提供基本上平坦的顶面。CMP工艺可以包括一种原位CMP工艺或两种分离的CMP工艺。或者，DFM 290首先通过干蚀刻，湿蚀刻，或干蚀刻与湿蚀刻的组合被回蚀，而CMP紧随其后以回蚀WF金属堆叠件280。
方法100通过在栅极沟槽260中形成围绕DFM的子栅极沟槽300继续到步骤114。DFM在子栅极沟槽300的形成过程中保持完好。在一个实施例中，如图7所示，子栅极沟槽300通过使WF金属堆叠件280在栅极沟槽260中进一步地凹进形成。在另外一个实施例中，子栅极沟槽300通过使WF金属堆叠件280和HK介电层270(未显示)凹进形成。在另外一个实施例中，子栅极沟槽300通过使WF金属堆叠件280，HK介电层270以及侧壁间隔件240(未显示)凹进形成。子栅极沟槽300的深度(d)被控制以达到半导体器件200性能的预定目标。凹进工艺可以被配置以具有相对于DFM 290基本上高的蚀刻选择性。选择性蚀刻包括干蚀刻，湿蚀刻，或干蚀刻与湿蚀刻的组合。借由蚀刻选择性，子栅极沟槽300可以形成为具有自对准特性。或者，子栅极沟槽300也可以通过光刻法和蚀刻工艺形成。
如图8所示，方法100通过在子栅极沟槽300中填充绝缘体保护层310以形成绝缘区315继续到步骤116。绝缘体保护层310包括氧化硅，氮化硅，碳化硅，氮氧化物或者其他合适的材料。绝缘体保护层310被配置为使得在随后的去除DFM 290的蚀刻工艺中获得相对于DFM 290的材料基本上不同的蚀刻速率，这将在下文具体描述。在一个实施例中，如图9所示，CMP工艺被应用，以去除多余的绝缘体保护层310，进而为了随后的蚀刻工艺暴露DFM 290的顶面。
如图10所示，方法100通过完全去除DFM 290以在栅极沟槽260的中心形成MG中心沟槽(MGCT)320继续到步骤118。在一个实施例中，蚀刻工艺被配置从而相对于WF金属堆叠件280和绝缘体保护层310具有基本上高的DFM 290蚀刻选择性。在DFM去除过程中，WF金属堆叠件280和绝缘区315保持相当完好。蚀刻完全去除DFM 290以形成MGCT320。选择性蚀刻包括干蚀刻，湿蚀刻，或干蚀刻与湿蚀刻的组合。借由蚀刻选择性，MGCT沟槽320可以形成为具有自对准特性。在另外一个实施例中，以常规方式的图案化和蚀刻工艺形成MGCT 320。MGCT 320在栅极沟槽260的中间形成，具有由WF金属堆叠件280形成的下部和由绝缘区315形成的上部。
如图11所示，方法100通过用填充金属330填充MGCT 320继续到步骤120。填充金属330可以包括：铝(Al)，铜(Cu)或钨(W)，或者其他合适的传导材料。填充金属330通过ALD，PVD，CVD，或者其他合适的工艺沉积。如图11所示，填充金属330和WF金属堆叠件280共同形成MG 350。此外，填充金属330被回蚀到预定高度(h)以获得栅极电阻的调整。在一个实施例中，金属CMP工艺被应用以去除多余的填充金属330，进而为填充金属330，绝缘体保护层310以及ILD层250提供基本上平坦的顶面。因为MG 350的顶面包括隔离区域315的顶面，金属区域的数量在金属CMP工艺中减少，而它导致CMP凹陷降低。MG 350在HK介电层270和IL213上方形成，被称为栅极介电堆叠件。以具有被边缘区域围绕的中心区域的方式形成MG 350。其中，中心区域的上部由填充金属330形成，边缘区域的上部由绝缘区315形成，中心和边缘区域的下部都由WF金属堆叠件形成。
方法100可以进一步包括通过合适的技术(诸如一次或多次的离子注入)形成源极/漏极(S/D)区域。S/D区域可以进一步包括轻掺杂(LDD)和重掺杂区域。在源极和漏极(S/D)区域形成之后，可以实施一次或更次的退火工艺。退火工艺可以包括快速热退火(RTA)，激光退火，或者其他合适的退火工艺。在一个实施例中，S/D区域包括外延生长的半导体材料，从而为适当的应变作用形成应变结构，导致增强载流子迁移率。形成应变结构的方法包括应用蚀刻工艺在半导体衬底210中形成凹槽，并在凹槽中外延生长晶体半导体材料。
方法100也可以进一步包括形成多层互连。多层互连(未显示)可以包括诸如常规通孔或接触件的垂直互连件，和诸如金属线的水平互连件。各种互连部件可以使用各种导电材料，包括铜，钨和硅化物。在一个示例中，使用镶嵌工艺以形成铜相关多层互连结构。在另外一个实施例中，使用钨以在接触孔中形成钨塞。
基于以上，可以看出本发明提供一种IC制造方法，该方法具有填充和去除伪填充材料(DFM)的方案。通过与DFM合作，WF金属堆叠件的形成可以与填充金属的形成分开。这显著地放宽了MG蚀刻中的工艺限制，诸如为了同时满足IC器件性能和MG蚀刻工艺的需求，需要WF金属和填充金属的合适的匹配材料。该方法表现出在MG的形成中极大地降低了金属CMP凹陷和WF金属凹进的失败现象。MG通过该方法形成，该方法可调整填充金属高度和WF金属堆叠件高度，从而满足器件性能的需求。
本发明提供许多不同的制造半导体IC的实施例，其在现有技术之上提供了一种或更多的改进。在一个实施例中，制造半导体集成电路(IC)的方法包括：提供具有栅极沟槽的半导体衬底。该方法还包括：用功函数(WF)金属堆叠件部分填充该栅极沟槽，用伪填充材料(DFM)在该WF金属堆叠件上方填充剩余的栅极沟槽，在该栅极沟槽中形成围绕DFM的子栅极沟槽，用绝缘体保护层填充该子栅极沟槽，以在该栅沟槽中形成绝缘区，随后完全去除该DFM，以在该栅极沟槽中形成MG中心沟槽(MGCT)，并用填充金属填充该MGCT。
在另外一个实施例中，通过本发明的方法制造的半导体IC包括半导体衬底，在该半导体衬底上形成的栅极介电堆叠件，在该栅极介电堆叠件上方形成的金属栅极(MG)堆叠件；其中，该MG堆叠件具有被边缘区域围绕的中心区域，在该MG堆叠件的中心区域的上部中形成的填充金属，在该MG堆叠件的边缘区域的上部中形成的绝缘区，以及在该MG堆叠件的中心和边缘区域的下部形成的功函数(WF)金属堆叠件。
在另外一个实施例中，制造半导体集成电路(IC)的方法包括提供半导体衬底，在该半导体衬底上形成伪栅极，在该伪栅极上形成侧壁间隔件，去除该伪栅极以形成栅极沟槽，用功函数(WF)金属堆叠件部分地填充该栅极沟槽，用伪填充材料(DFM)在该WF金属堆叠件上方填充剩余的栅极沟槽，去除WF金属堆叠件的一部分，以在该栅极沟槽中形成具有预定深度(d)的子栅极沟槽，用绝缘体保护层填充该子栅极沟槽，以在该栅极沟槽中形成绝缘区，从该栅极沟槽中完全去除该DFM，以在该栅极沟槽中形成MG中心沟槽(MGCT)，并用填充金属填充该MGCT；以及回蚀该填充金属到预定金属高度(h)。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (10)
1.一种制造半导体集成电路(IC)的方法，所述方法包括：
提供具有栅极沟槽的半导体衬底；
用功函数(WF)金属堆叠件部分填充所述栅极沟槽；
在所述WF金属堆叠件上方用伪填充材料(DFM)填充剩余的栅极沟槽；
保留所述DFM的同时在所述栅极沟槽中形成子栅极沟槽；
用绝缘体保护层填充所述子栅极沟槽，从而在所述栅极沟槽中形成绝缘区；
完全去除所述DFM，从而在所述栅极沟槽的中心形成MG中心沟槽(MGCT)；以及
用填充金属填充所述MGCT。
2.根据权利要求1所述的方法，其中，所述半导体衬底包括：
位于所述半导体衬底上的界面层(IL)；
位于所述IL上方的高k(HK)介电层；以及
作为所述栅极沟槽的侧壁的侧壁间隔件。
3.根据权利要求1所述的方法，其中，所述子栅极沟槽通过蚀刻工艺形成，所述蚀刻工艺具有相对于所述DFM的蚀刻选择性，其中，所述DFM在所述蚀刻工艺中至少部分地保持完好。
4.根据权利要求3所述的方法，其中，所述蚀刻工艺去除所述WF金属堆叠件的一部分，从而形成具有自对准特性的所述子栅极沟槽。
5.一种半导体集成电路(IC)，所述IC包括：
半导体衬底；
在所述半导体衬底上形成的栅极介电堆叠件；
在所述栅极介电堆叠件上方形成的金属栅极(MG)堆叠件；其中，所述MG堆叠件具有被边缘区域围绕的中心区域；
在所述MG堆叠件的中心区域的上部中形成的填充金属；
在所述MG堆叠件的边缘区域的上部中形成的绝缘区；以及
在所述MG堆叠件的中心区域和边缘区域的下部中形成的功函数(WF)金属堆叠件。
6.根据权利要求5所述的IC，其中，所述栅极介电堆叠件包括：
位于所述半导体衬底上的界面层(IL)；以及
位于所述IL上方的高k(HK)介电层。
7.根据权利要求5所述的IC，进一步包括：
位于所述MG堆叠件和所述栅极介电堆叠件上的侧壁间隔件。
8.一种制造半导体集成电路(IC)的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成伪栅极；
在所述伪栅极上形成侧壁间隔件；
去除所述伪栅极以形成栅极沟槽；
用功函数(WF)金属堆叠件部分地填充所述栅极沟槽；
用伪填充材料(DFM)在所述WF金属堆叠件上方填充剩余的栅极沟槽；
在所述栅极沟槽中形成围绕所述DFM的具有预定深度(d)的子栅极沟槽；
用绝缘体保护层填充所述子栅极沟槽以在所述栅极沟槽中形成绝缘区；
在所述绝缘区形成之后，从所述栅极沟槽完全去除所述DFM，从而在所述栅极沟槽中形成MG中心沟槽(MGCT)；
用填充金属填充所述MGCT；以及
回蚀所述填充金属至预定的金属高度(h)。
9.根据权利要求8所述的方法，其中，所述DFM包括相对于所述WF金属堆叠件的材料具有基本上不同的蚀刻速率的材料。
10.根据权利要求9所述的方法，其中，在所述子栅极沟槽的形成过程中，所述DFM保持相当完好。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/563,470 | 2012-07-31 | ||
| US13/563,470 US8507979B1 (en) | 2012-07-31 | 2012-07-31 | Semiconductor integrated circuit with metal gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103578954A true CN103578954A (zh) | 2014-02-12 |
| CN103578954B CN103578954B (zh) | 2016-06-22 |
Family
ID=48916613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210495541.7A Active CN103578954B (zh) | 2012-07-31 | 2012-11-28 | 具有金属栅极的半导体集成电路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8507979B1 (zh) |
| KR (1) | KR101396018B1 (zh) |
| CN (1) | CN103578954B (zh) |
| DE (1) | DE102012111785B4 (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336589A (zh) * | 2014-05-27 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN106981417A (zh) * | 2016-01-19 | 2017-07-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN107112217A (zh) * | 2015-01-08 | 2017-08-29 | 国际商业机器公司 | 替代金属栅极finFET器件上的自下而上金属栅极形成 |
| CN107301950A (zh) * | 2016-04-14 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN109786254A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 后栅极工艺中的选择性高k形成 |
| CN111276543A (zh) * | 2014-05-30 | 2020-06-12 | 台湾积体电路制造股份有限公司 | 制造半导体器件的方法 |
| US11508583B2 (en) | 2017-11-15 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective high-k formation in gate-last process |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681489A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
| US9484346B2 (en) | 2014-10-15 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company Ltd | Semiconductor structure and manufacturing method thereof |
| KR102271239B1 (ko) | 2015-03-23 | 2021-06-29 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9728462B2 (en) | 2015-03-30 | 2017-08-08 | International Business Machines Corporation | Stable multiple threshold voltage devices on replacement metal gate CMOS devices |
| KR102342847B1 (ko) * | 2015-04-17 | 2021-12-23 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US10411113B2 (en) * | 2015-05-22 | 2019-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device structure |
| US9613958B2 (en) | 2015-06-10 | 2017-04-04 | International Business Machines Corporation | Spacer chamfering gate stack scheme |
| KR102474431B1 (ko) | 2015-12-08 | 2022-12-06 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| KR102497251B1 (ko) * | 2015-12-29 | 2023-02-08 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US9779997B2 (en) * | 2015-12-31 | 2017-10-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
| KR102336784B1 (ko) * | 2017-06-09 | 2021-12-07 | 삼성전자주식회사 | 반도체 장치 |
| SG11202005303XA (en) * | 2017-12-14 | 2020-07-29 | Applied Materials Inc | Methods of etching metal oxides with less etch residue |
| US11056348B2 (en) | 2018-04-05 | 2021-07-06 | Invensas Bonding Technologies, Inc. | Bonding surfaces for microelectronics |
| US10998421B2 (en) | 2018-07-16 | 2021-05-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing pattern loading in the etch-back of metal gate |
| US11264357B1 (en) | 2020-10-20 | 2022-03-01 | Invensas Corporation | Mixed exposure for large die |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8039381B2 (en) * | 2008-09-12 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photoresist etch back method for gate last process |
| US8390058B2 (en) * | 2009-06-12 | 2013-03-05 | Aplha and Omega Semiconductor Incorporated | Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions |
| KR101634748B1 (ko) * | 2009-12-08 | 2016-07-11 | 삼성전자주식회사 | 트랜지스터의 제조방법 및 그를 이용한 집적 회로의 형성방법 |
-
2012
- 2012-07-31 US US13/563,470 patent/US8507979B1/en active Active
- 2012-11-28 CN CN201210495541.7A patent/CN103578954B/zh active Active
- 2012-12-05 DE DE102012111785.3A patent/DE102012111785B4/de active Active
- 2012-12-24 KR KR1020120152172A patent/KR101396018B1/ko active IP Right Grant
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336589A (zh) * | 2014-05-27 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105336589B (zh) * | 2014-05-27 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN111276543A (zh) * | 2014-05-30 | 2020-06-12 | 台湾积体电路制造股份有限公司 | 制造半导体器件的方法 |
| CN111276543B (zh) * | 2014-05-30 | 2024-01-30 | 台湾积体电路制造股份有限公司 | 制造半导体器件的方法 |
| CN107112217A (zh) * | 2015-01-08 | 2017-08-29 | 国际商业机器公司 | 替代金属栅极finFET器件上的自下而上金属栅极形成 |
| CN106981417A (zh) * | 2016-01-19 | 2017-07-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN106981417B (zh) * | 2016-01-19 | 2020-03-06 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN107301950A (zh) * | 2016-04-14 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US11295955B2 (en) | 2016-04-14 | 2022-04-05 | Semiconductor Manufacturing International (Shanghai) Corporation | Transistor |
| CN109786254A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 后栅极工艺中的选择性高k形成 |
| CN109786254B (zh) * | 2017-11-15 | 2022-03-22 | 台湾积体电路制造股份有限公司 | 后栅极工艺中的选择性高k形成 |
| US11508583B2 (en) | 2017-11-15 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective high-k formation in gate-last process |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103578954B (zh) | 2016-06-22 |
| DE102012111785A1 (de) | 2014-02-06 |
| KR101396018B1 (ko) | 2014-05-16 |
| KR20140016792A (ko) | 2014-02-10 |
| DE102012111785B4 (de) | 2014-10-02 |
| US8507979B1 (en) | 2013-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103578954B (zh) | 具有金属栅极的半导体集成电路 | |
| US20200321468A1 (en) | Structure of S/D Contact and Method of Making Same | |
| TWI570915B (zh) | 半導體裝置以及製造鰭式場效電晶體裝置的方法 | |
| US9991285B2 (en) | Mechanisms for forming FinFET device | |
| US10790393B2 (en) | Utilizing multilayer gate spacer to reduce erosion of semiconductor Fin during spacer patterning | |
| US11469332B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20160129689A (ko) | Fet 및 fet를 형성하는 방법 | |
| CN103426821B (zh) | 半导体集成电路制造的方法 | |
| US11031298B2 (en) | Semiconductor device and method | |
| KR20170010707A (ko) | Finfet 디바이스를 위한 방법 및 구조체 | |
| CN105280699A (zh) | 源极/漏极结构及其形成方法 | |
| US20220130730A1 (en) | Semiconductor Device and Method | |
| TW201721726A (zh) | 形成閘極的方法 | |
| KR20160028934A (ko) | Ｆｉｎ 피처의 구조물 및 그 제조 방법 | |
| TW201724215A (zh) | 半導體裝置及其製造方法 | |
| US20240105719A1 (en) | Integrated circuits with finfet gate structures | |
| US20200176324A1 (en) | Middle of line structures | |
| US20190393098A1 (en) | Simple contact over gate on active area | |
| TW201733015A (zh) | 鰭狀場效電晶體及其製造方法 | |
| CN104008974A (zh) | 半导体器件及其制造方法 | |
| CN103578953B (zh) | 半导体集成电路制造的方法 | |
| TWI790157B (zh) | 接點插塞 | |
| US20220367683A1 (en) | Structure and Method for Multigate Devices with Suppressed Diffusion | |
| US11515403B2 (en) | Semiconductor device and method | |
| US11557518B2 (en) | Gapfill structure and manufacturing methods thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |