KR20160028934A - Ｆｉｎ 피처의 구조물 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 반도체 기판 위에 배치된 격리 구조물 내에 임베딩된 제1 핀 피처를 포함하며, 제1 핀 구조물은 제1 측벽, 이와 반대쪽의 제2 측벽, 및 제1 측벽에서부터 제2 측벽까지 연장하는 최상단면을 갖는다. 반도체 디바이스는 또한 격리 구조물 위에 배치되고 제3 측벽과 제4 측벽을 갖는 제2 핀 피처를 포함한다. 제3 측벽은 제1 핀 구조물의 제1 측벽과 정렬된다. 반도체 디바이스는 제1 핀 구조물의 최상단면, 제2 핀 피처의 제3 측벽과 제4 측벽 바로 위에 배치된 게이트 유전체층, 및 게이트 유전체층 위에 배치된 게이트 전극을 포함한다.

Description

ＦＩＮ 피처의 구조물 및 그 제조 방법{STRUCTURE OF FIN FEATURE AND METHOD OF MAKING SAME}
본 발명은 ＦＩＮ 피처의 구조물 및 그 제조 방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(fin-type field-effect transistor; FinFET)와 같은, 삼차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입되었다. 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다. 예를 들어, 보다 작은 폭을 갖는 핀 피처가 요망된다.
본 발명개시는 반도체 디바이스의 많은 상이한 실시예들을 제공한다. 반도체 디바이스는 반도체 기판 위에 배치된 격리 구조물 내에 임베딩된 제1 핀 피처를 포함하며, 제1 핀 구조물은 제1 측벽, 이와 반대쪽의 제2 측벽, 및 제1 측벽에서부터 제2 측벽까지 연장하는 최상단면을 갖는다. 반도체 디바이스는 또한 격리 구조물 위에 배치되고 제3 측벽과 제4 측벽을 갖는 제2 핀 피처를 포함한다. 제3 측벽은 제1 핀 구조물의 제1 측벽과 정렬된다. 반도체 디바이스는 제1 핀 구조물의 최상단면, 제2 핀 피처의 제3 측벽과 제4 측벽 바로 위에 배치된 게이트 유전체층, 및 게이트 유전체층 위에 배치된 게이트 전극을 포함한다.
다른 실시예에서, 반도체 디바이스는 기판 위에 있는 제1 반도체 핀 피처, 및 기판 위에 배치된 격리 구조물 내에 임베딩된 리세싱된 제1 반도체 핀 피처를 포함한다. 반도체 디바이스는 또한 격리 구조물 위에 배치되고 제3 측벽과 제4 측벽을 갖는 제2 반도체 핀 피처를 포함한다. 제3 측벽은 제1 핀 구조물의 제1 측벽과 정렬되며 제4 측벽은 격리 피처 바로 위에 배치된다. 반도체 디바이스는 또한 격리 구조물 위에 배치되고 제5 측벽과 제6 측벽을 갖는 제3 반도체 핀 피처를 포함한다. 제5 측벽은 제1 반도체 핀 구조물의 제2 측벽과 정렬되며 제6 측벽은 격리 피처 바로 위에 배치된다. 반도체 디바이스는 또한 제1 반도체 핀 피처들 위를 에워싸면서 기판 위에 배치된 게이트 스택을 포함한다. 반도체 디바이스는 또한 제2 반도체 핀 피처들과 제3 반도체 핀 피처 위를 에워싸면서 기판 위에 배치된 다른 게이트 스택을 포함한다.
또다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 기판 위에 제1 핀 피처들을 형성하는 단계, 제1 핀 피처들 사이에 격리 영역을 형성하는 단계로서, 상기 제1 핀 피처들의 상위 부분은 격리 영역 위에 있는 것인, 격리 영역 형성 단계, 제1 핀 피처의 상위 부분 위에 반도체 층을 에피택셜방식으로 성장시키는 단계, 반도체 물질층을 갖는 제1 핀 피처의 일부분 위에 더미 게이트 스택들을 형성하는 단계, 더미 게이트 스택 옆의 제1 핀 피처를 리세싱하여 소스/드레인(S/D) 리세스를 형성하는 단계, S/D 리세스 위에 S/D 피처를 형성하는 단계, 반도체 물질층을 갖는 제1 핀 피처를 노출시키도록 더미 게이트 스택을 제거하는 단계, 제1 핀 피처의 측벽을 따라 반도체 물질층을 남겨두면서 제1 핀 피처의 최상단면을 노출시키도록 반도체 물질층을 리세싱하는 단계, 및 반도체 물질층을 원래 그대로 남겨두면서 제1 핀 피처의 상위 부분을 선택적으로 제거하여 제2 핀 피처와 제3 핀 피처를 형성하는 단계를 포함한다.
본 발명은 높은 성능과 저전류 누설을 보여준다. 본 방법은 견고한 작은 치수의 핀 피처 형성 공정을 제공한다.
본 발명개시의 양태들은 첨부 도면들과 연관시켜 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 도면들에서의 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 도시된 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 4a 및 도 4b는 몇몇의 실시예들에 따른 예시적인 반도체 디바이스의 단면도들이다.
도 5는 몇몇의 실시예들에 따른 예시적인 반도체 디바이스의 개략 사시도이다.
도 6은 도 5에서의 A-A 라인을 따라 절단하여 바라본 예시적인 반도체 디바이스의 단면도이다.
도 7은 몇몇의 실시예들에 따른 예시적인 반도체 디바이스의 개략 사시도이다.
도 8, 도 9, 도 10a, 도 10b, 도 11a 및 도 11b는 도 7에서의 B-B 라인을 따라 절단하여 바라본 예시적인 반도체 디바이스의 단면도들이다.
도 12는 몇몇의 실시예들에 따른 반도체 디바이스를 제조하는 예시적인 방법의 흐름도이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시는 FinFET 디바이스에 관한 것이지만, 이와 달리 이에 국한되는 것만은 아니다. FinFET 디바이스는, 예컨대 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 디바이스와 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 본 발명의 다양한 실시예들을 설명하기 위해 FinFET 예시와 함께 아래의 개시내용을 이어갈 것이다. 하지만, 본 출원은 구체적으로 청구된 것을 제외하고, 특정 유형의 디바이스로 제한되어서는 안된다는 것을 이해한다.
도 1 내지 도 11은 몇몇의 예시적인 실시예들에 따른 반도체 디바이스(200)의 제조시의 중간 스테이지들의 단면도들 및 사시도들이다. 도 1은 초기 구조물의 사시도를 도시한다. 초기 구조물은 기판(210)을 포함한다. 기판(210)은 벌크 실리콘 기판일 수 있다. 대안적으로, 기판(210)은 결정질 구조의 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능한 기판(210)은 또한 실리콘 온 절연체(silicon-on-insulator; SOI) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 접합, 및/또는 다른 적절한 방법들을 이용하여 제조된다.
몇몇의 예시적인 기판들(210)은 또한 절연체층을 포함한다. 절연체층은 실리콘 산화물, 사파이어, 및/또는 이들의 조합들을 비롯한 임의의 적절한 물질을 포함한다. 예시적인 절연체층은 매립 산화물층(buried oxide layer; BOX)일 수 있다. 절연체는 임플란트(예컨대, SIMOX), 산화, 퇴적, 및/또는 기타 적절한 공정과 같은 임의의 적절한 공정에 의해 형성된다. 몇몇의 예시적인 FinFET 전구체들(200)에서, 절연체층은 실리콘 온 절연체 기판의 컴포넌트(예컨대, 층)이다.
기판(210)은 또한 다양한 도핑 영역들을 포함할 수 있다. 도핑 영역들은 붕소 또는 BF2와 같은 p형 도펀트로 도핑될 수 있거나; 인 또는 비소와 같은 n형 도펀트로 도핑될 수 있거나; 또는 이들의 조합으로 도핑될 수 있다. 도핑 영역들은 P웰 구조물내에서, N웰 구조물내에서, 이중 웰 구조물내에서, 또는 융기된 구조물을 이용하여 기판(210) 상에서 직접 형성될 수 있다. 기판(210)은 N형 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성된 영역들 및 P형 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성된 영역들과 같은, 다양한 활성 영역들을 더 포함할 수 있다.
복수의 맨드렐(mandrel) 피처들(220)이 기판(210) 위에 형성된다. 일 실시예에서, 맨드렐 피처들(220)은 유전체 물질(예컨대, 실리콘 산화물, 실리콘 질화물)과 같은, 맨드렐 물질층을 퇴적하는 단계; 맨드렐 물질층 위에 패터닝된 포토레지스트층을 형성하는 단계; 및 패터닝된 포토레지스트층을 에칭 마스크로서 이용하여 맨드렐 물질층을 에칭하여, 맨드렐 피처들(220)을 형성하는 단계에 의해 형성된다. 맨드렐 물질은 열 산화, 화학적 기상 증착(CVD) 공정, 플라즈마 강화된 CVD(PECVD), 원자층 증착(ALD), 및/또는 본 업계에서 공지된 다른 방법들을 비롯한 다양한 방법들에 의해 퇴적될 수 있다. 예시적인 포토리소그래피 공정은 기판 위에 (예컨대, 실리콘층 상에) 포토레지스트층(레지스트)을 형성하는 단계, 레지스트를 패턴에 대해 노광시키는 단계, 노광후 베이킹 공정들을 수행하는 단계, 및 레지스트를 현상시켜서 레지스트를 포함하는 마스킹 엘리먼트를 형성하는 단계를 포함한다. 그런 후 마스킹 엘리먼트를 이용하여 맨드렐 물질을 에칭함으로써 맨드렐 피처(220)를 형성한다. 에칭 공정은 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다.
복수의 제1 스페이서들(230)이 맨드렐 피처들(220)의 측벽들 상에 형성된다. 일 실시예에서, 제1 스페이서(230)의 형성은 기판(210)과 맨드렐 피처들(220) 상에 제1 스페이서 물질층을 퇴적하는 단계와, 그 후 제1 스페이서 물질층에 이방성 에칭을 수행하여 제1 스페이서(230)를 형성하는 단계를 포함한다. 본 실시예에서, 제1 스페이서 물질층은 게르마늄(Ge), 실리콘(Si), 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP), 갈륨 안티몬(GaSb), 인듐 안티몬(InSb), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 또는 다른 적절한 물질들과 같은, 제1 반도체 물질을 포함할 수 있다. 제1 스페이서 물질층은 CVD 증착 기술들(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초 고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 공정들과 같은, 에피택셜 성장 공정들에 의해 퇴적될 수 있다. 그런 후 이방성 건식 에칭이 염소계 화학물질과 함께 DRIE(deep reactive-ion etching)과 같은 메커니즘들을 이용하여 수행된다. 다른 건식 에천트 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 제1 스페이서(230)는 제1 스페이서 물질층의 두께를 제어함으로써 제1 폭(w1)을 갖도록 형성된다. 본 실시예에서, 제1 스페이서(230)의 제1 폭(w1)은 이후에 설명될, 제1 핀 피처의 폭으로서 지정된다.
도 2는 제1 스페이서(230)를 원래 그대로 남겨두면서 맨드렐 피처들(220)을 제거함으로써 제1 트렌치들(240)이 형성되는 것을 도시한다. 본 실시예에서, 맨드렐 피처들(220)은 선택적 습식 에칭, 선택적 건식 에칭, 및/또는 이들의 조합을 비롯한 선택적 에칭에 의해 제거될 수 있다. 남아있는 제1 스페이서들(230)은 제1 핀 피처(245)로서 칭해지며, 제1 폭(w1)을 갖는다.
도 3은 트렌치들(240) 내에 유전체층을 채우고 그런 후 제1 핀 피처(245)의 상위 부분들을 노출시키도록 유전체층을 에칭백(etching back)함으로써 두 개의 인접한 제1 핀 피처들(245) 사이에 격리 피처(250)가 형성된 것을 도시한다. 격리 피처(250)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 다른 적절한 물질을 포함할 수 있다. 본 실시예에서, 유전체층은 선택적 에칭에 의해 에칭백되며, 이에 따라 제1 핀 피처들(245)의 노출된 상위 부분은 제1 폭(w1)을 갖는다. 제1 핀 피처(245)의 상위 부분은 높이(h)를 가지며, 이것은 형성될 제2 핀 피처의 높이로서 지정된다.
도 4a는 기판(210)이 제1 영역(260)과 제2 영역(270)을 갖는 것을 도시한다. 제1 영역(260)에서, 제2 반도체 물질층(310)은 제1 핀 피처(245)의 노출된 상위 부분 위를 에워싼다. 반면 제2 영역(270)에서는, 제1 하드 마스크(280)는 제1 핀 피처(245)를 비롯하여 기판(210)을 덮는다. 제2 반도체 물질층(310)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, GaSb, InSb, InGaAs, InAs, 또는 다른 적절한 물질들을 포함할 수 있다. 본 실시예에서, 제2 반도체 물질층(310)은 제1 핀 피처(245)와는 상이하다. 예를 들어, 제1 핀 피처(245)는 Si이고, 제2 반도체 물질층(310)은 SiGe이다. 일 실시예에서, 제2 반도체 물질층(310)은 단결정 에피택셜 반도체 물질을 포함한다. 제2 반도체 물질층(310)은 제1 핀 피처(245)의 측벽들을 따라 제2 폭(w2)을 갖고 형성된다. 일 실시예에서, 제2 폭(w2)은 제1 폭(w1)보다 작다. 일 실시예에서, 제2 폭(w2)은 제1 폭(w1)의 절반이다. 예시로서, 제1 폭(w1)은 약 32㎚인 반면에 제2 폭(w2)은 약 16㎚이다. 제1 하드 마스크(280)는 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질을 포함할 수 있다. 제1 하드 마스크(280)는 또한 패터닝된 포토레지스트층을 포함할 수 있다.
도 4b는, 제1 영역(260)에서, 제3 반도체 물질층(320)이 제3 폭(w3)을 갖고, 제2 반도체 물질층(310) 위에 형성된 것을 도시한다. 일 실시예에서, 제2 폭(w2)과 제3 폭(w3)의 합은 제1 폭(w1)보다 작다. 제3 반도체 물질층(320)은 제2 반도체 물질층(310)과는 상이하다. 본 설명 전반에 걸쳐, 제3 반도체 물질층(320)을 제2 반도체 물질층(310)의 조성과는 상이한 조성을 갖는 것으로서 언급할 때, 이것은 제3 반도체 물질층(320)과 제2 반도체 물질층(310) 중 어느 하나가 나머지 다른 하나의 층에 없는 엘리먼트를 갖는다거나, 및/또는 제3 반도체 물질층(320)과 제2 반도체 물질층(310) 둘 다에서 나타나는 하나 이상의 엘리먼트가 제3 및 제2 반도체 물질층들(320, 310) 중 하나에서, 나머지 다른 하나의 층에서의 동일 엘리먼트의 원자 퍼센티지와는 상이한, 원자 퍼센티지를 갖는다는 것을 나타낸다. 제2 및 제3 반도체 물질층들(310, 320)은 제1 핀 피처(245)와는 상이하다.
도 5는, 몇몇의 실시예들에서, 기판(210)이 소스/드레인 영역들(410)과 게이트 영역(420)을 갖는 것을 도시한다. 몇몇의 실시예들에서, 소스/드레인 영역(410)은 소스 영역이고, 다른 소스/드레인 영역(410)은 드레인 영역이다. 소스/드레인 영역들(410)은 게이트 영역(420)에 의해 분리된다.
하나 이상의 더미 게이트 스택들(510)이 제1 핀 피처들(245)의 일부분 위를 에워싸면서, 기판(210)에 있는 게이트 영역(420) 위에 형성된다. 더미 게이트 스택들(510)은 소스/드레인 형성 동안의 열처리 공정들과 같은 고온 열처리 공정들이 수행된 후에 하이 k(high-k; HK) 및 금속 게이트(metal gate; MG)로 나중에 대체될 것이다. 더미 게이트 스택(510)은 더미 게이트 유전체층(520) 및 폴리실리콘층(530)을 포함할 수 있다.
게이트 스페이서들(540)이 더미 게이트 스택들(510)의 측벽들을 따라 형성된다. 게이트 스페이서들(540)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 게이트 스페이서들(540)을 위한 전형적인 형성 방법들은 게이트 스택 위에 게이트 스페이서 유전체 물질을 퇴적하는 단계 및 그런 후 게이트 스페이서 유전체 물질을 이방성 에칭백하는 단계를 포함한다. 에칭백 공정은 에칭 선택도, 유연성, 및 희망하는 오버에칭 제어를 얻기 위해 다단계 에칭을 포함할 수 있다.
도 6은 도 5에서의 S/D 영역(410)에서의 A-A 라인을 따라 절단하여 바라본 반도체 디바이스(200)의 단면도를 도시한다. S/D 트렌치들(605)을 형성하도록 제1 핀 피처들(245)은 리세싱된다(이 뿐만이 아니라, 제2 반도체 물질층(310)이 리세싱된다). S/D 피처들(610)은 S/D 트렌치(605) 내의 리세싱된 제1 핀 피처(245) 상에 형성된다. S/D 피처들(610)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적절한 물질들을 포함할 수 있다. S/D 트렌치들(605)이 S/D 피처(610)로 채워진 후, S/D 피처(610)의 최상단층의 추가적인 에피택셜 성장이 수평적으로 확장되고, 도 6에서 도시된 바와 같이, 다이아몬드 형상의 패싯(facet)과 같은, 패싯들이 형성되기 시작할 수 있다. S/D 피처(610)는 에피 공정들 동안에 인 시츄 도핑될 수 있다. 예를 들어, 일 실시예에서, S/D 피처(610)는 붕소로 도핑된 에피택셜로 성장된 SiGe층을 포함한다. 다른 실시예에서, S/D 피처(610)는 탄소로 도핑된 에피택셜로 성장된 Si 에피층을 포함한다. 또다른 실시예에서, S/D 피처(610)는 인으로 도핑된 에피택셜로 성장된 Si 에피층을 포함한다. 일 실시예에서, S/D 피처(610)는 인 시츄 도핑되지 않고, S/D 피처(610)를 도핑하기 위해 임플란트 공정(즉, 접합 임플란트 공정)이 수행된다.
도 7은 더미 게이트 스택들(510) 사이를 비롯하여, 기판(210) 상에 층간 유전체(interlayer dielectric; ILD)층(710)이 형성될 수 있는 것을 도시한다. ILD층(710)은 실리콘 산화물, 실리콘 질화물, 열 실리콘 산화물보다 낮은 유전상수(k)를 갖는 유전체 물질(이에 따라 로우 k 유전체 물질층이라고 부른다), 또는 다른 적절한 유전체 물질층을 포함할 수 있다. ILD층(710)은 단일층 또는 다중층들을 포함한다. 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정이 수행되어 과잉 ILD층(710)을 제거하고 더미 게이트 스택(510)과 함께 ILD층(710)의 최상단면을 평탄화할 수 있다.
도 8은 게이트 트렌치(810)를 형성하도록 더미 게이트 스택들(610)이 제거된 것을 도시한다. 일 실시예에서, 제1 영역(260)에서, 제2 반도체 물질층(310)을 갖는 제1 핀 피처(245)의 상위 부분이 게이트 트렌치(810)에서 노출된다. 반면에, 제2 영역(270)에서는, 제1 핀 피처(245)의 상위 부분이 게이트 트렌치(810)에서 노출된다. 본 실시예에서, 더미 게이트 스택들(610)은 선택적 에칭 공정에 의해 제거되는데, 이 선택적 에칭 공정은 제1 핀 피처(245)와 제2 반도체 물질층(310)을 실질적으로 에칭하지 않는다. 일 실시예에서, 제1 핀 피처(245)는 제2 및 제3 반도체 물질층들(310, 320) 둘 다를 가지며, 이에 따라 에칭 공정은 더미 게이트 스택들(610)과 제3 반도체 물질층(320)을 제거하여 게이트 트렌치(810)를 형성한다.
도 9는, 제1 영역(260)에서, 제2 하드 마스크(825)가 제2 영역(270)을 보호하면서 제1 핀 피처(245)의 최상단면을 노출시키도록 제2 반도체 물질층(310)이 리세싱된 것을 도시한다. 따라서 남아있는 제2 반도체 물질층(310)은 제1 핀 피처(245)의 측벽을 따라 제2 스페이서(820)를 형성된다. 일 실시예에서, 제2 반도체 물질층(310)은 이방성으로 리세싱되고 제2 스페이서(820)는 제2 폭(w2)을 갖는다. 제2 하드 마스크(825)는 도 4a와 관련하여 상술한 제1 하드 마스크(280)과 많은 점이 유사하다.
도 10a는, 제1 영역(260)에서, 제2 스페이서(820)를 원래 그대로 남겨두면서 제1 핀 피처(245)가 리세싱된 것을 도시한다. 제2 영역(270)은 제2 하드 마스크(825)에 의해 보호된다. 본 실시예에서, 제1 핀 피처(245)는 자신의 최상단면이 제2 스페이서(820)의 바닥면과 동일한 높이에 있도록 리세싱된다. 리세싱된 제1 핀 피처(245)는 반도체 기판 위에 배치된 격리 구조물(250) 내에 임베딩되며, 리세싱된 제1 핀 구조물(245)은 제1 측벽(830), 반대쪽의 제2 측벽(832) 및 제1 측벽(830)에서부터 제2 측벽(832)까지 연장하는 최상단면(834)을 갖는다.
본 발명개시의 개념들의 설명을 보다 명확히 하기 위해, 제1 영역(260) 내의 리세싱된 제1 핀 피처(245)를 임베딩된 제1 핀 피처(245E)라고 부르며, 임베딩된 제1 핀 피처(245E)의 각 측면에 있는 제2 스페이서들(820)을 제2 핀 피처(820A) 및 제3 핀 피처(820B)라고 부른다.
제2 및 제3 핀 피처들(820A, 820B)은 격리 구조물(250) 위에 배치된다. 제2 핀 피처(820A)는 제3 측벽(835)과 제4 측벽(836)을 갖는다. 제3 측벽(835)은 임베딩된 제1 핀 피처(245R)의 제1 측벽(830)과 정렬되며 제4 측벽(836)은 격리 피처(250) 바로 위에 배치된다. 제3 핀 피처(820B)는 제5 측벽(837)과 제6 측벽(838)을 갖는다. 제5 측벽(837)은 임베딩된 제1 핀 피처(245R)의 제2 측벽(832)과 정렬되며 제6 측벽(838)은 격리 피처(250) 바로 위에 배치된다. 이전에 언급한 바와 같이, 제2 및 제3 핀 피처들(820A, 820B) 둘 다는 높이(h)와 제2 폭(w2)을 갖는다. 제2 및 제3 핀 피처들(820A, 820B) 사이에 간격(840)이 형성된다. 간격(840)은 제1 폭(w1)을 갖는다. 따라서, 제2 및 제3 핀 피처들(820A, 820B)이 물리적으로 서로 접촉하지 않도록 제2 핀 피처(820A)는 제3 핀 피처(820B)로부터 이격된다.
도 10b는 도 8과 관련하여 상술한 에칭 공정에 의해 제거되지 않은 제2 및 제3 반도체 물질층(310, 320)을 제1 핀 피처(245)가 갖는 경우의 대안적인 실시예를 도시한다. 이 실시예에서, 더미 게이트 스택들(610)은 선택적 에칭 공정에 의해 제거되었으며, 이 선택적 에칭 공정은 제1 핀 피처(245)와 제3 반도체 물질층(320)을 실질적으로 에칭하지 않았다. 따라서, 제2 및 제3 핀 피처들(820A, 820B)이 형성될 때, 이들 각각은 제3 반도체 물질층(320)과 제2 섹션에 평행한, 제2 반도체 물질층(310)의 제1 섹션을 갖는다.
도 11a는 하이 k/금속 게이트들(HK/MG)(920)이, 제1 영역에서 제2 및 제3 핀 피처들(820A, 820B) 위를 에워싸고, 제2 영역에서 제1 핀 피처(245) 위를 에워싸면서, 기판(210) 위에 형성된 것을 도시한다. HK/MG(920)는 게이트 유전체층(922) 및 게이트 유전체층(922) 위에 있는 게이트 전극(924)을 포함한다. 게이트 유전체층(922)은 임베딩된 제1 핀 구조물(245E)의 최상단면(834), 제2 핀 피처(820A)의 제3 측벽(835)과 제4 측벽(836), 및 제3 핀 피처(820B)의 제5 측벽(837)과 제6 측벽(838) 바로 위에 배치된다. 게이트 전극(924)은 게이트 유전체층(922) 위에 배치된다.
게이트 유전체층(922)은 계면층(interfacial layer; IL)과 IL 상에 퇴적된 HK 유전체층을 포함할 수 있다. IL은 산화물, HfSiO 및 산화질화물을 포함할 수 있다. HK 유전체층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산화질화물들(SiON), 또는 다른 적절한 물질들을 포함할 수 있다.
게이트 전극들(924)은 단일층을 포함하거나 또는 이와 달리 디바이스 성능을 증대시키기 위한 일함수를 갖는 금속층(일함수 금속층), 라이너층, 웨팅층, 접착층 및 금속 도전층, 금속 합금 또는 금속 실리사이드의 다양한 조합들과 같은, 다중층 구조를 포함할 수 있다. MG 전극(516)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적절한 물질들 또는 이들의 조합을 포함할 수 있다. CMP 공정은 과잉의 MG 전극(924)을 제거하기 위해 수행될 수 있다.
제1 영역(260)에서, HK/MG(920)는 HK/MG(920A)이라고 불리운다. MG 전극(924)은 제2 및 제3 핀 피처들(820A, 820B) 사이의 공간에 채워져서 이 피처들을 연결시킨다. 제2 영역에서, HK/MG(920)는 제1 핀 피처(245) 위를 에워싸며, 이것을 HK/MG(920B)이라고 불리운다. 반도체 디바이스(200) 성능 요구를 충족시키기 위해, 일 실시예에서, 하나의 HK/MG(920A)가 다른 HK/MG(920A) 옆에 있고, 다른 실시예에서, 하나의 HK/MG(920A)가 하나의 HK/MG(920B) 옆에 있다.
도 11b는 제2 및 제3 핀 피처들(820A, 820B)이 제2 및 제3 반도체 물질층들(310, 320)을 포함하는 실시예를 도시한다. 이 경우, 하이 k/금속 게이트들(HK/MG)(920)이, 제1 영역에서 제2 및 제3 핀 피처들(820A, 820B) 위를 에워싸고, 제2 영역에서 제1 핀 피처(245) 위를 에워싸면서, 기판(210) 위에 형성된다. 제1 영역(260)에서의 HK/MG(920)를 HK/MG(920C)이라고 불리운다.
반도체 디바이스(200) 성능 요구를 충족시키기 위해, HK/MG(920)는 HK/MG(920A, 920B, 920C)간의 다양한 조합들을 가질 수 있다. 일 실시예에서, 하나의 HK/MG(920A)는 다른 HK/MG(920A) 옆에 있다. 다른 실시예에서, 하나의 HK/MG(920A)는 하나의 HK/MG(920B) 옆에 있다. 또다른 실시예에서, 하나의 HK/MG(920C)는 다른 HK/MG(920C) 옆에 있다. 또다른 실시예에서, 하나의 HK/MG(920C)는 하나의 HK/MG(920B) 옆에 있다.
본 발명개시는 또한 반도체 디바이스를 제조하는 다양한 방법들을 제공한다. 도 12는 (본 실시예에서의 도 11a 및 도 11b에서의) 반도체 디바이스(200)를 제조하는 방법(1000)의 흐름도이다. 도 12와 도 1을 참조하면, 방법(1000)은 맨드렐 피처들(220) 및 맨드렐 피처들(220)의 측벽들을 따라 있는 제1 스페이서(230)를 갖는 기판(210)을 제공하는 단계(1002)로 시작한다.
도 12와 도 2를 참조하면, 방법(1000)은 맨드렐 피처들(220)을 제거하여 트렌치(240)를 형성하는 단계(1004)로 진행한다. 맨드렐 피처들(220)은 맨드렐 피처(220)를 선택적으로 제거하되 제1 스페이서(230)를 실질적으로 에칭하지 않는 에칭 공정에 의해 제거된다. 선택적 에칭은 선택적 습식 에칭 또는 선택적 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 제1 스페이서(230)를 제1 핀 피처(245)라고 부른다.
도 12와 도 3을 참조하면, 방법(1000)은 트렌치들(240) 내에 격리 피처(250)를 채우고, 제1 핀 피처(245)의 상위 부분을 노출시키도록 격리 피처(250)를 리세싱하는 단계(1006)로 진행한다. 격리 피처(250)는 CVD와 같은 적절한 기술에 의해 형성되고, 선택적 습식 에칭, 선택적 건식 에칭, 및/또는 이들의 조합을 비롯한 선택적 에칭에 의해 에칭백된다.
도 12와 도 4a 및 도 4b을 참조하면, 방법(1000)은 제1 영역(260) 내에서 제1 핀 피처(245)의 상위 부분 위를 에워싸도록 제2 반도체 물질층(310)을 에피택셜방식으로 성장시키는 단계(1008)로 진행한다. 일 실시예에서, 제1 하드 마스크(280)가 제2 영역(270)을 덮도록 형성된다. 제1 하드 마스크(280)는 퇴적, 패터닝, 및 에칭 공정에 의해 형성될 수 있다. 에피택셜 공정은 CVD, VPE 및/또는 UHV-CVD, 분자 빔 에피택시, 및/또는 다른 적절한 공정들을 포함할 수 있다. 일 실시예에서, 제3 반도체 물질층(320)은 다른 에피택셜 성장 공정에 의해 제2 반도체 물질층(310) 위에 퇴적된다. 그 후, 제1 하드 마스크(280)는 적절한 에칭 공정에 의해 제거된다.
도 12와 도 5를 참조하면, 방법(1000)은 게이트 영역(420) 내에서 제1 핀 피처(245)의 부분 위에 더미 게이트 스택(510)과 게이트 스페이서(540)를 형성하는 단계(1010)로 진행한다. 더미 게이트 스택(510)은 임의의 적절한 공정 또는 공정들에 의해 형성된다. 예를 들어, 더미 게이트 스택(510)은 퇴적, 포토리소그래피 패터닝, 및 에칭 공정들을 비롯한 프로시저에 의해 형성될 수 있다. 퇴적 공정들은 CVD, 물리적 기상 증착(PVD), ALD, 다른 적절한 방법들, 및/또는 이들의 조합들을 포함한다. 에칭 공정들은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법들을 포함한다.
도 12와 도 6을 참조하면, 방법(1000)은 S/D 영역(410) 내에서 제1 핀 피처(245)뿐만이 아니라, 제2 반도체 물질층(310)을 선택적으로 리세싱하여 S/D 트렌치(605)를 형성하는 단계(1012)로 진행한다. 리세싱 공정은 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 리세싱 공정은 또한 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 습식 에칭액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 건식 및 습식 에칭 공정들은 이용되는 에천트들, 에칭 온도, 에칭액 농도, 에칭 압력, 전원, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 및 다른 적절한 파라미터들과 같은, 튜닝될 수 있는 에칭 파라미터들을 갖는다. 예를 들어, 습식 에칭액은 NH4OH, KOH(potassium hydroxide), HF(hydrofluoric acid), TMAH(tetramethylammonium hydroxide), 다른 적절한 습식 에칭액들, 또는 이들의 조합들을 포함할 수 있다. 건식 에칭 공정들은 염소계 화학물질을 이용하는 바이어싱된 플라즈마 에칭 공정을 포함한다. 다른 건식 에천트 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 DRIE(deep reactive-ion etching)과 같은 메커니즘들을 이용하여 이방성으로 수행될 수 있다.
도 12와 도 6을 다시 참조하면, 방법(1000)은 S/D 트렌치들(605) 내에 S/D 피처(610)를 형성하는 단계(1014)로 진행한다. S/D 피처(610)는 CVD, VPE 및/또는 UHV-CVD, 분자 빔 에피택시, 및/또는 다른 적절한 공정들과 같은, 에피택셜 성장 공정들에 의해 형성될 수 있다. 일 실시예에서, 인 시츄 도핑 공정이 에피 공정들 동안 수행될 수 있다. 다른 실시예에서, S/D 피처(610)를 도핑하기 위해 임플란트 공정(즉, 접합 임플란트 공정)이 수행된다. 도펀트들을 활성화시키기 위해 하나 이상의 어닐링 공정들이 수행될 수 있다. 어닐링 공정들은 급속 열처리 어닐링(rapid thermal anneal; RTA) 및/또는 레이저 어닐링 공정들을 포함한다.
도 12와 도 7을 참조하면, 방법(1000)은 기판(210) 위에 ILD층(710)을 형성하는 단계(1016)로 진행한다. ILD층(710)은 CVD, PVD, ALD, 스핀 온, 및/또는 다른 적절한 공정들에 의해 퇴적될 수 있다. CMP 공정이 수행되어 과잉 ILD층(710)을 제거하고 더미 게이트 스택(510)과 함께 ILD층(710)의 최상단면을 평탄화할 수 있다.
도 12와 도 8을 참조하면, 방법(1000)은 더미 게이트 스택(510)을 제거하여 게이트 트렌치(810)를 형성하는 단계(1018)로 진행한다. 일 실시예에서, 더미 게이트 스택(510)은 선택적 습식 에칭, 또는 선택적 건식 에칭에 의해 제거된다. 다른 실시예에서, 더미 게이트 스택(510)은 리소그래피 패터닝 및 에칭 공정들에 의해 제거된다.
도 12와 도 9를 참조하면, 방법(1000)은 제2 반도체 물질층(310)을 리세싱하여 제2 스페이서(820)를 형성하는 단계(1020)로 진행한다. 본 실시예에서, 제2 반도체 물질층(310)은, 제1 핀 피처(245)의 최상단면을 노출시키도록 제2 반도체 물질층(310)의 일부분을 선택적으로 제거하되, 제1 핀 피처(245) 및 제1 핀 피처(245)의 측벽을 따라 있는 제2 반도체 물질층(310)을 횡측으로 에칭하지 않는 이방성 및 선택적 건식 에칭에 의해 리세싱된다.
도 12와 도 10a 및 도 10b를 참조하면, 방법(1000)은 제1 핀 피처(245)의 상위 부분을 선택적으로 리세싱하여 간격(840), 제2 및 제3 핀 피처들(820A, 820B)을 형성하는 단계(1022)로 진행한다. 일 실시예에서, 제1 핀 피처(245)의 상위 부분은 제2 및 제3 핀 피처들(820A, 820B)을 실질적으로 에칭하지 않는 선택적 건식 에칭 공정에 의해 리세싱된다.
도 12와 도 11a 및 도 11b를 참조하면, 방법(1000)은 제1 영역(260)에서 제2 및 제3 핀 피처들(820A, 820B) 위를 에워싸고, 제2 영역(270)에서 제1 핀 피처(245) 위를 에워싸면서, 기판(210) 위에 HK/MG(920)를 형성하는 단계(1024)로 진행한다. 게이트 유전체층(922)은 ALD, CVD, 열 산화 또는 오존 산화, 다른 적절한 기술, 또는 이들의 조합과 같은 적절한 방법에 의해 게이트 트렌치(810) 위에 퇴적된다. MG 전극(924)은 ALD, PVD, CVD, 또는 다른 적절한 공정에 의해 형성될 수 있다. 과잉의 게이트 유전체층(922)과 MG 전극(924)을 제거하기 위해 다른 CMP 공정이 수행될 수 있다.
추가적인 단계들이 방법(1000) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법(1000)의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 이동될 수 있다.
반도체 디바이스(200)는 후속 처리에 의해 형성될 수 있는 추가적인 피처들을 포함할 수 있다. 예들 들어, 다양한 콘택트들/비아들/라인들 및 다층 상호연결 피처들(예컨대, 금속층들 및 층간 유전체들)이 기판(210) 위에서 형성된다. 예를 들어, 다층 상호연결부는 통상적인 비아들 또는 콘택트들과 같은 수직적 상호연결부들과, 금속라인들과 같은 수평적 상호연결부들을 포함한다. 다양한 상호연결 피처들은 구리, 텅스텐 및/또는 실리사이드를 비롯한 다양한 도전성 물질들을 구현할 수 있다. 하나의 예시에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신 및/또는 듀얼 다마신 공정이 이용된다.
상술한 내용에 기초하면, 본 발명개시는 반도체 디바이스의 각각의 영역 내에 상이한 폭과 반도체 물질을 갖는 제1, 제2, 및 제3 핀 구조물들, 및 이것들의 제조 방법을 제공한다는 것을 살펴볼 수 있다. 제1 핀 피처는 보다 큰 폭과 기판에 대한 콘택트들을 갖는 반면에, 제2 핀 피처는 보다 작은 폭을 가지며 유전체층에 의해 기판으로부터 격리되어 있다. 제1, 제2, 및 제3 핀 피처들을 갖는 반도체 디바이스는 특히 정적 랜덤 액세스 메모리(SRAM) 디바이스 및 짧은 채널(short-channel; SC) 로직 디바이스와 같은, 작은 치수 디바이스들의 경우에, 높은 성능과 저전류 누설을 보여준다. 본 방법은 견고한 작은 치수의 핀 피처 형성 공정을 제공한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판 위에 배치된 격리 피처 내에 임베딩된 제1 핀 피처로서, 상기 제1 핀 피처는 제1 측벽, 이와 반대쪽의 제2 측벽, 및 상기 제1 측벽에서부터 상기 제2 측벽까지 연장하는 최상단면을 갖는 것인, 상기 제1 핀 피처;
    상기 격리 피처 위에 배치되고, 제3 측벽과 제4 측벽을 갖는 제2 핀 피처로서, 상기 제3 측벽은 상기 제1 핀 피처의 상기 제1 측벽과 정렬된 것인, 상기 제2 핀 피처;
    상기 제1 핀 피처의 최상단면, 상기 제2 핀 피처의 상기 제3 측벽과 상기 제4 측벽 바로 위에 배치된 게이트 유전체층; 및
    상기 게이트 유전체층 위에 배치된 게이트 전극
    을 포함하는 디바이스.
  2. 제1항에 있어서, 상기 제4 측벽은 상기 격리 피처 바로 위에 배치된 것인, 디바이스.
  3. 제1항에 있어서, 상기 격리 피처 위에 배치되고 제5 측벽을 갖는 제3 핀 피처를 더 포함하며, 상기 제5 측벽은 상기 제1 핀 피처의 상기 제2 측벽과 정렬된 것인, 디바이스.
  4. 제3항에 있어서, 상기 제1 핀 피처는 제1 반도체 물질로 형성되고, 상기 제2 핀 피처와 상기 제3 핀 피처 둘 다는 상기 제1 반도체 물질과는 상이한 제2 반도체 물질로 형성된 것인, 디바이스.
  5. 제3항에 있어서, 상기 제2 핀 피처는, 상기 제2 핀 피처와 상기 제3 핀 피처가 서로 물리적으로 접촉하지 않도록, 상기 제3 핀 피처로부터 이격된 것인, 디바이스.
  6. 제1항에 있어서, 상기 제2 핀 피처는 상기 제3 핀 피처와 동일한 폭 - 상기 폭은 상기 제1 핀 피처의 폭보다 작음 - 을 갖는 것인, 디바이스.
  7. 제1항에 있어서, 상기 제2 핀 피처는 제2 섹션에 평행한 제1 섹션을 포함하며, 상기 제1 섹션의 반도체 물질은 상기 제2 섹션 내 반도체 물질과는 상이한 것인, 디바이스.
  8. 반도체 디바이스에 있어서,
    기판 위에 있는 제1 반도체 핀 피처;
    상기 기판 위에 배치된 격리 피처 내에 임베딩된 리세싱된 제1 반도체 핀 피처;
    상기 격리 피처 위에 배치되고 제3 측벽과 제4 측벽을 갖는 제2 반도체 핀 피처로서, 상기 제3 측벽은 상기 제1 반도체 핀 피처의 제1 측벽과 정렬되며, 상기 제4 측벽은 상기 격리 피처 바로 위에 배치된 것인, 상기 제2 반도체 핀 피처;
    상기 격리 피처 위에 배치되고 제5 측벽과 제6 측벽을 갖는 제3 반도체 핀 피처로서, 상기 제5 측벽은 상기 제1 반도체 핀 피처의 상기 제2 측벽과 정렬되며, 상기 제6 측벽은 상기 격리 피처 바로 위에 배치된 것인, 상기 제3 반도체 핀 피처;
    상기 제1 반도체 핀 피처 위를 에워싸면서 상기 기판 위에 배치된 게이트 스택; 및
    상기 제2 반도체 핀 피처와 상기 제3 반도체 핀 피처 위를 에워싸면서 상기 기판 위에 배치된 다른 게이트 스택
    을 포함하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 게이트 스택의 게이트 유전체층은 상기 리세싱된 제1 반도체 핀 피처의 최상단면, 상기 제2 반도체 핀 피처의 상기 제3 측벽과 상기 제4 측벽, 및 상기 제3 반도체 핀 피처의 상기 제5 측벽과 상기 제6 측벽 바로 위에 배치된 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 핀 피처들을 형성하는 단계;
    상기 제1 핀 피처들 사이에 격리 영역을 형성하는 단계로서, 상기 제1 핀 피처들의 상위 부분은 상기 격리 영역 위에 있는 것인, 상기 격리 영역 형성 단계;
    상기 제1 핀 피처들의 상위 부분 위에 반도체 물질층을 에피택셜방식으로 성장시키는 단계;
    상기 반도체 물질층을 갖는 상기 제1 핀 피처들의 일부분 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택 옆의 상기 제1 핀 피처들을 리세싱하여 소스/드레인(S/D) 리세스를 형성하는 단계;
    상기 S/D 리세스 위에 S/D 피처를 형성하는 단계;
    상기 반도체 물질층을 갖는 상기 제1 핀 피처들을 노출시키도록 상기 더미 게이트 스택을 제거하는 단계;
    상기 제1 핀 피처들의 측벽을 따라 상기 반도체 물질층을 남겨두면서 상기 제1 핀 피처들의 최상단면을 노출시키도록 상기 반도체 물질층을 리세싱하는 단계; 및
    상기 반도체 물질층을 원래 그대로(intact) 남겨두면서 상기 제1 핀 피처들의 상위 부분을 선택적으로 제거하여 제2 핀 피처와 제3 핀 피처를 형성하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
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