KR20130096953A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 제 1 활성 영역 및 제 2 활성 영역을 포함하는 반도체 기판을 준비하는 것, 상기 반도체 기판의 상면을 노출시키는 개구부들을 갖는 몰드 패턴들을 형성하는 것, 상기 제 1 활성 영역의 상기 개구부들 내의 제 1 반도에 핀들과, 상기 제 2 활성 영역의 상기 개구부들 내의 제 2 반도체 핀들을 형성하는 것, 상기 몰드 패턴들의 상면들을 선택적으로 리세스시키되, 상기 제 1 활성 영역에서와 상기 제 2 활성 영역에서의 리세스 깊이가 서로 다른 것, 및 상기 제 1 및 제 2 반도체 핀들을 가로지르는 게이트 전극을 형성하는 것을 포함하되, 인접하는 상기 제 1 및 제 2 반도체 핀들 사이의 거리가, 상기 제 1 반도체 핀들 사이의 거리보다 넓다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제 1 활성 영역 및 제 2 활성 영역을 포함하는 반도체 기판을 준비하는 것, 상기 반도체 기판의 상면을 노출시키는 개구부들을 갖는 몰드 패턴들을 형성하는 것, 상기 제 1 활성 영역의 상기 개구부들 내의 제 1 반도에 핀들과, 상기 제 2 활성 영역의 상기 개구부들 내의 제 2 반도체 핀들을 형성하는 것, 상기 몰드 패턴들의 상면들을 선택적으로 리세스시키되, 상기 제 1 활성 영역에서와 상기 제 2 활성 영역에서의 리세스 깊이가 서로 다른 것, 및 상기 제 1 및 제 2 반도체 핀들을 가로지르는 게이트 전극을 형성하는 것을 포함하되, 인접하는 상기 제 1 및 제 2 반도체 핀들 사이의 거리가, 상기 제 1 반도체 핀들 사이의 거리보다 넓다.
일 실시예에 따르면, 상기 몰드 패턴들은 상기 반도체 기판 전면에서 실질적으로 균일한 간격으로 형성될 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 상기 제 1 및 제 2 활성 영역들을 정의하는 소자 분리 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 소자 분리 패턴은 인접하는 상기 제 1 및 제 2 반도체 핀들 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 소자 분리 패턴의 폭이 상기 제 1 반도체 핀들 사이의 거리보다 클 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 반도체 핀들을 형성하는 것은, 상기 개구부들에 노출된 상기 반도체 기판을 씨드로 이용하는 선택적 에피택시얼 공정을 수행하는 것을 포함한다.
일 실시예에 따르면, 상기 반도체 기판의 상면으로부터 상기 제 1 및 제 2 반도체 핀들의 상면들간의 수직적 거리가 실질적으로 균일할 수 있다.
일 실시예에 따르면, 상기 몰드 패턴들을 형성하는 것은, 식각 선택성을 갖는 제 1 및 제 2 절연막들 및 하드 마스크막을 적층하는 것, 및 상기 제 1 및 제 2 절연막들 및 상기 하드 마스크막을 패터닝하여 상기 반도체 기판의 상면을 노출시키는 제 1 및 제 2 절연 패턴들 및 하드 마스크 패턴을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 몰드 패턴들의 상면들을 선택적으로 리세스시키는 것은, 상기 제 1 및 제 2 활성 영역들에서 상기 제 2 절연 패턴의 상면을 노출시키는 것, 및 상기 제 2 활성 영역에서 상기 제 1 절연 패턴의 상면을 노출시키는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 장치의 제조 방법에 따르면, 유효 채널 폭이 서로 다른 핀 전계 효과 트랜지스터들을 형성할 수 있다. 에피택시얼층을 핀 전계 효과 트랜지스터들의 채널로 이용하므로 핀 전계 효과 트랜지스터들의 전기적 특성을 향상시킬 수 있다. 또한, 전기적 특성이 서로 다른 핀 전계 효과 트랜지스터들 간의 전기적 영향을 줄일 수 있다.
도 1 내지 도 9는은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 10 내지 도 12는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 14는은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 15는 본 발명의 실시예에 따른 반도체 기억 소자를 포함하는 전자 시스템의 블록도이다.
도 16은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도 1 내지 도 10을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1을 참조하면, 제 1 활성 영역(10), 제 2 활성 영역(20), 및 제 3 활성 영역(30)을 포함하는 반도체 기판(100)이 제공된다. 본 발명의 실시예들에 따르면, 제 1 내지 제 3 활성 영역들(10, 20, 30) 별로 유효 채널 폭(effective channel width)이 다른 전계효과트랜지스터들이 형성될 수 있다. 구체적으로, 제 1 활성 영역(10)에 제 1 전계효과트랜지스터가 형성되고, 제 2 활성 영역(20)에 제 2 전계효과트랜지스터가 형성되며, 제 3 활성 영역(30)에 제 3 전계효과트랜지스터가 형성될 수 있다. 나가, 제 1 내지 제 3 활성 영역들(10, 20, 30) 중 적어도 어느 하나에 NMOS 또는 PMOS 전계효과트랜지스터가 형성될 수 있다. 즉, 반도체 기판(100) 상에 NMOS 및 PMOS 전계 효과 트랜지스터들이 함께 형성될 수 있다.
상세하게, 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
제 1 내지 제 3 활성 영역들(10, 20, 30)은 소자 분리 패턴들(110)에 의해 정의될 수 있다. 제 1 내지 제 3 활성 영역들(10, 20, 30)은 각각 n형 또는 p형 불순물이 도핑된(doped) 웰(101)을 포함할 수 있다. 이와 달리, p형 반도체 기판(100)을 사용하는 경우, 제 1 내지 제 3 활성 영역들(10, 20, 30)에 선택적으로 n형 웰(101)이 형성될 수 있다.
소자 분리 패턴들(110)은 반도체 기판(100) 내에 형성된 웰들(101)을 전기적으로 분리시킨다. 또한, 제 1 내지 제 3 활성 영역들(10, 20, 30)에 각각 전기적 특성이 서로 다른 전계효과트랜지스터들이 형성될 때, 소자 분리 패턴들(110)은 전계효과트랜지스터들 간의 전기적 영향을 줄일 수 있다.
소자 분리 패턴들(110)을 형성하는 것은, 반도체 기판(100)을 패터닝하여 활성 영역들을 정의하는 소자분리 트렌치들을 형성하는 것, 및 절연성 물질로 소자분리 트렌치를 채우는 것을 포함할 수 있다.
여기서, 소자분리 트렌치들을 형성하는 것은, 반도체 기판(100) 상에 소자분리 마스크들(미도시)을 형성한 후, 이들을 식각 마스크로 사용하여 반도체 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 여기서, 트렌치는 각 웰들(101)을 전기적으로 분리시키는데 필요한 충분한 깊이와 폭을 갖도록 형성되며, 트렌치의 깊이가 깊으면 깊을수록 웰들(101) 간의 전기적 분리가 효율적일 수 있다.
소자 분리 패턴들(110) 형성하기 위한 절연성 물질은 실리콘 산화막 또는 실리콘 산화막보다 낮은 유전 상수를 갖는 저유전막들(low-k dielectrics) 중의 적어도 하나일 수 있다.
이에 더하여, 소자 분리 패턴들(110)을 형성하는 것은, 소자분리 트렌치의 내벽을 덮는 라이너 구조체(미도시)를 형성하는 단계를 더 포함할 수 있다. 일부 실시예들에 따르면, 라이너 구조체는 소자분리 트렌치의 내벽을 열산화함으로써 형성되는 열산화막 및 열산화막이 형성된 결과물을 콘포말하게 덮는 질화막 라이너를 더 포함할 수 있다.
이어서, 도 2 및 도 3을 참조하면, 제 1 내지 제 3 활성 영역들(10, 20, 30)이 정의된 반도체 기판(100) 상에 핀 개구부들(131)을 갖는 몰드 패턴들(120)이 형성될 수 있다.
일 실시예에서, 몰드 패턴들(120)을 형성하는 것은, 반도체 기판(100) 상에 복수의 절연막들 및 하드 마스크막을 차례로 적층하는 것, 하드 마스크막 상에 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 이용하여 반도체 기판(100) 및 소자 분리막(101)이 노출되도록 절연막들 및 하드 마스크막을 차례로 이방성 식각하는 것을 포함할 수 있다.
상세하게, 도 2를 참조하면, 제 1 내지 제 3 활성 영역들(10, 20, 30)이 정의된 반도체 기판(100) 상에, 제 1 내지 제 3 절연막들(111, 113, 115) 및 하드 마스크막(117)이 차례로 적층될 수 있다. 여기서, 제 1 내지 제 3 절연막들(111, 113, 115)의 두께가 실질적으로 동일할 수 있다. 그리고, 제 1 내지 제 3 절연막들(111, 113, 115)은 서로 다른 절연 물질들로 형성될 수 있다. 예를 들어, 제 1 내지 제 3 절연막들(111, 113, 115)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 또 다른 예로, 제 1 내지 제 3 절연막들(111, 113, 115)은 식각 선택성을 갖는 이종의 절연막들을 번갈아 적층하여 형성될 수 있다. 또한, 제 3 절연막(115) 상의 하드 마스크막(117)은 제 3 절연막(115)에 대해 식각 선택성을 갖는 물질, 예를 들어, 산화물, 질화물, 또는 산화질화물로 형성될 수 있다. 그리고, 하드 마스크막(117)은 제 1 내지 제 3 절연막들(111, 113, 115)에 비해 두껍게 형성될 수 있다.
이어서, 도 3을 참조하면, 하드 마스크막(117) 상의 마스크 패턴(미도시)을 이용하여 제 1 내지 제 3 절연막들(111, 113, 115) 및 하드 마스크막(117)을 차례로 이방성 식각함으로써, 반도체 기판(100)을 노출시키는 핀 개구부들(131)을 갖는 몰드 패턴들(120)을 형성한다.
일 실시예에 따르면, 몰드 패턴들(120)은 차례로 적층된 복수의 박막들을 포함한다. 즉, 몰드 패턴들(120)은 차례로 적층된 제 1 내지 제 3 절연 패턴들(121, 123, 125) 및 하드 마스크 패턴(127)을 포함한다.
일 실시예에 따르면, 반도체 기판(100)의 전체에서 몰드 패턴들(120)은 균일한 간격으로 배치될 수 있다. 그리고, 몰드 패턴들(120)의 폭은 소자 분리 패턴들(110)의 폭보다 작을 수 있다. 핀 개구부들(131)은 라인 형태로 형성될 수 있으며, 핀 개구부들(131)의 폭들은 실질적으로 동일할 수 있다. 예를 들어, 핀 개구부들(131)의 폭들은 몰드 패턴들(120)의 폭과 같거나 작을 수 있다.
이에 더하여, 몰드 패턴들(120)은 소자 분리 패턴들(110)의 상면을 노출시키는 개구부들(133)을 가질 수 있다. 일 실시예에서, 개구부들(133)은 핀 개구부들(131)과 동일한 폭을 가질 수 있다. 한편, 다른 실시예에 따르면, 몰드 패턴들(120)은 제 1 내지 제 3 활성 영역들(10, 20, 30) 각각에서 균일한 간격으로 배치되고, 소자 분리 패턴들(110) 상에서 간격이 다를 수 있다. 즉, 핀 개구부들(131)의 폭과 개구부들(133)의 폭이 다를 수 있다. 또한, 소자 분리 패턴들(110) 상에 몰드 패턴들(120)이 형성되지 않거나, 몰드 패턴들(120)이 소자 분리 패턴들(110)의 상면을 덮을 수 있다.
한편, 핀 개구부들(131) 및 개구부들(133)을 형성하는 이방성 식각 공정에서 제 1 절연막(111)은 식각 정지막으로 이용될 수 있다. 그리고, 핀 개구부들(131)을 형성시, 반도체 기판(100)이 노출될 수 있도록 과식각(over etch) 공정이 수행될 수 있다. 이에 따라, 핀 개구부들(131)에 노출되는 반도체 기판(100)의 표면이 손상될 수 있다. 이러한 반도체 기판(100)의 표면 손상은 후속해서 진행되는 에피택시얼 성장 기술을 이용하여 형성되는 반도체 핀들의 결정성을 저하시킬 수 있다. 이에 따라, 일 실시예에서는 핀 개구부들(131)을 형성한 후, 핀 개구부들(131)에 노출된 반도체 기판(100)의 표면을 큐어링(curing)하기 위한 세정 공정이 수행될 수 있다. 여기서, 세정 공정은 암모니아수, 과산화수소 및 물을 포함하는 염기성 세정액을 이용하여 수행될 수 있다.
도 4를 참조하면, 에피택시얼 성장(Epitaxial Growth) 기술을 이용하여 핀 개구부들(131)을 채우는 반도체 핀들(140)을 형성한다. 에피택시얼 성장 공정에 의해, 반도체 핀들(140)은 핀 개구부들(131)에 노출된 반도체 기판(100)에서만 선택적으로 성장될 수 있다. 핀 개구부들(131)의 형상에 따라, 반도체 핀들(140)은 라인 형태를 가질 수 있다. 에피택시얼 성장 공정시 반도체 기판(100)은 씨드 결정 역할을 하기 때문에, 핀 개구부들(131)에 형성되는 반도체 핀들(140)은 반도체 기판(100)과 동일한 결정 구조를 가질 수 있다. 또한, 에피택시얼 성장 공정에 의해 반도체 기판(100)과 반도체 핀들(140) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수도 있다. 또한, 에피택시얼 성장 기술을 이용하여 반도체 핀들(140)을 형성할 때, 소자 분리 패턴들(110)을 노출시키는 개구부들(133)에서는 씨드가 없으므로 빈 공간으로 잔류될 수 있다. 즉, 제 1 내지 제 3 활성 영역들(10, 20, 30)에 선택적으로 반도체 핀들(140)을 형성할 수 있다.
에피택시얼 성장 공정의 의해 형성된 반도체 핀들(140)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 나아가, 선택적 에피택시얼 성장 공정 동안 제 1 내지 제 3 활성 영역들(10, 20, 30)에 선택적으로 n형 또는 p형 불순물들이 인 시츄(in situ) 도핑될 수 있다. 예를 들어, NMOS 전계효과트랜지스터들의 반도체 핀들(140)에는 p형 불순물(예를 들어, B)이 도핑될 수 있으며, PMOS 전계효과트랜지스터들의 반도체 핀들(140)에는 n형 불순물(예를 들어, P 또는 As)이 도핑될 수 있다.
이에 더하여, NMOS 전계효과트랜지스터들의 반도체 핀들(140)은 실리콘 에피택시얼층일 수 있으며, PMOS 전계효과트랜지스터들의 반도체 핀들(140) 실리콘 게르마늄 에피택시얼층일 수 있다.
일 실시예에 따르면, 반도체 핀들(140)은 몰드 패턴들(120)에 노출된 반도체 기판(100)을 씨드(seed)로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 방법을 이용하여 형성될 수 있다. 선택적 에피택시얼 성장 방법을 이용하여 형성된 반도체 핀들(140)은 실질적으로 단결정 구조를 가질 수 있다. 예를 들어, Si 에피택시얼층은, SiH4, Si2H4, Si2H6 또는 SiH2Cl2와 같은 실리콘 함유 가스를 사용하여, 약 700℃에서 화학기상증착법 (chemical vapor deposition)에 의하여 생성될 수 있다. 유사하게, SiGe 에피택시얼층은, 상기 SiH4, Si2H4, Si2H6 또는 SiH2Cl2 등을 포함하는 실리콘 함유 가스에 GeH4 또는 GeH와 같은 Ge 함유 가스를 혼합하여 형성될 수 있다.
다른 실시예에 따르면, 반도체 핀들(140)은 고상 에피택시얼(Solid Phase Epitaxial) 방법을 이용하여 형성될 수도 있다. 즉, 반도체 핀들(140)은 핀 개구부들(131) 내에 내에 비정질(amorphous) 반도체막 또는 다결정(polycrystal) 반도체막을 증착하고, 비정질 또는 다결정 반도체막을 결정화시켜 형성될 수도 있다.
또 다른 실시예에 따르면, 반도체 핀들(140)은 레이저 유도 에피택시얼 성장(LEG: Laser-induce Epitaxial Growth) 공정을 이용하여 형성될 수도 있다. 즉, 반도체 핀들(140)은 핀 개구부들(131) 내에 비정질 반도체막을 성장시킨 후, 엑시머 레이저와 같은 레이저 빔을 비정질 반도체막에 조사하여 반도체막을 결정화시켜 형성될 수 있다.
나아가, 반도체 핀들(140)은 분자빔 에피택시(molecular beam epitaxy)법에 의해서도 형성될 수 있다.
이와 같은 실시예들에 따르면, 전계 효과 트랜지스터들의 채널로 사용되는 반도체 핀들(140)은 에피택시얼 성장 기술을 이용하여 형성되므로, 반도체 핀들(140)에서의 전류 흐름이 향상되어, 전계 효과 트랜지스터들의 전기적 특성이 향상될 수 있다.
한편, 일 실시예에서, 반도체 기판(100)으로부터 성장된 반도체 핀들(140)은 몰드 패턴들(120)의 상부면보다 위로 과성장(over growth)될 수 있다. 이에 따라, 에피택시얼 성장 공정을 수행한 후에, 반도체 핀들(140)의 상면들을 평탄화시키는 평탄화 공정이 수행될 수 있다. 이에 따라, 반도체 기판(100)의 상면에서 반도체 핀들(140)의 높이(T2)는 몰드 패턴들(120)의 높이와 실질적으로 동일할 수 있다. 그리고, 평탄화 공정에 의해 반도체 핀들(140)의 상부면들은 실질적으로 공면(coplanar)을 이룰 수 있다. 즉, 반도체 기판(100) 상에 균일한 높이의 반도체 핀들(140)이 형성될 수 있다. 또한, 균일한 간격을 갖는 몰드 패턴들(120)에 의해 반도체 핀들(140)의 폭들은 실질적으로 동일할 수 있다. 예를 들어, 반도체 핀들(140)의 폭들은 약 5nm 내지 20nm일 수 있다. 이에 더하여, 반도체 핀들(140)의 높이(T2)는 소자 분리 패턴들(110)의 높이(T1)보다 작을 수 있다.
이어서, 서로 다른 전기적 특성을 갖는 제 1 내지 제 3 전계효과트랜지스터들을 형성하기 위해, 유효 채널 폭을 조절하는 공정이 수행된다.
상세하게, 도 5 내지 도 8을 참조하면, 제 1 내지 제 3 활성 영역들(10, 20, 30)에서 몰드 패턴들(120)의 두께를 다르게 조절하여 반도체 핀들(140)의 측벽들을 노출시킨다. 즉, 제 1 내지 제 3 활성 영역들(10, 20, 30)에서, 몰드 패턴들(120)의 상부면들을 선택적으로 리세스시킨다. 몰드 패턴들(120)의 상부면들의 리세스 깊이를 조절함으로써 노출되는 반도체 핀들(140)의 면적이 달라질 수 있다. 그리고, 노출되는 반도체 핀들(140)의 면적이 증가될수록 게이트 전극(163)과 중첩되는 면적이 증가되므로, 전계효과트랜지스터의 유효 채널 폭이 증가될 수 있다. 즉, 노출되는 반도체 핀들(140)의 면적에 따라, 전기적 특성이 다른 전계 효과 트랜지스터들이 형성될 수 있다.
보다 상세하게, 도 5를 참조하면, 제 1 내지 제 3 활성 영역들(10, 20, 30)에서 몰드 패턴들(120)의 상부면들을 제 1 깊이로 리세스시켜 제 1 반도체 핀들(141)을 형성한다. 즉, 하드 마스크 패턴들(127)을 제거함에 따라, 상면 및 측벽 일부분이 노출된 제 1 반도체 핀들(141)이 형성될 수 있다. 제 1 반도체 핀들(141)은 제 1 핀 높이(H1)를 가질 수 있으며, 제 1 핀 높이(H1) 제 1 분리 구조체(120a)의 상면으로부터 제 1 반도체 핀들(141)의 상면까지의 수직적 거리를 나타낸다. 그리고, 몰드 패턴들(120)의 하드 마스크 패턴들(127)을 제거함에 따라, 제 1 반도체 핀들(141) 사이에 제 1 분리 구조체(120a)가 형성될 수 있다. 일 실시예에서, 제 1 분리 구조체(120a)는 차례로 적층된 제 1 내지 제 3 절연 패턴들(121, 123, 125)로 구성될 수 있다.
일 실시예에서, 하드 마스크 패턴들(127)을 제거하는 것은, 제 3 절연 패턴들(125)을 식각 정지막으로 이용하여 습식 또는 건식 식각하는 것을 포함한다. 예를 들어, 하드 마스크 패턴들(127)이 실리콘 질화물로 형성된 경우, 인산 용액을 이용하여 하드 마스크 패턴들(127)을 습식 식각할 수 있다. 이와 달리, 하드 마스크 패턴들(127)이 실리콘 산화막으로 형성된 경우, SC-1(Standard Cleaning-1) 용액, LAL 용액 또는 HF 용액을 사용하여 하드 마스크 패턴들(127)을 습식 식각할 수 있다.
이어서, 도 6을 참조하면, 제 2 및 제 3 활성 영역들(20, 30)에서 제 1 분리 구조체(120a)의 상부면을 리세스시켜 제 2 및 제 3 활성 영역들(20, 30)에 제 2 반도체 핀들(142)을 형성한다.
구체적으로, 제 1 활성 영역(10)의 제 1 반도체 핀들(141) 및 제 1 핀 분리 구조체(120a)를 덮는 제 1 마스크 패턴(151)을 형성한다. 제 1 마스크 패턴(151)을 식각 마스크로 이용하여, 제 2 및 제 3 활성 영역들(20, 30)의 제 3 절연 패턴들(125)을 제거한다. 제 3 절연 패턴들(125)은 등방성 식각 또는 이방성 식각 공정을 이용하여 선택적으로 식각될 수 있다. 이 때, 제 2 절연 패턴들(123)이 식각 정지막으로 이용될 수 있다. 이에 따라, 제 2 및 제 3 활성 영역들(20, 30)에서 제 1 반도체 핀들(141)보다 노출되는 면적이 큰 제 2 반도체 핀들(142)이 형성될 수 있다. 제 2 반도체 핀들(142)은 제 1 핀 높이(H1)보다 큰 제 2 핀 높이(H2)를 가질 수 있으며, 제 2 핀 높이(H2) 제 2 분리 구조체(120b)의 상면으로부터 제 2 반도체 핀들(141)의 상면까지의 수직적 거리를 나타낸다. 또한, 제 2 반도체 핀들(142) 사이에는 제 1 및 제 2 절연 패턴들(121, 123)이 적층된 제 2 분리 구조체(120b)들이 형성될 수 있다.
도 7을 참조하면, 제 3 활성 영역(30)에서 제 2 분리 구조체(120b)들의 상부면을 리세스시켜 제 3 활성 영역(30)에 제 3 반도체 핀들(143)을 형성한다.
상세하게, 제 1 활성 영역(10) 및 제 2 활성 영역(20)을 덮는 제 2 마스크 패턴(153)을 형성한다. 제 2 마스크 패턴(153)을 식각 마스크로 이용하여 제 3 활성 영역(30)의 제 2 절연 패턴들(123)을 제거한다. 제 2 절연 패턴들(123)은 등방성 식각 또는 이방성 식각 공정을 이용하여 선택적으로 식각될 수 있다. 이 때, 제 1 절연 패턴들(121)이 식각 정지막으로 이용될 수 있다. 이에 따라, 제 3 활성 영역(30)에서 제 2 반도체 핀들(142)보다 노출되는 면적이 큰 제 3 반도체 핀들(143)이 형성될 수 있다. 제 3 반도체 핀들(343)은 제 2 핀 높이(H2)보다 큰 제 3 핀 높이(H3)를 가질 수 있으며, 제 3 핀 높이(H3) 제 3 분리 구조체(320a)의 상면으로부터 제 3 반도체 핀들(343)의 상면까지의 수직적 거리를 나타낸다. 또한, 제 3 반도체 핀들(143) 사이에 제 1 절연 패턴(121)으로 구성되는 제 3 핀 분리 구조체들이 형성될 수 있다.
이어서, 제 2 마스크 패턴(153)을 제거함으로써, 도 8에 도시된 바와 같이, 반도체 기판(100) 상에 노출된 면적이 서로 다른 제 1 내지 제 3 반도체 핀들(141, 142, 143)이 형성될 수 있다. 즉, 서로 다른 핀 높이를 갖는 제 1 내지 제 3 반도체 핀들(141, 142, 143)이 형성될 수 있다. 예를 들어, 제 1 반도체 핀들(141)은 제 2 반도체 핀들(142)의 제 2 핀 높이(H2)보다 작은 제 1 핀 높이(H1)를 가질 수 있으며, 제 3 반도체 핀들(143)이 제 2 반도체 핀들(142)의 제 2 핀 높이(H2)보다 큰 제 3 핀 높이(H3)를 가질 수 있다.
나아가, 제 1 활성 영역(10)에 제 1 반도체 핀들(141)이 형성될 수 있으며, 제 1 반도체 핀들(141) 사이에 제 1 분리 구조체(120a)가 배치될 수 있다. 제 2 활성 영역(20)에 제 2 반도체 핀들(142)이 형성될 수 있으며, 제 2 반도체 핀들(142) 사이에 제 2 분리 구조체(120b)가 배치될 수 있다. 또한, 제 3 활성 영역(30)에 제 3 반도체 핀들(143)이 형성될 수 있으며, 제 3 반도체 핀들(143) 사이에 제 3 분리 구조체가 배치될 수 있다. 여기서, 제 1 내지 제 3 분리 구조체들(120a, 120b, 121)은 서로 다른 두께를 가질 수 있다. 예를 들어, 도면에 도시된 것처럼, 제 1 분리 구조체(120a)의 두께는 제 2 분리 구조체(120b)의 두께보다 크고, 제 3 분리 구조체(121)의 두께는 제 2 분리 구조체(120b)의 두께보다 작을 수 있다. 구체적으로, 제 1 분리 구조체(120a)는 제 1 내지 제 3 절연 패턴들(121, 123, 125)로 구성될 수 있다. 제 2 분리 구조체(120b)는 제 1 및 제 2 절연 패턴들(121, 123)로 구성될 수 있다. 그리고 제 3 분리 구조체는 제 1 절연 패턴(121)으로 구성될 수 있다. 여기서, 제 1 내지 제 3 절연 패턴들(121, 123, 125)의 두께가 실질적으로 동일할 수 있다.
한편, 도 10에 도시된 것처럼, 제 1 내지 제 3 분리 구조체들(120a, 120b, 121)을 구성하는 제 1 내지 제 3 절연 패턴들(121, 123, 125)의 두께가 서로 다를 수 있다.
나아가, 일 실시예에 따르면, 제 1 반도체 핀들(141) 사이의 간격(D1), 제 2 반도체 핀들(142) 간의 간격(D1) 및 제 3 반도체 핀들(143) 간의 간격(D1)은 실질적으로 동일할 수 있다. 또한, 제 1 내지 제 3 반도체 핀들(141, 142, 143)의 폭들은 실질적으로 동일할 수 있다.
그리고, 인접한 제 1 반도체 핀(141)과 제 2 반도체 핀(142) 사이의 거리(D2)는 제 1 또는 제 2 반도체 핀들(141, 142) 사이의 간격(D1)보다 클 수 있다. 유사하게, 인접하는 제 2 반도체 핀(142)과 제 3 반도체 핀(143) 사이의 거리(D3)는 제 2 또는 제 3 반도체 핀들(142, 143) 사이의 간격(D1)보다 클 수 있다.
도 8를 참조하면, 제 1 내지 제 3 반도체 핀들(141, 142, 143)을 가로지르는 게이트 전극(163)을 형성한다.
게이트 전극(163)을 형성하기 전에, 노출된 제 1 내지 제 3 반도체 핀들(141, 142, 143)의 표면에 게이트 절연막(161)을 형성한다.
게이트 절연막(161)은 열산화(thermal oxidation) 공정을 수행하여 형성될 수 있다. 이러한 열산화 공정은 트렌치의 내벽을 외부로 노출시킨 상태에서 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법을 이용하여 형성될 수 있다. 이와 달리, 게이트 절연막(161)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
게이트 전극(163)은 게이트 절연막(161) 상에 게이트 도전막을 형성하고, 게이트 도전막을 패터닝하여 형성될 수 있다. 게이트 도전막은 화학 기상 증착(CVD) 및 원자층 증착(ALD) 방법 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 게이트 도전막은, 예를 들면, 고농도 도핑된 폴리실리콘막, 텅스텐, 니켈, 몰리브덴 및 코발트 등의 금속막, 금속 실리사이드막 또는 이들의 조합, 예를 들면, 고농도 도핑된 폴리실리콘막과 니켈코발트 실리사이드막의 적층막일 수 있다. 한편, 게이트 전극(163)은 제 1 내지 제 3 활성 영역들(10, 20, 30)에서 서로 다른 일함수를 갖는 도전 물질들로 형성될 수도 있다.
게이트 전극(163)은 제 1 내지 제 3 분리 구조체들(120a, 120b, 121)의 두께 차이에 의해, 제 1 내지 제 3 반도체 핀들(141, 142, 143)과 중첩되는 면적이 다를 수 있다.
게이트 전극(163)들을 형성한 후, 게이트 전극(163)들 양측의 제 1 내지 제 3 반도체 핀들(141, 142, 143)에 n형 또는 p형 불순물을 이온주입하여 소오스/드레인 영역들(미도시)을 형성한다. 소오스/드레인 영역들은 제 1 내지 제 3 반도체 핀들(141, 142, 143)과 반대되는 도전형을 갖는 불순물을 도핑하여 형성될 수 있다.
이와 같이, 제 1 내지 제 3 반도체 핀들(141, 142, 143)과 중첩되는 면적이 다른 게이트 전극(163)을 형성함에 따라, 제 1 내지 제 3 활성 영역들(10, 20, 30) 각각에 핀 전계효과트랜지스터들이 형성될 수 있다. 이때, 제 1 내지 제 3 활성 영역들(10, 20, 30) 중 적어도 어느 하나에 NMOS 전계효과트랜지스터들이 형성될 수 있고, 나머지에 PMOS 전계효과트랜지스터들이 형성될 수 있다. 여기서, NMOS 및 PMOS 전계효과트랜지스터들이 인접하여 형성될 때, NMOS 및 PMOS 전계효과트랜지스터들의 간격은 소자 분리 패턴들(110)에 의해 확보될 수 있다. 따라서, NMOS 및 PMOS 전계효과트랜지스터들 간의 전기적 영향을 줄일 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11을 참조하면, 도 1 내지 도 9를 참조하여 설명한 것처럼, 몰드 패턴들(도 4의 120 참조)을 이용하여 반도체 핀들(도 2의 140 참조)을 형성하고, 몰드 패턴들(도 4의 120 참조)의 상부면들을 제 1 내지 제 3 활성 영역들(10, 20, 30)에서 서로 다르게 리세스시킴으로써, 핀 높이들이 서로 다른 제 1 내지 제 3 반도체 핀들(145, 146, 147)이 형성될 수 있다. 이에 더하여, 도 11에 도시된 실시예에 따르면, 제 1 내지 제 3 반도체 핀들(145, 146, 147)의 폭들(W1, W2, W3)이 서로 다를 수 있다. 즉, 도 3에서 몰드 패턴들(120)을 형성할 때, 몰드 패턴들(120) 간의 간격이 제 1 내지 제 3 활성 영역들(10, 20, 30)에서 서로 다르게 형성될 수 있다. 예를 들어, 제 1 반도체 핀(145)과 제 2 반도체 핀의 폭들(W1, W2)이 다를 수 있으며, 제 1 반도체 핀(145)의 폭(W1)이 제 2 반도체 핀(146)의 폭(W2)보다 클 수 있다. 또한, 제 2 반도체 핀(146)과 제 3 반도체 핀(147)의 폭들(W2, W3)이 서로 다를 수 있으며, 제 3 반도체 핀(147)의 폭(W3)보다 클 수 있다.
도 12에 도시된 실시예에 따르면, 반도체 핀들의 핀 높이는 각각의 활성 영역들(10, 20, 30) 별로 다를 수 있다. 나아가, 각각의 활성 영역들(10, 20, 30)에서, 반도체 핀들은 서로 다른 폭을 가질 수 있다.
상세하게, 제 1 활성 영역(10)에서 제 1 반도체 핀들(141a, 141b, 141c)의 핀 높이가 제 2 활성 영역(20)에서 제 2 반도체 핀들(142a, 142b, 142c)의 핀 높이보다 작을 수 있다. 그리고, 제 1 활성 영역(10)에서 제 1 반도체 핀들(141a, 141b, 141c)의 폭들(W1, W2, W3)이 서로 다를 수 있다. 또한, 제 3 활성 영역(30)에서 제 3 반도체 핀들(143a, 143b, 143c)의 핀 높이가 제 2 활성 영역(20)에서 제 2 반도체 핀들(142a, 142b, 142c)의 핀 높이보다 클 수 있다. 그리고, 제 3 활성 영역(30)에서 제 3 반도체 핀들(143a, 143b, 143c)의 폭들(W1, W2, W3)이 서로 다를 수 있다.
즉, 도 12에 도시된 실시예에 따르면, 반도체 기판(100) 상에 형성된 각 반도체 핀들마다 전기적 특성이 다른 전계 효과 트랜지스터들이 구현될 수 있다. 즉, 게이트 전극에 소정 전압이 인가될 때 각 반도체 핀들에 흐르는 전류가 다를 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
상세하게, 도 13을 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다. 여기서, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 본 발명의 실시예들에 따라 제조된 핀 전계효과트랜지스터일 수 있다. PMOS 및 NMOS 트랜지스터들(P1, N1)은 구동전압(Vdd)과 접지전압(GND) 사이에 직렬 연결되며, PMOS 및 NMOS 트랜지스터들(P1, N1)의 게이트 전극들에는 입력 신호(IN)가 공통으로 입력된다. 그리고, PMOS 및 NMOS 트랜지스터들(P1, N1)의 드레인들에서 출력 신호(OUT)가 공통으로 출력된다. 또한, PMOS 트랜지스터(P1)의 소오스에는 구동전압(Vdd)이 인가되며, NMOS 트랜지스터(N1)의 소오스에는 접지전압(GND)이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호(IN)로 로직 레벨 '1'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호(IN)로 로직 레벨 '0'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '1'이 출력된다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 14를 참조하면, SRAM 소자에서 하나의 메모리 셀은 제 1 및 제 2 액세스 트랜지스터들(Q1, Q2), 제 1 및 제 2 구동(풀-업) 트랜지스터들(Q3, Q4) 및 제 1 및 제 2 부하(또는 드라이버) 트랜지스터들(Q5, Q6)로 구성된다. 여기서, 제 1 및 제 2 액세스 트랜지스터들(Q1, Q2), 제 1 및 제 2 구동(풀-업) 트랜지스터들(Q3, Q4) 및 제 1 및 제 2 부하(또는 드라이버) 트랜지스터들(Q5, Q6)은 본 발명의 실시예들에 따라 제조된 핀 전계효과트랜지스터들일 수 있다.
제 1 및 제 2 구동 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터들(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고, NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 그리고, 제 1 및 제 2 액세스 트랜지스터(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인(BL, /BL)이 연결된다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 및 기억 장치(1130)는 본 발명의 실시예들에 따라 제조된 핀 전계효과트랜지스터들을 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 또한, 기억 장치(1130)는 플래시 메모리 소자, 디램 소자 및/또는 에스램 소자 등을 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 플래시 메모리 소자, 디램 소자 및/또는 에스램 소자 등을 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 또한, 기억 장치(1210) 및 컨트롤러(1220)는 본 발명의 실시예들에 따라 제조된 핀 전계효과트랜지스터들을 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 활성 영역 및 제 2 활성 영역을 포함하는 반도체 기판을 준비하는 것;
    상기 반도체 기판의 상면을 노출시키는 개구부들을 갖는 몰드 패턴들을 형성하는 것;
    상기 제 1 활성 영역의 상기 개구부들 내의 제 1 반도에 핀들과, 상기 제 2 활성 영역의 상기 개구부들 내의 제 2 반도체 핀들을 형성하는 것;
    상기 몰드 패턴들의 상면들을 선택적으로 리세스시키되, 상기 제 1 활성 영역에서와 상기 제 2 활성 영역에서의 리세스 깊이가 서로 다른 것; 및
    상기 제 1 및 제 2 반도체 핀들을 가로지르는 게이트 전극을 형성하는 것을 포함하되,
    인접하는 상기 제 1 및 제 2 반도체 핀들 사이의 거리가, 상기 제 1 반도체 핀들 사이의 거리보다 넓은 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 몰드 패턴들은 상기 반도체 기판 전면에서 실질적으로 균일한 간격으로 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판은 상기 제 1 및 제 2 활성 영역들을 정의하는 소자 분리 패턴을 포함하는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 소자 분리 패턴은 인접하는 상기 제 1 및 제 2 반도체 핀들 사이에 배치되는 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 소자 분리 패턴의 폭이 상기 제 1 반도체 핀들 사이의 거리보다 큰 반도체 장치의 제조 방법.
  6. 제 2 항에 있어서,
    상기 소자 분리 패턴의 높이는 상기 반도체 기판의 상면으로부터 상기 제 1 및 제 2 반도체 핀들의 상면들간의 수직적 거리보다 큰 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 핀들을 형성하는 것은,
    상기 개구부들에 노출된 상기 반도체 기판을 씨드로 이용하는 선택적 에피택시얼 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 제 1 및 제 2 반도체 핀들의 상면들간의 수직적 거리가 실질적으로 균일한 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 몰드 패턴들을 형성하는 것은,
    식각 선택성을 갖는 제 1 및 제 2 절연막들 및 하드 마스크막을 적층하는 것; 및
    상기 제 1 및 제 2 절연막들 및 상기 하드 마스크막을 패터닝하여 상기 반도체 기판의 상면을 노출시키는 제 1 및 제 2 절연 패턴들 및 하드 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 몰드 패턴들의 상면들을 선택적으로 리세스시키는 것은,
    상기 제 1 및 제 2 활성 영역들에서 상기 제 2 절연 패턴의 상면을 노출시키는 것; 및
    상기 제 2 활성 영역에서 상기 제 1 절연 패턴의 상면을 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
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