KR102274516B1 - 다수의 핀 피치 구조에 걸쳐 곧고, 높고, 균일한 핀을 위한 진보된 에칭 기법 - Google Patents

다수의 핀 피치 구조에 걸쳐 곧고, 높고, 균일한 핀을 위한 진보된 에칭 기법 Download PDF

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Abstract

본 발명의 실시예들은 고종횡비의 핀들을 가진 반도체 디바이스들과 이러한 디바이스들을 형성하기 위한 방법들을 설명한다. 일 실시예에 따르면, 반도체 디바이스는 하나 이상의 네스팅된 핀 및 하나 이상의 분리된 핀을 포함한다. 일 실시예에 따르면, 하드 마스크 에칭 공정을 이용하여 하나 이상의 분리된 피처 및 하나 이상의 네스팅된 피처를 포함하는 패터닝된 하드 마스크가 형성된다. 제1 기판 에칭 공정이 하드 마스크의 네스팅된 피처들 및 분리된 피처들의 패턴을 기판에 제1 깊이까지 전사하는 것에 의해 기판에 분리된 핀들과 네스팅된 핀들을 형성한다. 제2 에칭 공정을 이용하여 기판을 통하여 제2 깊이까지 에칭한다. 본 발명의 실시예들에 따르면, 제1 에칭 공정은 HBr, O2 및 CF4를 포함하는 에칭 화학물질을 이용하고, 제2 에칭 공정은 Cl2, Ar, 및 CH4를 포함하는 에칭 화학물질을 이용한다.

Description

다수의 핀 피치 구조에 걸쳐 곧고, 높고, 균일한 핀을 위한 진보된 에칭 기법{ADVANCED ETCHING TECHNIQUES FOR STRAIGHT, TALL AND UNIFORM FINS ACROSS MULTIPLE FIN PITCH STRUCTURES}
본 발명의 실시예들은 일반적으로 반도체 디바이스들의 제조에 관한 것이다. 특히, 본 발명의 실시예들은 고종횡비의 핀 기반 구조들(high aspect ratio fin-based structures)을 형성하기 위한 방법들에 관한 것이다.
마이크로프로세서들이 고속화되고 소형화됨에 따라, 집적 회로(IC)는 더 복잡해지고 컴포넌트들은 더 조밀하게 패킹되고 있다. 비평면 핀 기반 트랜지스터 디바이스들의 사용은 보다 작은 디바이스 풋프린트로 증대된 성능을 가능하게 하였다. 형상이 실질적으로 직사각형인 핀들은 사다리꼴 또는 삼각형 형상의 핀들에 비하여 쇼트 채널 효과를 개선하였다. 이는 주어진 전압 오버드라이브에 대해 더 높은 성능으로 이어진다. 직사각형 핀들은 또한 전류의 저하 없이 핀 높이에 걸쳐 일관된 디바이스 성능을 가능하게 한다.
그러나, 트랜지스터 디바이스들의 종횡비가 계속해서 증가함에 따라, 기판에 걸쳐 핀들의 균일한 폭들 및 직사각형 단면들을 유지하는 도전적 과제는 더욱 어려워지고 있다. 구체적으로, 디바이스의 CD(critical dimension) 및 피치(pitch)가 감소할 때, 마이크로 로딩 효과(micro loading effects)가 큰 문제가 된다. 마이크로 로딩 효과는 핀들의 CD 및 피치가 에칭 공정 동안 기판의 표면에서 상이한 활성 이온 접근성(active ion accessibility)을 야기할 정도로 작을 때 발생한다. 이는 결과적으로 국부적인 강화된 에칭 또는 플라스마 증착으로 인한 구조적으로 의존적인 에칭 바이어스(structurally dependent etch bias)를 야기한다. 게다가, 마이크로 로딩 효과는 핀 기반 구조들 간의 피치가 불균일할 때 더 큰 문제가 된다. 한 예로서, 네스팅된(nested) 핀들과 분리된(isolated) 핀들이 단일 에칭 공정으로 형성될 때, 마이크로 로딩 효과가 각 유형의 핀에 대해 상이할 것이기 때문에, 네스팅된 핀들의 폭은 분리된 핀들의 폭과 동등하지 않을 것이다. 따라서, 불균일한 간격을 요구하는 핀 기반 트랜지스터 디바이스들을 포함하는 회로를 설계하는 것은 점점 더 어려워진다. 상이한 피치들의 결과로서, 비록 네스팅된 핀들과 분리된 핀들 양쪽 모두가 동등하게 동작하도록 설계될지라도, 네스팅된 핀들은 누설 전류 및 문턱 전압과 같은 메트릭들이 분리된 핀들과 다를 것이다.
도 1은 본 발명의 일 실시예에 따른 고종횡비의 핀 기반 반도체 디바이스를 형성하는 방법의 흐름도를 보여준다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 상이한 공정들 후의 고종횡비의 핀 기반 반도체 디바이스의 단면도들을 보여준다.
도 3a는 본 발명의 일 실시예에 따른 고종횡비의 핀 기반 반도체 디바이스의 단면도를 보여준다.
도 3b는 본 발명의 일 실시예에 따른 트랜지스터 디바이스들을 포함하는 고종횡비의 핀 기반 반도체 디바이스의 단면도를 보여준다.
도 4는 본 발명의 실시예들에 따른 고종횡비의 핀 기반 반도체 디바이스를 이용할 수 있는 컴퓨팅 디바이스의 개략도를 보여준다.
본 발명의 실시예들은 마이크로 로딩 효과가 분리된 핀들과 네스팅된 핀들의 폭에 큰 차이를 일으키는 것을 방지한다. 본 발명의 실시예들은 동일한 기판상에 형성된 네스팅된 핀 구조들과 분리된 핀 구조들 양쪽 모두에서 직사각형 단면들을 가진 균일한 핀 폭들을 생성하기 위해 다수의 기판 에칭 공정을 이용한다. 균일한 핀 폭은, 네스팅된 핀 구조들과 분리된 핀 구조들에서, 문턱 전압 및 누설 전류와 같은, 균일한 메트릭들을 가진 다중-핀 디바이스들의 이용을 가능하게 한다. 더욱이, 분리된 핀들과 네스팅된 핀들에서의 균일한 폭은 IC 디바이스와 같은 회로에서 분리된 핀들의 이용을 가능하게 한다.
본 발명의 실시예들은 더미 하드 마스크에 형성된 핀 형상들을 하드 마스크 층에 전사(transfer)하는 하드 마스크 패터닝 공정을 포함한다. 핀들의 형상을 하드 마스크에 전사하는 동안 분리된 핀들과 네스팅된 핀들 사이에 균일한 핀 폭을 유지하기 위하여, 하드 마스크 에칭 공정은 수소 대 산소의 비율이 높은 에칭 화학물질(etching chemistry)을 이용한다. 일 실시예에 따르면, 증가된 수소 농도는 CH3F를 포함하는 에칭 화학물질을 이용함으로써 얻어진다. 하드 마스크 층이 패터닝된 후에, 본 발명의 실시예들은 핀들이 형성될 기판 위에 있는 에치 스톱 층의 부분들을 제거하기 위하여 브레이크스루 에치(breakthrough etch)를 이용한다.
본 발명의 실시예들은 또한 고종횡비의 핀들에 대해 균일한 핀 폭을 제공하기 위하여 다수의 기판 에칭 공정을 포함할 수 있다. 제1 기판 에칭 공정은 기판을 제1 깊이까지 에칭한다. 본 발명의 실시예들은 80 nm와 90 nm 사이의 제1 깊이를 가진 핀 기반 디바이스들을 포함한다. 제1 에칭 공정의 실시예들은 핀 폭을 보존하기 위해 측벽들을 패시베이션하는 화학물질을 이용한다. 예로서, 제1 에칭 공정은 HBr, O2 및 CF4를 포함하는 화학물질을 이용할 수 있다. 일 실시예에서, 제1 기판 에칭 공정은, 분리된 핀들에 대해, 네스팅된 핀들에 대한 측면 패시베이션 속도(lateral passivating rate)보다 큰 측면 패시베이션 속도를 가질 수 있다. 그에 따라, 본 발명의 실시예들은 네스팅된 핀들이 분리된 핀들의 폭보다 작은 폭을 가지는 결과를 야기할 수 있는 제1 기판 에칭 공정을 포함한다. 따라서, 본 발명의 실시예들은 분리된 핀들과 네스팅된 핀들의 폭들을 동등하게 하기 위해 제2 에칭 공정을 이용할 수 있다. 제2 에칭 공정은 분리된 핀들에 대해, 네스팅된 핀들에 대한 측면 에치 속도(lateral etch rate)보다 큰 측면 에치 속도를 가진 에칭 화학물질을 이용함으로써 핀들의 폭들을 동등하게 할 수 있다. 본 발명의 실시예들은 제2 기판 에칭 공정에 대해 Cl2, Ar, 및 CH4를 포함하는 화학물질을 이용한다. 제2 에칭 공정 동안, 기판은 제2 깊이까지 에칭된다. 본 발명의 실시예들은 120 nm와 160 nm 사이에 있는 제2 깊이를 포함할 수 있다.
본 발명의 실시예들에 따르면, 핀들의 종횡비는 10:1보다 크다. 더욱이, 본 발명의 특정 실시예들의 고종횡비의 핀들은 42 nm 이하의 피치 및 15 nm 이하의 CD를 가진 핀들을 포함한다. 게다가, 실시예들은 하나 이상의 네스팅된 핀과 하나 이상의 분리된 핀을 가진 핀 기반 디바이스들을 포함한다.
도 1은 본 발명의 일 실시예에 따른 균일한 폭들을 가진 고종횡비의 핀들을 형성하는 방법(140)을 보여주는 흐름도이다. 본 발명의 일 실시예에 따른 균일한 고종횡비의 핀들을 형성하는 방법을 설명하기 위해 도 1과 관련하여 도 2a 내지 도 2d에 도시된 핀 기반 디바이스(100)의 단면도들이 이용된다.
이제 도 1을 참조하면, 고종횡비의 핀들을 형성하는 방법(140)은 일 실시예에 따라 블록 150에서 시작될 수 있다. 블록 150에서 반도체 기판 위에 마스킹 스택(110)이 형성된다. 도 2a는 그의 상부 표면 위에 마스킹 스택(110)이 배치된 후의 기판(101)의 단면도이다. 실시예들에 따르면, 마스킹 스택(110)은, 도 2a에 도시된 바와 같이, 더미 하드 마스크(104), 하드 마스크 층(103), 및 에치 스톱 층(102)을 포함할 수 있다.
일 실시예에 따르면, 더미 하드 마스크(104)는 하나 이상의 분리된 피처(105)와 하나 이상의 네스팅된 피처(106)를 포함할 수 있다. 분리된 피처들(105)은 후속 처리 동안에 분리된 핀들(111I)이 형성될 기판(101)의 부분들 위에 배치되고, 네스팅된 피처들(106)은 후속의 처리 동안에 네스팅된 핀들(111N)이 형성될 기판(101)의 부분들 위에 배치된다. 일 실시예에 따르면, 더미 하드 마스크(104)는 산화물과 같은 전형적인 마스킹 재료로 구성될 수 있다. 본 발명의 실시예들에 따르면, 분리된 피처들과 네스팅된 피처들(105, 106)의 폭(WD)은 네스팅된 핀들과 분리된 핀들의 원하는 핀 폭들보다 크도록 선택된다. 핀들(111)의 원하는 폭보다 큰 폭(WD)을 가진 분리된 피처들과 네스팅된 피처들(105, 106)을 형성하는 것은 후속 에칭 공정들이 핀들의 폭을 감소시키는 0이 아닌 측면 에치 속도를 갖는 것을 허용한다. 본 발명의 일 실시예에 따르면, 피처들(105, 106)의 폭(WD)은 20 nm보다 작다. 본 발명의 실시예들은 또한 15 nm보다 작은 폭(WD)을 가진 피처들(105, 106)을 가진 더미 하드 마스크(104)를 포함할 수 있다.
실시예들에 따르면, 더미 하드 마스크(104)를 형성하기 위해 다중 패터닝 공정이 이용될 수 있다. 피처들 사이의 피치들(PN 및 PI)이 충분히 작아서, 리소그래피 기법들의 분해능이 더미 하드 마스크를 패터닝하기에 불충분할 때, 다중 패터닝 공정이 바람직할 수 있다. 본 발명의 실시예들은, 관련 기술분야에 공지된 바와 같이, 미리 패터닝된 피처들의 측벽들에 스페이서들이 형성되는 이중 패터닝 공정을 포함한다. 일 실시예에 따르면, 스페이서들은 산화물 재료일 수 있고 미리 패터닝된 피처들은 폴리실리콘 재료일 수 있다. 일 실시예에 따르면, 미리 패터닝된 피처들은, 포토리소그래피와 같은, 관련 기술분야에 공지된 리소그래피 공정을 이용하여 형성될 수 있다. 스페이서들은 하드 마스크 층(103)의 노출된 표면들 및 미리 패터닝된 피처들 위에, 산화물과 같은, 재료의 층을 배치하는 것에 의해 형성될 수 있다. 그 후 미리 패터닝된 피처들의 측벽들에 배치된 스페이서들만을 남기면서, 미리 패터닝된 피처들 및 노출된 하드 마스크 층(103)의 수평 표면들에 배치된 산화물을 제거하기 위해 이방성 스페이서 에칭 공정이 이용될 수 있다. 미리 패터닝된 피처들은 선택적으로 제거될 수 있고, 그에 의해 스페이서들만을 뒤에 남긴다. 각각의 스페이서들 사이의 피치는 미리 패터닝된 재료의 폭을 변경하는 것에 의해 조절될 수 있다. 일 실시예에 따르면, 남은 스페이서들은 더미 하드 마스크(104)를 형성하는 분리된 피처들(105) 및 네스팅된 피처들(106)로서 이용될 수 있다. 추가 실시예에 따르면, 이중 패터닝 공정은 1회 이상 반복될 수 있고, 마지막으로 남은 스페이서들의 세트는 더미 하드 마스크(104)의 분리된 피처들 및 네스팅된 피처들(105, 106)로서 이용된다.
일 실시예에 따르면, 더미 하드 마스크(104)는, 도 2a에 도시된 바와 같이, 그 아래에 배치되는 하드 마스크 층(103)을 통하여 선택적으로 에칭할 에칭 공정에 저항력이 있는 재료로 형성된다. 일 실시예에 따르면, 더미 하드 마스크(104)는 실리콘 이산화물과 같은 산화물 재료일 수 있다. 일 실시예에서, 하드 마스크 층(103)은 기판(101)을 선택적으로 에칭할 에칭제(etchant)에 저항력이 있는 재료이다. 일 실시예에 따르면, 하드 마스크 층(103)은 질화물이다. 특정 실시예들은 Si3N4와 같은, 열성장된 질화물인 하드 마스크 층(103)을 포함한다. 본 발명의 실시예들은 40 nm와 60 nm 사이의 두께를 가진 하드 마스크 층(103)을 갖는다. 본 발명의 추가 실시예들은, 화학 기상 증착(chemical vapor deposition)(CVD), 물리 기상 증착(physical vapor deposition)(PVD), 또는 원자층 증착(atomic layer deposition)(ALD)과 같은, 공정들을 이용하여 하드 마스크 층(103)을 형성하는 것을 포함한다.
도 2a에 도시된 바와 같이, 본 발명의 실시예들은 에치 스톱 층(102) 위에 배치되는 하드 마스크 층(103)을 포함할 수 있다. 에치 스톱 층은 실리콘 이산화물 층과 같은, 적합한 산화물 층일 수 있다. 본 발명의 실시예들은 두께가 10 nm보다 작은 열성장된 산화물 층을 포함할 수 있다. 추가 실시예들은 열성장되고 두께가 대략 7 nm인 실리콘 이산화물 층인 에치 스톱 층(102)을 갖는다. 본 발명의 실시예들은 또한 CVD, PVD, 또는 ALD와 같은 공정들을 이용하여 에치 스톱 층(102)을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 에치 스톱 층(102)은, 도 2a에 도시된 바와 같이, 반도체 기판(101)의 상부 표면상에 배치된다. 본 발명의 일 실시예에 따르면, 반도체 기판(101)은, 단결정 실리콘 기판 또는 SOI 기판과 같은, 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다.
다시 도 1을 참조하면, 고종횡비의 핀들을 형성하는 방법(140)은 블록 160으로 진행한다. 블록 160에서, 하드 마스크 층(103)을 통하여 에칭하기 위해 하드 마스크 에칭 공정이 실시된다. 본 발명의 일 실시예에 따르면, 하드 마스크 에칭 공정은 분리된 피처들 및 네스팅된 피처들(105, 106)을 하드 마스크 층(103)에 전사하여 분리된 하드 마스크 피처들(107) 및 네스팅된 하드 마스크 피처들(108)을 형성하기 위하여 더미 하드 마스크(104)를 마스크로 이용한다. 따라서, 분리된 하드 마스크 피처들(107) 및 네스팅된 하드 마스크 피처들(108)은 분리된 더미 하드 마스크 피처들 및 네스팅된 더미 하드 마스크 피처들(105, 106)과 각각 정렬된다. 도 2b는 본 발명의 일 실시예에 따른 분리된 하드 마스크 피처들(107) 및 네스팅된 하드 마스크 피처들(108)을 형성하기 위하여 하드 마스크 에칭 공정을 이용하여 패터닝된 후의 하드 마스크 층(103)을 보여주는 것이다.
불균일한 피치의 결과로 생기는 마이크로 로딩 효과들의 가변성 때문에, 하드 마스크 에칭 공정은 분리된 피처들(107) 및 네스팅된 피처들(108)의 측면 에칭 속도가 균일한 것을 보장하도록 제어되어야 한다. 하드 마스크 에칭 공정의 측면 에칭 속도는 측벽들의 패시베이션 및 플라스마로부터의 활성종들이 하드 마스크 재료를 에칭 제거할 수 있는 속도에 의존한다. 기판(101)에 걸쳐 가변적인 피치는 활성종들에 더 접근성이 있는 핀들이 존재하고 그에 의해 이러한 핀들이 더 빠르게 에칭되게 하는 결과를 야기한다. 게다가, 핀들의 측벽들을 따른 중합체 퇴적 속도(deposition rate)도 피치에 의존한다. 따라서, 중합체 퇴적의 제어가 없다면, 상이한 측면 에치 속도들의 결과로서 분리된 피처들 및 네스팅된 피처들의 폭은 불균일할 수 있다.
불소계 플라스마에서, 플라스마 중의 수소 농도의 증가는 중합 반응 속도의 증가를 야기한다. 증가된 중합 반응은 하드 마스크 에칭 공정 동안에 형성되는 하드 마스크 핀들의 측벽들의 패시베이션을 향상시킨다. 플라스마에 존재하는 추가 수소는 플라스마로부터 불소를 잠식하고(scavenge) 결과적으로 더 많은 탄소가 풍부한 플라스마를 야기한다. 플라스마 중의 여분의 탄소는 표면들을 패시베이션하고 에칭을 방지하는 불휘발성 분자들을 형성할 수 있다. 수평 표면들에 배치되어 있는 패시베이션 층들의 부분들은 이온 충격(ion bombardment)에 의해 제거되기 때문에 패시베이션 층은 주로 측벽들에 형성된다. 따라서, 중합 반응의 증가는 측벽 패시베이션을 증가시키고 에칭 화학물질의 이방성 성질을 향상시킬 수 있다. 에칭 공정의 이방성 성질의 향상은 분리된 하드 마스크 피처들의 폭(WHM -I)과 네스팅된 하드 마스크 피처들의 폭(WHM -N)의 균일성을 향상시킨다.
그러나, 플라스마 중의 수소 농도의 증가는 또한 질화물 하드 마스크 층(103)과 산화물 더미 하드 마스크(104)를 가진 실시예들에 따른 더미 하드 마스크(104)에 대한 하드 마스크 층(103)의 에치 선택성(etch selectivity)의 감소를 야기한다. 여분의 수소의 존재는 불소를 잠식하기 때문에, 불소 농도는 떨어진다. 더 낮은 불소 농도들에서, 질화물 하드 마스크(103)와 산화물 더미 하드 마스크(104)의 에치 속도들은 서로에 대한 선택성이 작아진다. 따라서, 이러한 효과에 대응하기 위해 플라스마에 산소가 추가될 수 있다. 플라스마의 산소 함량이 증가될 때, 산소는 탄소 원자들을 잠식하여 챔버로부터 펌핑될 수 있는 휘발성 CO 및 CO2를 생성한다. 그에 따라, 플라스마의 불소 농도는 증가되고 추가 반응성 이온들은 산화물 더미 하드 마스크(104)의 에치 속도를 증가시키는 것보다 크게 질화물 하드 마스크 층(103)의 에치 속도를 증가시킨다. 그러므로, 마이크로 로딩 효과가 분리된 피처들과 네스팅된 피처들의 상이한 폭들을 야기하게 하는 일 없이 더미 하드 마스크(104)의 패턴을 하드 마스크 층(103)에 전사하기 위하여, 수소 대 산소의 적당한 비율이 플라스마 내에서 유지되어야 한다.
불소 소스로서 CHF3을 이용하는 에칭 화학물질과 같은, 전형적인 에칭 조건들에서, 마이크로 로딩 효과는 일반적으로 네스팅된 하드 마스크 핀들(108)의 폭이 분리된 하드 마스크 핀들(107)의 폭보다 작아지게 한다. 따라서, 네스팅된 하드 마스크 핀들의 측벽들에 대한 패시베이션의 양은 분리된 하드 마스크 핀들의 측벽들에 대한 패시베이션의 양보다 작다. 이 문제는 측벽 패시베이션을 증가시키는 에칭 화학물질을 제공함으로써 극복될 수 있다. 그러므로, 본 발명의 실시예들은 산소 농도보다 높은 농도의 수소를 포함하는 에칭 화학물질을 이용한다. 실시예들은 불소 소스로서 CHF3을 이용하는 에칭 화학물질에 대하여 플라스마의 수소 농도를 증가시키기 위하여 CH3F 또는 CH2F2와 같은 가스들을 이용할 수 있다. 전술한 바와 같이, 수소의 증가는 플라스마로부터 불소가 잠식되게 하고 탄소 농도의 증가를 가능하게 한다. 증가된 탄소 농도는 측벽들에 대한 패시베이션의 양을 증가시킨다.
그러나, 수소 농도가 너무 많이 증가된다면, 피처들(107, 108)의 폭들에 대한 역효과를 보일 것이라는 점에 유의해야 한다. 이러한 경우에, 네스팅된 피처들의 패시베이션 속도가 증가할 것이기 때문에, 네스팅된 피처들(108)은 분리된 피처들(107)의 측면 에치 속도보다 낮은 측면 에치 속도를 가질 것이다. 이는 네스팅된 피처들(108)이 더 두꺼워지고 분리된 피처들(107)이 더 얇아지는 결과를 야기할 것이다. 그러므로, 에칭 속도들의 균형을 유지하고 균일한 폭들(WHM -I 및 WHM -N)을 생성하기 위하여, 플라스마에 산소도 포함시키는 것에 의해 수소 함량의 증가의 균형을 유지하는 것이 바람직하다. 본 발명의 실시예들에 따르면, 분리된 피처들 및 네스팅된 피처들(107, 108)에 대한 균일한 폭들(WHM -I 및 WHM -N)은 플라스마 내의 수소 대 산소의 비율(H:O)이 대략 2.5:1과 3.5:1 사이에서 유지될 때 얻어질 수 있다. 본 발명의 실시예들에 의해 기술된 수소 대 산소 비율들을 달성하기 위하여, O2, Ar, 및 CH3F를 포함하는 가스 혼합물이 이용될 수 있고, 여기서 O2의 유량(flow rate)은 대략 70 sccm과 100 sccm 사이이고, CH3F의 유량은 대략 150 sccm과 200 sccm 사이이고, Ar의 유량은 대략 50 sccm과 150 sccm 사이이다. 본 발명의 실시예들은 하드 마스크 에칭 공정 동안 처리 챔버에서 24 mTorr와 28 mTorr 사이의 총 압력을 이용한다. 본 발명의 추가 실시예들은 하드 마스크 에칭 공정 동안 처리 챔버에서 대략 26 mTorr의 총 압력을 이용할 수 있다.
실시예들은 또한 처리 동안 기판의 표면에 걸쳐 상이한 공정 가스 유량들을 이용하는 것을 포함한다. 실시예들은 기판의 에지에 근접한 유량에 비해 기판의 중심에 근접하여 더 높은 공정 가스 유량을 포함한다. 본 발명의 일 실시예에 따르면, 중심 가스 유량 대 에지 가스 유량의 비율을 대략 60%이다. 제한이 아니라, 예로서, O2 유량이 총 100 sccm이라면, 중심 O2 유량은 60 sccm일 수 있고 에지 O2 유량은 40 sccm일 수 있다.
본 발명의 추가 실시예들은 또한 하드 마스크 에칭 공정 동안 기판을 지지하는 척(chuck)의 온도를 제어하는 것에 의해 하드 마스크 피처들(107, 108)의 폭들(WHM-I 및 WHM -N)을 제어한다. 본 발명의 실시예들은 하드 마스크 에칭 공정 동안 척의 온도를 35℃와 40℃ 사이로 유지하는 것을 포함한다. 추가 실시예들은 하드 마스크 에칭 공정 동안 척의 온도를 대략 37℃로 유지하는 것을 포함한다.
다시 도 1을 참조하면, 고종횡비의 핀들을 형성하는 방법(140)은 블록 170으로 진행하여 본 발명의 실시예들에 따라 브레이크 스루 에칭 공정이 수행된다. 브레이크 스루 에칭 공정은 반도체 기판(101)의 상부 표면을 노출시키기 위하여 하드 마스크 피처들(107, 108) 사이의 에치 스톱 층(102)의 부분들을 선택적으로 제거한다. 본 발명의 일 실시예에 따르면, 브레이크 스루 에칭 공정은 CF4, Cl2, 및 Ar-CH4 혼합물을 포함하는 화학물질을 포함할 수 있다. 제한이 아니라, 예로서, CF4는 대략 15 sccm의 유량을 가질 수 있고, Cl2는 대략 65 sccm의 유량을 가질 수 있고, Ar-CH4 혼합물을 대략 4% CH4이고 대략 70 sccm의 유량을 가질 수 있다. 일 실시예에 따르면, 브레이크 스루 에칭 공정 동안 총 압력은 대략 4.5 mTorr일 수 있다.
브레이크 스루 에칭 공정이 수행된 후에 고종횡비의 핀들을 형성하는 방법(140)은 블록 180으로 진행하여 본 발명의 일 실시예에 따라 기판(101) 안으로 제1 깊이(D1)까지 에칭하는 제1 기판 에칭 공정이 수행된다. 도 2c에 도시된 바와 같이, 제1 깊이(D1)는 기판(101)의 상부 표면으로부터 각각의 핀들(111) 사이의 트렌치의 저부까지 측정된다. 본 발명의 실시예들은 70 nm와 100 nm 사이에 있는 제1 깊이(D1)를 포함한다. 본 발명의 실시예들은 또한 80 nm와 90 nm 사이에 있는 제1 깊이(D1)를 포함한다. 본 발명의 일 실시예에 따르면, 에칭 공정은 고도로 이방성이고 분리된 핀들 및 네스팅된 핀들의 폭들(WI 및 WN)은 실질적으로 보존된다. 그러나, 네스팅된 핀들(111N)에서의 보다 작은 피치로 인해 존재하는 마이크로 로딩 효과는 네스팅된 핀들(111N)과 분리된 핀들(111I) 간에 핀 폭들(WN 및 WI)의 차이를 야기할 수 있다. 그러므로, 본 발명의 실시예들은 이러한 효과를 최소화하기 위해 HBr, O2 및 CF4를 포함하는 에칭 화학물질을 이용한다. 본 발명의 일 실시예에 따르면, HBr은 대략 200 sccm의 유량을 가질 수 있고, O2는 대략 3.3 sccm의 유량을 가질 수 있고, CF4는 대략 15 sccm의 유량을 가질 수 있다. 본 발명의 일 실시예에 따르면, 제1 기판 에칭 공정 동안의 총 압력은 대략 3.1 mTorr일 수 있다. O2는 측벽들의 중합 반응을 향상시키는 패시베이션 제제(passivating agent)로서 작용한다. 비록 측벽들이 O2에 의해 패시베이션될지라도, 네스팅된 핀들의 측벽들은 분리된 핀들의 측벽들보다 빠른 속도로 에칭되는데, 그 이유는 네스팅된 핀들(111N)에 대한 측면 패시베이션 속도보다 분리된 핀들(111I)에 대한 측면 패시베이션 속도가 더 크기 때문이다. 제한이 아니라, 예로서, 분리된 핀들은 제1 기판 에칭 공정 후에 대략 3 nm 더 두꺼울 수 있다.
다시 도 1을 참조하면, 제1 깊이(D1)에 도달한 후에, 고종횡비의 핀들을 형성하는 방법(140)은 블록 190으로 진행하여 본 발명의 일 실시예에 따라 제2 기판 에칭 공정이 실시된다. 일 실시예에 따르면, 제2 기판 에칭 공정은, 도 2d에 도시된 바와 같이, 기판의 상부 표면으로부터 제2 깊이(D2)까지 기판(101)을 통하여 에칭한다. 본 발명의 실시예들은 130 nm와 170 nm 사이에 있는 제2 깊이를 포함한다. 본 발명의 실시예들은 또한 140 nm와 160 nm 사이에 있는 제2 깊이를 포함한다. 원하는 깊이를 제공하는 것에 더하여, 제2 기판 에칭 공정은 또한 네스팅된 핀들(111N)과 분리된 핀들(111I)의 폭들(WN, WI)을 동등하게 한다. 실시예들에 따르면, 제2 기판 에칭 공정은 분리된 핀들(111I)에 대한 측면 에치 속도보다 네스팅된 핀들(111N)에 대해 더 느린 측면 에치 속도를 가진 에칭 화학물질을 이용하는 것에 의해 폭들(WN 및 WI)을 동등하게 한다. 본 발명의 실시예들은 Cl2, Ar, 및 CH4를 포함하는 에칭 화학물질을 이용한다. 본 발명의 실시예들은 네스팅된 핀들(111N)의 측벽들이 분리된 핀들(111I)의 측벽들보다 느린 속도로 에칭되는 것을 보장하기 위하여 Ar과 CH4의 농도에 비하여 더 큰 농도의 Cl2를 제공하는 공정 가스 유량을 이용한다. 분리된 핀들(111I)은 염소종들에 더 접근성이 있고, 그에 따라, 그것들은 더 큰 측면 에치 속도를 가진다. 본 발명의 실시예들은 Cl2 대 Ar/CH4의 적당한 비율을 유지하기 위하여 Cl2에 대해 대략 100 sccm의 유량 및 Ar과 CH4의 조합에 대해 대략 28 sccm의 유량을 이용한다. 처리 챔버의 총 압력은 대략 1 mTorr와 2 mTorr 사이에서 유지될 수 있다.
전술한 바와 같이, 제1 기판 에칭 공정은 네스팅된 핀들(111N)의 측벽들보다 빠르게 분리된 핀들(111I)의 측벽들을 패시베이션할 수 있고, 제2 에칭 공정은 네스팅된 핀들(111N)의 측벽들보다 빠르게 분리된 핀들(111I)의 측벽들을 에칭할 수 있다. 따라서, 제1 깊이(D1)가 너무 얕게 선택된다면, 핀들은 언더컷(undercut)을 가질 수 있는데, 그 이유는 제2 기판 에칭 공정은 제2 깊이(D2)에 도달하기 전에 더 긴 기간 동안 측벽들을 에칭할 것이기 때문이다. 대안으로, 제1 깊이(D1)가 너무 깊게 선택된다면, 핀들은 푸팅(footing)을 가질 수 있다. 푸팅의 존재는 제2 깊이(D2)에 도달하기 전에 핀들(111)이 적당한 두께로 에칭된 그들의 측벽들을 갖게 하기에 충분한 시간이 없기 때문에 생길 수 있다. 그러므로, 다양한 실시예들에 따르면, 핀들(111)이 서로 실질적으로 동등한 폭들(WI 및 WN)을 갖는 것을 보장하기 위하여 제1 깊이(D1)는 70 nm와 100 nm 사이에 있도록 선택된다.
본 발명의 추가 실시예는 또한 제1 및 제2 기판 에칭 공정 동안 플라스마 에칭 챔버의 RF 전원을 제어하는 것에 의해 고종횡비의 핀들의 폭들(WI 및 WN)의 균일성을 제어한다. 일 실시예에 따르면, RF 전원은 제1 및 제2 기판 에칭 공정들 동안 펄싱된다. RF 전원을 펄싱하는 것은 에칭 공정들의 원하는 이방성 거동의 향상된 제어를 가능하게 한다. 고종횡비의 핀들(111)의 형성 동안, 반응성 에칭제 종들은 핀들(111) 사이의 트렌치들의 저부에서 빠르게 고갈될 수 있다. RF 전원을 펄싱하는 것은 더 많은 반응성 에칭제 종들이 트렌치의 저부에 도달하는 것을 가능하게 하고 마이크로-트렌칭을 방지한다. 에칭제 종들은 RF 전원이 온일 때 트렌치 내로 아래로 유입된다. RF 전원이 오프일 때, 에칭 공정의 부산물들은 트렌치에서 탈출할 수 있다. 따라서, 트렌치의 저부 표면에 있는 반응종들은 고갈되지 않게 된다. 본 발명의 일 실시예에 따르면, RF 전원은 RF 전원이 시간의 7-13% 사이에는 온이고 시간의 나머지 동안에는 오프인 것을 포함하는 듀티 사이클로, 그리고 대략 100 Hz와 500 Hz 사이의 주파수로 펄싱된다. 본 발명의 일 실시예에 따르면, 제1 기판 에칭 공정을 위해 이용되는 듀티 사이클 및 주파수는 제2 기판 에칭 공정을 위해 이용되는 듀티 사이클 및 주파수와 상이할 수 있다.
본 발명의 다른 실시예에 따르면, 기판의 표면에 걸쳐 핀들의 폭의 균일성을 향상시키기 위하여 실시예의 제1 및 제2 기판 에칭 공정들 동안 기판을 지지하는 척의 온도도 제어될 수 있다. 기판의 에지에 근접한 핀들은 전형적으로 기판의 중심에 근접한 핀들과는 상이한 에치 속도들을 경험한다. 따라서, 기판에 걸친 온도는 이러한 차이들을 고려하기 위해 달라질 수 있다. 본 발명의 일 실시예에 따르면, 기판을 지지하는 척의 온도는 기판의 에지에 근접한 척의 온도에 비해 기판의 중심에 근접하여 더 높은 온도로 유지된다. 일 실시예에 따르면, 기판의 중심에 근접한 척의 온도는 기판의 에지에 근접한 척의 온도보다 대략 20℃ 더 높은 온도로 유지될 수 있다. 본 발명의 일 실시예에 따르면, 척은 기판의 중심에 근접하여 대략 30℃로 유지될 수 있고, 척은 기판의 에지에 근접하여 대략 10℃로 유지될 수 있다.
본 발명의 추가 실시예에서, 기판에 걸쳐 형성된 핀들의 균일성은 또한 제1 및 제2 기판 에칭 공정들 동안 플라스마 밀도를 제어하는 것에 의해 향상된다. 본 명세서에서 사용될 때, 플라스마 밀도란 플라스마에 존재하는 이온들 및 라디칼들의 밀도를 말한다. 예로서, 고밀도 플라스마는 저밀도 플라스마보다 단위 면적당 이온들 및 라디칼들의 농도가 더 클 것이다. 기판의 표면을 가로지르는 에치 속도들의 차이들을 고려하기 위하여, 플라스마 밀도는 기판의 상이한 부분들 위에서 달라질 수 있다. 플라스마 밀도는 플라스마 처리 챔버의 자기장을 변경하는 것에 의해 달라질 수 있다. 본 발명의 일 실시예에 따르면, 기판의 중심 위의 플라스마 밀도는 기판의 에지 위의 플라스마 밀도보다 높을 수 있다. 본 발명의 일 실시예에 따르면 플라스마 밀도는 기판의 중심 위에서 대략 5% 내지 8% 더 높을 수 있다.
이제 도 3a를 참조하면, 본 발명의 실시예들에 따라 형성된 고종횡비의 핀 기반 반도체 디바이스(100)의 단면도가 도시되어 있다. 핀 기반 디바이스(100)는 반도체 기판(101)상에 형성된 복수의 핀(111)을 포함한다. 본 발명의 실시예들에 따르면, 반도체 기판(101)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 반도체 기판(101)은 단결정 실리콘 기판이다. 일 실시예에서, 구조는 벌크 반도체 기판을 이용하여 형성된다. 기판(101)은 또한 게르마늄, 실리콘-게르마늄, 또는 III-V 화합물 반도체 재료일 수 있지만, 이들에 제한되지 않는다. 다른 실시예에서, 구조는 SOI(silicon-on-insulator) 기판을 이용하여 형성된다.
핀들(111)은 고종횡비의 핀들이다. 일 실시예에 따르면, 고종횡비의 핀들은 5:1 이상의 높이 대 폭 종횡비를 가질 수 있다. 본 발명의 추가 실시예들에 따르면, 종횡비는 10:1 이상일 수 있다. 본 발명의 실시예들은 기판(101) 위로 100 nm 이상 연장하는 높이들(H)을 가진 핀들을 포함할 수 있다. 본 발명의 추가 실시예들은 150 nm 이상인 높이들(H)을 가진 핀들을 포함할 수 있다. 본 발명의 추가 실시예들은 25 nm 미만인 핀 폭들(W)을 포함한다. 본 발명의 실시예들은 또한 15 nm 미만인 핀 폭들(W)을 포함한다.
도 3a에 도시된 바와 같이, 본 발명의 실시예들은 하나 이상의 분리된 핀(111I)과 하나 이상의 네스팅된 핀(111N)을 포함한다. 본 발명의 실시예들에 따르면, 네스팅된 핀(111N)은 네스팅된 핀(111N)의 (측면 및/또는 수직 방향으로의) 에칭 속도에 영향을 미칠 정도로 가까이 형성되어 있는 이웃 핀들(111)을 가진 핀이다. 제한이 아니라, 예로서, 이웃 핀들은 에칭 공정 동안 기판의 표면에서 상이한 활성 이온 접근성을 생성하는 것에 의해, 또는 핀의 측벽들을 따라 중합체 퇴적 속도를 변경하는 것에 의해 핀의 에치 속도를 변경할 수 있다. 본 발명의 일 실시예에 따르면, 네스팅된 핀들의 그룹은 균일한 피치를 가질 수 있다. 대안으로, 핀들이 이웃 핀들의 에칭 속도에 영향을 줄 정도로 서로 가까이 이격되어 있는 한, 네스팅된 핀들의 그룹은 불균일한 피치를 가질 수 있다. 본 발명의 실시예들에 따르면, 분리된 핀(111I)은 분리된 핀(111I)의 에칭 속도에 영향을 미칠 정도로 가까이 형성된 이웃 핀들을 갖지 않는 핀이다. 도 3a에 묘사된 실시예에 도시된 바와 같이, 네스팅된 핀들은 피치 PN으로 형성되고, 분리된 핀은 피치 PI로 형성된다. 본 발명의 일 실시예에 따르면, PI는 PN보다 적어도 1.5배 크다. 제한이 아니라, 예로서, PN은 대략 40 nm일 수 있고 PI는 대략 120 nm일 수 있다. 본 발명의 실시예들에 따르면, 도 3a의 핀(113)과 같이, 네스팅된 핀들의 세트의 가장 바깥쪽 핀들은 반네스팅된(semi-nested) 것으로 간주될 수 있다. 그에 따라, 네스팅된 핀들(111N)에 근접한 측벽은 네스팅된 핀들과 유사한 에칭 특성을 갖고, 분리된 핀(111I)에 근접한 측벽은 분리된 핀들과 유사한 에칭 특성을 가진다.
본 발명의 실시예들에 따르면, 분리된 핀들(111I) 및 네스팅된 핀들(111N)은, 인접한 핀들(111)로부터의 그들의 간격을 제외하고, 서로 실질적으로 유사하다. 그에 따라, 분리된 핀들과 네스팅된 핀들의 높이들(H)은 본 발명의 일 실시예에 따라 실질적으로 유사할 수 있다. 더욱이, 분리된 핀들의 폭들(WI)은 네스팅된 핀들의 폭들(WN)과 실질적으로 유사하다. 분리된 핀들과 네스팅된 핀들(111I, 111N)의 균일한 형상과 폭은, 문턱 전압 및 누설 전류와 같은, 균일한 메트릭들을 가진 다중-핀 디바이스들의 이용을 가능하게 한다. 그에 따라, 네스팅된 핀들과 분리된 핀들(111N, 111I)에서의 균일한 폭은, IC 디바이스와 같은, 회로에서 분리된 핀들(111I)의 이용을 가능하게 한다.
이제 도 3b를 참조하면, 분리된 핀들과 네스팅된 핀들(111I 및 111N) 상에 형성된 하나 이상의 트랜지스터 디바이스를 포함하는 본 발명의 일 실시예가 도시되어 있다. 본 발명의 일 실시예에 따르면, 트랜지스터 디바이스들은 핀들(111) 상에 형성된, 트라이-게이트 디바이스와 같은, fin-FET 디바이스들을 포함할 수 있다. 도 3b에 도시된 바와 같이, STI(shallow trench isolation) 층(130)이 기판(101) 위에 그리고 핀들(111) 사이에 배치된다. 본 발명의 일 실시예에 따르면, STI 층(130)은, 관련 기술분야에 공지된 바와 같이, 실리콘 이산화물, 또는 다른 유사한 것일 수 있다. STI(130) 위로 연장하는 핀들(111)의 부분들 위에 게이트 유전체(131)가 배치될 수 있다. 일 실시예에 따르면, 게이트 금속(132)이 각각의 핀(111) 위에 배치될 수 있다. 도 3b에 도시된 바와 같이, 본 발명의 일 실시예는 네스팅된 핀들(111N) 위에 배치된 게이트 금속(132)의 단일 블록을 포함할 수 있다. 분리된 핀(111I) 위의 게이트 금속(132)은 본 발명의 일 실시예에 따라 다른 게이트들로부터 분리되어 있다. 그러므로, 분리된 핀(111I) 상에 형성된 트랜지스터 디바이스는 본 발명의 일 실시예에 따라 네스팅된 핀들과 독립적으로 제어될 수 있다. 도 3b의 단면도에 도시되어 있지는 않지만, 통상의 기술자들은 소스/드레인(S/D) 영역들이 게이트 금속의 대향 측면들에서(즉, 페이지 면의 안으로 그리고 페이지 면의 밖으로) 핀들(111)에 형성될 수 있다는 것을 인지할 것이다. 일 실시예에 따르면, 핀들(111)은 n-MOS 및/또는 P-MOS 디바이스들을 형성하기 위하여 n형 및/또는 p형 도펀트들로 적절히 도핑될 수 있다.
더욱이, 통상의 기술자들은 본 발명의 실시예들에 따라 설명된 고종횡비의 핀들이 전기 디바이스들에서의 사용에 제한되지 않고 NEMS(nanoelectromechanical systems)에서 사용되는 것들과 같은 나노구조들에서도 이용될 수 있다는 것을 인지할 것이다.
도 4는 본 발명의 일 구현예에 따른 컴퓨팅 디바이스(400)를 보여준다. 이 컴퓨팅 디바이스(400)는 보드(402)를 수용한다. 보드(402)는, 프로세서(404)와 적어도 하나의 통신 칩(406)을 포함하지만 이에 제한되지 않는, 다수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(406)도 보드(402)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현예들에서, 통신 칩(406)은 프로세서(404)의 일부이다.
컴퓨팅 디바이스(400)는, 그 응용에 따라, 보드(402)에 물리적으로 그리고 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD), 기타 등등)를 포함하지만, 이들에 제한되지 않는다.
통신 칩(406)은 컴퓨팅 디바이스(400)로 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선"과 그의 파생어들은 비고형물(non-solid) 매체를 통한 변조된 전자기 방사의 이용을 통해 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널, 등등을 기술하기 위해 이용될 수 있다. 그 용어는 관련 디바이스들이 어떤 전선도 포함하지 않는 것을 암시하지는 않지만, 일부 실시예들에서 그 디바이스들은 어떤 전선도 포함하지 않을 수도 있다. 통신 칩(406)은 Wi-Fi (IEEE 802.11 계열), WiMAX (IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들을 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것뿐만 아니라, 3G, 4G, 5G, 그 이상으로 지정되는 임의의 다른 무선 프로토콜들도 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 프로세서(404) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현예들에서, 프로세서의 집적 회로 다이는 본 발명의 구현예들에 따라 형성된 고종횡비의 핀들 위에 형성된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 해당 전자 데이터를 처리하는 디바이스의 부분 또는 임의의 디바이스를 말할 수 있다.
통신 칩(406)도 통신 칩(406) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현예들에서, 통신 칩의 집적 회로 다이는 본 발명의 구현예들에 따라 형성된 고종횡비의 핀들 위에 형성된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현예들에서, 컴퓨팅 디바이스(400) 내에 수용된 다른 컴포넌트는 본 발명의 구현예들에 따라 형성된 고종횡비의 핀들 위에 형성된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 녹화기일 수 있다. 추가 구현예들에서, 컴퓨팅 디바이스(400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 발명의 일 실시예는 고종횡비의 핀들을 형성하기 위한 방법을 포함하고, 이 방법은, 하드 마스크 에칭 공정을 이용하여 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 하나 이상의 분리된 피처 및 하나 이상의 네스팅된 피처를 포함함 -, 제1 기판 에칭 공정을 이용하여 상기 패터닝된 하드 마스크 아래에 배치된 기판을 통하여 제1 깊이까지 에칭하는 단계 - 상기 제1 기판 에칭 공정은 상기 패터닝된 하드 마스크의 분리된 피처들 및 네스팅된 피처들을 상기 기판에 전사하여 하나 이상의 분리된 핀 및 하나 이상의 네스팅된 핀을 형성함 -, 및 상기 제1 기판 에칭 공정과는 상이한 제2 기판 에칭 공정을 이용하여 상기 기판을 통하여 제2 깊이까지 에칭하는 단계를 포함한다. 본 발명의 추가 실시예는 상기 제1 기판 에칭 공정에서 이용되는 제1 기판 에칭 화학물질이 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 패시베이션 속도를 제공하고, 상기 제2 기판 에칭 공정에서 이용되는 제2 기판 에칭 화학물질이 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 에치 속도를 제공하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 제1 에칭 화학물질이 HBr, O2 및 CF4를 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 제2 에칭 화학물질이 Cl2, Ar, 및 CH4를 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 하드 마스크 에칭 공정이 또한 산소의 농도보다 큰 농도의 수소를 포함하는 화학물질을 이용하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 하드 마스크 에칭 공정에 이용되는 상기 화학물질이 대략 2.5:1과 3.5:1 사이의 수소 대 산소 비율을 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 하드 마스크 에칭 공정이 CH3F를 포함하는 화학물질을 이용하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 하드 마스크 층의 표면에 걸쳐 상기 하드 마스크 에칭 공정에서 이용되는 가스들의 유량을 변동시키는 단계를 더 포함하는 방법을 포함하고, 상기 하드 마스크 에칭 공정에서 이용되는 가스들의 유량은 상기 하드 마스크 층의 중심에 근접하여 상기 하드 마스크 에칭 공정에서 이용되는 가스들의 유량에 비해 상기 하드 마스크 층의 에지에 근접하여 더 낮다. 본 발명의 추가 실시예는 상기 하드 마스크 에칭 공정이 처리 챔버 내의 총 압력을 24 mTorr와 28 mTorr 사이에서 유지하는 단계를 더 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 제1 깊이가 70 nm와 100 nm 사이인 방법을 포함한다. 본 발명의 추가 실시예는 상기 제2 깊이가 130 nm와 170 nm 사이인 방법을 포함한다. 본 발명의 추가 실시예는 상기 하드 마스크 에칭 공정이 상기 하드 마스크 에칭 공정 동안 상기 반도체 기판을 지지하는 척을 35℃와 40℃ 사이의 온도로 유지하는 단계를 더 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 제1 기판 에칭 공정 및 제2 기판 에칭 공정이 상기 반도체 기판을 지지하는 척을 상기 기판에 걸쳐 가변적인 온도로 유지하는 단계를 더 포함하는 방법을 포함하고, 상기 반도체 기판의 중심에 근접한 척의 온도는 상기 반도체 기판의 에지에 근접한 척의 온도보다 높다. 본 발명의 추가 실시예는 상기 반도체 기판의 중심에 근접한 척의 온도는 30℃로 유지되고 상기 반도체 기판의 에지에 근접한 척의 온도는 10℃로 유지되는 방법을 포함한다. 본 발명의 추가 실시예는 상기 제1 기판 에칭 공정 및 제2 기판 에칭 공정이 RF 전원을 펄싱하는 단계를 더 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 RF 전원을 펄싱하는 단계가 시간의 10% 동안은 온이고 시간의 90% 동안은 오프인 듀티 사이클로 상기 RF 전원을 펄싱하는 단계를 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 제1 기판 에칭 공정 및 제2 기판 에칭 공정이 상기 기판의 에지에 근접한 플라스마 밀도가 상기 기판의 중심에 근접한 플라스마 밀도보다 낮도록 상기 기판의 표면에 걸쳐 플라스마 밀도를 제어하는 단계를 더 포함하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 패터닝된 하드 마스크를 형성하는 단계가 다중 패터닝 공정을 포함하는 방법을 포함한다.
본 발명의 일 실시예는 고종횡비의 핀들을 형성하기 위한 방법을 포함하고, 이 방법은, 하드 마스크 층 위에 더미 하드 마스크를 형성하는 단계 - 상기 더미 하드 마스크는 하나 이상의 분리된 피처 및 하나 이상의 네스팅된 피처를 가진 복수의 피처를 정의하고, 상기 하드 마스크 층은 에치 스톱 층 위에 배치되고, 상기 에치 스톱 층은 반도체 기판 위에 배치됨 -, 상기 하드 마스크 층을 통하여 에칭하기 위해 하드 마스크 에칭 공정을 수행하는 단계 - 상기 더미 하드 마스크 내의 네스팅된 피처들 및 분리된 피처들은 상기 하드 마스크 층에 전사됨 -, 상기 에치 스톱 층을 통하여 에칭하기 위해 브레이크 스루 에칭 공정을 수행하는 단계, 제1 기판 에칭 공정을 이용하여 상기 기판을 통하여 제1 깊이까지 에칭하는 단계, 및 상기 제1 기판 에칭 공정과는 상이한 제2 기판 에칭 공정을 이용하여 상기 기판을 통하여 제2 깊이까지 에칭하는 단계를 포함한다. 본 발명의 추가 실시예는 상기 제1 기판 에칭 공정이 HBr, O2 및 CF4를 포함하는 화학물질을 이용하고, 상기 제2 기판 에칭 공정이 Cl2, Ar, 및 CH4를 포함하는 화학물질을 이용하는 방법을 포함한다. 본 발명의 추가 실시예는 상기 제1 기판 에칭 공정에서 이용되는 제1 기판 에칭 화학물질이 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 패시베이션 속도를 제공하고, 상기 제2 기판 에칭 공정에서 이용되는 제2 기판 에칭 화학물질이 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 에치 속도를 제공하는 방법을 포함한다.
본 발명의 일 실시예는 반도체 디바이스를 포함하고, 이 반도체 디바이스는, 제1 폭을 가진 하나 이상의 네스팅된 고종횡비의 피처, 및 제2 폭을 가진 하나 이상의 분리된 고종횡비의 피처를 포함하고, 상기 제2 폭은 상기 제1 폭과 동등하다. 본 발명의 추가 실시예는 상기 분리된 핀들 및 네스팅된 핀들의 종횡비가 10:1보다 큰 반도체 디바이스를 포함한다. 본 발명의 추가 실시예는 상기 네스팅된 핀들이 42 nm 이하의 피치를 갖는 반도체 디바이스를 포함한다. 본 발명의 추가 실시예는 상기 제1 폭 및 제2 폭이 15 nm 미만인 반도체 디바이스를 포함한다.
이 개시 내용의 전체에 걸쳐 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 해당 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 이 개시 내용의 전체에 걸쳐 여러 곳에서 "하나의 실시예에서" 또는 "일 실시예에서"라는 구절들의 출현은 반드시 모두가 동일한 실시예를 언급하고 있는 것은 아니다. 더욱이, 특정한 특징들, 구조들, 또는 특성들이 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
전술한 발명을 실시하기 위한 구체적인 내용에서, 이 개시 내용을 간소화할 목적으로 다양한 특징들이 단일 실시예에 함께 모아져 있다. 이러한 개시 방법은 본 발명의 청구된 실시예들이 각 청구항에 명시적으로 기재되어 있는 것보다 많은 특징들을 요구한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 본 발명의 청구 대상은 단일의 개시된 실시예의 모든 특징들보다 적은 것에 있다. 따라서 다음의 청구항들은 이로써 발명을 실시하기 위한 구체적인 내용에 포함되고, 각 청구항은 개별 실시예로서 독립해 있다.
통상의 기술자들은 이 발명의 본질을 설명하기 위해 기술되고 예시된 부분들 및 방법 단계들의 상세들, 재료, 및 배열들의 다양한 다른 변화들이, 첨부된 청구항들에 표현된 발명의 원리들 및 범위를 벗어나지 않고 이루어질 수 있다는 것을 쉽게 이해할 것이다.

Claims (26)

  1. 고종횡비의 핀들(high aspect ratio fins)을 형성하기 위한 방법으로서,
    하드 마스크 에칭 공정을 이용하여 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 하나 이상의 분리된 피처(isolated feature) 및 하나 이상의 네스팅된 피처(nested feature)를 포함함 -;
    제1 기판 에칭 공정을 이용하여 상기 패터닝된 하드 마스크 아래에 배치된 기판을 통하여 제1 깊이까지 에칭하는 단계 - 상기 제1 기판 에칭 공정은 상기 패터닝된 하드 마스크의 분리된 피처들 및 네스팅된 피처들을 상기 기판에 전사(transfer)하여 하나 이상의 분리된 핀 및 하나 이상의 네스팅된 핀을 형성함 -; 및
    상기 제1 기판 에칭 공정과는 상이한 제2 기판 에칭 공정을 이용하여 상기 기판을 통하여 제2 깊이까지 에칭하는 단계
    를 포함하고, 상기 제1 기판 에칭 공정에서 이용되는 제1 기판 에칭 화학물질은 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 패시베이션 속도(lateral passivation rate)를 제공하고, 상기 제2 기판 에칭 공정에서 이용되는 제2 기판 에칭 화학물질은 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 에치 속도(lateral etch rate)를 제공하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 기판 에칭 화학물질은 HBr, O2 및 CF4를 포함하는 방법.
  4. 제1항에 있어서, 상기 제2 기판 에칭 화학물질은 Cl2, Ar, 및 CH4를 포함하는 방법.
  5. 제1항에 있어서, 상기 하드 마스크 에칭 공정은 또한 산소의 농도보다 더 큰 농도의 수소를 포함하는 화학물질을 이용하는 방법.
  6. 제5항에 있어서, 상기 하드 마스크 에칭 공정에 이용되는 상기 화학물질은 2.5:1과 3.5:1 사이의 수소 대 산소 비율을 포함하는 방법.
  7. 제5항에 있어서, 상기 하드 마스크 에칭 공정은 CH3F를 포함하는 화학물질을 이용하는 방법.
  8. 제1항에 있어서, 상기 하드 마스크 에칭 공정은 하드 마스크 층의 표면에 걸쳐 상기 하드 마스크 에칭 공정에서 이용되는 가스들의 유량을 변동시키는 단계를 더 포함하고, 상기 하드 마스크 에칭 공정에서 이용되는 가스들의 유량은 상기 하드 마스크 층의 중심에 근접하여 상기 하드 마스크 에칭 공정에서 이용되는 가스들의 유량에 비해 상기 하드 마스크 층의 에지에 근접하여 더 낮은 방법.
  9. 제1항에 있어서, 상기 하드 마스크 에칭 공정은 처리 챔버 내의 총 압력을 24 mTorr와 28 mTorr 사이에서 유지하는 단계를 더 포함하는 방법.
  10. 제1항에 있어서, 상기 제1 깊이는 70 nm와 100 nm 사이인 방법.
  11. 제1항에 있어서, 상기 제2 깊이는 130 nm와 170 nm 사이인 방법.
  12. 제1항에 있어서, 상기 하드 마스크 에칭 공정은 상기 하드 마스크 에칭 공정 동안 상기 기판을 지지하는 척(chuck)을 35℃와 40℃ 사이의 온도로 유지하는 단계를 더 포함하는 방법.
  13. 제1항에 있어서, 상기 제1 기판 에칭 공정 및 제2 기판 에칭 공정은 상기 기판을 지지하는 척을 상기 기판에 걸쳐 가변적인 온도로 유지하는 단계를 더 포함하고, 상기 기판의 중심에 근접한 척의 온도가 상기 기판의 에지에 근접한 척의 온도보다 높은 방법.
  14. 제13항에 있어서, 상기 기판의 중심에 근접한 척의 온도는 30℃로 유지되고 상기 기판의 에지에 근접한 척의 온도는 10℃로 유지되는 방법.
  15. 제1항에 있어서, 상기 제1 기판 에칭 공정 및 제2 기판 에칭 공정은 RF 전원을 펄싱(pulsing)하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서, 상기 RF 전원을 펄싱하는 단계는 시간의 10% 동안은 온(on)이고 시간의 90% 동안은 오프(off)인 듀티 사이클로 상기 RF 전원을 펄싱하는 단계를 포함하는 방법.
  17. 제1항에 있어서, 상기 제1 기판 에칭 공정 및 제2 기판 에칭 공정은 상기 기판의 에지에 근접한 플라스마 밀도(plasma density)가 상기 기판의 중심에 근접한 플라스마 밀도보다 낮도록 상기 기판의 표면에 걸쳐 플라스마 밀도를 제어하는 단계를 더 포함하는 방법.
  18. 제1항에 있어서, 상기 패터닝된 하드 마스크를 형성하는 단계는 다중 패터닝 공정을 포함하는 방법.
  19. 고종횡비의 핀들을 형성하기 위한 방법으로서,
    하드 마스크 층 위에 더미 하드 마스크를 형성하는 단계 - 상기 더미 하드 마스크는 하나 이상의 분리된 피처 및 하나 이상의 네스팅된 피처를 가진 복수의 피처를 정의하고, 상기 하드 마스크 층은 에치 스톱 층(etch stop layer) 위에 배치되고, 상기 에치 스톱 층은 반도체 기판 위에 배치됨 -;
    상기 하드 마스크 층을 통하여 에칭하기 위해 하드 마스크 에칭 공정을 수행하는 단계 - 상기 더미 하드 마스크 내의 네스팅된 피처들 및 분리된 피처들은 상기 하드 마스크 층에 전사됨 -;
    상기 에치 스톱 층을 통하여 에칭하기 위해 브레이크 스루 에칭 공정(break through etching process)을 수행하는 단계;
    제1 기판 에칭 공정을 이용하여 상기 기판을 통하여 제1 깊이까지 에칭하는 단계; 및
    상기 제1 기판 에칭 공정과는 상이한 제2 기판 에칭 공정을 이용하여 상기 기판을 통하여 제2 깊이까지 에칭하는 단계
    를 포함하고, 상기 제1 기판 에칭 공정에서 이용되는 제1 기판 에칭 화학물질은 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 패시베이션 속도를 제공하고, 상기 제2 기판 에칭 공정에서 이용되는 제2 기판 에칭 화학물질은 상기 네스팅된 핀들보다 상기 분리된 핀들에 대해 더 큰 측면 에치 속도를 제공하는 방법.
  20. 제19항에 있어서, 상기 제1 기판 에칭 공정은 HBr, O2 및 CF4를 포함하는 화학물질을 이용하고, 상기 제2 기판 에칭 공정은 Cl2, Ar, 및 CH4를 포함하는 화학물질을 이용하는 방법.
  21. 삭제
  22. 반도체 디바이스로서,
    제1 폭을 가진 하나 이상의 네스팅된 고종횡비의 피처; 및
    제2 폭을 가진 하나 이상의 분리된 고종횡비의 피처
    를 포함하고, 상기 제2 폭은 상기 제1 폭과 동등하고, 상기 분리된 고종횡비의 피처 및 네스팅된 고종횡비의 피처의 종횡비는 10:1보다 크고, 상기 네스팅된 고종횡비의 피처는 42 nm 이하의 피치를 갖고, 상기 제1 폭 및 제2 폭은 15 nm 미만인 반도체 디바이스.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 반도체 구조체로서,
    단결정 실리콘 기판;
    분리 층(isolation layer)을 통해 상기 단결정 실리콘 기판으로부터 연장되는 실리콘 핀들의 네스팅된 그룹(nested grouping of silicon fins) - 상기 실리콘 핀들의 네스팅된 그룹은,
    상부, 및 측방향으로 대향하는 측벽들(laterally opposite sidewalls)을 갖고, 형상(shape), 폭, 높이, 및 높이 대 폭 종횡비(height to width aspect ratio)를 갖는 제1 실리콘 핀 - 상기 폭은 15 나노미터보다 작고, 상기 높이는 100 나노미터 보다 크고, 상기 높이 대 폭 종횡비는 10:1보다 큼 -;
    상부, 및 측방향으로 대향하는 측벽들을 갖고, 상기 형상, 상기 폭, 상기 높이, 및 상기 높이 대 폭 종횡비를 갖는 제2 실리콘 핀;
    상부, 및 측방향으로 대향하는 측벽들을 갖고, 상기 형상, 상기 폭, 상기 높이, 및 상기 높이 대 폭 종횡비를 갖는 제3 실리콘 핀; 및
    상부, 및 측방향으로 대향하는 측벽들을 갖고, 상기 형상, 상기 폭, 상기 높이, 및 상기 높이 대 폭 종횡비를 갖는 제4 실리콘 핀 - 상기 제4 실리콘 핀은 제1 간격(spacing)으로 상기 제3 실리콘 핀과 측방향으로 바로 인접하고, 상기 제3 실리콘 핀은 상기 제1 간격으로 상기 제2 실리콘 핀과 측방향으로 바로 인접하고, 상기 제2 실리콘 핀은 상기 제1 간격으로 상기 제1 실리콘 핀과 측방향으로 바로 인접함 -을 포함함; 및
    상기 분리 층을 통해 상기 단결정 실리콘 기판으로부터 연장되는 분리된 실리콘 핀 - 상기 분리된 실리콘 핀은 상기 형상, 상기 폭, 상기 높이, 및 상기 높이 대 폭 종횡비를 갖고, 상기 분리된 실리콘 핀은 상기 제1 간격보다 1.5배 큰 제2 간격으로 상기 제1 실리콘 핀과 측방향으로 바로 인접함 -
    을 포함하는, 반도체 구조체.
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