KR102447235B1 - 플라스마 처리 방법 - Google Patents

플라스마 처리 방법 Download PDF

Info

Publication number
KR102447235B1
KR102447235B1 KR1020207009881A KR20207009881A KR102447235B1 KR 102447235 B1 KR102447235 B1 KR 102447235B1 KR 1020207009881 A KR1020207009881 A KR 1020207009881A KR 20207009881 A KR20207009881 A KR 20207009881A KR 102447235 B1 KR102447235 B1 KR 102447235B1
Authority
KR
South Korea
Prior art keywords
silicon substrate
gas
plasma
trench
fin
Prior art date
Application number
KR1020207009881A
Other languages
English (en)
Other versions
KR20200145823A (ko
Inventor
유스케 나가미츠
다케시 시마
다케시 시마다
하야토 와타나베
Original Assignee
주식회사 히타치하이테크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 히타치하이테크 filed Critical 주식회사 히타치하이테크
Publication of KR20200145823A publication Critical patent/KR20200145823A/ko
Application granted granted Critical
Publication of KR102447235B1 publication Critical patent/KR102447235B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32146—Amplitude modulation, includes pulsing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

플라스마 처리 방법은, 실리콘 기판에 STI를 생성하는 플라스마 처리 방법에 있어서, 펄스 변조된 고주파 전력에 의해 생성된 플라스마를 이용해서 상기 실리콘 기판에 트렌치를 형성하는 트렌치 형성 공정과, 상기 트렌치 형성 공정 후, 산소 가스만을 이용해서 상기 실리콘 기판을 산화시키는 산화 공정을 갖고, 상기 트렌치 형성 공정과 상기 산화 공정을 복수 회 반복한다.

Description

플라스마 처리 방법
본 발명은, 플라스마 처리 방법에 관한 것이다.
최근, 반도체의 미세화가 촉진되고, 디바이스의 구조에도 영향을 주고 있다. 예를 들면, 종래의 트랜지스터 구조에서는, 게이트 길이의 축소에 수반하는 소스 드레인 간의 단채널 효과에 의한 문턱값 전압 저하를 무시할 수 없게 되었다. 그래서, Fin(이하, fin이라고도 한다)이라 불리는 소스, 드레인 전극을 게이트 전극 측벽에 마련하는 Fin FET(Fin-Field Effect Transistor) 구조가 이용되게 되었다.
일반적인 Fin FET에 있어서는, 폴리실리콘 게이트 전극에 교차하는 Fin에 이온 주입을 행해서 소스, 드레인 전극이 형성되어, 트랜지스터의 구동 전류가 제어된다. 이때, 원하는 Fin의 높이가 얻어지지 않으면, Fin의 면적이 감소하므로, 트랜지스터의 구동 전류의 저하의 요인으로 된다. 또한, Fin의 측벽 형상에 러프니스가 발생하면, 디바이스 퍼포먼스가 저하하기 때문에, Fin의 측벽은 극력 수직에 가까운 형상이 요구된다.
한편, 반도체의 제조 분야에 있어서는, 소자 분리 기술로서 천구(淺溝) 분리(Shallow Trench Isolation : 이하 STI로 약칭한다)가 이용되고 있다. STI에서는, 예를 들면 이방성 에칭에 의해 실리콘 기판에 트렌치(에칭 홈이라고도 한다)가 형성된다. 그리고, 이 트렌치를 조합해서, Fin을 형성할 수 있다.
그런데, 일반적인 실리콘 기판에는, 트렌치의 폭이 비교적 좁으며, 또한 트렌치가 비교적 치밀하게 마련되어 있는 영역(이하, 밀부(密部) 패턴으로 약칭한다)과, 트렌치폭이 넓으며, 또한 트렌치가 비교적 성기게 마련되어 있는 영역(이하, 소부(疎部) 패턴으로 약칭한다)이 형성된다.
그리고, 에칭에 의한 실리콘 기판에 트렌치를 형성하는 공정에서는, 밀부 패턴 및 소부 패턴에 있어서, 트렌치의 깊이 및 형상이 같게 되도록 에칭하는 것이, 안정한 디바이스 퍼포먼스를 확보하는데 필요 불가결하다. 그러나, 밀부 패턴 및 소부 패턴이 혼재하는 실리콘 기판을 에칭하면, 밀부 패턴에 있어서의 에칭 속도는 느려지고, 소부 패턴에 있어서의 에칭 속도는 빨라져서, 균일한 트렌치 깊이가 얻어지지 않는다. 이러한 현상을 소밀 마이크로 로딩이라 한다.
또한 전술한 바와 같이, Fin FET 구조를 갖는 디바이스에서는, Fin의 실리콘 측벽에 극력 수직에 가까운 형상이 요구된다.
특허문헌 1에는, 제1 공정과, 제2 공정과, 제3 공정을 복수 회 반복함에 의해, 소정의 깊이의 트렌치를 실리콘 기판에 형성하는 기술이 개시되어 있다. 보다 구체적으로는, 제1 공정에서는 Cl2 가스를 이용해서 에칭하고, 제2 공정에서는 Ar 가스와 CF4 가스로 트렌치 측면에 퇴적한 퇴적물을 제거하고, 제3 공정에서는 O2 가스와 Ar 가스와의 혼합 가스로 트렌치 측면 및 저면을 산화시키는 것이 개시되어 있다. 또한, 이상의 3개의 공정을 복수 회 반복함에 의해서, 소밀 마이크로 로딩을 경감하는 것도 개시되어 있다.
또한, 특허문헌 2에는, 펄스 변조 전력의 인가 방법으로서, 플라스마는 펄스 변조에 의해 제어하고, 기판 바이어스는 연속 전력에 펄스 형상 전력을 중첩시키도록 제어하는 플라스마 에칭 방법이 개시되어 있다.
일본 특개2015-50440호 공보 일본 특개2014-220360호 공보
상면에 하드마스크를 마련한 실리콘 기판을, 특허문헌 1에 개시된 기술에 의해 에칭을 행함으로써, 소밀 마이크로 로딩을 저감할 수는 있다. 그러나, 특허문헌 1에 개시된 처리는 제2 공정을 포함하기 때문에, 그것에 의해 Fin의 실리콘 측벽에 러프니스가 발생한다는 문제가 있다.
특허문헌 1의 기술을 사용해서 에칭을 행한 후의 형상을 도 4에 나타낸다. 특허문헌 1에 개시된 제2 공정은, Ar 가스와 CF4 가스를 이용한 프로세스이고, 실리콘계의 반응 생성물을 제거할 목적으로 행해진다. 그러나, 불소가 Fin의 실리콘 측벽(201)의 에칭에 관여해서, 도 4에 나타내는 바와 같이 러프니스(요철)가 발생하는 원인으로 되어 있다.
실리콘 측벽(201)의 러프니스를 저감하기 위해서는, 제2 공정을 생략하고 반복해서 에칭할 필요가 있지만, 그것에 의해 제1 공정에 의해서 부착하는 퇴적물의 저감이 불충분하게 된다.
한편, 특허문헌 2에는, 삼불화질소 가스와 산소 가스의 혼합 가스를 이용한 플라스마에 의해 홈의 내부에 퇴적한 퇴적막을 제거하는 공정이 개시되어 있다. 그러나, 이와 같은 공정을 추가로 실행하면, 처리 시간이 길어지므로 바람직하지 않다.
본 발명은, 실리콘 기판의 에칭에 있어서, 실리콘 측벽의 러프니스를 저감하면서, 소밀 마이크로 로딩을 저감할 수 있는 플라스마 처리 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 대표적인 본 발명의 플라스마 처리 방법은, 실리콘 기판에 STI를 형성하는 플라스마 처리 방법에 있어서,
펄스 변조된 고주파 전력에 의해 생성된 플라스마를 이용해서 상기 실리콘 기판에 트렌치를 형성하는 트렌치 형성 공정과,
상기 트렌치 형성 공정 후, 산소 가스만을 이용해서 상기 실리콘 기판을 산화시키는 산화 공정을 갖고,
상기 트렌치 형성 공정과 상기 산화 공정을 복수 회 반복함에 의해 달성된다.
본 발명에 의해, 실리콘 기판의 에칭에 있어서, 실리콘 측벽의 러프니스의 저감 및 소밀 마이크로 로딩의 저감을 양립하는 플라스마 처리 방법을 제공할 수 있다.
상기한 이외의 과제, 구성 및 효과는, 이하의 실시형태의 설명에 의해 명백해진다.
도 1은, 본 실시형태에 있어서의 플라스마 에칭 장치의 개략도.
도 2는, 본 실시형태에 있어서의 반도체의 제조 공정을 설명하는 반도체 기판의 요부(要部) 단면도.
도 3은, 본 실시형태에 있어서의 반도체의 제조 공정 중의 도 2와 같은 개소의 요부 단면도.
도 4는, 종래 기술에 있어서의 반도체의 제조 공정 중의 도 2와 같은 개소의 요부 단면도.
도 5는, 본 실시형태에 있어서의 반도체의 제조 공정 중의 도 2와 같은 개소의 요부 단면도.
도 6은, 본 실시형태에 있어서의 반도체의 제조 공정 중의 도 2와 같은 개소의 요부 단면도.
도 7은, 본 실시형태에 있어서의 반도체의 제조 공정 중의 도 2와 같은 개소의 요부 단면도.
도 8은, 본 실시형태에 있어서의 반도체의 제조 공정의 플로차트.
이하, 본원 발명의 실시형태에 대하여, 도면을 참조하면서 설명한다. 도 1은 본 실시형태에 따른 플라스마 처리 방법을 실시하기 위하여 사용하는 플라스마 처리 장치의 개략 전체 구성을 나타내는 단면도이다.
플라스마 처리 장치는, 진공 처리실(101)과, 이 진공 처리실(101) 내에 마련된 하부 전극(시료대)(103)과, 석영 등의 마이크로파 투과창(104)과, 그 위쪽에 마련된 도파관(105)과, 마그네트론(플라스마 발생 장치)(106)과, 마그네트론 구동 전원(113)과, 진공 처리실(101)의 둘레에 마련된 솔레노이드 코일(107)과, 하부 전극(103)에 접속된 정전 흡착 전원(108)과, 기판 바이어스 전원(109)과, 마그네트론 구동 전원(113) 및 기판 바이어스 전원(109)의 공급 전력을 제어하기 위한 전력 제어부(114)로 이루어진다. 하부 전극(103)은, 실리콘 기판(203)을 유지하는 웨이퍼 재치(載置)면을 구비하고 있다.
마그네트론 구동 전원(113)이 플라스마 발생용 전력을 마그네트론(106)에 공급하고, 기판 바이어스 전원(109)은, 기판 바이어스 전력을 하부 전극(103)에 공급한다.
또한, 진공 처리실(101)에 실리콘 기판(203)을 반입하거나 또는 그 곳으로부터 반출하기 위하여 웨이퍼 반입구(110)가 마련되고, 진공 처리실(101)에 가스를 공급하기 위한 가스 공급구(111)가 마련되어 있다.
다음으로, 상기와 같이 구성된 플라스마 처리 장치의 동작을 설명한다. 진공 처리실(101)의 내부를 감압한 후, 에칭 가스를 가스 공급구(111)로부터 진공 처리실(101) 내에 공급하고, 원하는 압력으로 조정한다.
계속해서, 정전 흡착 전원(108)에 의해 직류 전압을 수백 V 인가함으로써, 실리콘 기판(203)을 하부 전극(103)의 위의 배치면에 정전 흡착시킨다. 그 후, 마그네트론 구동 전원(113)으로부터 플라스마 발생용 전력이 공급되었을 때(온 시)에, 마그네트론(106)으로부터 주파수 2.45GHz의 마이크로파를 발진한다. 이 마이크로파는, 도파관(105)을 통해서 진공 처리실(101) 내에 전파된다. 또, 플라스마 발생용 전력이 공급되지 않을 때(오프 시)는, 마그네트론(106)은 마이크로파의 발진을 정지한다.
진공 처리실(101) 내에는, 솔레노이드 코일(107)에 의해서 자장이 발생되고 있고, 이 자장과, 발진된 마이크로파의 상호 작용에 의해, 진공 처리실(101) 내에 고밀도의 플라스마(112)가 생성된다.
플라스마(112)가 생성된 후, 기판 바이어스 전원(109)으로부터 하부 전극(103)에 고주파 전력이 공급되고, 플라스마 중의 이온이 웨이퍼에 입사하는 에너지를 제어함으로써, 실리콘 기판(203)의 에칭 처리를 행할 수 있다.
그리고, 마그네트론(106)에 공급되는 전력을 펄스 변조함으로써, 펄스 플라스마를 발생시킬 수 있다. 보다 구체적으로는, 0%를 초과하고, 100% 미만의 듀티비로 플라스마 발생용 전력이 온/오프되면, 정상 방전 시와 비교해서 플라스마 발생 시의 전자 밀도나 전자 온도, 라디칼 밀도가 높아진다. 또, 이때 발생하는 플라스마를, 펄스 플라스마라 한다.
또한, 기판 바이어스 전원(109)의 출력도 펄스 변조되고, 펄스 변조된 전력을 하부 전극(103)에 인가할 수 있다. 플라스마 발생용 전력 혹은 기판 바이어스 전력은, 전력 제어부(114)에 의해서 제어된다.
여기에서, 듀티비란, 전력의 온/오프 합계 시간에 대한, 온 시간의 비율을 말하는 것으로 한다.
또, 사양 조건에 맞춰서, 플라스마 발생용 전력의 듀티비는 15∼40%의 범위 내에서 적의(適宜) 변경할 수 있고, 또한 기판 바이어스 전력의 듀티비는 5∼40%의 범위 내에서 적의 변경할 수 있다. 단, 플라스마 발생용 전력이 온일 때만, 기판 바이어스 전력이 온되도록 제어된다.
이하에, 도 2∼도 8을 참조해서, 이 플라스마 처리 장치를 이용한 STI의 플라스마 처리 방법의 실시형태를 기술한다. 도 2에 나타내는 바와 같이, 초기 구조로서, 실리콘 기판(203)의 위에 하드마스크(202)를 형성한다. 하드마스크(202)는, 소정 간격으로 패터닝된 밀부 패턴 DP와, 밀부 패턴 DP보다 넓은 간격으로 패터닝된 소부 패턴 SP를 갖는다. 밀부 패턴 DP에 있어서의 이웃하는 하드마스크(202)의 간격은, 20㎚ 이하, 예를 들면 10㎚ 정도이다.
플라스마 처리에 의해, Fin이 형성된 실리콘 기판(203)의 형상을 도 3에 나타낸다. Fin을 형성하는 프로세스는, 이하와 같다.
(1) 진공 처리실(101) 내에 Cl2 가스를 공급해서 0.4Pa 이하의 압력으로 하며, 또한 펄스 플라스마를 형성하기 위한 플라스마 발생용 전력의 듀티비를 40% 이하로 하는 프로세스 조건에서, 실리콘 기판(203)을 에칭한다(제1 공정, 도 8의 스텝S11).
(2) 진공 처리실(101) 내에 SF6와 CHF3의 혼합 가스를 공급하고, 실리콘 기판(203)을 수직 가공 처리한다(제2 공정, 도 8의 스텝S12). 여기에서, 수직 가공 처리란, 실리콘 기판(203)의 표면에 대해서 대략 수직으로 가공하는 처리를 말한다.
(3) 진공 처리실(101) 내에 O2 가스를 공급하고, 기판 바이어스 전원의 전력 5W 이하, 처리 시간 10초 이하로 하는 프로세스 조건에서, 실리콘 기판(203)의 표면을 산화시킨다(제3 공정, 도 8의 스텝S13).
(4) 제1 공정 내지 제3 공정을 복수 회 반복하고, 트렌치 깊이가 40㎚ 이상으로 될 때까지 에칭 처리를 행한다. 제1 공정 내지 제3 공정을 복수 회 반복하는 공정을, fin FET의 fin을 형성하는 fin 형성 공정이라 한다.
본 실시형태에서는 제1 공정 내지 제3 공정을 7회 반복해서 에칭 처리를 행하고, 그것에 의해 트렌치 깊이를 65㎚로 했다. 병행해서 형성한 트렌치 사이가 Fin으로 된다.
또, 본 실시형태에서는 트렌치 깊이가 65㎚로 될 때까지 에칭 처리했지만, 이에 한하지 않으며 Fin을 형성할 수 있는 소정의 깊이까지 에칭 처리하면 충분하다.
또한, Fin의 형성 후는, 소밀 마이크로 로딩에 의한 트렌치 깊이의 차가 25㎚로 되었지만, 실리콘 측벽(201)에는 러프니스가 발생하고 있지 않다. 다음의 STI를 형성하는 공정에서, 소밀 마이크로 로딩을 저감하는 플라스마 에칭 처리를 실시한다.
본 실시형태의 플라스마 에칭 처리 방법으로서, fin 형성 공정 후에, 추가로 펄스 플라스마 및 Cl2 가스를 이용한 제4 공정(트렌치 형성 공정)과, 연속 방전에 의한 플라스마 및 O2 가스만을 이용한 제5 공정(산화 공정)을 반복하여 행한다. 이것에 의해, Fin을 구성하는 실리콘 측벽(201)에 러프니스를 발생시키지 않고, 에칭 처리하는 것이 가능하게 된다.
보다 구체적으로, STI를 형성하는 공정을 설명한다. 표 1에, 본 실시형태에 있어서의 제4 공정 및 제5 공정에 관련된 처리 조건의 일례를 정리해서 나타낸다.
[표 1]
Figure 112020035400615-pct00001
우선, 도 5에 나타내는 바와 같이, 제4 공정(도 8의 스텝S14)에서 하드마스크(202)를 이용한 에칭에 의해, 실리콘 기판(203)에 트렌치를 형성한다. 처리 조건으로서 Cl2 가스를 이용하고, Cl2 가스의 유량을 200ml/min 이하, 압력을 0.3Pa 이하로 하는 것이 바람직하다. 대표적으로는 Cl2 가스 유량을 100ml/min, Ar 가스 유량을 30ml/min, CH4 가스를 4ml/min 이하, 압력을 0.1Pa로 했다.
제4 공정은, 펄스 변조된 고주파 전력을 실리콘 기판(203)이 재치되는 하부 전극(103)에 공급하면서 행해지는 것이 바람직하다. 또한, 플라스마를 생성하기 위한 펄스 변조된 고주파 전력의 듀티비는, 하부 전극(103)에 공급되어 펄스 변조된 고주파 전력의 듀티비보다 큰 것이 바람직하다.
또, 본 실시형태에서는 Ar 가스를 사용했지만, He 가스로 치환 또는 적의 혼합시켜도 되고, 그것에 의해서도, Ar 가스 단독의 경우와 동등한 효과가 얻어진다.
여기에서, 플라스마 발생용 전력을 800W, 듀티비를 40%로 하고, 기판 바이어스 전력을 400W, 듀티비를 25%로 하고, 플라스마 발생용 전력과 기판 바이어스 전력을 펄스 변조시키는 Dual TM(Time Modulation)에 의해서 동기시켰다.
또한, 제4 공정에서는 Dual TM에 의해서 펄스 변조시킴으로써, 하드마스크(202)에의 퇴적물의 부착을 억제할 수 있다. 또한, 가스 압력을 낮게 함으로써 에칭 중의 반응 생성물은 감소하고, 하드마스크(202)에 부착하는 퇴적물이 보다 감소한다.
그 때문에, 종래 기술의 제2 공정과 같은 실리콘계의 반응 생성물을 제거하는 공정은 불필요하게 되고, Fin의 러프니스를 저감할 수 있다. 또한, 제4 공정의 처리 시간이 너무 길면, 소부 패턴 SP의 에칭이 진행하기 쉬워 소밀 마이크로 로딩의 악화를 초래하기 때문에, 제4 공정의 처리 시간은 8초로 했다.
다음으로 도 6에 나타내는 바와 같이, 제5 공정(도 8의 스텝S15)에서, 하드마스크(202)의 측면 및 상면, 그리고 실리콘 표면에 산화 부분(204)을 형성한다. 이 산화 부분(204)을 마련함에 의해서, 그 후에 제4 공정이 반복되어 실행될 때에, 실리콘 기판(203)을 깊이 방향으로 더 에칭할 때, 하드마스크(202)의 측면 및 실리콘 측벽(201)의 에칭을 방지할 수 있다.
제5 공정의 처리 조건으로서, O2 가스만을 이용해서, 플라스마 발생용 전력 900W의 연속파로 플라스마를 생성하고, 기판 바이어스 전력 5W의 연속파를 인가시키면서 플라스마 처리를 했다. 기판 바이어스 전력을 인가시킴으로써, 밀부 패턴 DP의 실리콘 측벽(201)이 산화되기 쉬워지고, 러프니스의 발생을 방지한다. 그러나, 10W 이상 인가시키면, 깊이 방향의 에칭이 억제되므로, 소밀 마이크로 로딩이 악화한다. 따라서, 기판 바이어스 전력은 5W의 연속파로 했다.
제5 공정은, 변조되어 있지 않은 고주파 전력을 하부 전극(103)에 공급하면서 행해지는 것이 바람직하다.
제5 공정에서는 O2 가스의 유량이 많고, 처리 시간이 길면 밀부 패턴 DP의 영역에 있어서 노출된 실리콘 표면이 과잉으로 산화되기 때문에, 그 후에 제4 공정이 반복되어 실행될 때에, 실리콘 기판(203)의 에칭이 저해된다. 또한, 압력이 너무 낮으면 소부 패턴 SP에 노출된 실리콘 표면이 산화하기 어려우므로, 깊이 방향의 에칭을 억제할 수 없고, 소밀 마이크로 로딩 악화의 원인으로 된다. 그 때문에, O2의 가스 유량은 100ml/min 이하, 압력을 0.8Pa 이하, 처리 시간은 7초로 했다.
본 실시형태에서는, 제4 공정의 처리 시간은 8초, 제5 공정의 처리 시간은 7초로 했지만, 모두 처리 시간이 너무 길면, 소밀 마이크로 로딩 악화의 원인으로 된다. 그 때문에, 제4 공정과 제5 공정은, 처리 시간이 10초 이내인 것이 바람직하고, 그것에 의해 마찬가지의 효과가 얻어진다.
표 1에 나타내는 처리 조건에서, 도 5(제4 공정), 도 6(제5 공정)을 이용해서 설명한 2개의 공정을 소정의 깊이로 되도록 반복하여 에칭한다. 본 실시형태에서는, 트렌치 깊이가 110㎚로 되도록 5회 반복했다.
도 7에 나타내는 바와 같이, 소밀 마이크로 로딩에 의한 트렌치 깊이의 차는 10㎚까지 감소했다. 본 실시형태에서는 트렌치 깊이가 110㎚로 될 때까지 에칭을 했지만, 제4 공정과 제5 공정을 5회 이상 많이 반복하는 것이 바람직하고, 그것에 의해 트렌치 깊이가 110㎚ 이상으로 되도록 에칭할 수 있다.
이상 기술한 바와 같이, 본 실시형태에 따르면, 제4 공정에 의해 에칭 중에 반응 생성물을 줄이고, 제5 공정에서 실리콘 표면의 과도한 보호를 회피함에 의해, 퇴적물의 퇴적을 억제하면서, 소밀 마이크로 로딩의 저감과, Fin의 실리콘 측벽에 있어서의 러프니스의 저감의 양립을 실현할 수 있다.
또, 본 발명은 상기한 실시형태로 한정되는 것은 아니며, 다양한 변형예가 포함된다. 예를 들면, 상기한 실시형태는 본 발명을 알기 쉽게 설명하기 위하여 상세히 설명한 것이며, 반드시 설명한 모든 구성을 구비하는 것으로 한정되는 것은 아니다. 또한, 어느 실시형태에 있어서의 구성의 일부를 다른 실시형태의 구성으로 치환하는 것이 가능하고, 또한, 어느 실시형태의 구성에 다른 실시형태의 구성을 더하는 것도 가능하다. 또한, 각 실시형태에 있어서의 구성의 일부에 대하여, 다른 구성의 추가·삭제·치환을 하는 것도 가능하다.
101 : 진공 처리실
102 : 웨이퍼
103 : 하부 전극
104 : 마이크로파 투과창
105 : 도파관
106 : 마그네트론
107 : 솔레노이드 코일
108 : 정전 흡착 전원
109 : 기판 바이어스 전원
110 : 웨이퍼 반입구
111 : 가스 공급구
112 : 플라스마
113 : 마그네트론 구동 전원
201 : 실리콘 측벽
202 : 하드마스크
203 : 실리콘 기판
204 : 산화 부분

Claims (11)

  1. 실리콘 기판에 STI(Shallow Trench Isolation)를 형성하는 플라스마 처리 방법에 있어서,
    fin FET의 fin을 형성하는 fin 형성 공정과,
    fin 형성 공정 후, 펄스 변조된 고주파 전력에 의해 생성된 플라스마를 이용해서 상기 fin 형성 공정 후의 실리콘 기판에 트렌치를 형성하는 트렌치 형성 공정과,
    상기 트렌치 형성 공정 후, 산소 가스만을 이용해서 상기 실리콘 기판을 산화시키는 산화 공정을 갖고,
    상기 트렌치 형성 공정과 상기 산화 공정을 복수 회 반복하고,
    상기 fin 형성 공정은,
    펄스 변조된 고주파 전력에 의해 생성된 플라스마를 이용해서 상기 실리콘 기판을 에칭하는 제1 공정과,
    상기 제1 공정 후의 실리콘 기판을 에칭하는 제2 공정과,
    산소 가스를 이용해서 상기 실리콘 기판을 산화시키는 제3 공정을 포함하고,
    상기 제1 공정 내지 상기 제3 공정을 복수 회 반복하는 것을 특징으로 하는 플라스마 처리 방법.
  2. 제1항에 있어서,
    상기 산화 공정은, 연속 방전에 의한 플라스마를 이용해서 행해지는 것을 특징으로 하는 플라스마 처리 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 트렌치 형성 공정은, 펄스 변조된 고주파 전력을 상기 실리콘 기판이 재치(載置)되는 시료대에 공급하면서 행해지는 것을 특징으로 하는 플라스마 처리 방법.
  4. 제3항에 있어서,
    상기 플라스마를 생성하기 위한 펄스 변조된 고주파 전력의 듀티비는, 상기 시료대에 공급되어 펄스 변조된 고주파 전력의 듀티비보다 큰 것을 특징으로 하는 플라스마 처리 방법.
  5. 제4항에 있어서,
    상기 트렌치 형성 공정은, 염소 가스와 메탄 가스와 아르곤 가스의 혼합 가스를 이용해서 행해지는 것을 특징으로 하는 플라스마 처리 방법.
  6. 제5항에 있어서,
    상기 산화 공정은, 변조되지 않은 고주파 전력을 상기 시료대에 공급하면서 행해지는 것을 특징으로 하는 플라스마 처리 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 공정은, 염소 가스를 이용해서 행해지는 것을 특징으로 하는 플라스마 처리 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 제2 공정은, SF6 가스와 CHF3 가스를 이용해서 행해지는 것을 특징으로 하는 플라스마 처리 방법.
  11. 삭제
KR1020207009881A 2019-06-21 2019-06-21 플라스마 처리 방법 KR102447235B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/024708 WO2020100338A1 (ja) 2019-06-21 2019-06-21 プラズマ処理方法

Publications (2)

Publication Number Publication Date
KR20200145823A KR20200145823A (ko) 2020-12-30
KR102447235B1 true KR102447235B1 (ko) 2022-09-27

Family

ID=70730246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207009881A KR102447235B1 (ko) 2019-06-21 2019-06-21 플라스마 처리 방법

Country Status (6)

Country Link
US (1) US11373875B2 (ko)
JP (1) JP7000568B2 (ko)
KR (1) KR102447235B1 (ko)
CN (1) CN112424912B (ko)
TW (1) TWI759732B (ko)
WO (1) WO2020100338A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
CN117769757A (zh) * 2022-07-25 2024-03-26 株式会社日立高新技术 等离子体处理方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110783A (ja) * 1999-10-12 2001-04-20 Hitachi Ltd プラズマ処理装置およびプラズマ処理方法
JP2013030776A (ja) * 2011-07-27 2013-02-07 Advanced Ion Beam Technology Inc 代用ソース／ドレインフィンｆｅｔ加工
JP2014204050A (ja) * 2013-04-09 2014-10-27 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP2015050440A (ja) * 2013-09-04 2015-03-16 株式会社日立ハイテクノロジーズ プラズマ処理方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101153396B (zh) * 2006-09-30 2010-06-09 中芯国际集成电路制造(上海)有限公司 等离子刻蚀方法
JP5229711B2 (ja) * 2006-12-25 2013-07-03 国立大学法人名古屋大学 パターン形成方法、および半導体装置の製造方法
JP5035300B2 (ja) * 2009-06-15 2012-09-26 株式会社デンソー 半導体装置の製造方法
US20110061812A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
JP2011211135A (ja) * 2010-03-31 2011-10-20 Hitachi High-Technologies Corp プラズマ処理方法
US9324576B2 (en) * 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
JP2014220360A (ja) 2013-05-08 2014-11-20 株式会社日立ハイテクノロジーズ プラズマ処理方法
CN104425339B (zh) * 2013-08-20 2017-09-22 中芯国际集成电路制造(上海)有限公司 用于鳍式场效应晶体管的浅沟槽隔离结构的形成方法
KR102366087B1 (ko) 2013-12-23 2022-02-23 인텔 코포레이션 다수의 핀 피치 구조에 걸쳐 곧고, 높고, 균일한 핀을 위한 진보된 에칭 기법
CN103871902A (zh) * 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法
US9240315B1 (en) * 2014-10-10 2016-01-19 Applied Materials, Inc. CVD oxide surface pre-conditioning by inductively coupled O2 plasma
US9966312B2 (en) * 2015-08-25 2018-05-08 Tokyo Electron Limited Method for etching a silicon-containing substrate
US10037890B2 (en) * 2016-10-11 2018-07-31 Lam Research Corporation Method for selectively etching with reduced aspect ratio dependence

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110783A (ja) * 1999-10-12 2001-04-20 Hitachi Ltd プラズマ処理装置およびプラズマ処理方法
JP2013030776A (ja) * 2011-07-27 2013-02-07 Advanced Ion Beam Technology Inc 代用ソース／ドレインフィンｆｅｔ加工
JP2014204050A (ja) * 2013-04-09 2014-10-27 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP2015050440A (ja) * 2013-09-04 2015-03-16 株式会社日立ハイテクノロジーズ プラズマ処理方法

Also Published As

Publication number Publication date
TW202101585A (zh) 2021-01-01
JPWO2020100338A1 (ja) 2021-02-15
US11373875B2 (en) 2022-06-28
US20210066087A1 (en) 2021-03-04
CN112424912A (zh) 2021-02-26
WO2020100338A1 (ja) 2020-05-22
KR20200145823A (ko) 2020-12-30
CN112424912B (zh) 2024-01-05
TWI759732B (zh) 2022-04-01
JP7000568B2 (ja) 2022-01-19

Similar Documents

Publication Publication Date Title
JP6138653B2 (ja) ドライエッチング方法
JP6719602B2 (ja) 材料改質とｒｆパルスを用いた選択的エッチング
JP6035606B2 (ja) プラズマ処理方法およびプラズマ処理装置
KR101875496B1 (ko) 플라스마 처리 장치 및 플라스마 처리 방법
US20070175856A1 (en) Notch-Free Etching of High Aspect SOI Structures Using A Time Division Multiplex Process and RF Bias Modulation
JP6298867B2 (ja) プラズマ処理方法およびプラズマ処理装置
US9018075B2 (en) Plasma processing method
KR102447235B1 (ko) 플라스마 처리 방법
JP6095528B2 (ja) プラズマ処理方法
JP2014220360A (ja) プラズマ処理方法
JP6579786B2 (ja) プラズマエッチング方法
JP6228860B2 (ja) 半導体装置の製造方法
WO2024023877A1 (ja) プラズマ処理方法
JP6113608B2 (ja) プラズマエッチング方法
JP5918886B2 (ja) プラズマ処理方法
CN111868890A (zh) 等离子体处理方法以及等离子体处理装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant