TWI564934B - 用於跨多重鰭間距結構的直、高且均勻之鰭的進階蝕刻技術 - Google Patents

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Description

用於跨多重鰭間距結構的直、高且均勻之鰭的進階蝕刻技術
本發明的實施例大致上關於半導體裝置的製造。特別地，本發明的實施例關於形成高長寬比鰭式結構之方法。
隨著微處理器變得愈快及愈小，積體電路(IC)變得愈複雜及組件變得愈密集地封裝。非平面鰭式電晶體裝置的使用能夠以更小的裝置工作面積增加性能。與梯形或三角形的鰭部相比，形狀為實質長方形的鰭部具有增進的短通道效應。這導致在給定的過勵電壓下有更高的性能。長方形鰭也能夠有跨越鰭高度之一致的裝置性能，而在電流上不會劣化。
但是，隨著電晶體裝置的長寬比持續增加，愈來愈難以使遍及基地之鰭的寬度及長方形剖面維持均勻。具體而言，當裝置的關鍵尺寸(CD)及裝置的間距降低時，微負載效應變成顯著的問題。當鰭的CD及間距小至足以在 蝕刻處理期間在基底表面上產生不同的主動離子可親性時，會發生微負載效應。由於局部強化蝕刻或電漿沈積，這造成結構上相依的蝕刻偏移。此外，當鰭式結構之間的間距是不均勻時，微負載效應變成更顯著的問題。舉例而言，當以單一蝕刻處理形成巢式鰭及隔離鰭時，由於微負載效應對於各型式的鰭將會不同，所以，巢式鰭的寬度將不會等於隔離鰭的寬度。因此，愈來愈難以設計包含要求非均勻間隔之鰭式電晶體裝置的電路。由於不同間距的結果，所以，即使巢式鰭及隔離鰭都設計成等效地執行時，巢式鰭仍將具有不同於隔離鰭的準則，例如漏電流及臨界電壓。
100‧‧‧鰭式裝置
101‧‧‧基底
102‧‧‧蝕刻阻止層
103‧‧‧硬遮罩層
104‧‧‧仿硬遮罩
105‧‧‧隔離特徵
106‧‧‧巢式特徵
107‧‧‧隔離硬遮罩特徵
108‧‧‧巢式硬遮罩特徵
110‧‧‧遮罩堆疊
111I‧‧‧隔離鰭
111N‧‧‧巢式鰭
130‧‧‧淺溝槽隔離層
131‧‧‧閘極介電質
132‧‧‧閘極金屬
400‧‧‧計算裝置
圖1顯示根據本發明的實施例之形成高長寬比鰭式半導體裝置的方法之流程圖。
圖2A-2D顯示根據本發明的實施例在不同處理後之高長寬比鰭式半導體裝置的剖面視圖。
圖3A顯示根據本發明的實施例之高長寬比鰭式半導體裝置的剖面視圖。
圖3B顯示根據本發明的實施例之包括電晶體裝置的高長寬比鰭式半導體裝置的剖面視圖。
圖4顯示使用根據本發明的實施例之高長寬比鰭式半導體裝置的計算裝置之概要視圖。
【發明內容及實施方式】
本發明的實施例防止微負載效應在隔離鰭及巢式鰭的寬度上造成顯著差異。本發明的實施例使用多重基底蝕刻處理，以在形成於相同基底上的巢式及隔離鰭結構等二結構中產生均勻之具有長方形剖面的鰭寬度。均勻的鰭寬度允許使用多鰭裝置，所述多鰭裝置在巢式及隔離鰭結構中具有例如臨界電壓及漏電流等一致準則。此外，在隔離及巢式鰭中的均勻寬度允許在例如IC裝置等電路中使用隔離鰭。
本發明的實施例包含硬遮罩圖型化處理，將形成於仿硬遮罩中的鰭形狀轉換至硬遮罩層中。為了在隔離及巢式鰭之間維持均勻的鰭寬度並將鰭的形狀轉移至硬遮罩中，硬遮罩蝕刻處理使用具有高的氫對氧比例之蝕刻化學品。根據實施例，藉由使用包括CH3F的蝕刻化學品而取得增加的氫濃度。在硬遮罩層被圖型化之後，本發明的實施例使用穿透蝕刻，以移除鰭將形成於其中的基底上方蝕刻阻擋層的部份。
本發明的實施例也包含多重基底蝕刻處理，以提供均勻的鰭寬度給高長寬比的鰭。第一基底蝕刻處理將基底蝕刻至第一深度。本發明的實施例包含具有在80nm與90nm之間的第一深度之鰭式裝置。第一蝕刻處理的實施例使用化學品，使側壁成鈍態以保留鰭寬度。舉例而言，第一蝕刻處理使用包括HBr、O2、及CF4的化學品。在實施例中，第一基底蝕刻處理具有的橫向鈍態化速率對於隔離 鰭比巢式鰭更大。如此，本發明的實施例包含第一基底蝕刻處理，造成寬度比隔離鰭的寬度更小的巢式鰭。因此，本發明的實施例使用第二蝕刻處理，以使隔離鰭及巢式鰭的寬度相等。第二蝕刻處理藉由使用對隔離鰭的橫向蝕刻速率比對巢式鰭的橫向蝕刻速率更大的蝕刻化學品，而使鰭的寬度相等。本發明的實施例使用包括Cl2、Ar、及CH4的化學品以用於第二基底蝕刻處理。在第二蝕刻處理期間，基底被蝕刻至第二深度。本發明的實施例包含在120nm與160nm之間的第二深度。
根據本發明的實施例，鰭的長寬比大於10：1。此外，本發明的某些實施例之高長寬比的鰭包含具有42nm和更小的間距及15nm和更小的CD之鰭。此外，實施例包含鰭式裝置，其具有一或更多巢式鰭及一或更多隔離鰭。
圖1是流程圖，顯示根據本發明的實施例之形成具有均勻寬度的高長寬比鰭的方法140。配合圖1，使用圖2A-2D中所示的鰭式裝置100的剖面視圖，說明根據本發明的實施例之形成均勻的高長寬比鰭的方法。
現在參考圖1，根據實施例，形成高長寬比鰭的方法140始於方塊150。在方塊150，在半導體基底上形成遮罩堆疊110。圖2A是在遮罩堆疊110配置在基底101的上表面之後基底101的剖面視圖。如圖2A所示，根據實施例，遮罩堆疊110包括仿硬遮罩104、硬遮罩層103、及蝕刻阻止層102。
根據實施例，仿硬遮罩104包含一或更多隔離特徵 105及一或更多巢式特徵106。隔離特徵105配置在基底101的多個部份之上方，在後續的處理期間，隔離鰭111I將形成在這些部份中，以及，巢式特徵106配置在基底101的多個部份之上方，在後續的處理期間，巢式鰭111N將形成在這些部份中。根據實施例，仿硬遮罩104由典型的遮罩材料構成，例如氧化物。根據本發明的實施例，隔離及巢式特徵105、106的寬度WD被選擇成它們大於巢式及隔離鰭的所需的鰭寬度。形成寬度WD大於鰭111的所需寬度之隔離及巢式特徵105、106會允許後續的蝕刻處理具有非零的橫向蝕刻速率，而降低鰭的寬度。根據本發明的實施例，特徵105、106的寬度WD小於20nm。本發明的實施例也包含設有寬度WD小於15nm之特徵105、106的仿硬遮罩104。
根據實施例，使用多重圖型化處理以形成仿硬遮罩104。當特徵之間的間距PN及PI足夠小，以致於微影術的解析度不足以圖型化仿硬遮罩時，多重圖型化處理是較佳的。本發明的實施例包含雙圖型化處理，其中，如同此技藝中所知般，間隔器形成於預圖型化的特徵之側壁上。根據實施例，間隔器可為氧化物材料，以及，預圖型化特徵可為多晶矽材料。根據實施例，以例如光學微影術等此技藝中熟知的微影術，形成預圖型化特徵。藉由將例如氧化物等材料層配置於預圖型化特徵及硬遮罩層103的曝露表面上，形成間隔器。然後，使用各向異性間隔器蝕刻處理以移除配置在預圖型化特徵及曝露的硬遮罩層103的水 平表面上的氧化物材料，僅留下配置在預圖型化特徵的側壁上的間隔器。選擇性地移除預圖型化特徵，藉以僅留下間隔器。藉由改變預圖型化材料的寬度，可調整各間隔器之間的間距。根據實施例，餘留的間隔器可以作為形成仿硬遮罩104之隔離特徵105及巢式特徵106。根據另外實施例，雙圖型化處理可以重複一或更多次，最後留下作為仿硬遮罩104的隔離及巢式特徵105、106的間隔器組。
根據實施例，仿硬遮罩104由抗蝕刻處理的材料形成，所述抗蝕刻處理會選擇性地蝕穿如圖2A所示之配置於其下方的硬遮罩層103。根據實施例，仿硬遮罩104是例如二氧化矽等氧化物材料。在實施例中，硬遮罩層103是可以抗蝕刻劑的材料，所述蝕刻劑會選擇性地蝕刻基底101。根據實施例，硬遮罩層103是氮化物。某些實施例包含例如Si3N4等熱生長的氮化物之硬遮罩層103。本發明的實施例具有厚度在40nm與60nm之間的硬遮罩層103。本發明的其它實施例包含以例如化學汽相沈積(CVD)、實體汽相沈積(PVD)、或原子層沈積(ALD)等處理形成硬遮罩層103。
如圖2A中所示，本發明的實施例包含配置在蝕刻阻止層102上方的硬遮罩層103。蝕刻阻止層可為例如適當的氧化物層，例如二氧化矽層。本發明的實施例包含小於10nm厚的熱生長氧化物層。其它實施例具有蝕刻阻止層102，蝕刻阻止層102為熱生長的二氧化矽層且約7nm厚。本發明的實施例也包含以例如CVD、PVD、或ALD 等處理形成蝕刻阻止層102。
根據實施例，如圖2A所示，蝕刻阻止層102配置在半導體基底101的上表面上。根據本發明的實施例，半導體基底101由適用於半導體裝置製造的材料構成，例如單晶矽基或或SOI基底。
再參考圖1，形成高長寬比鰭的方法140進行至方塊160。在方塊160，實施硬遮罩蝕刻處理以蝕穿硬遮罩層103。根據本發明的實施例，硬遮罩蝕刻處理使用仿硬遮罩104作為遮罩，以將隔離及巢式特徵105、106轉移至硬遮罩層103中，而形成隔離硬遮罩特徵107及巢式硬遮罩特徵108。因此，隔離硬遮罩特徵107及巢式硬遮罩特徵108分別與隔離及巢式仿硬遮罩特徵105和106對齊。圖2B顯示根據本發明的實施例之硬遮罩層103由硬遮罩處理圖型化以形成隔離硬遮罩特徵107及巢式硬遮罩特徵108之後的硬遮罩層103。
由於導因於非均勻間距的微負載效應之變異性，所以，硬遮罩蝕刻處理必須受控制以確保隔離特徵107及巢式特徵108的橫向蝕刻速率是均勻的。硬遮罩蝕刻處理的橫向蝕刻速率取決於側壁的鈍態化以及來自電漿的活性物種蝕刻掉硬遮罩材料的速率。遍佈於基底101之變化間距造成活性物種更容易接近的鰭，因而使得這些鰭更快速蝕刻。此外，延著鰭的側壁之聚合物沈積速率也取決於間距。因此，不控制聚合物沈積，隔離特徵及巢式特徵的寬度會因不同的橫向蝕刻速率而不均勻。
在氟基電漿中，電漿中氫濃度的增加會造成聚合速率增加。增加的聚合會改良硬遮罩蝕刻處理期間形成的硬遮罩鰭的側壁之鈍態化。存在於電漿中增加的氫會將氟從電漿中清除以及造成更富含碳的電漿。電漿中過量的碳能夠形成非揮發性分子，這些非揮發性分子會將表面鈍態化並防止蝕刻。由於形成在水平表面上的鈍化層的多個部份會被離子轟炸移除，所以，鈍化層主要形成在側壁上。因此，聚合的增加將增加側壁鈍態化以及改良蝕刻化學品的各向異性性質。在蝕刻處理的各向異性性質的改良將增進隔離硬遮罩特徵WHM-I及巢式硬遮罩特徵WHM-N的寬度均勻性。
但是，根據設有氮化物硬遮罩層103及氧化物仿硬遮罩104之實施例，電漿中氫濃度的增加也造成硬遮罩層103相對於仿硬遮罩104的蝕刻選擇性降低。由於過多氫的存在會清除氟，所以，氟濃度下降。在較低的氟濃度時，氮化物硬遮罩103及氧化物仿硬遮罩104的蝕刻速率變成彼此較不選擇的。因此，氧可以加至電漿中以反制此效應。當電漿中的氧含量增加時，氧會清除碳原子以產生揮發性的CO及CO2，揮發性的CO及CO2會被汲出腔室。如此，電漿的氟濃度增加，且增加的反應性離子增加氮化物硬遮罩層103的蝕刻速率比它們增加氧化物仿硬遮罩104的蝕刻速率還大。因此，為了將仿硬遮罩104的圖案轉移至硬遮罩層103中而不產生會造成隔離及巢式特徵的不同寬度之微負載效應，在電漿內必須維持適當的氫對 氧比例。
在例如使用CHF3作為氟源的蝕刻化學品之典型的蝕刻條件下，微負載效應通常使巢式硬遮罩特徵108的寬度小於隔離硬遮罩特徵107的寬度。因此，在巢式硬遮罩鰭的側壁上之鈍態化的量小於隔離硬遮罩鰭的側壁上的鈍態化的量。藉由提供增加側壁鈍態化的蝕刻化學品，可以克服此問題。因此，本發明的實施例使用包含氫濃度高於氧濃度的蝕刻化學品。實施例可以使用例如CH3F或CH2F2等氣體，以相對於使用CHF3作為氟源之蝕刻化學品，增加電漿的氫濃度。如上所述，氫的增加會使得氟從電漿被清除以及允許碳濃度增加。增加的碳濃度會增加側壁上的鈍態化量。
但是，應注意，假使氫濃度增加太多，則將見到特徵107、108的寬度上相反的效應。在這些情形中，由於巢式特徵的鈍態化速率將增加，所以，巢式特徵108具有的橫向蝕刻速率將比隔離特徵107的橫向蝕刻速率更低。這將造成更厚的巢式特徵108及更薄的隔離特徵107。因此，為了平衡蝕刻速率及產生均勻的寬度WHM-I及WHM-N，較佳的是藉由也將氧併入電漿中以平衡氫含量的增加。根據本發明的實施例，當電漿中氫對氧(H：O)的比例維持在約2.5：1與3.5：1之間時，可以取得隔離及巢式特徵107、108之均勻的寬度WHM-I及WHM-N。為了取得本發明的實施例所述的氫對氧比例，可以使用包含O2、Ar及CH3F的混合氣體，其中，O2的流速是在約70sccm與100sccm 之間，CH3F的流速是在約150sccm與200sccm之間，以及Ar的流速是在約50sccm與150sccm之間。本發明的實施例在硬遮罩蝕刻處理期間，在處理室中使用在24mTorr與28mTorr之間的總壓力。本發明的其它實施例在硬遮罩蝕刻處理期間，在處理室中使用約26mTorr的總壓力。
實施例也包含在處理期間使用通過基底表面之不同的處理氣體流速。實施例包含在接近基底的中心之處理氣體流速比接近基底的邊緣之流速更高。根據本發明的實施例，中心氣體流速對邊緣氣體流速的比例約60%。舉例而言而非限定，假使O2流速總共是100sccm，則中心O2流速可為60sccm且邊緣O2流速可為40sccm。
本發明的其它實施例藉由在硬遮罩蝕刻處理期間控制支撐基底的夾具之溫度，也可控制硬遮罩特徵107、108的寬度WHM-I及WHM-N。本發明的實施例包含在硬遮罩蝕刻處理期間將夾具溫度維持在35℃與40℃之間。其它實施例包含在硬遮罩蝕刻處理期間將夾具溫度維持在約37℃。
又參考圖1，形成高長寬比鰭的方法140進行至方塊170，在方塊170中，根據本發明的實施例，執行穿透蝕刻處理。穿透蝕刻處理選擇性地移除硬遮罩特徵107、108之間的部份蝕刻阻止層102，以使半導體基底101的上表面曝露。根據本發明的實施例，穿透蝕刻處理包含化學品，所述化學品包括CF4、Cl2、及Ar-CH4混合物。舉 例而言但非限定，CF4具有約15sccm的流速，Cl2具有約65sccm的流速，Ar-CH4混合物約為4%的CH4以及具有約70sccm的流速。根據實施例，在穿透蝕刻處理期間的總壓力約為4.5mTorr。
在執行穿透蝕刻處理之後，形成高長寬比例鰭140的方法進行至方塊180，在方塊180中，根據本發明的實施例，執行第一基底蝕刻處理以將基底101蝕刻至第一深度D1。如圖2C所示，第一深度D1是從基底101的上表面至各鰭111之間的溝槽底部測得的。本發明的實施例包含在70nm與100nm之間的第一深度D1。本發明的實施例也包含在80nm與90nm之間的第一深度D1。根據本發明的實施例，蝕刻處理是高度各向異性的，且隔離及巢式鰭的寬度W1及WN實質上保留。但是，導因於巢式鰭111N中較小的間距而存在的微負載效應會在巢式鰭111N與隔離鰭111I之間的鰭寬度WN和WI上產生差異。因此，本發明的實施例使用包括HBr、O2及CF4的蝕刻化學品以使此效應最小化。根據本發明的實施例，HBr具有約200sccm的流速，O2具有約3.3sccm的流速，以及CF4具有約15sccm的流速。根據本發明的實施例，在第一基底蝕刻處理期間的總壓力約為3.1mTorr。O2作為鈍化劑，增進側壁的聚合。即使側壁由O2鈍態化時，由於用於隔離鰭111I之橫向鈍態化速率比用於巢式鰭111N的橫向鈍態化速率更快，所以，巢式鰭的側壁仍以比隔離鰭的側壁更快的速率蝕刻。舉例而言但非限定，在第一基底蝕刻處理 後，隔離鰭約為3nm。
再參考圖1，在達到第一深度D1之後，形成高長寬比例鰭140的方法接著進行至方塊190，在方塊190中，根據本發明的實施例，實施第二基底蝕刻處理。根據實施例，如圖2D所示，第二基底蝕刻處理蝕刻穿透基底101至離基底上表面第二深度D2處。本發明的實施例包含在130nm與170nm之間的第二深度。本發明的實施例也包含在140nm與160nm之間的第二深度。除了提供所需的深度之外，第二基底蝕刻處理也使巢式鰭111N及隔離鰭111I的寬度WN、WI相等。根據實施例，第二基底蝕刻處理藉由使用蝕刻化學品，使寬度WN及WI相等，所述蝕刻化學品對於巢式鰭111N的橫向蝕刻速率比對於隔離鰭111I的橫向蝕刻速率更慢。本發明的實施例使用包括Cl2、Ar、及CH4的蝕刻化學品。本發明的實施例使用提供比Ar及CH4的濃度更大濃度的Cl2之處理氣體流速，以確保巢式鰭111N的側壁會以低於隔離鰭111I的側壁之速率蝕刻。隔離鰭111I對氯物種是更易親近的，如此，它們具有更大的橫向蝕刻速率。本發明的實施例使用Cl2約100sccm的流速以及Ar和CH4的組合約28sccm，以維持Cl2對Ar/CH4的適當比例。處理室的總壓力維持在約1mTorr與2mTorr之間。
如上所述，第一基底蝕刻處理將隔離鰭111I的側壁鈍態化比將巢式鰭111N的側壁鈍態化更快，以及，第二蝕刻處理將隔離鰭111I的側壁蝕刻比將巢式鰭111N的側 壁蝕刻更快。因此，假使第一深度D1選擇成太淺，則由於第二基底蝕刻處理在達到第二深度D2之前會將側壁蝕刻較長的時間週期，所以，鰭會具有下切割。替代地，假使第一深度D1選擇成太深時，則鰭具有基腳。基腳的出現是導因於在達到第二深度D2之前沒有足夠的時間允許鰭111使它們的側壁蝕刻至適當厚度。因此，根據不同實施例，將第一深度D1選擇在70nm與100nm之間，以確保鰭111具有實質上彼此相等的寬度WI和WN。
本發明另外的實施例又藉由在第一及第二基底蝕刻處理期間控制電漿蝕刻室的RF電源，以控制高長寬比例鰭的寬度WI及WN的均勻度。根據實施例，在第一及第二基底蝕刻處理期間，RF電源是脈衝式的。將RF電源脈衝化允許進一步控制所需之蝕刻處理的各向異性表現。在高長寬比的鰭111之形成期間，反應性蝕刻劑物種在鰭111之間的溝槽底部會被快速地耗盡。將RF電源脈衝化允許更多反應性蝕刻劑物種抵達溝槽的底部及防止微溝槽化。當RF電源開啟時，蝕刻劑物種被向下汲入溝槽中。當RF電源關閉時，來自蝕刻處理的副產品能夠從溝槽逃脫。因此，在溝槽底部表面之反應物物種不會變成耗盡。根據本發明的實施例，以工作循環及約100Hz與500Hz之間的頻率，將RF功率脈衝化，所述工作循環包含RF功率在7-13%的時間是開啟的以及在其它時間是關閉的。用於第一基底蝕刻處理的工作循環及頻率與用於第二基底蝕刻處理的工作循環及頻率可以不同。
根據本發明的另一實施例，支撐基底的夾具之溫度在實施例的第一及第二基底蝕刻處理期間也受控制，以增進遍及基底表面之鰭寬度的均勻度。接近基底邊緣之鰭典型上遭受不同於接近基底中心的鰭之蝕刻速率。因此，遍及基底的溫度會變化以將這些差異列入考慮。根據本發明的實施例，支撐基底的夾具之溫度在接近基底中心處維持高於接近基底邊緣之支撐基底的夾具之溫度。根據實施例，在接近基底中心之夾具溫度可以維持在約20℃的溫度，大於接近基底邊緣的夾具溫度。根據發明的實施例，在接近基底中心處，夾具維持在約30℃，在接近基底邊緣處，夾具維持在約10℃。
在本發明的另外實施例中，藉由在第一及第二基底蝕刻處理期間控制電漿密度，又增進遍及基底形成的鰭之均勻度。如同此處所使用般，電漿密度意指存在於電漿中的離子及自由基的密度。舉例而言，高密度電漿比低密度電漿具有更大的每單位面積的離子及自由基之濃度。為了將遍及基底表面之蝕刻速率的差異列入考慮，在不同的基底部份上，電漿密度會變化。藉由使電漿處理室的磁場變化，可以改變電漿密度。根據發明的實施例，在基底中心上方的電漿密度高於基底邊緣上方的電漿密度。根據本發明的實施例，在基底中心上方，電漿密度高出約5%至8%。
現在參考圖3A，顯示根據本發明的實施例形成之高長寬比的鰭式半導體裝置100的部面視圖。鰭式裝置100 包含形成於半導體基底101上的複數個鰭111。根據本發明的實施例，半導體基底101由適用於半導體裝置製造的材料構成。在實施例中，半導體基底101是單晶矽基底。在實施例中，使用塊體半導體基底，形成結構。基底101也可為但不限於鍺、矽鍺、或III-V族化合物半導體材料。在另一實施例中，使用矽在絕緣體上(SOI)的基底，形成結構。
鰭111是高長寬比的鰭。根據實施例，高長寬比的鰭具有5：1或更大之高度對寬度長寬比。根據本發明另外的實施例，長寬比可為10：1或是更大。本發明的實施例包含高度H的鰭，高度H是在基底101上方延伸至100nm或更高。本發明的另外實施例包含高度H的鰭，高度H是150nm或更高。本發明的另外實施例包含鰭寬度W，鰭寬度W小於25nm。本發明的實施例又包含小於15nm的鰭寬度。
如圖3A所示，本發明的實施例包含一或更多隔離鰭111I以及一或更多巢式鰭111N。根據本發明的實施例，巢式鰭111N具有複數個鄰近的鰭111，這些鄰近的鰭111形成為足夠近而對巢式鰭111N的蝕刻速率(在橫向及/或垂直方向上)具有影響。舉例而言但非限定，藉由在蝕刻處理期間在基底的表面產生不同的活性離子親近性、或是藉由使延著鰭的側壁之聚合物沈積速率變化，鄰近的鰭可改變鰭的蝕刻速率。根據本發明的實施例，巢式鰭組具有均勻的間距。替代地，巢式鰭組可以具有非均勻的間距，而 鰭一起間隔成足夠近而影響鄰近鰭的蝕刻速率。根據本發明的實施例，隔離鰭111I未具有形成為足夠近而對隔離鰭111I的蝕刻速率有影響之鄰近鰭。如圖3A中所示的實施例所示般，巢式鰭形成有間距PN，以及，隔離鰭形成有間距PI。根據本發明的實施例，PI至少是PN的一倍半。舉例而言但非限定，PN約為40nm以及PI約為120nm。根據本發明的實施例，例如圖3A中的鰭113等巢式鰭組的最外鰭可視為半巢式的。如此，接近巢式鰭111N的側壁具有類似於巢式鰭的蝕刻特徵，以及，接近隔離鰭111I的側壁具有類似於隔離鰭的蝕刻特徵。
根據本發明的實施例，隔離鰭111I及巢式鰭111N實質上彼此類似，但是它們與相鄰的鰭111的間隔除外。如此，根據本發明的實施例，複數個隔離及巢式鰭的高度H實際上類似。此外，隔離鰭的寬度WI實質上類似於巢式鰭的寬度WN。隔離及巢式鰭111I、111N的均勻形狀及寬度允許使用具有例如臨界電壓及漏電流等一致準則之多鰭裝置。如此，在巢式及隔離鰭111N、111I之均勻寬度允許在例如IC裝置等電路中使用隔離鰭111I。
現在參考圖3B，顯示包含形成於隔離及巢式鰭111I和111N上的一或更多電晶體裝置之本發明的實施例。根據本發明的實施例，電晶體裝置包含形成於鰭111上的鰭式FET裝置，例如三閘極裝置。如圖3B所示，淺溝槽隔離(STI)層130配置在基底101上方及在鰭111之間。根據本發明的實施例，如同此技藝中所知般，STI層130 可為是二氧化矽、等等。閘極介電質131配置在延伸至STI層130上方的鰭111的部份上。根據實施例，閘極材料132可以配置在各鰭111上。如圖3B所示，本發明的實施例包含配置在巢式鰭111N上的單區閘極金屬132。根據本發明的實施例，在隔離鰭111I上的閘極金屬132與其它閘極相隔離。因此，根據本發明的實施例，與巢式鰭相獨立地，控制形成於隔離鰭111I上的電晶體裝置。雖然圖3B中的剖面視圖未顯示，但是，習於此技藝者將瞭解，源極/汲極(S/D)區可以形成在閘極金屬的相對立側(亦即，進入頁面及離開頁面)上的鰭111中。根據實施例，鰭111可適當地摻雜n型及/或p型摻雜物以形成n-MOS及/或p-MOS裝置。
此外，習於此技藝者將瞭解，根據本發明的實施例所述之高長寬比的鰭不侷限於用於電裝置，也可以用於例如奈米機電系統(NEMS)中所使用的奈米結構等奈米結構中。
圖4顯示根據本發明的一實施之計算裝置400。計算裝置400包含主機板402。主機板402包含多個組件，這些組件包含但不限於處理器404及至少一通訊晶片406。處理器404實體地及電地耦合至主機板402。在某些實施中，至少一通訊晶片406也是實體地及電地耦合主機板402。在另外的實施中，通訊晶片406是處理器404的一部份。
取決於其應用，計算裝置400包含實體地或電地耦合 或未耦合至主機板402之其它組件。這些其它組件包含但不限於依電性記憶體(例如，動態隨機存取記憶體(DRAM)、非依電性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺儀、揚音器、相機、及大量儲存裝置(例如硬碟機、光碟(CD)、數位多樣式碟片(DVD)、等等)。
通訊晶片406能夠對計算裝置400進行資料傳輸的無線通訊。「無線」一詞及其衍生詞可以用以說明經由使用經過非固態介質之被調變的電磁輻射來傳輸資料之電路、裝置、系統、方法、技術、通訊通道、等等。此名詞並非意指相關的裝置未含有任何線，但是，在某些實施例中它們未含有任何線。通訊晶片406可以實施多種無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置400包含複數個通訊晶片406。舉例而言，第一通訊晶片406專用於例如Wi-Fi及藍芽等較短程無線通訊，而第二通訊晶片406專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較 長程無線通訊。
計算裝置400的處理器404包含封裝在處理器404之內的積體電路晶粒。在本發明的某些實施中，處理器的積體電路晶粒包含形成於根據本發明的實施所形成的高長寬比鰭上之例如MOS-FET電晶體等一或更多裝置。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片406也包含封裝在通訊晶片406之內的積體電路晶粒。根據本發明的另一實施，通訊晶片的積體電路晶粒包含形成於根據本發明的實施所形成的高長寬比的鰭上之例如MOS-FET電晶體等一或更多裝置。
在另外的實施中，裝納於計算裝置400之內的另一組件含有包含形成於根據本發明的實施所形成的高長寬比的鰭上之例如MOS-FET電晶體等一或更多裝置之積體電路晶粒。
在各式各樣的實施例中，計算裝置400可為膝上型電腦、筆記型電腦、超薄電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在另外的實施中，計算裝置400可為處理資料的任何其它電子裝置。
本發明的實施例包含形成高長寬比的鰭之方法，其包 括：以硬遮罩蝕刻處理，形成圖型化的硬遮罩，其中，該圖型化的硬遮罩包括一或更多隔離特徵及一或更多巢式特徵；以第一基底蝕刻處理，蝕穿配置在圖型化的硬遮罩之下的基底至第一深度，其中，第一基底蝕刻處理將圖型化的硬遮罩之隔離特徵及巢式鰭特徵轉移至基底中，以形成一或更多隔離鰭及一或更多巢式鰭；以及，以不同於第一基底蝕刻處理的第二基底蝕刻處理，蝕穿基底至第二深度。本發明的另外實施例包含方法，其中，在第一基底蝕刻處理中使用的第一基底蝕刻化學品提供給該隔離鰭之橫向鈍態化速率大於提供給巢式鰭的橫向鈍態化速率，以及，其中，第二基底蝕刻處理中使用的第二基底蝕刻化學品提供給隔離鰭之橫向蝕刻速率大於提供給巢式鰭的橫向蝕刻速率。本發明的另外實施例包含方法，其中，第一蝕刻化學品包括HBr、O2、及CF4。本發明的另外實施例包含方法，其中，第二蝕刻化學品包括Cl2、Ar及CH4。本發明的另外實施例包含方法，其中，硬遮罩蝕刻處理又使用包括氫濃度大於氧濃度的化學品。本發明的另外實施例包含方法，其中，用於硬遮罩蝕刻處理的化學品包括氫對氧的比例在約2.5：1與3.5：1之間。本發明的另外實施例包含方法，其中，硬遮罩蝕刻處理使用包括CH3F的化學品。本發明的另外實施例包含方法，又包括使遍及遮罩層的表面之硬遮罩蝕刻處理中使用的氣體流速變化，其中，在接近硬遮罩層的邊緣處之硬遮罩蝕刻處理中使用的氣體流速比在接近硬遮罩層的中心處之硬遮罩蝕刻處理中使用 的氣體流速還低。本發明的另外實施例包含方法，其中，硬遮罩蝕刻處理又包括將處理室內的總壓力維持在24mTorr及28mTorr之間。本發明的另外實施例包含方法，其中，第一深度是在70nm與100nm之間。本發明的另外實施例包含方法，其中，第二深度是在130nm與170nm之間。本發明的另外實施例包含方法，其中，硬遮罩蝕刻處理又包括：在硬遮罩蝕刻處理期間，將支撐半導體基底的夾具維持在35℃與40℃之間的溫度。本發明的另外實施例包含方法，其中，第一及第二基底蝕刻處理又包括：遍及基底，將支撐半導體基底的夾具維持在變化溫度，其中，接近半導體基底的中心之夾具的溫度高於接近半導體基底的邊緣之夾具的溫度。本發明的另外實施例包含方法，其中，接近半導體基底的中心之夾具的溫度維持在30℃，以及接近半導體基底的邊緣之夾具的溫度維持在10℃。本發明的另外實施例包含方法，其中，第一及第二基底蝕刻處理又包括將RF電源脈衝化。本發明的另外實施例包含方法，其中，脈衝化RF電源包括：以10%的時間開啟及90%的時間關閉之工作循環，脈衝化RF功率。本發明的另外實施例包含方法，其中，第一及第二基底蝕刻處理又包括控制遍及基底表面的電漿密度，以致於接近基底的邊緣之電漿密度低於接近半導體基底的中心之電漿密度。本發明的另外實施例包含方法，其中，形成圖型化的硬遮罩包括多重圖型化處理。
本發明的實施例包含形成高長寬比的鰭之方法，包 括：在硬遮罩層上形成仿硬遮罩，其中，仿硬遮罩界定具有一或更多隔離特徵及一或更多巢式特徵的複數個特徵，其中，硬遮罩層配置在蝕刻阻止層上方，以及，其中，蝕刻阻止層配置在半導體基底上方；執行硬遮罩蝕刻處理，以蝕穿硬遮罩層，其中，仿硬遮罩中之巢式及隔離特徵轉移至硬遮罩層中；執行穿透蝕刻處理以蝕穿蝕刻阻止層；以第一基底蝕刻處理，蝕穿基底至第一深度；以及，以不同於第一基底蝕刻處理的第二基底蝕刻處理，蝕穿基底至第二深度。本發明的另外實施例包含方法，其中，第一基底蝕刻處理使用包括HBr、O2、及CF4的化學品，以及，其中，第二基底蝕刻處理使用包括Cl2、Ar及CH4的化學品。本發明的另外實施例包含方法，其中，在第一基底蝕刻處理中使用的第一基底蝕刻化學品提供給隔離鰭之橫向鈍態化速率大於提供給巢式鰭的橫向鈍態化速率，以及，其中，第二基底蝕刻處理中使用的第二基底蝕刻化學品提供給隔離鰭之橫向蝕刻速率大於提供給巢式鰭的橫向蝕刻速率。
本發明的實施例包含半導體裝置，其包括：一或更多具有第一寬度之巢式高長寬比特徵；以及，一或更多具有第二寬度之隔離高長寬比特徵，其中，第二寬度等於第一寬度。本發明的另外實施例包含半導體裝置，其中，隔離及巢式鰭的長寬比大於10：1。本發明的另外實施例包含半導體裝置，其中，巢式鰭具有42nm或更小的間距。本發明的另外實施例包含半導體裝置，其中，第一寬度及第二 寬度小於15nm。
在本說明書中述及「一實施例」或「實施例」意指配合實施例所述之特別的特點、結構、或特徵包含於本發明的至少一實施例中。因此，「在一實施例中」或「在實施例中」等文句的出現不一定都意指相同實施例。此外，在一或更多實施例中，可以以任何適當方式，結合特別特點、結構、或特徵。
在上述實施方式一節中，為了使揭示流暢，在單一實施例中，將各種特點聚集在一起。本揭示的方法不應被解釋為反應本發明主張的實施例要求比各申請專利範圍項中明確記載的特點還多的特點。相反地，如下述申請專利範圍反應般，發明的標的在於少於單一揭示的實施例之所有特點。因此，下述申請專利範圍於此併入實施方式一節中，以各申請專利範圍項根據它自己分別的實施例。
習於此技藝者將瞭解，在不悖離如申請專利範圍中表示之本發明的原理及範圍之下，可以對為了解釋本發明的本質而說明及顯示的構件和方法階段之細節、材料、及配置作出各式各樣的其它改變。

Claims (25)

  1. 一種形成高長寬比的鰭之方法，包括：以硬遮罩蝕刻處理，形成圖型化的硬遮罩，其中，該圖型化的硬遮罩包括一或更多隔離特徵及一或更多巢式特徵；以第一基底蝕刻處理，蝕穿配置在該圖型化的硬遮罩之下的基底至第一深度，其中，該第一基底蝕刻處理將該圖型化的硬遮罩之該隔離特徵及該巢式特徵轉移至該基底中，以形成一或更多隔離鰭及一或更多巢式鰭；以及以不同於該第一基底蝕刻處理的第二基底蝕刻處理，蝕穿該基底至第二深度。
  2. 如申請專利範圍第1項之方法，其中，在該第一基底蝕刻處理中使用的第一基底蝕刻化學品提供給該些隔離鰭之橫向鈍態化速率大於提供給該些巢式鰭的橫向鈍態化速率，以及，其中，該第二基底蝕刻處理中使用的第二基底蝕刻化學品提供給該些隔離鰭之橫向蝕刻速率大於提供給該些巢式鰭的橫向蝕刻速率。
  3. 如申請專利範圍第2項之方法，其中，該第一蝕刻化學品包括HBr、O2、及CF4。
  4. 如申請專利範圍第2項之方法，其中，該第二蝕刻化學品包括Cl2、Ar及CH4。
  5. 如申請專利範圍第1項之方法，其中，該硬遮罩蝕刻處理又使用包括氫濃度大於氧濃度的化學品。
  6. 如申請專利範圍第5項之方法，其中，用於該硬 遮罩蝕刻處理的該化學品包括氫對氧的比例在約2.5：1與3.5：1之間。
  7. 如申請專利範圍第5項之方法，其中，該硬遮罩蝕刻處理使用包括CH3F的化學品。
  8. 如申請專利範圍第1項之方法，其中，該硬遮罩蝕刻處理又包括使硬遮罩層的整個表面之該硬遮罩蝕刻處理中使用的氣體流速變化，其中，在接近該硬遮罩層的邊緣處之該硬遮罩蝕刻處理中使用的該氣體流速比在接近該硬遮罩層的中心處之該硬遮罩蝕刻處理中使用的該氣體流速還低。
  9. 如申請專利範圍第1項之方法，其中，該硬遮罩蝕刻處理又包括將處理室內的總壓力維持在24mTorr及28mTorr之間。
  10. 如申請專利範圍第1項之方法，其中，該第一深度是在70nm與100nm之間。
  11. 如申請專利範圍第1項之方法，其中，該第二深度是在130nm與170nm之間。
  12. 如申請專利範圍第1項之方法，其中，該硬遮罩蝕刻處理又包括：在該硬遮罩蝕刻處理期間，將支撐該半導體基底的夾具維持在35℃與40℃之間的溫度。
  13. 如申請專利範圍第1項之方法，其中，該第一及第二基底蝕刻處理又包括：將支撐該半導體基底的夾具維持在整個基板的變化溫度，其中，接近該半導體基底的中心之該夾具的溫度高於接近該半導體基底的邊緣之該夾具 的溫度。
  14. 如申請專利範圍第13項之方法，其中，接近該半導體基底的中心之該夾具的溫度維持在30℃，以及接近該半導體基底的邊緣之該夾具的溫度維持在10℃。
  15. 如申請專利範圍第1項之方法，其中，該第一及第二基底蝕刻處理又包括將RF電源脈衝化。
  16. 如申請專利範圍第15項之方法，其中，脈衝化該RF電源包括：以10%的時間開啟及90%的時間關閉之工作循環，脈衝化該RF功率。
  17. 如申請專利範圍第1項之方法，其中，該第一及第二基底蝕刻處理又包括控制該基底的整個表面的電漿密度，以致於接近該基底的邊緣之電漿密度低於接近該基底的中心之電漿密度。
  18. 如申請專利範圍第1項之方法，其中，形成該圖型化的硬遮罩包括多重圖型化處理。
  19. 一種形成高長寬比的鰭之方法，包括：在硬遮罩層上形成仿硬遮罩，其中，該仿硬遮罩界定具有一或更多隔離特徵及一或更多巢式特徵的複數個特徵，其中，該硬遮罩層配置在蝕刻阻止層上方，以及，其中，該蝕刻阻止層配置在半導體基底上方；執行硬遮罩蝕刻處理，以蝕穿該硬遮罩層，其中，該仿硬遮罩中之該些隔離特徵及該些巢式特徵轉移至該硬遮罩層中；執行穿透蝕刻處理以蝕穿該蝕刻阻止層； 以第一基底蝕刻處理，蝕穿該基底至第一深度；以及，以不同於該第一基底蝕刻處理的第二基底蝕刻處理，蝕穿該基底至第二深度。
  20. 如申請專利範圍第19項之方法，其中，該第一基底蝕刻處理使用包括HBr、O2、及CF4的化學品，以及，其中，該第二基底蝕刻處理使用包括Cl2、Ar及CH4的化學品。
  21. 如申請專利範圍第19項之方法，其中，在該第一基底蝕刻處理中使用的第一基底蝕刻化學品提供給隔離鰭之橫向鈍態化速率大於提供給巢式鰭的橫向鈍態化速率，以及，其中，該第二基底蝕刻處理中使用的第二基底蝕刻化學品提供給該些隔離鰭之橫向蝕刻速率大於提供給該些巢式鰭的橫向蝕刻速率。
  22. 一種半導體裝置，包括：一或更多具有第一寬度之高長寬比巢式特徵；以及一或更多具有第二寬度之高長寬比隔離特徵，其中，該第二寬度等於該第一寬度。
  23. 如申請專利範圍第22項之半導體裝置，其中，該隔離及巢式特徵的長寬比大於10：1。
  24. 如申請專利範圍第22項之半導體裝置，其中，該巢式特徵具有42nm或更小的間距。
  25. 如申請專利範圍第22項之半導體裝置，其中，該第一寬度及第二寬度小於15nm。
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