CN105336572B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：在衬底的部分表面形成牺牲层和位于所述牺牲层表面的第一掩膜层，第一掩膜层的表面具有第一粗糙度；去除第一掩膜层底部的部分牺牲层，使第一掩膜层悬空于衬底上方；之后，对第一掩膜层进行退火，使第一掩膜层的表面具有第二粗糙度，第二粗糙度小于第一粗糙度；之后，在衬底表面形成第二掩膜材料膜，第二掩膜材料膜包围第一掩膜层，第二掩膜材料膜的表面高于或齐平于第一掩膜层的底部表面；刻蚀第二掩膜材料膜，直至暴露出衬底表面为止，并以第一掩膜层为掩膜，在第一掩膜层和衬底之间形成第二掩膜层；以第一掩膜层和第二掩膜层为掩膜刻蚀衬底。该半导体结构的形貌得到改善，提高所形成的半导体结构的尺寸精确度。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的工艺节点正不断减小，为了提高刻蚀形成的半导体结构尺寸精确，仅以光刻胶作为刻蚀工艺的掩膜，已不能满足日益发展的技术需求。为了提高掩膜图形的精确度和稳定性，现有技术会形成硬掩膜层(Hard Mask，简称HM)作为刻蚀掩膜。
图1至图3是现有技术形成硬掩膜层的过程的剖面结构示意图。
请参考图1，提供待刻蚀层100；在所述待刻蚀层100表面形成掩膜薄膜101。
请参考图2，在所述掩膜薄膜101表面形成图形化的光刻胶层102，所述光刻胶层102暴露出部分掩膜薄膜101表面。
请参考图3，以所述光刻胶层102为掩膜，刻蚀所述掩膜薄膜101，直至暴露出待刻蚀层100表面为止，形成掩膜层101a。
所述掩膜薄膜101(请参考图2)与待刻蚀层100的材料不同，使所述掩膜薄膜101与待刻蚀层100之间具有刻蚀选择性，而且，所述掩膜层101的材料通常为氮化硅等硬度较高的材料，因此，在后续以所述掩膜层101a刻蚀待刻蚀层100时掩膜层101a受到的损伤较小，所述掩膜层101a的图形稳定性较好。
然而，随着半导体工艺节点的进一步减小，使得所形成的掩膜层形貌不良，容易导致以掩膜层刻蚀形成的半导体结构的尺寸形貌不精确。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，改善所形成的半导体结构的形貌，提高所形成的半导体结构的尺寸精确度。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在衬底的部分表面形成牺牲层和第一掩膜层，所述第一掩膜层位于所述牺牲层表面，且所述第一掩膜层的表面具有第一粗糙度；去除所述第一掩膜层底部的部分牺牲层，使所述第一掩膜层悬空于衬底上方；在去除牺牲层之后，对所述第一掩膜层进行退火，使所述第一掩膜层的表面具有第二粗糙度，所述第二粗糙度小于第一粗糙度；在对所述第一掩膜层进行退火之后，在衬底表面形成第二掩膜材料膜，所述第二掩膜材料膜包围所述第一掩膜层，所述第二掩膜材料膜的表面高于或齐平于所述第一掩膜层的底部表面；刻蚀所述第二掩膜材料膜，直至暴露出衬底表面为止，并以所述第一掩膜层为掩膜，在第一掩膜层和衬底之间形成第二掩膜层；以所述第一掩膜层和第二掩膜层为掩膜，刻蚀所述衬底。
可选的，所述退火工艺的工艺参数包括：退火气体为氢气、氮气或惰性气体中的一种或多种，温度为650摄氏度～1200摄氏度，气压为5毫托～1大气压，时间为5秒～1小时。
可选的，所述退火工艺的次数为1次或多次。
可选的，所述牺牲层相对于第一掩膜层具有第一刻蚀选择比，且所述第一刻蚀选择比大于或等于4。
可选的，所述第二掩膜层相对于第一掩膜层具有第二刻蚀选择比，且所述第二刻蚀选择比大于或等于3。
可选的，所述牺牲层的材料为底层抗反射材料、碳、硅或氧化硅。
可选的，所述第一掩膜层的材料为氧化硅、氮化硅、硅锗、硅、氮化钛或钛。
可选的，所述第二掩膜层的材料为氧化硅、氮化硅、氮氧化硅、硅锗、硅、底层抗反射材料或碳。
可选的，所述底层抗反射材料包括氮化硅、氮氧化硅或有机底层抗反射材料。
可选的，所述第一掩膜层的数量大于或等于1；当所述第一掩膜层的数量大于1时，若干第一掩膜层之间相互分立，相邻第一掩膜层之间的距离为10纳米～50纳米，所述第一掩膜层的宽度为10纳米～50纳米。
可选的，所述牺牲层和第一掩膜层的形成方法包括：在衬底表面形成牺牲膜；在所述牺牲膜表面形成第一掩膜材料膜；在第一掩膜材料膜表面形成图形化层，所述图形化层暴露出部分第一掩膜材料膜表面；以所述图形化层为掩膜，刻蚀所述第一掩膜材料膜和牺牲膜，直至暴露出衬底表面为止，形成牺牲层和第一掩膜层；在所述刻蚀工艺之后，去除所述图形化层。
可选的，所述图形化层为光刻胶层，所述图形化层的形成工艺包括：在第一掩膜材料膜表面形成光刻胶膜；对所述光刻胶膜进行光刻显影，并暴露出部分第一掩膜材料膜表面，使所述光刻胶膜图形化，形成光刻胶层。
可选的，所述图形化层的材料与牺牲膜和第一掩膜材料膜的材料不同，所述图形化层的形成工艺为多重图形化掩膜工艺。
可选的，刻蚀去除第一掩膜层底部的部分牺牲层之后，所述第一掩膜层的两端由未被刻蚀的部分第一掩膜材料膜和牺牲膜支撑，使所述第一掩膜层悬空于衬底上方。
可选的，所述刻蚀牺牲膜和第一掩膜材料膜的工艺为各向异性的干法刻蚀工艺。
可选的，所述去除牺牲层的工艺为各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。
可选的，刻蚀所述第二掩膜材料膜的工艺为各向异性的干法刻蚀工艺。
可选的，所述第一掩膜层投影于衬底表面的图形为条形。
可选的，在所述退火工艺之前，所述第一粗糙度为所述条形的中轴线到所述条形边界的最大距离和最小距离的差值；在所述退火工艺之后，所述第二粗糙度为所述条形的中轴线到所述条形边界的最大距离和最小距离的差值。
可选的，所述衬底包括：半导体基底、以及位于所述半导体基底表面的器件层，在所述器件层表面形成所述牺牲层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的方法中，第一掩膜层形成于牺牲层表面，并且，通过去除第一掩膜层底部的牺牲层，使所述第一掩膜层悬空于衬底上方，所述第一掩膜层作为刻蚀形成第二掩膜层的掩膜。在形成第二掩膜材料膜之前，对所述第一掩膜层进行退火，使第一掩膜层表面自第一粗糙度降低到第二粗糙度，使得所述第一掩膜层的形貌更良好、尺寸更均一。在形成包围第一掩膜层的第二掩膜材料膜之后，以所述第一掩膜层刻蚀形成第二掩膜层。由于所述第一掩膜层表面的粗糙度较小，则所形成的第二掩膜层表面的粗糙度较小，以所述第一掩膜层和第二掩膜层作为掩膜刻蚀衬底时，在衬底内形成的半导体结构的形貌良好、尺寸精确均一。
进一步，所述牺牲层和第一掩膜层的形成方法包括：在衬底表面以依次形成牺牲膜、以及牺牲膜表面的第一掩膜材料膜，在形成图形化层之后，以所述图形化层为掩膜，刻蚀所述第一掩膜层材料膜和牺牲膜以形成牺牲层和第一掩膜层。而所述第一掩膜层的两端具有未被刻蚀的牺牲膜和第一掩膜材料膜，所述牺牲膜和第一掩膜材料膜能够支撑所述第一掩膜层悬空于衬底上方，以便第一掩膜层经过退火之后，粗糙度降低。
附图说明
图1至图3是现有技术形成硬掩膜层的过程的剖面结构示意图；
图4至图15是本发明实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，由于所形成的掩膜层形貌不良，容易导致以掩膜层刻蚀形成的半导体结构尺寸形貌不精确。
经过研究发现，由于半导体工艺节点的缩小，导致所形成的掩膜层的特征尺寸(Critical Dimension，简称CD)、以及掩膜层之间的间距缩小，进而提高了光刻工艺以及刻蚀工艺的技术难度，容易使所形成的掩膜层边缘形貌不良。
具体请继续参考图1至图3，所形成的掩膜层101a投影于待刻蚀层100表面的图形为若干平行排列的条形。当半导体工艺节点缩小时，所述条形掩膜层101a的宽度较小，而且相邻两条掩膜层101a之间的距离较小，当采用光刻工艺在掩膜薄膜100表面形成光刻胶层102时，容易造成所形成的光刻胶层102的图形具有误差。而且，由于相邻掩膜层102的尺寸较小，相应的提高了相邻掩膜层101a之间的沟槽深宽比，则以所述光刻胶层102为掩膜，刻蚀掩膜薄膜101的工艺难度提高，容易造成所形成的掩膜层101a边缘粗糙，而且，所述掩膜层101a为条形，则所述掩膜层101a具有较大的线边缘粗糙度(Line Edge Roughness，简称LER)。由于所述掩膜层101a具有较大的线边缘粗糙度，则以所述掩膜层101a刻蚀形成的半导体结构的形貌不良、特征尺寸不精确，导致所形成的半导体器件的性能不稳定。
为了解决上述问题，本发明提出一种半导体结构的形成方法。其中，在衬底上方形成悬空的第一掩膜层，所述第一掩膜层作为刻蚀形成第二掩膜层的掩膜。在形成第二掩膜材料膜之前，对所述第一掩膜层进行退火，使第一掩膜层表面的粗糙度，自第一粗糙度降低到第二粗糙度，使得所述第一掩膜层的形貌更良好、尺寸更均一。在形成包围第一掩膜层的第二掩膜材料膜之后，以所述第一掩膜层刻蚀形成第二掩膜层。由于所述第一掩膜层表面的粗糙度较小，则所形成的第二掩膜层表面的粗糙度较小，以所述第一掩膜层和第二掩膜层作为掩膜刻蚀衬底时，在衬底内形成的半导体结构的形貌良好、尺寸精确均一。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15是本发明实施例的半导体结构的形成过程的结构示意图。
请参考图4，提供衬底200。
所述衬底200内后续需要形成开口，因此后续需要在所述衬底200表面形成第二掩膜层和第一掩膜层，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀所述衬底200，并在所述衬底200内形成开口。
在本实施例中，所述衬底200包括：半导体基底210、以及位于所述半导体基底210表面的器件层211。后续形成的第一掩膜层和第二掩膜层位于所述器件层211表面，并且，以所述第一掩膜层和第二掩膜层为掩膜，对所述器件层211进行刻蚀。
所述半导体基底210为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。所述器件层211包括：器件结构、电连接所述器件结构和半导体基底210的互连结构、以及电隔离所述器件结构和互连结构的介质层。其中，所述器件结构包括晶体管的栅极结构、电阻结构、电容结构、存储单元结构，所述器件结构和互连结构用于构成芯片电路。所述介质层包围所述器件结构和互连结构，用于进行电隔离，所述介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种。
在另一实施例中，所述衬底为半导体基底，所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。后续形成的第一掩膜层和第二掩膜层位于所述半导体基底表面，用于对所述半导体基底进行刻蚀。
后续需要在衬底200的部分表面形成牺牲层和第一掩膜层，所述第一掩膜层位于所述牺牲层表面，且所述第一掩膜层的表面具有第一粗糙度。所述牺牲层和第一掩膜层的形成方法包括：在衬底200表面形成牺牲膜；在所述牺牲膜表面形成第一掩膜材料膜；在第一掩膜材料膜表面形成图形化层，所述图形化层暴露出部分第一掩膜材料膜表面；以所述图形化层为掩膜，刻蚀所述第一掩膜材料膜和牺牲膜，直至暴露出衬底表面为止，形成牺牲层和第一掩膜层；在所述刻蚀工艺之后，去除所述图形化层。以下将结合附图对第一掩膜层和牺牲层的形成工艺作详细说明。
请参考图5和图6，图6是图5的俯视图，图5是图6沿AA’方向的剖面结构示意图，在衬底200表面形成牺牲膜201。
所述牺牲膜201用于形成牺牲层，后续在所述牺牲层表面形成第一掩膜层，后续去除所述第一掩膜层底部的牺牲层，能够使所述第一掩膜层悬空于衬底200上方，使得第一掩膜层能够通过退火而降低表面粗糙度。
所述牺牲膜201的材料相对于所述第一掩膜材料膜202的材料和衬底200表面的材料具有较高的刻蚀选择性，使得后续去除第一掩膜层底部的牺牲层之后，对第一掩膜层和衬底200表面的损伤较小。
所述牺牲膜201的材料为底层抗反射材料、碳、硅或氧化硅；其中，所述底层抗反射材料包括无机抗反射材料，例如氮化硅、氮氧化硅、或有机底层抗反射材料，所述牺牲膜201的材料需要采用易于去除，且不会产生副产物残留的材料；在本实施例中，所述牺牲膜201的材料为无定形碳。
所述牺牲膜201的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述牺牲膜201的厚度根据具体工艺需求而定，本实施例中，所述牺牲膜201的厚度为10纳米～100纳米。
请继续参考图5和图6，在所述牺牲膜201表面形成第一掩膜材料膜202。
所述第一掩膜材料膜202用于形成第一掩膜层，所述第一掩膜层作为刻蚀衬底200的掩膜。
本实施例中，所述牺牲膜201和第一掩膜材料膜202的材料不同；所述第一掩膜材料膜202的材料为氧化硅、氮化硅、硅锗、硅、氮化钛或钛。所述第一掩膜材料膜202的材料需要选用物理强度高的材料，使所形成的第一掩膜层的图形稳定性较好。所述第一掩膜材料膜202的材料为氮化硅。
所述第一掩膜材料膜202的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第一掩膜材料膜202的厚度根据具体工艺需求而定，本实施例中，所述第一掩膜材料膜202的厚度为10纳米～100纳米。
在本实施例中，所述衬底200包括半导体基底210和器件层211，在所述器件层211表面形成所述牺牲膜201和第一掩膜材料膜202，后续以所形成的第一掩膜层刻蚀所述器件层211。在另一实施例中，所述衬底为半导体基底，所述牺牲膜和第一掩膜材料膜形成于所述半导体基底表面，后续以所形成的第一掩膜层刻蚀所述半导体基底。
请继续参考图5和图6，在第一掩膜材料膜202表面形成图形化层203，所述图形化层203暴露出部分第一掩膜材料膜202表面。
在本实施例中，所述图形化层203内具有若干平行排列的条形沟槽，所述沟槽底部暴露出第一掩膜材料膜202表面，相邻条形沟槽之间的图形化层203定义了第一掩膜层的图形，而所述条形沟槽两端的部分图形化层203定义了支撑区域，所述支撑区域的部分第一掩膜材料膜和牺牲膜用于支撑第一掩膜层悬空于衬底200上方。
在一实施例中，所述图形化层203的材料与牺牲膜201和第一掩膜材料膜202的材料不同，所述图形化层203的形成工艺为多重图形化掩膜工艺，采用所述多重图形化掩膜工艺形成的图形化层203能够突破光刻工艺精确度的限制，能够进一步所小所形成的图形化层203的尺寸、以及相邻图形化层203之间的距离，使后续形成的半导体结构的尺寸缩小，而尺寸精确度提高。
所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned DoublePatterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺；所述双重曝光工艺包括LELE(Litho-Etch-Litho-Etch)工艺、或LLE(Litho-Litho-Etch)工艺。
在本实施例中，所述图形化层203的形成工艺为自对准双重图形化工艺，包括：在衬底200表面沉积核心膜；在所述核心膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述核心膜直至暴露出衬底200表面为止，形成核心层，并去除光刻胶层；在衬底200和核心层表面沉积图形化材料膜；回刻蚀所述图形化材料膜直至暴露出核心层和衬底200表面为止，在核心层两侧的衬底200表面形成图形化层203；在回刻蚀工艺之后，去除所述核心层。其中，刻蚀核心膜的工艺、以及回刻蚀工艺均为各向异性的干法刻蚀工艺，刻蚀方向垂直于衬底200表面。
在另一实施例中，所述图形化层203为光刻胶层，所述图形化层203的形成工艺包括：在第一掩膜材料膜202表面形成光刻胶膜；对所述光刻胶膜进行光刻显影，并暴露出部分第一掩膜材料膜202表面，使所述光刻胶膜图形化，形成光刻胶层。
请参考图7，以所述图形化层203(如图5所示)为掩膜，刻蚀所述第一掩膜材料膜202(如图5所示)和牺牲膜201(如图5所示)，直至暴露出衬底200表面为止，在衬底200的部分表面形成牺牲层201a和第一掩膜层202a，所述第一掩膜层202a位于所述牺牲层201a表面，且所述第一掩膜层202a的表面具有第一粗糙度。
所述刻蚀第一掩膜材料膜202和牺牲膜201的工艺为各向异性的干法刻蚀工艺，所述刻蚀工艺的方向垂直于衬底200表面，所形成的牺牲层201a和第一掩膜层202a侧壁垂直于衬底200表面，所述第一掩膜层202a投影于衬底200表面的图形与所述图形化层203的图形一致。所形成的第一掩膜层202a的数量大于或等于1；本实施例中，所述图形化层203投影于衬底200表面的图形为若干平行排列的条形，因此所述第一掩膜层202a投影于衬底200表面的图形为若干平行排列的条形。
在本实施例中，所述牺牲膜201的材料为无定形碳，所述第一掩膜层202的材料为氮化硅。所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺，所述刻蚀工艺的参数包括：刻蚀气体包括CHF3、CF4、O2、NH3、Ar，气压为80毫托～120毫托，偏压为10伏～100伏，功率为800瓦～1000瓦，刻蚀气体总流量为100标准毫升/分钟～1000标准毫升/分钟。
本实施例中，所形成的第一掩膜层202a为若干平行排列的条形，所述第一掩膜层202a的数量大于1，且相互分立，相邻第一掩膜层202a之间的距离为10纳米～50纳米，所述第一掩膜层202a的宽度为10纳米～50纳米。而且，所述第一掩膜层202a的两端具有未被刻蚀的部分第一掩膜材料膜202和牺牲膜201，所述未被刻蚀的第一掩膜材料膜202和牺牲膜201能够在后续工艺中，支撑第一掩膜层202a悬空于衬底200的上方。在其它实施例中，所述第一掩膜层202a的数量为1个。
由于所述第一掩膜层202a的宽度较小，且相邻第一掩膜层202a之间的距离较小，造成所形成的相邻第一掩膜层202a和牺牲层201a之间的沟槽深宽比较大，使得刻蚀第一掩膜材料膜202和牺牲膜201的工艺难度较大，所形成的第一掩膜层202a的侧壁表面粗糙度较大，以所述第一掩膜层202a可是衬底200所形成的半导体结构的形貌较差。本实施例中，第一掩膜层202a投影于衬底200表面的图形为条形，所述第一掩膜层202a侧壁表面的第一粗糙度为所述条形图形的中轴线到所述条形边界的最大距离和最小距离的差值；本实施例中，所述第一粗糙度为1.85纳米～2纳米。为了减小所述第一掩膜层202a表面的粗糙度，在以第一掩膜层202a刻蚀衬底200之前，对所述第一掩膜层202a进行退火，以使第一掩膜层202a的表面更光滑。
在所述刻蚀工艺之后，去除所述图形化层203。
请参考图8、图9和图10，图10是图8和图9的俯视图，图8是图10沿AA’方向的剖面结构示意图，图9是图10沿BB’方向的剖面结构示意图，去除所述第一掩膜层202a底部的牺牲层201a(如图7所示)，使所述第一掩膜层202a悬空于衬底200上方。
所述去除牺牲层201a的工艺为各向同性的刻蚀工艺，所述各向同性的刻蚀工艺包括各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。所述各向同性的刻蚀工艺在各个方向上的刻蚀速率相同，因此能够以平行于衬底200表面的方向对第一掩膜层202a底部的牺牲层201a进行刻蚀，直至完全去除第一掩膜层202a底部的牺牲层201a。
本实施例中，所述牺牲层201a的材料为无定形碳，而去除牺牲层201a的工艺为各向同性的干法刻蚀工艺，所述刻蚀工艺的参数包括：功率为100W～500W，偏置电压为0V～10V，温度为40℃～60℃，刻蚀气体包括含氧气体，例如O2、O3、NO或NO2。
由于所述牺牲层201a相对于第一掩膜层202a具有第一刻蚀选择比，且所述第一刻蚀选择比较大，因此，在去除所述牺牲层201a时，对第一掩膜层202a的损伤较小，有利于保证后续经过退火工艺之后，第一掩膜层202a的尺寸精确。在本实施例的刻蚀工艺中，所述牺牲层201a相对于第一掩膜层202a的第一刻蚀选择比大于或等于4，所述第一刻蚀选择比较大，则刻蚀牺牲层201a之后，所述第一掩膜层202a受到的所述较小。
在刻蚀去除第一掩膜层202a底部的牺牲层201a之后，所述第一掩膜层202的两端具有未被刻蚀的部分第一掩膜材料膜202和牺牲膜201支撑，使所述第一掩膜层202a悬空于衬底200上方，则后续能够通过退火工艺使第一掩膜层202a的表面光滑，而且能够使第一掩膜层202a的尺寸易于控制。
请参考图11，在去除牺牲层201a(如图7所示)之后，对所述第一掩膜层202a进行退火，使所述第一掩膜层202a的表面具有第二粗糙度，所述第二粗糙度小于第一粗糙度。
在去除第一掩膜层202a底部的牺牲层201a之后，所述第一掩膜层202a能够悬空于衬底200上方，在所述退火工艺中，能够使所述第一掩膜层202a表面的材料原子自由能降低，所述第一掩膜层202a表面的材料原子能够受到热量驱动而发生运动，并排布更为整齐，从而使第一掩膜层202a的表面达到自由能较低的稳定状态，因此能够使所述第一掩膜层202a的表面粗糙度降低，所述第一掩膜层202a的表面光滑，则所述第一掩膜层202a投影于衬底200表面的图形边界更平滑，以第一掩膜层202a刻蚀衬底200形成的半导体结构形貌更为良好、尺寸更为精确。
本实施例中，所述退火工艺的工艺参数包括：退火气体为氢气、氮气或惰性气体中的一种或多种，温度为650摄氏度～1200摄氏度，气压为5毫托～1大气压，时间为5秒～1小时。所述退火工艺能够进行1次或多次，当进行多次退火工艺时，能够在各次退火工艺之间，对所述第一掩膜层202a的粗糙度、以及特征尺寸进行检测，以获得更小的粗糙度，以及更精确的特征尺寸。
在本实施例中，经过退火工艺之后，所述第一掩膜层202a的4个顶角形成圆角，而所述第一掩膜层202a的宽度能够通过所述退火工艺进行精确控制，因此，以所述第一掩膜层202a为掩膜，刻蚀所述衬底200所形成的半导体结构的尺寸能够得到精确调控。在其它实施例中，当所述第一掩膜层的宽度较小时，经过所述退火工艺之后，所述4个顶角成为圆角，且所述第一掩膜层的横截面形成圆形。
经过所述退火工艺之后，所述第一掩膜层202a的表面由第一粗糙度降低到第二粗糙度。本实施例中，第一掩膜层202a投影于衬底200表面的图形为条形，所述第二粗糙度为所述条形的中轴线到所述条形边界的最大距离和最小距离的差值。本实施例中，所述第二粗糙度为0.95纳米～1.05纳米，所述第二粗糙度小于第一粗糙度。
请参考图12，在对所述第一掩膜层202a进行退火之后，在衬底200表面形成第二掩膜材料膜204，所述第二掩膜材料膜204包围所述第一掩膜层202a，所述第二掩膜材料膜204的表面高于或齐平于所述第一掩膜层202a的底部表面。
所述第二掩膜材料膜204用于在第一掩膜层202a和衬底200之间形成第二掩膜层，所述第二掩膜层与第一掩膜层202a共同用于作为刻蚀衬底200的掩膜。本实施例中，所述第二掩膜材料膜204包围所述第一掩膜层202a，所述第二掩膜材料膜204的表面高于所述第一掩膜层202a的顶部表面。
所述第二掩膜材料膜204以所述第一掩膜层202a为掩膜，刻蚀形成后续所需的第二掩膜层，因此，为了使第一掩膜层202a与第二掩膜材料膜204之间具有刻蚀选择性，所述第二掩膜材料膜204与第一掩膜层202a之间的材料不同。所述第二掩膜材料膜204的材料为氧化硅、氮化硅、氮氧化硅、硅锗、硅、底层抗反射材料或碳；其中，所述底层抗反射材料包括无机抗反射材料，例如氮化硅、氮氧化硅、或有机底层抗反射材料。本实施例中，所述第二掩膜材料膜204的材料为氧化硅。
所述第二掩膜材料膜204的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，所述第二掩膜材料膜204的形成工艺为流体化学气相沉积工艺(FCVD)，所述流体化学气相沉积工艺用于形成氧化硅材料，易于使所形成的氧化硅材料进入第一掩膜层202a与衬底200之间的空间进行填充。所述流体化学气相沉积工艺包括：采用旋涂或喷涂工艺在衬底200和第一掩膜层202a表面形成含硅前驱体，所述含硅前驱体为流体，所述含硅前驱体包括正硅酸乙酯(TEOS)，直至所述含硅前驱体的表面高于所述第一掩膜层202a的底部表面；采用氧气对所述含硅前驱体进行氧化，以形成氧化硅材料，并对所述氧化硅材料进行固化，以形成第二掩膜材料层。
请参考图13和图14，图14是图13的俯视图，图13是图14沿AA’方向的剖面结构示意图，刻蚀所述第二掩膜材料膜204(请参考图12)，直至暴露出衬底200表面为止，并以所述第一掩膜层202a为掩膜，在第一掩膜层202a和衬底200之间形成第二掩膜层204a。
所述第二掩膜层204a与所述第一掩膜层202a共同作为刻蚀衬底的掩膜，所述第二掩膜层204a填补了第一掩膜层202a和衬底200之间的空间，以此保证后续刻蚀衬底200的工艺所形成的半导体结构的形貌与所述第一掩膜层202a一致。
刻蚀所述第二掩膜材料膜204的工艺为各向异性的干法刻蚀工艺，所述刻蚀工艺的方向垂直于衬底200表面，所形成的第二掩膜层204a的侧壁垂直于衬底200表面。由于所述第一掩膜层202a与第一掩膜层202a之间具有刻蚀选择性，因此能够以所述第一掩膜层202a为掩膜，刻蚀所述第二掩膜层204a，所形成的第二掩膜层204a投影于衬底200表面的图形与所述第一掩膜层202a的图形一致。在本实施例中，所述第一掩膜层202a投影于衬底200表面的图形为若干平行排列的条形，因此所述第一掩膜层202a投影于衬底200表面的图形为若干平行排列的条形。
在本实施例中，所述第一掩膜层202的材料为氮化硅，所述第二掩膜层202a的材料为氧化硅。所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺，所述刻蚀工艺的参数包括：刻蚀气体包括CHF3、CF4、Ar，气压为80毫托～120毫托，偏压为10伏～100伏，功率为800瓦～1000瓦，刻蚀气体总流量为100标准毫升/分钟～1000标准毫升/分钟。
由于所述第二掩膜层204a相对于第一掩膜层202a具有第二刻蚀选择比，且是第二刻蚀选择比较大，因此，在刻蚀所述第二掩膜材料层204时，对第一掩膜层202的损伤较小，能够保证所形成的第二掩膜层204a、以及所述第一掩膜层202a尺寸精确。在本实施例的刻蚀工艺中，所述牺牲层201a相对于第一掩膜层202a的第二刻蚀选择比大于或等于3，所述第二刻蚀选择比较大，则刻蚀牺牲层201a之后，所述第一掩膜层202a受到的所述较小。
具体的，本实施例中，所述第二掩膜材料层204的表面高于所述第一掩膜层202a的顶部表面，在所述刻蚀工艺中，首先刻蚀所述第二掩膜材料层204直至暴露出所述第一掩膜层202a的顶部表面；在暴露出所述第一掩膜层202a之后，则以所述第一掩膜层202a为掩膜，刻蚀所述第二掩膜材料层204，直至暴露出衬底200表面为止，从而能够在第一掩膜层202a底部形成第二掩膜层204a。
请参考图15，以所述第一掩膜层202a和第二掩膜层204a为掩膜，刻蚀所述衬底200，在所述衬底200内形成开口205。
刻蚀所述衬底200的工艺为各向异性的干法刻蚀工艺，刻蚀方向垂直于衬底200表面，所形成的开口205顶部的图形由第一掩膜层202a和第二掩膜层204a的图形一致。所述刻蚀工艺根据所述待刻蚀层200的材料、以及所需形成的开口深度而定。
由于在以所述第一掩膜层202a进行刻蚀之前，对所述第一掩膜层202a进行退火，使得第一掩膜层202a表面的粗糙度降低，从而使所述第一掩膜层202a投影于衬底200表面的图形边界光滑，则以所述第一掩膜层202a刻蚀衬底200所形成的半导体结构的形貌良好、尺寸精确，有利于使所形成的半导体器件或芯片电路性能稳定。
本实施例中，第一掩膜层形成于牺牲层表面，并且，通过去除第一掩膜层底部的牺牲层，使所述第一掩膜层悬空于衬底上方，所述第一掩膜层作为刻蚀形成第二掩膜层的掩膜。在形成第二掩膜材料膜之前，对所述第一掩膜层进行退火，使第一掩膜层表面自第一粗糙度降低到第二粗糙度，使得所述第一掩膜层的形貌更良好、尺寸更均一。在形成包围第一掩膜层的第二掩膜材料膜之后，以所述第一掩膜层刻蚀形成第二掩膜层。由于所述第一掩膜层表面的粗糙度较小，则所形成的第二掩膜层表面的粗糙度较小，以所述第一掩膜层和第二掩膜层作为掩膜刻蚀衬底时，在衬底内形成的半导体结构的形貌良好、尺寸精确均一。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在衬底的部分表面形成牺牲层和第一掩膜层，所述第一掩膜层位于所述牺牲层表面，且所述第一掩膜层的表面具有第一粗糙度；
去除所述第一掩膜层底部的部分牺牲层，使所述第一掩膜层悬空于衬底上方；
在去除牺牲层之后，对所述第一掩膜层进行退火，使所述第一掩膜层的表面具有第二粗糙度，所述第二粗糙度小于第一粗糙度；
在对所述第一掩膜层进行退火之后，在衬底表面形成第二掩膜材料膜，所述第二掩膜材料膜包围所述第一掩膜层，所述第二掩膜材料膜的表面高于或齐平于所述第一掩膜层的底部表面；
刻蚀所述第二掩膜材料膜，直至暴露出衬底表面为止，并以所述第一掩膜层为掩膜，在第一掩膜层和衬底之间形成第二掩膜层；
以所述第一掩膜层和第二掩膜层为掩膜，刻蚀所述衬底。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火工艺的工艺参数包括：退火气体为氢气、氮气或惰性气体中的一种或多种，温度为650摄氏度～1200摄氏度，气压为5毫托～1大气压，时间为5秒～1小时。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火工艺的次数为1次或多次。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层相对于第一掩膜层具有第一刻蚀选择比，且所述第一刻蚀选择比大于或等于4。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二掩膜层相对于第一掩膜层具有第二刻蚀选择比，且所述第二刻蚀选择比大于或等于3。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为底层抗反射材料、碳、硅或氧化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料为氧化硅、氮化硅、硅锗、硅、氮化钛或钛。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料为氧化硅、氮化硅、氮氧化硅、硅锗、硅、底层抗反射材料或碳。
9.如权利要求6或8所述的半导体结构的形成方法，其特征在于，所述底层抗反射材料包括氮化硅、氮氧化硅或有机底层抗反射材料。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的数量大于或等于1；当所述第一掩膜层的数量大于1时，若干第一掩膜层之间相互分立，相邻第一掩膜层之间的距离为10纳米～50纳米，所述第一掩膜层的宽度为10纳米～50纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层和第一掩膜层的形成方法包括：在衬底表面形成牺牲膜；在所述牺牲膜表面形成第一掩膜材料膜；在第一掩膜材料膜表面形成图形化层，所述图形化层暴露出部分第一掩膜材料膜表面；以所述图形化层为掩膜，刻蚀所述第一掩膜材料膜和牺牲膜，直至暴露出衬底表面为止，形成牺牲层和第一掩膜层；在所述刻蚀工艺之后，去除所述图形化层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述图形化层为光刻胶层，所述图形化层的形成工艺包括：在第一掩膜材料膜表面形成光刻胶膜；对所述光刻胶膜进行光刻显影，并暴露出部分第一掩膜材料膜表面，使所述光刻胶膜图形化，形成光刻胶层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述图形化层的材料与牺牲膜和第一掩膜材料膜的材料不同，所述图形化层的形成工艺为多重图形化掩膜工艺。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，刻蚀去除第一掩膜层底部的部分牺牲层之后，所述第一掩膜层的两端由未被刻蚀的部分第一掩膜材料膜和牺牲膜支撑，使所述第一掩膜层悬空于衬底上方。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，所述刻蚀牺牲膜和第一掩膜材料膜的工艺为各向异性的干法刻蚀工艺。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述去除牺牲层的工艺为各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二掩膜材料膜的工艺为各向异性的干法刻蚀工艺。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层投影于衬底表面的图形为条形。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，在所述退火工艺之前，所述第一粗糙度为所述条形的中轴线到所述条形边界的最大距离和最小距离的差值；在所述退火工艺之后，所述第二粗糙度为所述条形的中轴线到所述条形边界的最大距离和最小距离的差值。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：半导体基底、以及位于所述半导体基底表面的器件层，在所述器件层表面形成所述牺牲层。
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