KR20200044978A - 선택적으로 에칭되는 자기-정렬된 비아 프로세스들 - Google Patents

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KR20200044978A
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잉 장
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Abstract

반도체 기판 상의 접촉 구역을 노출시키기 위해, 프로세싱 방법들이 수행될 수 있다. 방법들은, 노출된 제1 유전체 재료에 대해 반도체 기판 상의 제1 금속을 선택적으로 리세싱하는 단계를 포함할 수 있다. 방법들은, 리세싱된 제1 금속 및 노출된 제1 유전체 재료 위에 라이너를 형성하는 단계를 포함할 수 있다. 방법들은, 라이너 위에 제2 유전체 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 제2 유전체 재료의 선택된 구역들 위에 하드 마스크를 형성하는 단계를 포함할 수 있다. 방법들은 또한, 리세싱된 제1 금속 위에 놓인 라이너의 부분을 노출시키기 위해 제2 유전체 재료를 선택적으로 제거하는 단계를 포함할 수 있다.

Description

선택적으로 에칭되는 자기-정렬된 비아 프로세스들
[0001] 본 출원은 2017년 9월 18일자로 출원된 미국 가출원 번호 제62/560,093호를 우선권으로 주장하며, 이로써, 이 미국 가출원은 모든 목적들을 위해 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 시스템들, 프로세스들, 및 장비에 관한 것이다. 더 구체적으로, 본 기술은 반도체 디바이스 상에서 재료 층들을 형성 및 에칭하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은, 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해진다. 기판 상에 패터닝된 재료를 생성하는 것은 노출된 재료의 제거를 위한 제어되는 방법들을 요구한다. 포토레지스트의 패턴을 기저 층(underlying layer)들에 전사하는 것, 층들을 박형화하는 것, 또는 표면 상에 이미 존재하는 피처(feature)들의 측방향 치수들을 박형화하는 것을 포함하는 다양한 목적들을 위해, 화학적 에칭이 사용된다. 대개, 하나의 재료를 다른 재료보다 더 신속하게 에칭하여, 예컨대, 패턴 전사 프로세스 또는 개별 재료 제거를 가능하게 하는 에칭 프로세스를 갖는 것이 바람직하다. 그러한 에칭 프로세스는 제1 재료에 대해 선택적이라고 말한다. 재료들, 회로들, 및 프로세스들의 다양성의 결과로서, 에칭 프로세스들은 다양한 재료들에 대해 선택성(selectivity)을 갖게 개발되어 왔다.
[0004] 에칭 프로세스들은 프로세스에서 사용되는 재료들에 기반하여 습식 또는 건식으로 지칭될 수 있다. 습식 HF 에칭은, 다른 유전체들 및 재료들보다 실리콘 옥사이드를 우선적으로 제거한다. 그러나, 습식 프로세스들은 일부 제한된 트렌치들에 침투하는 데 어려움을 겪을 수 있고, 또한 나머지 재료를 변형시킬 수 있다. 건식 에칭 프로세스들은 복잡한 피처들 및 트렌치들에 침투할 수 있지만, 허용가능한 최상부-최하부 프로파일(top-to-bottom profile)들을 제공하지 않을 수 있다. 차세대 디바이스들에서 디바이스 사이즈들이 계속해서 축소됨에 따라, 특정 층에 수 나노미터의 재료만이 형성될 때, 특히, 그 재료가 트랜지스터 형성에 중요할 때, 선택성은 더 중대한 역할을 할 수 있다. 다양한 재료들 사이에서 다수의 상이한 에칭 프로세스 선택성들이 개발되어 왔으나, 표준 선택성들은 현재의 그리고 향후의 디바이스 스케일에서 더 이상 적합하지 않을 수 있다.
[0005] 따라서, 고품질의 디바이스들 및 구조들을 생성하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이러한 그리고 다른 필요성들이 본 기술에 의해 다루어진다.
[0006] 반도체 기판 상의 접촉 구역(contact region)을 노출시키기 위해, 프로세싱 방법들이 수행될 수 있다. 방법들은, 노출된 제1 유전체 재료에 대해 반도체 기판 상의 제1 금속을 선택적으로 리세싱(recessing)하는 단계를 포함할 수 있다. 방법들은, 리세싱된 제1 금속 및 노출된 제1 유전체 재료 위에 라이너를 형성하는 단계를 포함할 수 있다. 방법들은, 라이너 위에 제2 유전체 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 제2 유전체 재료의 선택된 구역들 위에 하드 마스크를 형성하는 단계를 포함할 수 있다. 방법들은 또한, 리세싱된 제1 금속 위에 놓인 라이너의 부분을 노출시키기 위해 제2 유전체 재료를 선택적으로 제거하는 단계를 포함할 수 있다.
[0007] 일부 실시예들에서, 방법들은 또한, 제2 유전체 재료 위에 제3 유전체 재료를 형성하는 단계를 포함할 수 있다. 제3 유전체 재료와 제1 유전체 재료는 동일한 재료일 수 있다. 제2 유전체 재료를 선택적으로 제거하는 단계는, 제3 유전체 재료 및 제2 유전체 재료를 선택적으로 제거하는 단계를 포함할 수 있다. 선택적 제거를 위해 사용되는 프로세스 케미스트리는, 제3 유전체 재료에 대한 선택성보다 더 큰, 제2 유전체 재료에 대한 선택성을 특징으로 할 수 있다. 방법들은 또한, 하드 마스크 위에 놓이는 포토레지스트 패턴을 형성하는 단계를 포함할 수 있다. 방법들은 또한, 제3 유전체 재료의 부분의 제1 선택적 제거를 수행하는 단계를 포함할 수 있다. 제1 선택적 제거는 제2 유전체 재료를 노출시키지 않을 수 있다. 방법들은 또한, 제1 선택적 제거 동작에 후속하여 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다. 방법들은 또한, 제2 유전체 재료 및 제3 유전체 재료의 제2 부분을 제거하기 위해 제2 선택적 제거 동작을 수행하는 단계를 포함할 수 있다. 제1 선택적 제거 동작 및 제2 선택적 제거 동작은 실질적으로 이방성일 수 있다. 제1 선택적 제거 동작 및 제2 선택적 제거 동작 중 적어도 하나는, 플라즈마 강화 불소-함유 전구체를 사용한 건식 에칭을 포함할 수 있다.
[0008] 본 기술의 실시예들은 또한, 반도체 기판 상의 접촉 구역을 노출시키는 추가적인 방법들을 포함할 수 있다. 방법들은, 갭을 형성하기 위해, 노출된 제1 유전체 재료에 대해 반도체 기판 상의 금속을 선택적으로 리세싱하는 단계를 포함할 수 있다. 방법들은, 갭 내의 금속 위에 놓이는 제2 유전체 재료를, 제1 유전체 재료의 높이까지 형성하는 단계를 포함할 수 있다. 방법들은, 제2 유전체 재료 및 제1 유전체 재료 위에 놓이는 제3 유전체 재료를 형성하는 단계를 포함할 수 있다. 방법들은, 제2 유전체 재료의 선택된 구역들 위에 하드 마스크를 형성하는 단계를 포함할 수 있다. 방법들은 또한, 리세싱된 금속을 노출시키기 위해 제3 유전체 재료 및 제2 유전체 재료를 선택적으로 제거하는 단계를 포함할 수 있다.
[0009] 일부 실시예들에서, 제3 유전체 재료와 제1 유전체 재료는 동일한 재료일 수 있다. 선택적 제거를 위해 사용되는 프로세스 케미스트리는, 제3 유전체 재료에 대한 선택성보다 더 큰, 제2 유전체 재료에 대한 선택성을 특징으로 할 수 있다. 방법들은 또한, 하드 마스크 위에 놓이는 포토레지스트 패턴을 형성하는 단계를 포함할 수 있다. 방법들은 또한, 제3 유전체 재료의 부분의 제1 선택적 제거를 수행하는 단계를 포함할 수 있다. 제1 선택적 제거는 제2 유전체 재료를 노출시키지 않을 수 있다. 방법들은 또한, 제1 선택적 제거 동작에 후속하여 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다. 방법들은 또한, 제2 유전체 재료 및 제3 유전체 재료의 제2 부분을 제거하기 위해 제2 선택적 제거 동작을 수행하는 단계를 포함할 수 있다. 제1 선택적 제거 동작 및 제2 선택적 제거 동작은 실질적으로 이방성일 수 있다. 제1 선택적 제거 동작 및 제2 선택적 제거 동작 중 적어도 하나는, 플라즈마 강화 불소-함유 전구체를 사용한 건식 에칭을 포함할 수 있다.
[0010] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 접촉 노출(contact exposure)이 클수록 에지-배치 에러(edge-placement error)를 감소시킬 수 있다. 추가적으로, 선택적 에칭 프로세스들은, 라이너 재료들 또는 추가적인 패터닝 동작들의 포함을 방지할 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 피처들 중 다수와 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세하게 설명된다.
[0011] 개시되는 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0012] 도 1은 본 기술의 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0013] 도 2a는 본 기술의 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0014] 도 2b는 본 기술의 실시예들에 따른 예시적인 샤워헤드의 상세도를 도시한다.
[0015] 도 3은 본 기술의 실시예들에 따른 예시적인 샤워헤드의 저면도를 도시한다.
[0016] 도 4는 본 기술의 실시예들에 따라 접촉 구역을 노출시키는 방법의 선택된 동작들을 도시한다.
[0017] 도 5a-도 5i는 본 기술의 실시예들에 따른, 선택된 동작들이 수행되는 기판 재료들의 개략적인 단면도들을 예시한다.
[0018] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0019] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들 사이를 구별하는 문자가 참조 라벨을 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0020] 백-엔드-오브-라인(back-end-of-line) 프로세싱 동안, 금속 및 다른 전도성 재료들이 기판 상의 구조들의 층들에 채워질 수 있다. 트랜지스터 구조들이 계속해서 축소되고, 종횡비들이 계속해서 증가됨에 따라, 층들 사이의 노출된 접촉 랜딩 영역(contact landing area)은 점점 더 중요해질 수 있다. 충분한 전도성을 유지하기 위해, 특정 접촉 영역이 요구될 수 있다. 리소그래피 및 패터닝 동안, 포토레지스트 및 패터닝의 영역에 대한 작은 결함들은 에지-배치 에러를 야기할 수 있으며, 여기서 후속적인 에칭 프로세스들이 오프셋되고, 기저 접촉 패드들을 충분히 노출시키지 않는다. 추가적으로, "RIE"(reactive ion etching)와 같은 많은 종래의 에칭 프로세스들은, 복잡한 임계 치수들을 유지하기에 적합한 선택성을 갖지 않을 수 있다. 비교적 이방성의 프로세스임에도 불구하고, RIE 에칭들은 여전히, 측벽 손실들을 야기하는 선택성을 가질 수 있다. 형성 동안, 이러한 손실에 대한 예산책정(budgeting)이, 이를테면, 재료의 과도-형성(over formation)에 대해 고려될 수 있지만, 에칭되는 구조물 내의 구역들이 상이한 치수들을 갖기 때문에, 하나의 영역에서의 손실량에 대해 계산하는 것은 더 큰 영역에서의 손실량에 적합하지 않을 수 있다. 따라서, 예산책정된 하나의 섹션에서 5 nm의 손실이 발생할 수 있지만, 6-7 nm의 더 큰 섹션에서의 손실이 여전히 발생할 수 있으며, 이는 제조 동안 미스매치들을 야기한다.
[0021] 추가적으로, RIE 프로세스들은, 일반적으로 습식 에칭 프로세스로 제거되는 에칭 부산물 또는 폴리머 잔류물을 생성한다. 이 습식 에칭은 대개, 측벽 보호 층들을 임계 치수들을 넘어 과도-에칭(over-etch)하며, 이는 인접한 트랜지스터 층들의 형성 및 간격에 문제들을 야기할 수 있고, 로우-k 나이트라이드 스페이서들 및 층간 유전체 옥사이드를 추가로 에칭한다. RIE 프로세스들의 선택성이 10:1의 범위에 있을 수 있기 때문에, 임계 접촉 재료들 및 다른 구조적 재료들이 과도하게 에칭될 수 있다. 본 기술은, 기저 금속 리세스들로의 실질적인 또는 완전한 액세스를 보장하는 자기-정렬 패터닝 프로세스(self-aligned patterning process)를 사용함으로써 이러한 문제들을 극복할 수 있다. 추가적으로, 특정 재료들 및 에칭 케미스트리들을 활용함으로써, 큐(queue) 시간들을 감소시키고 재료 층들의 수를 감소시킬 수 있는 개선된 구조들이 형성될 수 있다.
[0022] 나머지 개시내용은 개시된 기술을 활용하여 특정 에칭 프로세스들을 일상적으로 식별할 것이지만, 설명되는 챔버들에서 발생할 수 있는 증착 및 세정 프로세스들에 시스템들 및 방법들이 동등하게 적용가능하다는 것이 쉽게 이해될 것이다. 따라서, 본 기술은 에칭 프로세스들에 대한 사용으로만 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은, 본 기술에 따른 예시적인 프로세스 시퀀스의 동작들을 설명하기 전에, 제거 동작들 중 특정 제거 동작을 수행하기 위해 본 기술과 함께 사용될 수 있는 하나의 가능한 시스템 및 챔버를 논의할 것이다.
[0023] 도 1은 실시예들에 따른, 증착, 에칭, 베이킹, 및 경화 챔버들의 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 도면에서, 한 쌍의 FOUP(front opening unified pod)들(102)은 다양한 사이즈들의 기판들을 공급하며, 그 기판들은 로봇 암(robotic arm)들(104)에 의해 수용되고, 그리고 탠덤 섹션(tandem section)들(109a-c)에 포지셔닝된 기판 프로세싱 챔버들(108a-f) 중 하나 내에 배치되기 전에, 저압 홀딩 영역(106) 내에 배치된다. 제2 로봇 암(110)은 기판 웨이퍼들을 홀딩 영역(106)으로부터 기판 프로세싱 챔버들(108a-f)로 그리고 그 반대로 이송하기 위해 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a-f)는, CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 예비-세정, 탈기(degas), 배향, 및 다른 기판 프로세스들에 추가하여, 본원에서 설명되는 건식 에칭 프로세스들을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 장비될 수 있다.
[0024] 기판 프로세싱 챔버들(108a-f)은 기판 웨이퍼 상에서 유전체 막을 증착, 어닐링, 경화, 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 일 구성에서, 2개의 쌍들의 프로세싱 챔버들, 예컨대, 108c-d 및 108e-f는 기판 상에 유전체 재료를 증착하는 데 사용될 수 있고, 세 번째 쌍의 프로세싱 챔버들, 예컨대, 108a-b는 증착된 유전체를 에칭하는 데 사용될 수 있다. 다른 구성에서, 모든 3개의 쌍들의 챔버들, 예컨대, 108a-f는 기판 상의 유전체 막을 에칭하도록 구성될 수 있다. 설명되는 프로세스들 중 임의의 하나 이상의 프로세스들은, 상이한 실시예들에서 도시된 제조 시스템으로부터 분리된 챔버(들)에서 수행될 수 있다. 유전체 막들을 위한 증착, 에칭, 어닐링, 및 경화 챔버들의 추가적인 구성들이 시스템(100)에 의해 고려된다는 것이 인식될 것이다.
[0025] 도 2a는 프로세싱 챔버 내에 파티셔닝된 플라즈마 생성 구역들을 갖는 예시적인 프로세스 챔버 시스템(200)의 단면도를 도시한다. 막 에칭 동안, 예컨대, 티타늄 나이트라이드, 탄탈룸 나이트라이드, 텅스텐, 실리콘, 폴리실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 옥시카바이드 등의 에칭 동안, 프로세스 가스가 가스 유입구 어셈블리(205)를 통해 제1 플라즈마 구역(215) 내로 유동될 수 있다. RPS(remote plasma system)(201)가 시스템에 선택적으로 포함될 수 있고, 그리고 제1 가스를 프로세싱할 수 있으며, 그런 다음, 제1 가스는 가스 유입구 어셈블리(205)를 통해 이동한다. 유입구 어셈블리(205)는 2개 이상의 별개의 가스 공급 채널들을 포함할 수 있으며, 여기서, 제2 채널(도시되지 않음)은 RPS(201)(포함된 경우)를 우회할 수 있다.
[0026] 냉각 플레이트(203), 페이스플레이트(217), 이온 억제기(223), 샤워헤드(225), 및 기판(255)이 상부에 배치된 기판 지지부(265)가 도시되며, 이들은 실시예들에 따라 각각 포함될 수 있다. 페디스털(265)은 프로세싱 동작들 동안 기판 또는 웨이퍼를 가열 및/또는 냉각시키도록 동작될 수 있는 열 교환 채널을 가질 수 있으며, 그 열 교환 채널을 통해 열 교환 유체가 유동하여 기판의 온도를 제어한다. 알루미늄, 세라믹, 또는 이들의 조합을 포함할 수 있는, 페디스털(265)의 웨이퍼 지지 플래터(wafer support platter)는 또한, 매립된 저항성 히터 엘리먼트를 사용하여, 비교적 높은 온도들, 이를테면, 최대 또는 대략 100℃ 내지 대략 1100℃ 이상을 달성하기 위해, 저항성으로 가열될 수 있다.
[0027] 페이스플레이트(217)는 피라미드형, 원뿔형, 또는 좁은 최상부 부분이 넓은 최하부 부분으로 확장되는 다른 유사한 구조일 수 있다. 페이스플레이트(217)는 추가적으로, 도시된 바와 같이 평평할 수 있고, 프로세스 가스들을 분배하는 데 사용되는 복수의 스루-채널(through-channel)들을 포함할 수 있다. RPS(201)의 사용에 따라, 플라즈마 생성 가스들 및/또는 플라즈마 여기 종은, 제1 플라즈마 구역(215) 내로의 더 균일한 전달을 위해, 페이스플레이트(217)의 복수의 홀들(도 2b에 도시됨)을 통과할 수 있다.
[0028] 예시적인 구성들은, 페이스플레이트(217)에 의해 제1 플라즈마 구역(215)으로부터 파티셔닝된 가스 공급 구역(258) 내로 가스 유입구 어셈블리(205)가 개방되게 하여, 가스들/종이 페이스플레이트(217)의 홀들을 통해 제1 플라즈마 구역(215) 내로 유동하게 하는 것을 포함할 수 있다. 구조적 및 동작적 피처들은, 제1 플라즈마 구역(215)으로부터 역으로 공급 구역(258), 가스 유입구 어셈블리(205), 및 유체 공급 시스템(210)으로의 플라즈마의 상당한 역류를 방지하도록 선택될 수 있다. 페이스플레이트(217), 또는 챔버의 전도성 최상부 부분, 및 샤워헤드(225)는, 절연 링(220)이 피처들 사이에 로케이팅되는 것으로 도시되며, 절연 링(220)은 AC 전위가, 샤워헤드(225) 및/또는 이온 억제기(223)에 비해 페이스플레이트(217)에 인가되는 것을 가능하게 한다. 절연 링(220)은 페이스플레이트(217)와 샤워헤드(225) 및/또는 이온 억제기(223) 사이에 포지셔닝되어, CCP(capacitively coupled plasma)가 제1 플라즈마 구역에 형성되는 것을 가능하게 할 수 있다. 배플(baffle)(도시되지 않음)이 추가적으로, 제1 플라즈마 구역(215)에 로케이팅되거나 또는 다르게는 가스 유입구 어셈블리(205)와 커플링되어, 가스 유입구 어셈블리(205)를 통한 구역 내로의 유체의 유동에 영향을 미칠 수 있다.
[0029] 이온 억제기(223)는, 구조 전체에 걸쳐 복수의 애퍼처들을 정의하는 플레이트 또는 다른 기하학적 구조를 포함할 수 있으며, 복수의 애퍼처들은 제1 플라즈마 구역(215) 밖으로의 이온적으로-대전된 종의 이동을 억제하는 한편, 대전되지 않은 중성 또는 라디칼 종이 이온 억제기(223)를 통해 억제기와 샤워헤드 사이의 활성화 가스 전달 구역 내로 전달되는 것을 가능하게 하도록 구성된다. 실시예들에서, 이온 억제기(223)는 다양한 애퍼처 구성들을 갖는 천공된 플레이트를 포함할 수 있다. 이러한 대전되지 않은 종은, 애퍼처들을 통해 반응성이 더 낮은 캐리어 가스와 함께 이송되는 고 반응성 종을 포함할 수 있다. 위에서 언급된 바와 같이, 홀들을 통과하는 이온성 종의 이동이 감소될 수 있고, 일부 경우들에서는 완전히 억제될 수 있다. 이온 억제기(223)를 통과하는 이온성 종의 양을 제어하는 것은 유리하게, 기저 웨이퍼 기판과 접촉하게 되는 가스 혼합물에 대한 증가된 제어를 제공할 수 있으며, 이는 결국, 가스 혼합물의 증착 및/또는 에칭 특징들의 제어를 증가시킬 수 있다. 예컨대, 가스 혼합물의 이온 농도의 조정들은, 가스 혼합물의 에칭 선택성, 예컨대 SiNx:SiOx 에칭 비율들, Si:SiOx 에칭 비율들 등을 상당히 변경시킬 수 있다. 증착이 수행되는 대안적인 실시예들에서, 이는 또한, 유전체 재료들에 대한 등각성-대-유동성 스타일 증착(conformal-to-flowable style deposition)들의 밸런스를 시프팅할 수 있다.
[0030] 이온 억제기(223)의 복수의 애퍼처들은 이온 억제기(223)를 통한, 활성화 가스, 즉 이온성, 라디칼, 및/또는 중성 종의 통과를 제어하도록 구성될 수 있다. 예컨대, 홀들의 종횡비, 또는 홀 직경 대 길이, 및/또는 홀들의 기하학적 구조는, 이온 억제기(223)를 통과하는 활성화 가스 내의 이온적으로-대전된 종의 유동이 감소되도록, 제어될 수 있다. 이온 억제기(223)의 홀들은 플라즈마 여기 구역(215)과 대면하는 테이퍼형 부분(tapered portion), 및 샤워헤드(225)와 대면하는 원통형 부분을 포함할 수 있다. 원통형 부분은 샤워헤드(225)에 전달되는 이온성 종의 유동을 제어하도록 형상화 및 치수화될 수 있다. 억제기를 통과하는 이온성 종의 유동을 제어하기 위한 추가적인 수단으로서, 조정가능 전기 바이어스가 또한 이온 억제기(223)에 인가될 수 있다.
[0031] 이온 억제기(223)는 플라즈마 생성 구역으로부터 기판으로 이동하는 이온적으로 대전된 종의 양을 감소 또는 제거하도록 기능할 수 있다. 대전되지 않은 중성 및 라디칼 종은 여전히, 이온 억제기의 개구들을 통과하여 기판과 반응할 수 있다. 실시예들에서, 기판을 둘러싸는 반응 구역 내의 이온적으로 대전된 종의 완전한 제거는 수행되지 않을 수 있다는 것이 유의되어야 한다. 특정 경우들에서, 이온성 종은 에칭 및/또는 증착 프로세스를 수행하기 위해 기판에 도달하도록 의도된다. 이러한 경우들에서, 이온 억제기는 프로세스를 보조하는 레벨로 반응 구역 내의 이온성 종의 농도를 제어하는 것을 도울 수 있다.
[0032] 이온 억제기(223)와 조합된 샤워헤드(225)는, 여기된 종이 챔버 플라즈마 구역(215)으로부터 기판 프로세싱 구역(233)으로 이동하는 것을 여전히 가능하게 하면서, 제1 플라즈마 구역(215)에 존재하는 플라즈마가 기판 프로세싱 구역(233) 내의 가스들을 직접적으로 여기시키는 것을 회피하는 것을 가능하게 할 수 있다. 이러한 방식으로, 챔버는 에칭되는 기판(255)과 플라즈마가 접촉하는 것을 방지하도록 구성될 수 있다. 이는 유리하게, 생성된 플라즈마에 의해 직접적으로 접촉되는 경우, 손상되거나, 전위되거나(dislocated), 또는 그렇지 않으면 휘어질(warped) 수 있는, 기판 상에 패터닝된 다양한 복잡한 구조들 및 막들을 보호할 수 있다. 추가적으로, 플라즈마가 기판과 접촉하거나 또는 기판 레벨에 접근하도록 허용될 때, 옥사이드 종이 에칭되는 레이트가 증가될 수 있다. 따라서, 재료의 노출된 구역이 옥사이드인 경우, 이 재료는 기판으로부터 플라즈마를 원격으로 유지함으로써 추가로 보호될 수 있다.
[0033] 프로세싱 시스템은, 제1 플라즈마 구역(215) 또는 프로세싱 구역(233)에 플라즈마를 생성하도록, 페이스플레이트(217), 이온 억제기(223), 샤워헤드(225), 및/또는 페디스털(265)에 전력을 제공하기 위해, 프로세싱 챔버와 전기적으로 커플링된 전력 공급부(240)를 더 포함할 수 있다. 전력 공급부는 수행되는 프로세스에 따라 챔버에 조정가능한 양의 전력을 전달하도록 구성될 수 있다. 그러한 구성은 수행되는 프로세스들에서 튜닝가능 플라즈마가 사용되는 것을 가능하게 할 수 있다. 대개 온 또는 오프 기능성이 제공되는 원격 플라즈마 유닛과 달리, 튜닝가능 플라즈마는 특정 양의 전력을 플라즈마 구역(215)에 전달하도록 구성될 수 있다. 이는 결국, 전구체들이 특정 방식들로 해리되어 이러한 전구체들에 의해 생성되는 에칭 프로파일들을 향상시킬 수 있도록, 특정 플라즈마 특징들의 개발을 가능하게 할 수 있다.
[0034] 플라즈마는 샤워헤드(225) 위의 챔버 플라즈마 구역(215) 또는 샤워헤드(225) 아래의 기판 프로세싱 구역(233)에서 점화될 수 있다. 실시예들에서, 기판 프로세싱 구역(233)에서 형성된 플라즈마는 페디스털이 전극으로서 작용하여 형성되는 DC 바이어스 플라즈마일 수 있다. 플라즈마는, 예컨대 불소-함유 전구체 또는 다른 전구체의 유입으로부터 라디칼 전구체들을 생성하기 위해, 챔버 플라즈마 구역(215)에 존재할 수 있다. 증착 동안 챔버 플라즈마 구역(215)에 플라즈마를 점화시키기 위해, 전형적으로는 RF(radio frequency) 범위의 AC 전압이 프로세싱 챔버의 전도성 최상부 부분, 이를테면, 페이스플레이트(217)와 샤워헤드(225) 및/또는 이온 억제기(223) 사이에 인가될 수 있다. RF 전력 공급부는 13.56 MHz의 고 RF 주파수를 생성할 수 있지만, 다른 주파수들을 단독으로 또는 13.56 MHz 주파수와 조합하여 또한 생성할 수 있다.
[0035] 도 2b는 페이스플레이트(217)를 통한 프로세싱 가스 분배에 영향을 미치는 피처들의 상세도(253)를 도시한다. 도 2a 및 도 2b에 도시된 바와 같이, 페이스플레이트(217), 냉각 플레이트(203), 및 가스 유입구 어셈블리(205)가 교차하여 가스 공급 구역(258)을 정의하며, 가스 유입구(205)로부터 가스 공급 구역(258) 내로 프로세스 가스들이 전달될 수 있다. 가스들은 가스 공급 구역(258)을 채울 수 있고, 페이스플레이트(217)의 애퍼처들(259)을 통해 제1 플라즈마 구역(215)으로 유동할 수 있다. 애퍼처들(259)은 실질적으로 단방향 방식으로 유동을 지향시키도록 구성될 수 있고, 그에 따라, 프로세스 가스들은 프로세싱 구역(233) 내로 유동할 수 있지만, 페이스플레이트(217)를 횡단한 후에 가스 공급 구역(258) 내로 역류하는 것은 부분적으로 또는 완전히 방지될 수 있다.
[0036] 프로세싱 챔버 섹션(200)에서 사용하기 위한 샤워헤드(225)와 같은 가스 분배 어셈블리들은 DCSH(dual channel showerhead)들로 지칭될 수 있고. 도 3에서 설명되는 실시예들에서 추가적으로 상세하게 설명된다. 듀얼 채널 샤워헤드는, 프로세싱 구역(233) 외부에서 에천트들의 분리를 가능하게 하여, 프로세싱 구역 내로 전달되기 전에 챔버 컴포넌트들과의 그리고 서로에 대한 제한된 상호작용을 제공하는 에칭 프로세스들을 제공할 수 있다.
[0037] 샤워헤드(225)는 상부 플레이트(214) 및 하부 플레이트(216)를 포함할 수 있다. 플레이트들은 플레이트들 사이에 볼륨(218)을 정의하도록 서로 커플링될 수 있다. 상부 및 하부 플레이트들을 관통하는 제1 유체 채널들(219), 및 하부 플레이트(216)를 관통하는 제2 유체 채널들(221)을 제공하기 위해, 플레이트들의 커플링이 이루어질 수 있다. 형성된 채널들은, 볼륨(218)으로부터 하부 플레이트(216)를 거쳐 제2 유체 채널들(221)만을 통한 유체 액세스를 제공하도록 구성될 수 있으며, 제1 유체 채널들(219)은 플레이트들 사이의 볼륨(218) 및 제2 유체 채널들(221)로부터 유동적으로 격리될 수 있다. 볼륨(218)은 가스 분배 어셈블리(225)의 측면을 통해 유동적으로 액세스가능할 수 있다.
[0038] 도 3은 실시예들에 따른, 프로세싱 챔버와 함께 사용하기 위한 샤워헤드(325)의 저면도이다. 샤워헤드(325)는 도 2a에 도시된 샤워헤드(225)와 대응할 수 있다. 제1 유체 채널들(219)의 뷰(view)를 나타내는 스루-홀들(365)은, 샤워헤드(225)를 통과하는 전구체들의 유동을 제어하고 유동에 영향을 미치기 위해, 복수의 형상들 및 구성들을 가질 수 있다. 제2 유체 채널들(221)의 뷰를 나타내는 작은 홀들(375)은 샤워헤드의 표면에 걸쳐 실질적으로 균일하게 분포될 수 있고, 심지어 스루-홀들(365) 사이에서도 실질적으로 균일하게 분포될 수 있으며, 그리고 전구체들이 샤워헤드에서 빠져나갈 때 다른 구성들보다 더 균일한, 전구체들의 혼합을 제공하는 것을 도울 수 있다.
[0039] 도 4는 에칭 방법(400)을 예시하며, 에칭 방법(400)의 많은 동작들은, 예컨대 이전에 설명된 바와 같은 챔버(200)에서 수행될 수 있다. 방법(400)은 방법의 개시 전에 하나 이상의 동작들을 포함할 수 있으며, 그 하나 이상의 동작들은 프론트 엔드 프로세싱, 증착, 에칭, 폴리싱, 세정, 또는 설명되는 동작들 전에 수행될 수 있는 임의의 다른 동작들을 포함한다. 방법은 도면에 표시된 바와 같은 다수의 선택적인 동작들을 포함할 수 있으며, 그 선택적인 동작들은 본 기술에 따른 방법과 구체적으로 연관될 수 있거나 또는 구체적으로 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 광범위한 범위의 구조적 형성을 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 아래에서 추가로 논의될 바와 같은 대안적인 방법론에 의해 수행될 수 있다. 방법(400)은 도 5에 개략적으로 도시된 동작들을 설명하며, 그 예시들은 방법(400)의 동작들과 함께 설명될 것이다. 도 5는 단지 부분적인 개략도들만을 예시하고, 기판은 도면들에 예시된 바와 같은 양상들을 갖는 임의의 수의 트랜지스터 섹션들을 포함할 수 있다는 것이 이해되어야 한다.
[0040] 방법(400)은 반도체 구조를 특정 제조 동작으로 개발하기 위한 선택적 동작들을 수반할 수 있다. 도 5a에 예시된 바와 같이, 반도체 구조는 동작(405)에서 형성된 구조에 대해 화학적-기계적 폴리싱 동작, 또는 반도체 구조(500)의 평면형 또는 실질적 평면형 최상부 표면을 형성하기 위한 일부 다른 제거 동작이 수행된 후의 디바이스를 나타낼 수 있다. 예시된 바와 같이, 구조(500)는 제1 유전체 재료(510)의 섹션들뿐만 아니라 제1 금속(505)의 섹션들을 포함할 수 있다. 구조(500)는 반도체 디바이스의 중간부(midsection)를 예시할 수 있고, 예시된 섹션들 아래에 형성된 다수의 트랜지스터 구조들을 가질 수 있다. 예컨대, 금속(505)은 도시되지 않은 기저 구조들에 접촉하는 금속화부(metallization)를 포함할 수 있다. 예시적인 금속들은, 코발트, 구리, 루테늄, 텅스텐, 또는 구조적 층들 사이에 전도성을 제공하는 데 유용할 수 있는 임의의 다른 재료를 포함하는 다수의 전도성 재료들을 포함할 수 있다. 유전체 재료(510)는, 층간 유전체들, 이를테면, 로우-k 재료들, 유동가능 옥사이드들, 울트라-로우-k 재료들, 또는 반도체 기판의 층들 사이에서 그리고 층들 내에서 활용될 수 있는 임의의 다른 재료를 포함하는 임의의 수의 유전체들일 수 있다.
[0041] 동작(410)에서, 금속 재료(505)는 유전체 재료(510)의 층들 사이로부터 선택적으로 리세싱될 수 있다. 도 5b에 예시된 바와 같이, 금속 재료는 금속의 설계 사양 높이일 수 있는 높이까지 리세싱될 수 있다. 예컨대, 금속(505) 및 유전체(510) 중 하나 또는 둘 모두는 재료의 최종 설계 높이보다 더 높은 높이까지 형성될 수 있다. 이는, 최종적인 원하는 구조를 생성하기 위해 추가적인 구조들을 선택적으로 리세싱 및 빌드하도록 제거 및 추가적인 형성 동작들을 가능하게 할 수 있다. 예컨대, 초기에 형성된 금속은 설계 사양보다 더 높은 높이까지 형성될 수 있고, 설계 사양 높이의 적어도 대략 1.1 배로 형성될 수 있다. 일부 실시예들에서, 금속(505)은 초기에 설계 사양 높이의 적어도 대략 1.3 배의 높이까지 형성될 수 있거나, 또는 프로세스들에서 수행되는 동작들의 수에 따라, 적어도 대략 1.5 배, 적어도 대략 1.7 배, 적어도 대략 2.0 배, 적어도 대략 2.3 배, 적어도 대략 2.5 배, 적어도 대략 2.7 배, 적어도 대략 3.0 배, 적어도 대략 3.5 배, 적어도 대략 4.0 배, 또는 그보다 더 큰 배수의 높이까지 형성될 수 있다. 하나의 비-제한적 예로서, 50 nm의 설계 높이가 특정된 경우, 구조의 높이는 100 nm일 수 있고, 금속을 리세싱하는 것은 높이를 50 nm만큼 감소시킬 수 있다.
[0042] 리세싱 동작(410)은 이전에 설명된 챔버(200)에서 수행될 수 있으며, 이는, 예컨대 제1 유전체 재료(510)를 유지하면서 금속(505)을 제거할 수 있는 금속-선택적 에칭이 수행되는 것을 가능하게 할 수 있다. 프로세스는 플라즈마 또는 원격 플라즈마를 활용하는 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 이는, 할로겐-함유 전구체, 이를테면, 예컨대 불소-함유 전구체, 또는 염소-함유 전구체의 플라즈마 배출물들을 생성할 수 있다. 프로세스는 또한, 실시예들에서 수소-함유 전구체를 활용할 수 있으며, 이는 또한, 원격 플라즈마에 포함될 수 있거나 또는 원격 플라즈마를 우회하여 프로세싱 구역에서 라디칼 할로겐-함유 플라즈마 배출물들과 상호작용할 수 있다.
[0043] 프로세스는 실시예들에서 대략 10 Torr 미만에서 수행될 수 있고, 실시예들에서 대략 5 Torr 이하에서 수행될 수 있다. 프로세스는 또한, 실시예들에서 대략 100℃ 미만의 온도에서 수행될 수 있고, 대략 50℃ 미만에서 수행될 수 있다. 챔버(200) 또는 이 챔버의 변형, 또는 유사한 동작들을 수행할 수 있는 상이한 챔버에서 수행되는 바와 같이, 프로세스는 유전체 재료(510)의 섹션들 사이에서 특정된 높이까지 아래로 금속 재료(505)를 제거할 수 있다. 실시예들에서, 프로세스는, 층간 유전체 재료(510)에 대해, 금속 재료(505)에 대한 대략 10:1 이상의 선택성을 가질 수 있고, 실시예들에서, 대략 50:1 이상, 대략 100:1 이상, 대략 200:1 이상, 대략 300:1 이상, 대략 400:1 이상, 또는 대략 500:1 이상의 선택성을 가질 수 있다. 아래에서 추가로 논의되는, 방법(400)의 다른 동작들의 후속적인 제거 프로세스들 중 임의의 프로세스에 대해, 유사한 에칭 프로세스가 사용되거나 또는 유사한 선택성들이 달성될 수 있다.
[0044] 도 5c에 예시된 바와 같이, 라이너 재료(515)가 선택적 동작(415)에서 구조(500)에 걸쳐 형성될 수 있다. 라이너 재료는 모든 노출된 영역들을 커버할 수 있고, 유전체 재료(510)뿐만 아니라 리세싱된 금속(505) 위에 형성될 수 있다. 라이너(515)는 아래에서 논의되는 나중 동작들에서 에칭 스톱 층으로서 작용하도록 형성될 수 있다. 추가적으로, 제2 및/또는 제3 유전체 재료들과 같은, 후속적인 동작들에서 활용되는 재료들에 따라, 라이너(515)는 일부 실시예들에서는 포함되지 않을 수 있다. 라이너(515)의 포함 또는 제외에 기반하는 후속적인 동작들에서의 차이들은 각각의 동작에서 식별될 것이다. 라이너(515)는 임의의 수의 재료들일 수 있고, 실시예들에서, 실리콘 나이트라이드, 실리콘 카보나이트라이드, 알루미늄 옥사이드를 포함하는 금속 옥사이드 재료들, 또는 패터닝된 구조 위에 형성될 수 있는 다른 재료들일 수 있다. 일부 실시예들에서, 라이너 재료(515)는 수 미크론 미만의 최소 층이 형성되는 것을 가능하게 하도록, 리세싱된 구조 위에 등각성으로(conformally) 형성될 수 있다. 따라서, 일부 실시예들에서, 라이너(515)는 원자-층 증착 프로세스에서 형성될 수 있지만, 등각성 층들을 생성할 수 있는 다른 프로세스들이 사용될 수 있다.
[0045] 라이너(515)의 후속적인 형성은, 형성될 때, 동작(420)에서 갭 필(gap fill)이 수행될 수 있다. 도 5d에 예시된 바와 같이, 제2 유전체 재료(520)가 라이너 층(515) 위에, 그리고 리세싱된 금속(505)에 의해 형성된 트렌치들 내에 형성되거나 또는 증착될 수 있다. 구조를 평탄화하고, 그리고 유전체 재료(510)와 같은 구조의 융기된(raised) 부분들 위의 라이너 층을 노출시키기 위해, 화학적 기계적 폴리싱 동작이 수행될 수 있다. 제2 유전체 재료(520)는 실리콘-함유 재료일 수 있고, 실리콘 옥사이드, 실리콘 옥시카바이드, 또는 위에서 언급된 바와 같은 추가적인 층간 유전체와 같은 일부 다른 유전체 재료일 수 있다. 제2 유전체 재료(520)는, 예컨대 유동성 화학 기상 증착 프로세스를 포함하는 임의의 수의 메커니즘들에 의해 증착될 수 있다. 일부 실시예들에서, 제2 유전체(520)는 제1 유전체(510)와 상이할 수 있지만, 다른 실시예들에서 두 유전체 재료들은 동일할 수 있다.
[0046] 선택적 동작(425)에서, 제2 유전체 재료 위에 놓이는 제3 유전체 재료(525)가 형성될 수 있다. 도 5e에 예시된 바와 같이, 제2 유전체 재료(520)뿐만 아니라 라이너 재료(515) 위에 놓이는 제3 유전체 재료가 형성될 수 있다. 제3 유전체 재료는 후속적인 단계들을 고려한 높이까지 형성될 수 있다. 예컨대, 디바이스 구조의 다음 레벨에서 금속(505) 위에 놓이는, 형성될 제2 금속 층의 설계 사양보다 더 높은 높이까지 제3 유전체 재료(525)가 형성될 수 있다. 따라서, 제3 유전체(525)의 높이는 후속적인 레벨의 설계 사양 높이에 기반할 수 있고, 제3 유전체(525)는 초기 구조에 대해 이전에 설명된 바와 같이 그 설계 사양보다 높은 높이들 중 임의의 높이까지 형성될 수 있다. 실시예들에서, 제3 유전체 재료(525)는 이전에 식별된 층간 유전체 재료들 중 임의의 것일 수 있고, 일부 실시예들에서 제1 유전체 재료(510)와 동일할 수 있다.
[0047] 제3 유전체 재료(525) 형성은, 라이너 층(515)의 형성에 의해 영향을 받을 수 있거나 받지 않을 수 있는 선택적 동작으로서 주목된다. 예컨대, 라이너 층(515)이 형성되지 않으면, 금속(505) 위에 놓이는 제2 유전체 재료가 포함될 수 있고, 제1 및 제2 유전체 재료들 위에 놓이는 제3 유전체 재료가 형성될 수 있다. 이는 아래에서 추가로 논의되는 제거 동작들을 용이하게 할 수 있다. 그러나, 라이너 층(515)이 형성될 때, 제3 유전체 재료(525)가 제거될 수 있거나, 또는 대안적으로 제2 유전체 재료(520)가 제거될 수 있으며, 라이너(515) 위에 놓이는 단일 유전체만이 형성될 수 있다. 이는, 라이너가 나중의 제조에서 에칭 스톱으로서 동작할 수 있으며, 에칭 스톱은 제거 동작들에 대해 아래에서 추가로 설명될 바와 같이 단일 유전체 재료만이 형성되는 것을 가능하게 할 수 있기 때문일 수 있다.
[0048] 동작(430)에서, 도 5f에 예시된 바와 같이, 마스크 재료(530)가 제3 유전체 재료(525) 위에 형성될 수 있다. 마스크 재료(530)는, 유전체 재료(525)에 대한 선택성을 제공할 에칭 프로세스에 사용하기에 적합한 임의의 재료일 수 있다. 일 예에서, 마스크 재료(525)는 제3 유전체 재료(525)의 특정 구역들에 걸쳐 패터닝된 하드마스크일 수 있다. 예컨대, 마스크 재료(520)는, 티타늄 나이트라이드, 텅스텐 카바이드, 또는 후속적인 제거 동작들 동안 유지될 수 있는 다양한 다른 재료들을 포함할 수 있다. 마스크 재료는 기저 금속(505) 또는 제2 유전체 재료(520)의 노출들을 형성하도록 패터닝될 수 있다. 자기-정렬 프로세스를 준비하기 위해, 마스크는 금속(505)의 폭보다 더 큰 개구를 갖게 패터닝될 수 있다. 예컨대, 예시된 바와 같이, 마스크 재료(530)는 유전체 재료(520)의 부분적인 구역들 위로 연장되게 형성되어, 하나 이상의 구역들에서 제2 유전체 재료(520)를 완전히 노출시킬 수 있다. 이는, 후속적인 프로세싱이, 다른 금속 구역들과 접촉하지 않으면서 하나의 구역에서 금속 연장부들을 형성하는 것을 가능하게 할 수 있으며, 이는 나중의 동작들에서 접촉될 수 있거나 또는 이전의 형성 프로세스로부터 유지될 수 있다.
[0049] 도 5g에 예시된 바와 같은 포토레지스트 패턴(535)의 형성은 선택적 동작(435)에서 수행될 수 있다. 포토레지스트는 마스크 재료(530) 위에서 연장될 수 있고, 마스크 재료의 커버리지를 넘어 제3 유전체 재료(525)와 접촉할 수 있다. 이는, 하나 이상의 구역들에서 금속 섹션(505)을 향해 연장될 수 있는 트렌치 및 비아 구조를 형성하기 위해 듀얼 다마신 에칭 프로세스(dual damascene etch process)가 수행되는 것을 가능하게 한다. 포토레지스트는 오버사이즈 접촉 홀(oversized contact hole)을 유지하기 위해 형성될 수 있으며, 이는 중간 층들이 자기-정렬 프로세스를 안내하는 것을 가능하게 한다. 이는, 등방성 프로세스를 요구함이 없이, 금속(505)의 전체 구역이 후속적인 패터닝에서 노출되는 것을 보장할 수 있다. 동작(440)에서 제1 선택적 에칭으로 전사 에칭 프로세스가 수행되어, 도 5h에 예시된 바와 같이 제3 유전체 재료의 부분을 제거할 수 있다.
[0050] 전사 프로세스는 제3 유전체 재료(525)의 제1 구역을 선택적으로 제거할 수 있으며, 이는 듀얼 다마신 구조의 비아 부분을 형성할 수 있다. 에칭의 깊이는 제2 유전체 재료(520)의 높이에 의존할 수 있고, 제2 유전체 재료(520)의 높이의 대략 100% 이하와 동등한 깊이까지일 수 있다. 일부 실시예들에서, 높이는 후속적인 에칭 프로세스의 제3 유전체 재료와 제2 유전체 재료 사이의 선택성에 기반하여 제2 유전체 재료(520)의 높이의 100% 미만일 수 있고, 실시예들에서, 대략 90% 이하, 대략 80% 이하, 대략 70% 이하, 대략 60% 이하, 대략 50% 이하, 대략 40% 이하, 대략 30% 이하, 대략 20% 이하, 대략 10% 이하, 또는 그 미만일 수 있다. 제1 선택적 에칭의 깊이에 관계없이, 에칭 프로세스(440)는 제2 유전체 재료를 노출시키지 않을 수 있거나, 또는 라이너(515) 또는 제1 유전체 재료(510)의 레벨까지 수행되지 않을 수 있다. 일단 에칭이 충분한 깊이까지 수행되면, 포토레지스트(535)는 선택적 동작(445)에서 스트리핑될 수 있다.
[0051] 제2 선택적 제거 동작은 동작(450)에서 도 5i에 예시된 바와 같이 수행될 수 있다. 도시된 바와 같이, 제2 선택적 제거 프로세스는 하드마스크 재료(530)의 구역들 사이의 모든 제3 유전체 재료를 이방성으로 제거하기 위해 수행될 수 있고, 하나 이상의 구역들에서 모든 갭필 재료(gapfill material) 또는 제2 유전체 재료(520)를 추가로 제거할 수 있다. 에칭 동작은 챔버(200), 또는 층간 유전체 재료들을 선택적으로 제거할 수 있는 일부 다른 에칭 챔버에서, 이전에 설명된 바와 같이 수행될 수 있다. 프로세스는 하드마스크 재료(530)에 대해 유전체 재료들 모두를 제거하도록 선택된 케미스트리들을 이용하여 수행될 수 있다. 케미스트리들은 또한, 제3 유전체 재료(525)보다 더 높은, 제2 유전체 재료(520)에 대한 선택성을 제공하기 위해, 이전에 증착된 유전체 재료들에 따라 선택될 수 있다. 제거는 라이너 재료(515)를 노출시키고, 제2 유전체 재료(520)가 제거된 갭(540)을 생성할 수 있다. 추가적으로, 라이너(515)가 형성되지 않은 실시예들에서, 제거는 금속(505)을 노출시킬 수 있다.
[0052] 제3 유전체 재료(525)에 비해 제2 유전체 재료(520)에 대한 선택성을 가짐으로써, 제2 유전체 재료(520)는 노출될 때 훨씬 더 신속하게 제거될 수 있다. 라이너에 대한 선택성에 따라, 라이너가 존재하는 경우 이것은 큰 문제가 되지 않을 수 있다. 그러나, 라이너가 형성되지 않은 경우, 제1 유전체와 동일하거나 유사할 수 있는 제3 유전체와 제2 유전체 사이의 선택성은 제1 유전체 재료의 섹션들(510)의 에지 프로파일을 정의할 수 있다. 금속 및 제1 유전체 재료 위에 라이너가 형성되지 않은 경우, 제 2 선택적 에칭의 선택성이 비교적 낮다면, 구조들(510)은 제3 유전체 재료(525)가 제거됨에 따라 에칭될 수 있다. 그러나, 제2 유전체와 제3 또는 제1 유전체 재료 사이의 선택성이 개선됨에 따라, 섹션들(510)의 덜 경사진 또는 덜 에칭된 에지가 생성될 수 있다.
[0053] 예컨대, 제 2 유전체 재료(520)의 갭 필이 대략 50 nm라면, 제2 유전체 재료(520)와의 사이의 선택성이 제3 유전체 재료 및/또는 제1 유전체 재료에 대해 적어도 50:1인 경우, 일단 제2 유전체 재료(520)가 노출되면, 최소량의 제3 또는 제1 유전체 재료가 제거될 수 있다. 결과적으로, 일단 노출되면, 다른 노출된 유전체 재료들의 제한된 추가적인 제거와 함께, 제2 유전체 재료(520)가 완전히 제거될 수 있다. 추가적으로, 일부 실시예들에서, 제2 유전체 재료(520)와 제3 및/또는 제1 유전체 재료 사이의 제2 에칭 동작의 선택성은, 대략 100:1 이상, 대략 200:1 이상, 대략 300:1 이상, 대략 400:1 이상, 대략 500:1 이상이거나, 또는 그보다 더 클 수 있다. 따라서, 예시된 바와 같은 프로파일들은 본 기술의 실시예들에서 라이너 재료를 사용하거나 또는 라이너 재료 없이 생성될 수 있다.
[0054] 방법(400)은 선택적 동작(455)에서 추가적인 프로세싱을 포함할 수 있다. 예컨대, 추가적인 동작들은, 형성될 때 라이너(515)를 통한 제거 또는 펀칭을 포함할 수 있고, 형성된 트렌치 및 비아 내에 추가적인 금속화부를 형성하는 것을 포함할 수 있다. 이를테면, 챔버(200)에서 선택적 에칭들을 활용함으로써, 방법에서 동작들 및 층들의 수를 제한하는 프로세스 흐름들이 수행될 수 있다. 추가적으로, 반도체 디바이스의 특정 레벨에서 금속 섹션들의 그룹으로부터 하나 이상의 기저 접촉 구역들을 완전히 노출시키는 자기-정렬 프로세스가 수행될 수 있다. 추가적으로, 접촉 재료들의 양들 및 프로파일들은 본 기술에 기반하여 조정 또는 유지될 수 있으며, 이는 종래의 프로세스들의 잔류 에칭 스톱 층 재료로 인한 저항을 감소시키거나 전도성을 개선할 수 있다. 마지막으로, 선택적 제거 동작들 각각에 대해 플라즈마 강화 에칭 동작들을 사용함으로써, 방법(400)의 선택적 제거 동작들은 본 기술의 실시예들에서 반응성-이온 에칭 또는 습식 에칭없이 수행될 수 있다.
[0055] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해, 다수의 세부사항들이 제시되었다. 그러나, 이러한 세부사항 중 일부가 없이, 또는 추가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0056] 몇몇 실시예들에 개시되었지만, 실시예들의 사상을 벗어나지 않으면서, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0057] 수치 범위가 주어지는 경우, 그러한 수치 범위의 상한들과 하한들 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않는 한, 하한의 단위의 최소 프랙션(smallest fraction)까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 그러한 소범위의 상한들과 하한들은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상한과 하한 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 그러한 소범위에서 제외되든지 간에, 임의의 한계값이 명시된 범위에서 구체적으로 제외된 것이 아닌 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0058] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 명백히 달리 지시되지 않는 한, 복수의 지시대상들을 포함한다. 따라서, 예컨대, "층"에 대한 참조는 복수의 그러한 층들을 포함하고, "전구체"에 대한 참조는 하나 이상의 전구체들, 및 당업자들에게 알려져 있는 그 전구체들의 등가물들에 대한 참조를 포함하는 식이다.
[0059] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트(act)들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 노출된 제1 유전체 재료에 대해 반도체 기판 상의 제1 금속을 선택적으로 리세싱(recessing)하는 단계;
    상기 리세싱된 제1 금속 및 상기 노출된 제1 유전체 재료 위에 라이너를 형성하는 단계;
    상기 라이너 위에 제2 유전체 재료를 형성하는 단계;
    상기 제2 유전체 재료의 선택된 구역들 위에 하드 마스크를 형성하는 단계; 및
    상기 리세싱된 제1 금속 위에 놓인 상기 라이너의 부분을 노출시키기 위해 상기 제2 유전체 재료를 선택적으로 제거하는 단계를 포함하는,
    반도체 기판 상의 접촉 구역(contact region)을 노출시키는 방법.
  2. 제1 항에 있어서,
    상기 제2 유전체 재료 위에 제3 유전체 재료를 형성하는 단계를 더 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  3. 제2 항에 있어서,
    상기 제3 유전체 재료와 상기 제1 유전체 재료는 동일한 재료인,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  4. 제3 항에 있어서,
    상기 제2 유전체 재료를 선택적으로 제거하는 단계는,
    상기 제3 유전체 재료 및 상기 제2 유전체 재료를 선택적으로 제거하는 단계를 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  5. 제4 항에 있어서,
    상기 선택적 제거를 위해 사용되는 프로세스 케미스트리는, 상기 제3 유전체 재료에 대한 선택성보다 더 큰, 상기 제2 유전체 재료에 대한 선택성을 특징으로 하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  6. 제2 항에 있어서,
    상기 하드 마스크 위에 놓이는 포토레지스트 패턴을 형성하는 단계를 더 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  7. 제6 항에 있어서,
    상기 제3 유전체 재료의 부분의 제1 선택적 제거를 수행하는 단계를 더 포함하며,
    상기 제1 선택적 제거는 상기 제2 유전체 재료를 노출시키지 않는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  8. 제7 항에 있어서,
    상기 제1 선택적 제거 동작에 후속하여 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  9. 제8 항에 있어서,
    상기 제2 유전체 재료 및 상기 제3 유전체 재료의 제2 부분을 제거하기 위해 제2 선택적 제거 동작을 수행하는 단계를 더 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  10. 제9 항에 있어서,
    상기 제1 선택적 제거 동작 및 상기 제2 선택적 제거 동작은 실질적으로 이방성인,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  11. 제9 항에 있어서,
    상기 제1 선택적 제거 동작 및 상기 제2 선택적 제거 동작 중 적어도 하나는, 플라즈마 강화 불소-함유 전구체를 사용한 건식 에칭을 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  12. 갭을 형성하기 위해, 노출된 제1 유전체 재료에 대해 반도체 기판 상의 금속을 선택적으로 리세싱하는 단계;
    상기 갭 내의 금속 위에 놓이는 제2 유전체 재료를, 상기 제1 유전체 재료의 높이까지 형성하는 단계;
    상기 제2 유전체 재료 및 상기 제1 유전체 재료 위에 놓이는 제3 유전체 재료를 형성하는 단계;
    상기 제2 유전체 재료의 선택된 구역들 위에 하드 마스크를 형성하는 단계; 및
    상기 리세싱된 금속을 노출시키기 위해 상기 제3 유전체 재료 및 상기 제2 유전체 재료를 선택적으로 제거하는 단계를 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  13. 제12 항에 있어서,
    상기 제3 유전체 재료와 상기 제1 유전체 재료는 동일한 재료인,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  14. 제12 항에 있어서,
    상기 선택적 제거를 위해 사용되는 프로세스 케미스트리는, 상기 제3 유전체 재료에 대한 선택성보다 더 큰, 상기 제2 유전체 재료에 대한 선택성을 특징으로 하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  15. 제12 항에 있어서,
    상기 하드 마스크 위에 놓이는 포토레지스트 패턴을 형성하는 단계를 더 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  16. 제15 항에 있어서,
    상기 제3 유전체 재료의 부분의 제1 선택적 제거를 수행하는 단계를 더 포함하며,
    상기 제1 선택적 제거는 상기 제2 유전체 재료를 노출시키지 않는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  17. 제16 항에 있어서,
    상기 제1 선택적 제거 동작에 후속하여 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  18. 제17 항에 있어서,
    상기 제2 유전체 재료 및 상기 제3 유전체 재료의 제2 부분을 제거하기 위해 제2 선택적 제거 동작을 수행하는 단계를 더 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  19. 제18 항에 있어서,
    상기 제1 선택적 제거 동작 및 상기 제2 선택적 제거 동작은 실질적으로 이방성인,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
  20. 제18 항에 있어서,
    상기 제1 선택적 제거 동작 및 상기 제2 선택적 제거 동작 중 적어도 하나는, 플라즈마 강화 불소-함유 전구체를 사용한 건식 에칭을 포함하는,
    반도체 기판 상의 접촉 구역을 노출시키는 방법.
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