KR20180020122A - 반도체 장치 - Google Patents

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마꼬또 야부우찌
유이찌로 이시이
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 실시예에 따르면, 반도체 장치(1)는, 반도체 기판; 반도체 기판 상에 제공되는 제1 웰(15); 반도체 기판 상에 제공되는 제2 웰(15); 제1 웰 상의 제1 핀(11); 제2 웰 상의 제2 핀(21); 및 제1 및 제2 핀들에 접속되는 제1 전극(12a)을 갖는다. 제1 웰과 제1 핀(11)은 동일한 도전형을 갖고, 제2 웰과 제2 핀 (21)은 상이한 도전형들을 갖는다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이다. 예를 들어, 본 개시내용은 핀-형 FET 구조체를 갖는 반도체 장치에 관한 것이다.
평면형 FET 구조체는 전형적인 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 구조체들 중 하나이다. 평면형 FET 구조체에서, 소스 영역, 드레인 영역, 및 채널 영역은 기판 상에 평면적으로 배치된다. 특허 문헌 1은 평면형 FET 구조체를 갖는 반도체 장치를 개시한다. 특허 문헌 1에 개시되는 반도체 장치에서는, 반도체 기판 상의 n-형 웰 영역 및 p-형 웰 영역에 복수의 p-채널형 전계 효과 트랜지스터들(PMOS들) 및 복수의 n-채널형 전계 효과 트랜지스터들(NMOS들)이 각각 형성된다.
PMOS들 및 NMOS들은 반도체 기판 상에 게이트 절연막이 개재되어 형성되는 게이트 전극을 각각 포함한다. 평면형 FET 구조체에서는, 반도체 기판 상의 게이트 전극에 의해 채널이 위로부터 제어된다. 이러한 MOSFET들은 원하는 회로를 구성하기 위해서 게이트 전극 위 제1 층에서의 배선과 접속된다.
또한, 반도체 기판 상에는, "탭(tap)"이라 불리우는 전력 공급용 확산층이 한 방향으로 연장되도록 형성된다. 탭은 PMOS들이 형성되는 n-형 웰 영역에 전원 전위 VDD를 공급하는 n-웰 탭, 및 NMOS들이 형성되는 p-형 웰 영역에 전원 전위 VSS를 공급하는 P-웰 탭을 포함한다. n-웰 탭은 제1 층에서의 배선을 통해 하나의 PMOS 소스 영역에 접속되고, P-웰 탭은 제1 층에서의 배선을 통해 하나의 NMOS 소스 영역에 접속된다.
일본 미심사 특허 출원 공보 제2010-141187호
위에 설명된 평면형 FET 구조체에서는, 탭들이 형성되는 영역까지 게이트 전극이 연장되지 않는다. 이에 따라, 탭을 가로지르도록 반도체 소자들이 접속될 때, 게이트 전극 위 층에서의 배선을 사용할 필요가 있다. 그러나, 반도체 소자들을 접속하기 위해 게이트 전극 위 층에서의 배선이 사용될 때, 이용 가능한 배선 트랙들의 수가 감소된다는 문제점이 존재하고, 이는 배선들의 혼잡 및 반도체 장치의 면적 증가를 초래한다.
해결되어야 할 다른 문제점들 및 본 개시내용의 신규한 특징들이 이하의 설명 및 첨부 도면들로부터 명백하게 된다.
일 실시예에 따르면, 반도체 장치는, 반도체 기판 상의 제1 웰 상에 형성되고 제1 웰의 것과 동일한 도전형을 갖는 제1 핀; 제2 웰 상에 형성되고 제2 웰의 것과 상이한 도전형을 갖는 제2 핀; 및 제1 핀 및 제2 핀 각각에 접속되는 제1 전극을 포함한다.
일 실시예에 따르면, 배선들의 혼잡을 완화하고 반도체 장치의 면적 증대를 회피할 수 있는 핀을 포함하는 반도체 장치를 제공할 수 있다.
도 1은 제1 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 2는 제1 실시예에 따른 반도체 장치를 도시하는 회로도이다.
도 3은 도 1에 도시되는 핀과, 전극과, 배선층 사이의 관계를 도시하는 사시도이다.
도 4는 도 1의 라인 IV-IV를 따라 취해지는 단면도이다.
도 5는 도 1의 라인 V-V를 따라 취해지는 단면도이다.
도 6은 제2 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 7은 제2 실시예에 따른 반도체 장치를 도시하는 회로도이다.
도 8은 도 6의 라인 VIII-VIII을 따라 취해지는 단면도이다.
도 9는 제3 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 10은 제3 실시예에 따른 반도체 장치를 도시하는 회로도이다.
도 11은 도 9의 라인 XI-XI을 따라 취해지는 단면도이다.
도 12는 제4 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 13은 제4 실시예에 따른 반도체 장치를 도시하는 회로도이다.
도 14는 도 12의 라인 XVI-XVI을 따라 취해지는 단면도이다.
도 15는 도 12의 라인 XV-XV를 따라 취해지는 단면도이다.
도 16은 제5 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 17은 제5 실시예에 따른 반도체 장치를 도시하는 회로도이다.
도 18은 도 16의 라인 XVIII-XVIII을 따라 취해지는 단면도이다.
도 19는 제6 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 20은 제6 실시예에 따른 반도체 장치를 도시하는 회로도이다.
도 21은 도 19의 라인 XXI-XXI을 따라 취해지는 단면도이다.
도 22는 제7 실시예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 23은 도 22의 라인 XXIII-XXIII으로부터 화살표 방향을 따르는 도이다.
도 24는 도 22의 라인 XXIV-XXIV로부터 화살표 방향을 따르는 도이다.
도 25는 도 1에 도시되는 NM 제1 전극 및 NM 제2 전극이 n-형 핀의 세로 방향으로 측면의 단부 및 상면의 단부와만 접촉할 때 라인 V-V를 따라 취해지는 단면도이다.
도 26은 비교예에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 27은 도 26의 라인 XXVI-XXVI를 따라 취해지는 단면도이다.
실시예들이 도면을 참조하여 이하 설명될 것이다. 이러한 설명을 명확하게 하기 위해서, 도면들 뿐만 아니라 이하의 설명은 적절히 축약되거나 간략화된다. 이하의 실시예들에서 설명되는 구체적인 수치 값들은 실시예들의 이해를 용이하게 하기 위해 예시적일 뿐, 특히 명시되지 않는 한 이들에 제한되는 것은 아니다. 도면들 전반적으로 동일한 컴포넌트들은 동일한 참조 번호들에 의해 표기되며, 그 반복되는 설명들은 적절히 생략된다.
이하의 실시예들에서, 전계 효과 트랜지스터들을 대표하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 MOS로서 축약된다. p-채널형 MOSFET는 PMOS로서 축약되고, n-채널형 MOSFET는 NMOS로서 축약된다. 전력 공급을 위한 기판 콘택트용 확산층은 이하 탭(tap)이라고 지칭된다.
이하의 실시예들에 따른 반도체 장치들은 반도체 기판, 반도체 층, 확산층(확산 영역) 등의 도전형(p-형 또는 n-형)이 반전되는 구성을 가질 수 있다. 이에 따라, n-형 및 p-형 도전형들 중 하나는 제1 도전형이고, 이러한 도전형들 중 나머지 하나는 제2 도전형이라고 가정하면, 제1 도전형으로서 p-형이 사용될 수 있고, 제2 도전형으로서 n-형이 사용될 수 있다. 반대로, 제1 도전형으로 n-형이 사용될 수 있고, 제2 도전형으로서 p-형이 사용될 수 있다.
실시예들에 따른 반도체 장치들의 설명을 하기에 앞서, 도 26 및 도 27을 참조하여 비교예에 따른 반도체 장치가 설명될 것이다. 도 26은 비교예에 따른 반도체 장치의 구성을 도시하는 평면도이다. 도 27은 도 26의 라인 XXVI-XXVI를 따라 취해지는 단면도이다. 도 26 및 도 27에 도시되는 비교예는, 평면형 FET 구조체를 갖는 반도체 장치를 도시한다. 도 27에서, 게이트 절연막 등의 도시는 생략된다는 점에 주목하자.
도 27에 도시되는 바와 같이, 비교예에 따른 반도체 장치(100)에서는, 반도체 기판 상에 p-형 웰 영역(101) 및 n-형 웰 영역(102)이 형성된다. 또한, 반도체 기판 상에 소자 분리막(103)이 형성된다. 소자 분리막(103)은 반도체 소자들이 형성되는 활성 영역을 정의한다.
도 26에 도시되는 바와 같이, p-형 웰 영역(101)에는 2개의 n-채널형 전계 효과 트랜지스터(NMOS) 영역(110)이 형성된다. 각각의 NMOS 영역(110)에 복수의 NMOS들이 형성된다. NMOS는 NMOS 영역(110) 위에 게이트 절연막이 개재되어 형성되는 게이트 전극(111)에 의해 제어된다. 2개의 NMOS 영역들(110) 사이에는, p-형 웰 영역(101)에 전원 전위 VSS를 공급하는 PW(p-형 웰) TAP 영역(120)이 형성된다. PWTAP 영역(120)은 2개의 NMOS 영역들(110) 사이에서 한 방향으로 연장하도록 형성된다.
n-형 웰 영역(102)에는, 2개의 p-채널형 전계 효과 트랜지스터(PMOS) 영역들(130)이 형성된다. 각각의 PMOS 영역(130)에는, 복수의 PMOS들이 형성된다. PMOS들은 PMOS 영역(130) 위에 게이트 절연막이 개재되어 형성되는 게이트 전극(131)에 의해 제어된다. 2개의 PMOS 영역들(110) 사이에는, n-형 웰 영역(102)에 전원 전위 VDD를 공급하는 NW(n-형 웰) TAP 영역(120)이 형성된다. NWTAP 영역(140)은 2개의 PMOS 영역들(130) 사이에서 한 방향으로 연장하도록 형성된다.
각각의 NMOS의 소스 영역 및 드레인 영역은, 각각, 저농도 n-형 반도체 영역(도시되지 않음) 및 고농도 n-형 반도체 영역 N+로 형성되며, 이러한 영역들은 n-형 웰 영역(101)에 형성된다. PWTAP 영역(120)의 표면 상에는, p-형 웰 영역(101)에 형성되는 고농도 p-형 반도체 영역 P+가 형성된다. 각각의 PMOS의 소스 영역 및 드레인 영역은, 각각, 저농도 n-형 반도체 영역(도시되지 않음) 및 고농도 n-형 반도체 영역 P+로 형성되며, 이러한 영역들은 p-형 웰 영역(102)에 형성된다. NWTAP 영역(140)의 표면 상에는, n-형 웰 영역(102)에 형성되는 고농도 n-형 반도체 영역 N+가 형성된다.
이러한 영역들 상에는, 도시되지 않은 층간 절연막이 형성된다. 층간 절연막에는 콘택트 홀들이 제공되고, 각각의 콘택트 홀들에 플러그들(104)이 형성된다. PWTAP 영역(120)을 통해 서로 대면하도록 배치되는 2개의 NMOS들의 드레인들은 상부 배선층(105)을 통해 접속된다. NWTAP 영역(140)을 통해 서로 대면하도록 배치되는 2개의 PMOS들의 드레인들은 상부 배선층(105)을 통해 접속된다. 상부 배선층(105)은 게이트 전극 위에 형성되는 제1 금속층 M1로 형성된다.
상부 배선층(105)은 PWTAP 영역(120) 및 NWTAP 영역(140)이 연장되는 방향에 실질적으로 직교하는 방향으로 연장된다. 상부 배선층(105)은 PWTAP 영역(120) 및 NWTAP 영역(140)을 가로지르도록 형성된다. 따라서, 비교예에 따른 반도체 장치에서는, 게이트 전극 위 층에서 형성되는 배선층이 PMOS들 및 NMOS들의 접속에 사용되고, 이는 이용 가능한 배선 트랙들의 수가 감소된다는 문제점을 야기하고, 이는 배선들의 혼잡 및 반도체 장치의 면적 증가를 초래한다.
위에 설명된 바와 같은 평면형 FET는, 최근의 소자들의 미세화와 함께, 불순물들의 농도 증가에 기인하는 이동성 저하, 및 누설 전류 증가와 같은 문제점들을 갖는다. 이러한 문제점들에 대한 대책으로서, 핀-형 FET가 제안된다. 핀-형 FET는, 반도체 기판 상에 형성되는 핀-형 채널 영역이 U자형의 게이트 전극에 의해 샌드위치되는 구조체를 갖고, 핀-형 FET의 채널은 3 방향들로부터 제어된다. 이에 따라, 관련 기술의 평면형 FET에 내재하는 문제점인 누설 전류가 효과적으로 억제될 수 있다.
따라서, 핀-형 FET가 평면형 FET에 의해 대체됨에 따라 종래의 레이아웃 규칙들이 상당히 변경되어 왔다. 기판 콘택트(탭)용 확산층 상에 트랜지스터의 게이트로서 사용되는 전극이 형성되는 것이 하나의 예이다. 본 발명자들은, 탭용 확산층 상에 형성되는 전극을 배선으로서 사용하여, 평면형 FET에 내재하는 문제점인, 배선층들의 혼잡을 어떻게 완화할 것인지 연구하여 왔다.
실시예들에 따른 반도체 장치들이 이하 설명될 것이다. 실시예들에 따른 반도체 장치들은 핀-형 FET 구조체를 갖는 트랜지스터들을 포함하며, 마이크로컴퓨터들 또는 SoC(System-on-a-chip) 제품들에 적용될 수 있다.
제1 실시예
제1 실시예에 따른 반도체 장치(1)가 도 1 내지 도 5를 참조하여 설명될 것이다. 도 1은 반도체 장치(1)의 구성을 도시하는 평면도이다. 도 2는 반도체 장치(1)를 도시하는 회로도이다. 도 3은 도 1에 도시되는 핀, 전극, 및 배선층 사이의 관계를 도시하는 사시도이다. 도 4는 도 1의 라인 IV-IV를 따라 취해지는 단면도이다. 도 5는 도 1의 라인 V-V를 따라 취해지는 단면도이다.
도 1에 도시되는 바와 같이, 반도체 장치(1)는 2개의 NMOS 영역들(10)과 PWTAP 영역(20)을 포함한다. 2개의 NMOS 영역들(10)은 PWTAP 영역(20)을 통해 서로 대면하도록 형성된다. 도 4 및 도 5에 도시되는 바와 같이, 반도체 기판에는 각각의 NMOS 영역(10)에서 p-형 웰 영역(15)이 제공된다. 또한, 반도체 기판에는 PWTAP 영역(20)에서 p-형 웰 영역(15)이 제공된다. 따라서, 제1 실시예에서는, NMOS 영역들(10) 및 PWTAP 영역(20)에 형성되는 웰 영역들이, 각각, 동일한 도전형을 갖는다.
반도체 기판에는 소자 분리막(16)이 제공된다. 소자 분리막(16)은 반도체 소자들이 형성되는 활성 영역을 정의하고, 반도체 기판에 형성되는 소자들이 서로 간섭하는 것을 방지하는 기능을 갖는다. 소자 분리막(16)은, 예를 들어, 반도체 기판에 트렌치가 형성되고, 이러한 트렌치에 산화물 실리콘 막과 같은 절연막이 매립되는 STI(Shallow Trench Isolation) 방법에 의해 형성된다.
NMOS 영역(10)에서, p-형 웰 영역(15) 상에는 n-형 핀들(11)이 형성된다. p-형 웰 영역(15)과 n-형 핀들(11)은 상이한 도전형들을 갖는다. n-형 핀들(11)은 좁고 가느다란 형상(직육면체 형상)을 각각 갖는다. 도 1에 도시되는 예에서는, 3개의 n-형 핀들(11)이 미리 결정된 간격으로 배치된다. n-형 핀들(11)이 연장되는 방향은 x 방향이라고 지칭된다.
각각의 n-형 핀(11) 상에는 3개의 전극들(NM 제1 전극(12a), NM 제2 전극(12b), 및 NM 제3 전극(12c))이 형성된다. 이러한 3개의 전극들은 x 방향에 직교하는 y 방향으로 연장되고, 3개의 n-형 핀들(11)과 교차한다. 이에 따라, n-형 핀들(11) 각각과 3개의 전극들(12a 내지 12c) 각각 사이에는 게이트 절연막(17)이 형성된다. 게이트 절연막(17)은, 예를 들어, 산화물 실리콘 막으로 형성된다. 게이트 절연막(17)의 두께는, 2 nm 이하, 바람직하게는, 약 1 nm이다. 소자 분리막(16)의 두께는 게이트 절연막(17)의 것보다 두껍다.
n-형 핀(11)과 NM 제2 전극(12b) 사이의 관계가 도 3을 참조하여 이제 설명될 것이다. NM 제2 전극(12b)은 게이트 절연막(17)을 통해 n-형 핀(11)의 표면을 가로지르도록 형성된다. n-형 핀(11)의 NM 제2 전극(12b)로 덮여 있는 영역이 채널 영역으로서 기능한다. 구체적으로, 각각의 NMOS는 각각의 n-형 핀(11)의 양쪽 측면들 및 상면이 채널 영역 역할을 하는 트라이-게이트 구조체를 갖는다. NM 제2 전극(12b)은 NMOS의 게이트 전극이다. n-형 핀(11)의 NM 제2 전극(12b)으로 덮여 있지 않은 영역은 소스 영역 또는 드레인 영역 역할을 한다.
3개의 전극들(12a 내지 12c)은 도전성 막, 예를 들어, 폴리실리콘 막으로 각각 형성된다. 인 또는 비소와 같은 n-형 도전성 불순물이 p-형 웰 영역(15) 상의 NMOS의 게이트 전극인 NM 제2 전극(12b)에 도입될 수 있다. 또한, 텅스텐과 같은 게이트 금속 재료가 전극(12a 내지 12c)의 재료로서 사용될 수 있다.
도 4에 도시되는 바와 같이, NM 제1 전극(12a) 및 NM 제3 전극(12c)은 n-형 핀(11)의 단부를 덮도록 형성된다. 구체적으로, n-형 핀(11)의 단부들은 NM 제1 전극(12a) 및 NM 제3 전극(12c)에 각각 배치된다. 달리 말하면, NM 제1 전극(12a) 및 NM 제3 전극(12c)은, 세로 방향으로 n-형 핀(11)의 측면의 단부와, 그 상면의 단부와, 그리고 가로 방향으로 그 측면과 접촉하고 있다. NM 제1 전극(12a) 및 NM 제3 전극(12c)의 배열이 이러한 것에 제한되는 것은 아니라는 점에 주목하자. 예를 들어, NM 제1 전극(12a) 및 NM 제3 전극(12c)은 가로 방향으로 각각의 n-형 핀(11)의 측면과만 접하도록 배치될 수 있다. 또한, NM 제1 전극(12a) 및 NM 제2 전극(12b)은, NM 제1 전극(12a) 및 NM 제2 전극(12b)이 세로 방향으로 n-형 핀(11)의 측면의 단부 및 그 상면의 단부와만 접촉하고, 가로 방향으로 그 측면과는 접촉하지 않는 방식으로 형성될 수 있다. 즉, 각각의 n-형 핀(11)의 단부는 도 4에서 파선으로 표시되는 범위로 위치될 수 있다. 도 25는 도 1에 도시되는 NM 제1 전극 및 NM 제2 전극이 세로 방향으로 n-형 핀의 측면의 단부와만 접촉하고 가로 방향으로 그 측면과 접촉하지 않을 때 라인 V-V를 따라 취해지는 단면도를 도시한다. 도 25에 도시되는 바와 같이, 가로 방향으로 각각의 n-형 핀(11)의 측면이 NM 제1 전극(12a)으로부터 노출된다.
NM 제1 전극(12a)과 NM 제2 전극(12b) 사이에는 NM 제1 배선층(13a)이 형성된다. NM 제1 배선층(13a)은 NM 접속 배선층(14)에 의해 NM 제1 전극(12a)에 접속된다. 또한, NM 제2 전극(12b)과 NM 제3 전극(12c) 사이에는 NM 제2 배선층(13b)이 형성된다. NM 제1 배선층(13a), NM 제2 배선층(13b), 및 NM 접속 배선층(14)은, 비교예에서 설명되는 게이트 전극 위 상부 배선층(105)과는 달리, 핀-형 FET에서 새롭게 추가되는 금속층 M0로 각각 형성된다는 점에 주목하자.
금속층 M0은 비교예에서 게이트와 금속층 M1 사이에 형성되는 층이다. NM 제1 배선층(13a) 및 NM 제2 배선층(13b)은 n-형 핀들(11) 상에 수직으로 연장되는 배선층들이며, 금속층 M0_V라고 지칭된다. NM 접속 배선층(14)은 n-형 핀들(11)에 평행한 수평 방향으로 연장되는 배선이며, 금속층 M0_H라고 지칭된다. 이에 따라, 실시예에서 도시되지는 않지만, 플러그들을 통해 접속될 제1 층의 금속막 M1이 금속층 M0 위에 배치된다.
금속층 M0은, 예를 들어, 배리어 금속막 및 구리로 주로 형성되는 도전성 막을 도시되지 않은 층간 절연막에 형성되는 트렌치 내에 매립하여 형성된다. 배리어 금속막은 탄탈륨, 탄탈륨 질화물, 또는 이들의 적층막으로 형성된다. 금속층 M0 위에 형성되는 제1 배선층(금속층 M1) 및 후속 층들 또한 동일한 구조체를 가질 수 있다는 점에 주목하자. 금속층 M0 위에 배치되는 배선층과 플러그들이 일체로 형성될 수 있다는 점에 주목하자.
도 3에 도시되는 바와 같이, NM 제1 배선층(13a)은 n-형 핀(11)의 표면을 가로지르도록 형성된다. 도 3에 도시되지는 않더라도, NM 제2 배선층(13b)이 n-형 핀(11)의 표면을 가로지르도록 또한 형성된다.
도 5에 도시되는 바와 같이, PWTAP 영역(20)에서, p-형 웰 영역(15) 상에는 p-형 핀들(21)이 형성된다. p-형 웰 영역(15)과 p-형 핀들(21)은 동일한 도전형을 갖는다. p-형 핀들(21)은, n-형 핀들(11)과 마찬가지로, 좁고 가느다란 형상(직육면체 형상)을 각각 갖는다. 도 1에 도시되는 예에서는, 2개의 p-형 핀들(21)이 미리 결정된 간격으로 배치된다. p-형 핀들(21)은, n-형 핀들(11)이 연장되는 방향과 동일한 x 방향으로 연장된다.
각각의 p-형 핀(21) 상에는, 3개의 전극들(NM 제1 전극(12a), PWTAP 제1 전극(22a), 및 PWTAP 제2 전극(22b))이 형성된다. 게이트 절연막(17)은 p-형 핀(21)을 덮도록 형성된다. 이에 따라, p-형 핀들(21) 각각과 3개의 전극들 각각 사이에 게이트 절연막(17)이 형성된다. PWTAP 제1 전극(22a) 및 PWTAP 제2 전극(22b)은 x 방향에 직교하는 y 방향으로 연장되고, 2개의 p-형 핀들(21)과 교차한다. PWTAP 제1 전극(22a) 및 PWTAP 제2 전극(22b)은 3개의 전극들(12a 내지 12c)에 대한 것과 동일한 재료로 또한 형성될 수 있다.
도 5에 도시되는 바와 같이, 게이트 절연막(17)은 각각의 전극과 각각의 핀 사이 뿐만 아니라, 핀들 사이의 소자 분리막 상에도 형성된다는 점에 주목하자. 달리 말하면, 3개의 전극들(NM 제1 전극(12a), PWTAP 제1 전극(22a), 및 PWTAP 제2 전극(22b)) 각각 아래의 전체 표면에 게이트 절연막(17)이 형성된다. 다른 실시예들에 대해서도 마찬가지이다.
PWTAP 제1 전극(22a) 및 PWTAP 제2 전극(22b)은 각각의 p-형 핀(21)의 단부를 덮도록 형성된다. 도 4 및 도 25를 참조하여 n-형 핀들(11)에 대해서 위에 설명된 것과 동일한 방식으로, 각각의 p-형 핀(21)의 단부는 PWTAP 제1 전극(22a) 및 PWTAP 제2 전극(22b) 각각의 내측 단부로부터 이들의 외측 단부까지의 범위 내에 배치될 수 있다.
NM 제1 전극(12a)은, NMOS 영역들(10) 중 하나로부터 PWTAP 영역(20)을 통과하고, NMOS 영역들(10) 중 나머지 하나에 도달하도록 연장된다. NM 제1 전극(12a)은 NM 접속 배선층(14)을 통해 NMOS 영역들(10) 중 나머지 하나의 NM 제1 배선층(13a)에 또한 접속된다. 이에 따라, PWTAP 영역(20)의 양쪽 단부들에서 각각 형성되는 2개의 NMOS들의 드레인들은 도 2에 도시되는 회로 구성을 형성하도록 함께 접속된다.
구체적으로, PWTAP 영역(20) 상의, NMOS의 게이트로서 사용되는 전극(NM 제2 전극(12b))과 동일한 공정으로 형성되는 전극(NM 제1 전극(12a))이, PWTAP 영역(20)의 양측에 형성되는 NMOS의 신호를 전송하는 배선으로서 사용된다. 구체적으로, PWTAP 영역(20) 상의 NM 제1 전극(12a)은 PWTAP 영역(20)에서 상부 및 하부 NMOS들을 접속하는 배선이며, 전원이 아닌 신호 노드 역할을 한다. NM 제1 전극(12a)은 PWTAP 영역(20)에서 p-형 핀들(21)에 의해 반도체 기판에 접속된다.
NM 제1 전극(12a)과 PWTAP 제1 전극(22a) 사이에는 PWTAP 제1 배선층(23a)이 배치된다. 또한, NM 제1 전극(12a)과 PWTAP 제2 전극(22b) 사이에는 PWTAP 제2 전극(22b)이 배치된다. PWTAP 제1 배선층(23a) 및 PWTAP 제2 배선층(23b)은 전원 전위 VSS에 각각 접속된다. 전원 전위 VSS는 기준 전위(접지 전위) GND로서 사용될 수 있다.
p-형 핀들(21) 각각은 p-형 웰 영역(15)에 전원 전위 VSS를 공급하고, p-형 웰 영역(15)은 특정 전위로 고정된다. PWTAP 제1 배선층(23a) 및 PWTAP 제2 배선층(23b)은, 비교예의 상부 배선층(105)과는 달리, 금속층 M0_V로 형성된다.
따라서, 제1 실시예에 따른 반도체 장치에서는, 비교예에서와 달리, 상부 배선층을 사용하지 않고, PWTAP 영역(20) 상의 NM 제1 전극(12a)이 전원 이외의 신호들을 송신하는 배선으로서 기능할 수 있다. 이에 따라, 배선들의 혼잡이 방지될 수 있고, 반도체 장치의 면적이 감소될 수 있다.
제2 실시예
제2 실시예에 따른 반도체 장치(1A)가 도 6 내지 8을 참조하여 설명될 것이다. 도 6은 반도체 장치(1A)의 구성을 도시하는 평면도이다. 도 7은 반도체 장치(1A)를 도시하는 회로도이다. 도 8은 도 6의 라인 VIII-VIII을 따라 취해지는 단면도이다.
도 6에 도시되는 바와 같이, 반도체 장치(1A)는 하나의 NMOS 영역(10)과 하나의 PWTAP 영역(20)을 포함한다. 도 8에 도시되는 바와 같이, NMOS 영역(10)에서, 반도체 기판 상에는 p-형 웰 영역(15)이 형성된다. 또한, PWTAP 영역(20)에서, 반도체 기판 상에는 p-형 웰 영역(15)이 형성된다. 따라서, 제2 실시예에서는, NMOS 영역(10) 및 PWTAP 영역(20)에 각각 형성되는 웰 영역들이 동일한 도전형을 갖는다. 활성 영역을 정의하는 소자 분리막(16)이 반도체 기판 상에 형성된다.
NMOS 영역(10)에서, p-형 웰 영역(15) 상에는 n-형 핀들(11)이 x 방향으로 연장되는 방식으로 3개의 n-형 핀들(11)이 형성된다. PWTAP 영역(20)에서, p-형 웰 영역(15) 상에는 p-형 핀들(21)이 x 방향으로 연장되는 방식으로 2개의 p-형 핀들(21)이 형성된다. 도 6에 도시되는 예에서, 각각의 p-형 핀(21)의 길이는 각각의 n-형 핀(11)의 길이의 실질적으로 절반이다. 도시되지는 않더라도, n-형 핀들(11) 및 p-형 핀(21) 상에는 게이트 절연막이 이러한 핀들을 덮는 방식으로 게이트 절연막(17)이 형성된다.
각각의 n-형 핀(11) 상에는, 3개의 전극들(NM 제1 전극(12a), NM 제2 전극(12b), 및 NM 제3 전극(12c))이 형성된다. 이러한 3개의 전극들은, 전극들이 x 방향에 직교하는 y 방향으로 연장되고 3개의 n-형 핀들(11)을 가로지르는 방식으로 형성된다. NM 제2 전극(12b)은 NMOS의 게이트 전극 역할을 한다. 또한, NM 제1 전극(12a) 및 NM 제3 전극(12c)은 각각의 n-형 핀(11)의 단부를 덮도록 형성된다.
제2 실시예에서는, 게이트 전극 역할을 하는 NM 제2 전극들(12b)이 PWTAP 영역(20)까지 연장된다. NM 제2 전극(12b)은 각각의 p-형 핀(21)의 한 쪽 단부를 덮도록 배치된다. 각각의 p-형 핀(21)의 다른 쪽 단부 상에는 PWTAP 전극(22)이 형성된다. PWTAP 전극(22)은 각각의 p-형 핀(21)의 다른 쪽 단부를 덮도록 형성된다. 도 4 및 도 25를 참조하여 위해 설명되는 바와 같이, 각각의 n-형 핀(11)의 단부는 세로 방향으로 연장되는 NM 제1 전극(12a) 및 NM 제3 전극(12c)의 2개의 측면들 사이에 배치될 수 있다는 점에 주목하자. 또한, 각각의 p-형 핀(21)의 단부는 세로 방향으로 연장되는 PWTAP 전극(22)의 2개의 측면들 사이에, 그리고 세로 방향으로 연장되는 NM 제2 전극(12b)의 2개의 측면들 사이에 배치될 수 있다.
NM 제1 전극(12a)과 NM 제2 전극(12b) 사이에는 NM 제1 배선층(13a)이 형성된다. 또한, NM 제2 전극(12b)과 NM 제3 전극(12c) 사이에는 NM 제2 배선층(13b)이 형성된다. PWTAP 영역(20)에서, PWTAP 전극(22)과 NM 제2 전극(12b) 사이에는 PWTAP 배선층(23)이 형성된다. PWTAP 배선층(23)은 전원 전위 VSS에 접속된다.
PWTAP 영역(20)의 NM 제2 전극(12b)에는 게이트 콘택트(24)가 접속된다. 게이트 콘택트(24)는 PWTAP 영역(20)에서 p-형 웰 영역(15)에 전원 전위 VSS를 공급하는 PWTAP 배선층(23)보다 NMOS 영역(10)으로부터 먼 위치에 형성된다. 게이트 콘택트(24)는 전술된 금속층 M0_V로 형성된다. 제2 실시예에 따른 반도체 장치는 도 7에 도시되는 회로 구성을 갖는다.
따라서, 제2 실시예에서는, PWTAP 영역(20) 상의 NM 제2 전극(12b)을 통해 NMOS의 게이트에 전압이 인가될 수 있다. 이것은 게이트 콘택트용 금속층이 소스 및 드레인으로부터 분리되게 한다. 이에 따라, 배선층의 혼잡이 방지될 수 있고, 반도체 장치의 면적이 감소될 수 있다.
제3 실시예
제3 실시예에 따른 반도체 장치(1B)가 도 9 내지 도 11을 참조하여 설명될 것이다. 도 9는 반도체 장치(1B)의 구성을 도시하는 평면도이다. 도 10은 반도체 장치(1B)를 도시하는 회로도이다. 도 11은 도 9의 라인 XI-XI을 따라 취해지는 단면도이다.
도 9에 도시되는 바와 같이, 반도체 장치(1B)는 NMOS 영역(10), PWTAP 영역(20), 및 PMOS 영역(30)을 포함한다. 도 11에 도시되는 바와 같이, NMOS 영역(10)에서, 반도체 기판 상에는 p-형 웰 영역(15)이 형성된다. PWTAP 영역(20)에서, 반도체 기판 상에는 p-형 웰 영역(15)이 형성된다. PMOS 영역(30)에서, 반도체 기판 상에는 n-형 웰 영역(35)이 형성된다. 따라서, 제3 실시예에서는, NMOS 영역(10) 및 PWTAP 영역(20)에 각각 형성되는 웰 영역들이 동일한 도전형을 갖고, NMOS 영역(10) 및 PWTAP 영역(20)에 형성되는 웰 영역들의 도전형이 PMOS 영역(30)에 형성되는 웰 영역의 것과 상이하다. 활성 영역을 정의하는 소자 분리막(16)이 반도체 기판 상에 형성된다.
NMOS 영역(10)에서, p-형 웰 영역(15) 상에는 n-형 핀들이 x 방향으로 연장되는 방식으로 3개의 n-형 핀들(11)이 형성된다. PWTAP 영역(20)에서, p-형 웰 영역(15) 상에는 p-형 핀들이 x 방향으로 연장되는 방식으로 2개의 p-형 핀들(21)이 형성된다. PMOS 영역(30)에서, n-형 웰 영역(35) 상에는 p-형 핀들이 x 방향으로 연장되는 방식으로 3개의 p-형 핀들(31)이 형성된다. 도 9에 도시되는 예에서, 각각의 n-형 핀(11)의 길이는 각각의 p-형 핀(31)의 길이와 실질적으로 동일하다. 각각의 p-형 핀(21)의 길이는 n-형 핀들(11) 및 p-형 핀들(31) 각각의 길이의 실질적으로 절반이다. 도시되지는 않지만, n-형 핀들(11), p-형 핀들(21), 및 p-형 핀들(31) 상에는 게이트 절연막이 이러한 핀들을 덮는 방식으로 게이트 절연막(17)이 형성된다.
n-형 핀들(11) 상에는, 3개의 전극들(NM 제1 전극(12a), NM 제2 전극(12b), 및 NM 제3 전극(12c))이 형성된다. 이러한 3개의 전극들은, x 방향에 직교하는 y 방향으로 연장되고, 3개의 n-형 핀들(11)을 가로지르도록 형성된다. NM 제2 전극(12b)은 NMOS의 게이트 전극 역할을 한다. NM 제1 전극(12a) 및 NM 제3 전극(12c)이 각각의 n-형 핀(11)의 단부를 덮도록 형성된다.
제3 실시예에서는, 3개의 전극들(NM 제1 전극(12a), NM 제2 전극(12b), 및 NM 제3 전극(12c))이 PWTAP 영역(20)을 통해 NMOS 영역(10)으로부터 연장되고, PMOS 영역(30)에 도달한다. NM 제1 전극(12a)은 각각의 p-형 핀(21)의 다른 쪽 단부 및 각각의 p-형 핀(31)의 한 쪽의 단부를 덮도록 배치된다. NM 제2 전극(12b)은 각각의 p-형 핀(21)의 한 쪽의 단부를 덮고 p-형 핀들(31)을 가로지르도록 배치된다. NM 제2 전극(12b)은 NMOS의 게이트 전극 역할을 하고, 또한 PMOS의 게이트 전극 역할을 한다.
NM 제3 전극(12c)은 각각의 p-형 핀(31)의 다른 쪽 단부를 덮도록 배치된다. 각각의 n-형 핀(11)의 단부 및 각각의 p-형 핀(31)의 단부는 세로 방향으로 연장되는 NM 제1 전극(12a) 및 NM 제3 전극(12c) 각각의 2개의 측면들 사이에 배치될 수 있다. 각각의 p-형 핀(21)의 단부는 세로 방향으로 연장되는 NM 제2 전극(12b) 및 NM 제3 전극(12c) 각각의 2개의 측면들 사이에 배치될 수 있다.
NMOS 영역(10)에서, NM 제1 전극(12a)과 NM 제2 전극(12b) 사이에 NM 제1 배선층(13a)이 형성된다. NM 제1 전극(12a)은 NM 접속 배선층(14)을 통해 NM 제1 배선층(13a)에 접속된다. NMOS 영역(10)에서, NM 제2 전극(12b)과 NM 제3 전극(12c) 사이에 NM 제2 배선층(13b)이 형성된다. PWTAP 영역(20)에서, NM 제1 전극(12a)과 NM 제2 전극(12b) 사이에 PWTAP 배선층(23)이 형성된다. PWTAP 배선층(23)은 전원 전위 VSS에 접속된다.
PMOS 영역(30)에서, NM 제1 전극(12a)과 NM 제2 전극(12b) 사이에 PM 제1 배선층(33a)이 형성된다. NM 제1 전극(12a)은 PM 접속 배선층(34)을 통해 PM 제1 배선층(33a)에 접속된다. PMOS 영역(30)에서, NM 제2 전극(12b)과 NM 제3 전극(12c) 사이에 PM 제2 배선층(33b)이 형성된다.
NM 제2 전극(12b)에는 게이트 콘택트(24)가 접속된다. 게이트 콘택트(24)는 PWTAP 영역(20)과 PMOS 영역(30) 사이의 경계부 상에 형성된다. 이에 따라, 반도체 장치(1B)는, PWTAP 영역(20)의 양측에 형성되는 NMOS 및 PMOS의 게이트 전극들이 서로 접속되고 이들의 드레인들이 서로 접속되는 도 10에 도시되는 회로 구성을 갖는다.
따라서, 제3 실시예에서는, PWTAP 영역(20) 상의 NM 제1 전극(12a)이 전원 이외의 신호들을 송신하는 배선으로서 기능할 수 있다. 또한, 게이트 콘택트용 금속층이 소스 및 드레인으로부터 분리될 수 있다. 결과적으로, 배선들의 혼잡이 방지될 수 있고, 반도체 장치의 면적이 감소될 수 있다.
제3 실시예에서는, PWTAP 영역(20)에서, 확산층(p-형 핀(21))이 NM 제1 전극(12a) 및 NM 제2 전극(12b) 아래에서 접속해제되는 점에 주목하자. 구체적으로, p-형 핀(21)은 NM 제1 전극(12a)으로부터 NM 제2 전극(12b)까지의 범위 내에 배치된다. 이에 따라, 제3 실시예가 이하 설명되는 제4 실시예와 비교될 때, NM 제2 전극(12b)의 좌측에는 전원 전위 VSS에 접속되는 PWTAP 배선층(23)이 형성되지 않아서, 이러한 영역에서의 기생 용량이 감소될 수 있다는 다른 이점을 갖는다. 이러한 이점은 도 6에 도시되는 PWTAP 영역(20)에서의 것과 유사하다는 점에 주목하자.
제4 실시예
제4 실시예에 따른 반도체 장치(1C)가 도 12 내지 도 15를 참조하여 설명될 것이다. 도 12는 반도체 장치(1C)의 구성을 도시하는 평면도이다. 도13은 반도체 장치(1C)를 도시하는 회로도이다. 도 14는 도 12의 XIV-XIV를 따라 취해지는 단면도이다. 도 15는 도 12의 라인 XV-XV를 따라 취해지는 단면도이다. 제4 실시예에 따른 반도체 장치(1C)는 제3 실시예에 따른 반도체 장치(1B)의 수정예이다.
도 12에 도시되는 바와 같이, 반도체 장치(1C)는 반도체 장치(1B)의 3개의 전극들(12a 내지 12c)에 추가하여 NM 제4 전극(12d)을 갖는다. NM 제4 전극(12d)은 x 방향으로 NM 제1 전극(12a)의 NM 제2 전극(12b)의 반대측에 배치된다. 4개의 전극들(12a 내지 12d)은 미리 결정된 간격들로 x 방향으로 나란히 배치된다. 4개의 전극들(12a 내지 12d)은 PWTAP 영역(20)을 통해 NMOS 영역(10)으로부터 연장되고 PMOS 영역(30)에 도달한다. NM 제1 전극(12a)은 NMOS의 드레인과 PMOS의 드레인을 접속시킨다. NM 제2 전극(12b)은 NMOS 및 PMOS 각각의 게이트 전극 역할을 한다. 이에 따라, 반도체 장치(1C)는 도 13에 도시되는 회로 구성을 갖는다.
반도체 장치(1B)와는 달리, 반도체 장치(1C)에서는, p-형 핀들(21)이, NMOS와 PMOS의 드레인들을 접속시키는 NM 제1 전극(12a) 및, NMOS와 PMOS 각각의 게이트 전극 역할을 하는 NM 제2 전극(12b) 아래에서 접속해제되지 않는다. 구체적으로, p-형 핀들(21)은 각각 NM 제2 전극(12b)과 NM 제1 전극(12a) 아래의 영역을 통해 NM 제3 전극(12c)로부터 연장되고 NM 제4 전극(12d)에 도달한다.
PWTAP 영역(20)에서, NM 제1 전극(12a)과 NM 제4 전극(12d) 사이에 PWTAP 배선층(23)이 배치된다. PWTAP 배선층(23)은 전원 전위 VSS에 접속된다. 도 14 및 15에 도시되지는 않지만, n-형 핀들(11), p-형 핀들(21), 및 p-형 핀들(31) 상에는 게이트 절연막이 이러한 핀들을 덮는 방식으로 게이트 절연막(17)이 형성된다.
따라서, 제4 실시예에서도, 드레인 콘택트용 인입 금속 배선들 및 게이트 콘택트용 인입 금속 배선들의 혼잡이 방지될 수 있고, 반도체 장치의 면적이 감소될 수 있다.
제5 실시예
제5 실시예에 따른 반도체 장치(1D)가 도 16 내지 18을 참조하여 설명될 것이다. 도 16은 반도체 장치(1D)의 구성을 도시하는 평면도이다. 도 17은 반도체 장치(1D)를 도시하는 회로도이다. 도 18은 도 16의 라인 XVIII-XVIII을 따라 취해지는 단면도이다.
NMOS 영역(10)에서, p-형 웰 영역(15) 상에는 3개의 n-형 핀들(11)이 x 방향으로 연장되도록 형성된다. PWTAP 영역(20)에서, p-형 웰 영역(15) 상에는 2개의 p-형 핀들(21)이 x 방향으로 연장되도록 형성된다. PMOS 영역(30)에서, n-형 웰 영역(35) 상에는 3개의 p-형 핀들(31)이 x 방향으로 연장되도록 형성된다. 도 16에 도시되는 예에서, n-형 핀들(11), p-형 핀들(21), 및 p-형 핀들(31)은 동일한 길이를 갖는다. 도시되지는 않지만, n-형 핀들(11), p-형 핀들(21), 및 p-형 핀들(31) 상에는 게이트 절연막이 이러한 핀들을 덮는 방식으로 게이트 절연막(17)이 형성된다.
각각의 n-형 핀(11) 상에는, 3개의 전극들(NM 제1 전극(12a), NM 제2 전극(12b), 및 NM 제3 전극(12c))이 형성된다. 이러한 3개의 전극들은 x 방향에 직교하는 y 방향으로 연장되고 3개의 n-형 핀들(11)을 가로지르도록 형성된다. NM 제2 전극(12b)은 NMOS의 게이트 전극 역할을 한다. NM 제1 전극(12a) 및 NM 제3 전극(12c)이 각각의 n-형 핀(11)의 단부를 덮도록 형성된다.
제5 실시예에서는, NM 제1 전극(12a) 및 NM 제3 전극(12c)이 PWTAP 영역(20)을 통해 NMOS 영역(10)으로부터 연장되고 PMOS 영역(30)에 도달한다. NM 제1 전극(12a)은 p-형 핀들(21) 및 p-형 핀들(31) 각각의 한 쪽 단부를 덮는다. NM 제3 전극(12c)은 p-형 핀들(21) 및 p-형 핀들(31) 각각의 다른 쪽 단부를 덮는다. 위에 설명되는 바와 같이, n-형 핀들(11), p-형 핀들(21), 및 p-형 핀들(31) 각각의 단부들의 위치들은, 이러한 위치들이 위에 설명되는 바와 같이 세로 방향으로 연장되는 NM 제1 전극(12a) 또는 NM 제3 전극(12c)의 2개의 측면들 사이에 위치되는 한, 특별히 제한되는 것은 아니다.
NMOS 영역(10)에서, NM 제1 전극(12a)과 NM 제2 전극(12b) 사이에 NM 제1 배선층(13a)이 형성된다. NM 제1 전극(12a)은 NM 접속 배선층(14)을 통해 NM 제1 배선층(13a)에 접속된다. NMOS 영역(10)에서, NM 제2 전극(12b)과 NM 제3 전극(12c) 사이에 NM 제2 배선층(13b)이 형성된다.
PWTAP 영역(20)에서, 각각의 p-형 핀(21)의 실질적으로 중앙인 부분을 가로지르도록 각각의 PWTAP 전극(22)이 형성된다. 도 18에 도시되지는 않지만, p-형 핀들(21)과 PWTAP 전극(22) 사이에 게이트 절연막(17)이 형성된다. PWTAP 전극(22)과 NM 제1 전극(12a) 사이에 PWTAP 제1 배선층(23a)이 형성되고, PWTAP 전극(22)과 NM 제3 전극(12c) 사이에 PWTAP 제2 배선층(23b)이 형성된다. PWTAP 제1 배선층(23a), PWTAP 제2 배선층(23b), 및 PWTAP 전극(22)은 PWTAP 접속 배선층(25)에 의해 접속된다. PWTAP 접속 배선층(25)은 전원 전위 VSS에 접속된다.
PMOS 영역(30)에서, 각각의 p-형 핀(31)의 실질적으로 중앙인 부분을 가로지도록 PM 전극(32)이 형성된다. 도 18에 도시되지는 않지만, p-형 핀들(31)과 PM 전극(32) 사이에 게이트 절연막(17)이 형성된다. PM 전극(32)과 NM 제1 전극(12a) 사이에 PM 제1 배선층(33a)이 형성되고, PM 전극(32)과 NM 제3 전극(12c) 사이에 PM 제2 배선층(33b)이 형성된다. NM 제1 전극(12a)은 PM 접속 배선층(34)을 통해 PM 제1 배선층(33a)에 접속된다. NM 제1 전극(12a)은 NMOS의 드레인과 PMOS의 드레인을 서로 접속시킨다. 이에 따라, 반도체 장치(1D)는 도 17에 도시되는 회로 구성을 갖는다.
따라서, 제5 실시예에서, PWTAP 영역(20) 상의 PWTAP 전극(22)은 PMOS의 게이트 전극과 NMOS의 게이트 전극으로 분리된다. PWTAP 전극(22)은 PWTAP 영역(20) 상에만 배치되고 전원에 접속된다. 이러한 구성에서도, 드레인 콘택트용 인입 금속 배선들의 혼잡이 방지될 수 있고 반도체 장치의 면적이 감소될 수 있다.
제6 실시예
제6 실시예에 따른 반도체 장치(1E)가 도 19 내지 21을 참조하여 설명될 것이다. 도 19는 반도체 장치(1E)의 구성을 도시하는 평면도이다. 도 20은 반도체 장치(1E)를 도시하는 회로도이다. 도 21은 도 19의 라인 XXI-XXI을 따라 취해지는 단면도이다. 제6 실시예에 따른 반도체 장치(1E)는 제5 실시예에 따른 반도체 장치(1D)의 수정예이고, 따라서 제5 실시예의 것들과 유사한 제6 실시예의 컴포넌트들의 설명들은 생략된다.
도 19에 도시되는 바와 같이, 반도체 장치(1E)에서, NMOS 영역(10) 상의 NM 제2 배선층(13b)은 PWTAP 영역(20)까지 연장된다. 구체적으로, NMOS의 소스는 금속층 M0_V에 의해 전원 전위 VSS에 접속된다. NMOS의 드레인과 PMOS의 드레인은 NM 제1 전극(12a)에 의해 접속된다. 이에 따라, 반도체 장치(1E)는 도 20에 도시되는 회로 구성을 갖는다. 도 21의 단면도에서는 소자 분리막(16) 및 게이트 절연막(17)의 도시가 생략되지만, 위에 설명되는 실시예들에서와 마찬가지로, 게이트 절연막(17)이 n-형 핀들(11), p-형 핀들(21), 및 p-형 핀들(31) 상에 형성된다.
따라서, 금속층들 M0_V가 상이한 전원들에 접속되지 않는 한, 각각의 영역에서의 금속층들 M0_V가 서로 접속될 수 있다. 제1 내지 5 실시예들에서, 각각의 영역에서의 금속층들 M0_V가 서로 접속될 수 있다.
제7 실시예
제7 실시예에 따른 반도체 장치(1F)가 도 22 내지 24를 참조하여 설명될 것이다. 도 22는 반도체 장치(1F)의 구성을 도시하는 평면도이다. 도 23은 도 22의 라인 XXIII-XXIII으로부터 화살표 방향을 따르는 도면이다. 도 24는 도 22의 라인 XXIV-XXIV로부터 화살표 방향을 따르는 도면이다.
도 22에 도시되는 바와 같이, 반도체 장치(1F)는 PWTAP 영역(20) 및 NWTAP 영역(40)을 포함하고 트랜지스터는 전혀 포함하지 않는다. PWTAP 영역(20)과 NWTAP 영역(40)은 서로 대면하도록 배치된다. 도 23에 도시되는 바와 같이, PWTAP 영역(20)에서, 반도체 기판 상에는 p-형 웰 영역(15)이 형성된다. 도 24에 도시되는 바와 같이, NWTAP 영역(40)에서, 반도체 기판 상에는 n-형 웰 영역(42)이 형성된다. 따라서, 제7 실시예에서, PWTAP 영역(20)에 형성되는 웰 영역과 NWTAP 영역(40)에 형성되는 웰 영역은 상이한 도전형들을 갖는다.
p-형 웰 영역(15)과 n-형 웰 영역(42)에는, 각각, 활성 영역들을 정의하는 소자 분리막(16) 및 소자 분리막(45)이 형성된다. PWTAP 영역(20)에서, p-형 웰 영역(15) 상에는 p-형 핀들(21)이 제공된다. 도 22에 도시되는 예에서는, x 방향으로 연장되는 3개의 p-형 핀들(21)이 y 방향으로 미리 결정된 간격들로 나란히 형성된다. p-형 핀들(21)과 p-형 웰 영역(15)은 동일한 도전형을 갖는다. NWTAP 영역(40)에서, n-형 웰 영역(42) 상에는 n-형 핀들(41)이 제공된다. 도 22에 도시되는 예에서는, x 방향으로 연장되는 3개의 n-형 핀들(41)이 y 방향으로 미리 결정된 간격들로 나란히 형성된다. n-형 핀들(41)과 n-형 웰 영역(42)은 동일한 도전형을 갖는다.
각각의 p-형 핀(21) 상에는, 6개의 PWTAP 전극들(22)이 형성된다. PWTAP 전극들(22) 각각은 x 방향에 직교하는 y 방향으로 연장되고 3개의 p-형 핀들(21)과 교차한다. PWTAP 전극들(22) 각각은 도 3을 참조하여 위에 설명되는 바와 같이 p-형 핀들(21)을 가로지르도록 형성된다. 도 23에 도시되지는 않지만, p-형 핀들(21)을 덮도록 PWTAP 전극들(22)의 하면 전체 상에 게이트 절연막(17)이 형성된다.
6개의 PWTAP 전극들(22)은 PWTAP 영역(20)으로부터 NWTAP 영역(40)까지 연장된다. 각각의 PWTAP 전극(22)은 n-형 핀들(41)을 가로지르도록 배치된다. 도 24에 도시되지는 않지만, n-형 핀(41)을 덮도록 PWTAP 전극들(22)의 하면 전체 상에 게이트 절연막(17)이 형성된다. 이에 따라, p-형 핀들(21), n-형 핀들(41), 및 PWTAP 전극들(22) 사이에 게이트 절연막(17)이 형성된다.
6개의 PWTAP 전극들(22) 중 양쪽 단부들에 배치되는 PWTAP 전극들(22)은 각각의 p-형 핀(21)의 단부 및 각각의 n-형 핀(41)의 단부를 덮도록 형성된다. 도 4 및 도 25에서 마찬가지로, 각각의 p-형 핀(21)의 단부 및 각각의 n-형 핀(41)의 단부는 PWTAP 제1 전극(22a) 및 PWTAP 제2 전극(22b) 각각의 내측 단부로부터 이들의 외측 단부까지의 범위 내에 배치될 수 있다.
PWTAP 영역(20)에서, PWTAP 전극들(22) 사이에는 PWTAP 배선층(23)이 형성된다. PWTAP 배선층(23)은 위에 언급된 금속층 M0_V로 형성된다. 중앙에 배치되는 p-형 핀(21) 상에서, 우측으로부터 첫번째, 세번째, 및 다섯번째 위치들에 위치되는 PWTAP 전극들(22) 상에 PWTAP 접속 배선층(25)이 형성된다. PWTAP 접속 배선층(25)은 전원 전위 VSS에 접속된다. PWTAP 접속 배선층(25)은 위에 언급된 금속층 M0_H로 형성된다. 각각의 p-형 핀(21)은 p-형 웰 영역(15)에 전원 전위 VSS를 공급하고, p-형 웰 영역(15)은 특정 전위로 고정된다.
또한, NWTAP 영역(40)에서, PWTAP 전극들(22) 사이에는 NWTAP 배선층(43)이 형성된다. NWTAP 배선층(43) 또한 위에 언급된 금속층 M0_V로 형성된다. 중앙에 배치되는 n-형 핀(41) 상에서, 우측으로부터 두번째, 네번째, 및 여섯번째 위치들에 위치되는 PWTAP 전극(22)들 상에는 NWTAP 접속 배선층(44)이 형성된다. NWTAP 접속 배선층(44)은 전원 전위 VDD에 접속된다. n-형 웰 영역(42)은 n-형 웰 영역(42)에 전원 전위 VDD를 공급하고, n-형 웰 영역(42)은 특정 전위로 고정된다. NWTAP 접속 배선층(44) 또한 위에 언급된 금속층 M0_H로 형성된다.
따라서, 제7 실시예에서는, 전원 전위 VSS에 접속되는 PWTAP 접속 배선층(25) 및 전원 전위 VDD에 접속되는 NWTAP 접속 배선층(44)이 PWTAP 전극들(22) 상에 교대로 배치된다. 이러한 구성은 동일한 TAP 면적으로 VDD/VSS용 버랙터 소자의 형성을 가능하게 한다. 결과적으로, 디커플링 용량이 증가될 수 있고, 전원의 안정성이 증가될 수 있다.
본 발명자에 의해 이루어진 발명이 실시예들에 기초하여 상세히 설명되었다. 그러나, 본 개시내용이 위 실시예들에 제한되는 것은 아니며, 본 발명의 범위를 벗어나지 않고 다양한 방식들로 수정될 수 있다.
(부기 1)
반도체 장치로서,
반도체 기판;
반도체 기판 상에 형성되는 제1 웰;
반도체 기판 상에 형성되는 제2 웰;
제1 웰 상에 형성되는 제1 핀;
제2 웰 상에 형성되는 제2 핀; 및
제1 핀 및 제2 핀 각각에 접속되는 제1 전극을 포함하고,
제1 웰과 제1 핀은 동일한 도전형을 갖고, 제2 웰과 제2 핀은 상이한 도전형들을 갖는 반도체 장치.
(부기 2)
제1 웰과 제2 웰은 동일한 도전형을 갖는 부기 1에 따른 반도체 장치.
(부기 3)
제1 웰과 제2 웰은 상이한 도전형들을 갖는 부기 1에 따른 반도체 장치.
(부기 4)
부기 1에 따른 반도체 장치로서,
제2 웰 상에 형성되는 제3 핀; 및
제2 핀 및 제3 핀 각각에 접속되는 제2 전극을 더 포함하는 반도체 장치.
(부기 5)
제2 전극은 제1 핀에도 접속되는 부기 4에 따른 반도체 장치.
(부기 6)
제2 핀 및 제3 핀 각각에 접속되고 평면도에서 제1 전극과 제2 전극 사이에 형성되는 제3 전극을 더 포함하는 부기 4에 따른 반도체 장치.
(부기 7)
제3 전극은 제1 핀에도 접속되는 부기 6에 따른 반도체 장치.
(부기 8)
부기 1에 따른 반도체 장치로서,
제1 웰 상에 형성되는 제3 핀; 및
제1 핀 및 제3 핀 각각에 접속되는 제2 전극을 더 포함하는 반도체 장치.
(부기 9)
제2 전극은 제2 핀에도 접속되는 부기 8에 따른 반도체 장치.
(부기 10)
제1 핀 및 제3 핀 각각에 접속되고 평면도에서 제1 전극과 제2 전극 사이에 형성되는 제3 전극을 더 포함하는 부기 8에 따른 반도체 장치.
(부기 11)
제3 전극은 제2 핀에도 접속되는 부기 10에 따른 반도체 장치.
(부기 12)
제3 전극은 제1 전위에 접속되는 부기 10에 따른 반도체 장치.
(부기 13)
반도체 장치로서,
반도체 기판;
반도체 기판 상에 형성되는 제1 웰;
반도체 기판 상에 형성되는 제2 웰;
제1 웰에 형성되는 제1 핀-형 트랜지스터; 및
제2 웰에 형성되는 핀을 포함하고,
제1 핀-형 트랜지스터의 전극은 제2 웰에 형성되는 핀에 접속되고,
제1 웰과 제1 핀-형 트랜지스터는 상이한 도전형들을 갖고,
제2 웰과 핀은 동일한 도전형을 갖는 반도체 장치.
(부기 14)
반도체 장치로서,
반도체 기판;
반도체 기판 상에 형성되는 제1 웰;
반도체 기판 상에 형성되는 제2 웰;
제1 웰 상에 형성되는 제1 핀;
제2 웰 상에 형성되는 제2 핀; 및
제1 핀 및 제2 핀 각각에 접속되는 제1 전극을 포함하고,
제1 웰과 제1 핀은 동일한 도전형을 갖고,
제2 웰과 제2 핀은 동일한 도전형을 갖고,
제1 웰과 제2 웰은 상이한 도전형들을 갖는 반도체 장치.
(부기 15)
반도체 장치로서,
반도체 기판;
반도체 기판 상에 형성되는 제1 도전형 웰;
제1 도전형 웰 상에 형성되는 제1 도전형 제1 핀;
제1 도전형 웰 상에 형성되는 제1 도전형 제2 핀;
제1 도전형 웰 상에 형성되는 제2 도전형 제3 핀;
제1 핀 및 제2 핀 각각에 접속되는 제1 전극; 및
제1 핀 및 제3 핀 각각에 접속되는 제2 전극을 포함하는 반도체 장치.
(부기 16)
반도체 장치로서,
반도체 기판;
반도체 기판 상에 형성되는 제1 도전형 웰;
반도체 기판 상에 형성되는 제2 도전형 웰;
제1 도전형 웰 상에 형성되는 제1 도전형 제1 핀;
제1 도전형 웰 상에 형성되는 제1 도전형 제2 핀;
제2 도전형 웰 상에 형성되는 제1 도전형 제3 핀;
제1 핀 및 제2 핀 각각에 접속되는 제1 전극; 및
제1 핀 및 제3 핀 각각에 접속되는 제2 전극을 포함하는 반도체 장치.
(부기 17)
제1 전극은 제3 핀에도 접속되는 부기 4에 따른 반도체 장치.
(부기 18)
제1 전극은 제3 핀에도 접속되는 부기 8에 따른 반도체 장치.
1: 반도체 장치
1A 내지 1F: 반도체 장치
10: NMOS 영역
11: N-형 핀
12a: NM 제1 전극
12b: NM 제2 전극
12c: NM 제3 전극
12d: NM 제4 전극
13a: NM 제1 배선층
13b: NM 제2 배선층
14: NM 접속 배선층
15: P-형 웰 영역
16: 소자 분리막
17: 게이트 절연막
20: PWTAP 영역
21: P-형 핀
22: PWTAP 전극
22a: PWTAP 제1 전극
22b: PWTAP 제2 전극
23: PWTAP 배선층
23a: PWTAP 제1 배선층
23b: PWTAP 제2 배선층
24: 게이트 콘택트
25: PWTAP 접속 배선층
30: PMOS 영역
31: P-형 핀
32: PM 전극
33a: PM 제1 배선층
33b: PM 제2 배선층
34: PM 접속 배선층
35: N-형 웰 영역
40: NWTAP 영역
41: N-형 핀
42: N-형 웰 영역
43: NWTAP 배선층
44: NWTAP 접속 배선층
45: 소자 분리막

Claims (14)

  1. 반도체 장치로서,
    반도체 기판;
    상기 반도체 기판 상에 형성되는 제1 웰;
    상기 반도체 기판 상에 형성되는 제2 웰;
    상기 제1 웰 상에 형성되는 제1 핀;
    상기 제2 웰 상에 형성되는 제2 핀; 및
    상기 제1 핀 및 제2 핀 각각에 접속되는 제1 전극
    을 포함하고,
    상기 제1 웰과 상기 제1 핀은 동일한 도전형을 갖고, 상기 제2 웰과 상기 제2 핀은 상이한 도전형들을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 웰과 상기 제2 웰은 동일한 도전형을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 웰과 상기 제2 웰은 상이한 도전형들을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 웰 상에 형성되는 제3 핀; 및
    상기 제2 핀 및 상기 제3 핀 각각에 접속되는 제2 전극을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 전극은 상기 제1 핀에도 접속되는 반도체 장치.
  6. 제4항에 있어서,
    상기 제2 핀 및 제3 핀 각각에 접속되고 평면시에서 상기 제1 전극과 상기 제2 전극 사이에 형성되는 제3 전극을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 전극은 상기 제1 핀에도 접속되는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 웰 상에 형성되는 제3 핀; 및
    상기 제1 핀 및 상기 제3 핀 각각에 접속되는 제2 전극을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 전극은 상기 제2 핀에도 접속되는 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 핀 및 제3 핀 각각에 접속되고 평면시에서 상기 제1 전극과 상기 제2 전극 사이에 형성되는 제3 전극을 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제3 전극은 상기 제2 핀에도 접속되는 반도체 장치.
  12. 제10항에 있어서,
    상기 제3 전극은 제1 전위에 접속되는 반도체 장치.
  13. 반도체 장치로서,
    반도체 기판;
    상기 반도체 기판 상에 형성되는 제1 웰;
    상기 반도체 기판 상에 형성되는 제2 웰;
    상기 제1 웰에 형성되는 제1 핀-형 트랜지스터; 및
    상기 제2 웰에 형성되는 핀
    을 포함하고,
    상기 제1 핀-형 트랜지스터의 전극은 상기 제2 웰에 형성되는 상기 핀에 접속되고,
    상기 제1 웰과 상기 제1 핀-형 트랜지스터는 상이한 도전형들을 갖고,
    상기 제2 웰과 상기 핀은 동일한 도전형을 갖는 반도체 장치.
  14. 반도체 장치로서,
    반도체 기판;
    상기 반도체 기판 상에 형성되는 제1 웰;
    상기 반도체 기판 상에 형성되는 제2 웰;
    상기 제1 웰에 형성되는 제1 핀;
    상기 제2 웰에 형성되는 제2 핀; 및
    상기 제1 핀 및 제2 핀에 접속되는 제1 전극
    을 포함하고,
    상기 제1 웰과 상기 제1 핀은 동일한 도전형을 갖고,
    상기 제2 웰과 상기 제2 핀은 동일한 도전형을 갖고,
    상기 제1 웰과 상기 제2 웰은 상이한 도전형들을 갖는 반도체 장치.
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