JP2014063929A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ソース／ドレイン領域への半導体層のエピタキシャル成長前に行う、側壁絶縁膜の除去を容易にしながら、チャネル移動度の向上が可能な、ＦｉｎＦＥＴを提供する。
【解決手段】シリコン基板上にエピタキシャル成長を用いてＳｉＧｅ層を形成する。この際、シリコン基板から遠ざかるにつれてＳｉＧｅ層中のＧｅ濃度が高くなるように調整する。そしてＳｉＧｅ層を垂直形状に加工してフィンチャネルを形成する。ゲート加工後にソース／ドレイン領域のフィンが露出した状態でＳｉＧｅがＳｉに対し選択的にエッチングされる条件でＲＩＥを行うことで、ソース／ドレイン領域のフィンをテーパー断面形状にすることができ、ソース／ドレイン領域のフィン側面の側壁絶縁膜の除去が容易になる。一方、チャネル領域のフィンは垂直形状のため短チャネル効果に強い。また、チャネルがＳｉＧｅ層から構成されているため、ＳｉチャネルのＦｉｎＦＥＴと比べて、電子移動度およびホール移動度が高い。
【選択図】図７−３

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

ＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は微細幅の凸状半導体層（フィン）をチャネルに用い、そのチャネルを複数のゲートで覆う構造とすることで、チャネル不純物濃度を高くすることなく短チャネル効果を抑制できるトランジスタであり、１)移動度、２)接合リーク・接合容量、３)チャネル不純物揺らぎによるＶ_tばらつき、４）フィン高さを高くすることで占有面積を増やすことなくチャネル幅を増大できる、等の点で従来の単一ゲートを有するＰｌａｎａｒ型ＭＯＳＦＥＴに対して優位性を持つデバイスである。

このデバイスでは、短チャネル効果抑制のためフィン幅をゲート長と同等以下にする必要があるが、フィン幅の微細化により、側面フィンチャネルのチャネル移動度の低下、ソース／ドレイン領域の寄生抵抗の増加などの問題が生じることが知られている。

ソース／ドレイン領域の寄生抵抗を低減する方法としては、ソース／ドレイン領域のフィン表面にシリコン（Ｓｉ）などの半導体層をエピタキシャル成長して、フィン幅を増大させる技術が一般的に用いられている。

ソース／ドレイン領域への半導体層のエピタキシャル成長は、ゲート電極を形成してから、ゲート電極の側面に側壁絶縁膜を形成した状態で行う。これによってエピタキシャル成長層とゲート電極を絶縁することができるが、ゲート側面に側壁絶縁膜を形成する際にはソース／ドレイン領域のフィン側面にも側壁絶縁膜が形成されるため、フィン側面の側壁絶縁膜を完全に除去してからエピタキシャル成長を行う必要がある。

ソース／ドレイン領域のフィン側面の側壁絶縁膜を除去する場合、フィン高さを低くしたり、フィンをテーパー形状に加工することで側壁絶縁膜の除去を容易に行うことができる。しかし、フィン高さを低くすることは占有面積を増やさずチャネル幅を増大できるＦｉｎＦＥＴの利点を損なう。一方、フィンをテーパー形状にする場合、フィン幅の太い部分でＦｉｎＦＥＴの短チャネル効果が増大したり、フィン表面の表面ラフネス（Ｒａ）増大でゲート絶縁膜の信頼性が劣化することが知られている。

したがって、チャネル領域のフィンについて、必要な高さを確保しつつ、短チャネル効果抑制のため微細幅かつ垂直形状に加工した場合でも、側面フィンチャネルの移動度劣化を抑制しながら、ソース／ドレイン領域のフィン側面の側壁絶縁膜の除去を容易に行うことができる技術が求められている。

特開２０１１−１５１２７２号公報

本発明の一つの実施形態は、チャネルとなるフィンの高さを必要なだけ確保しつつ、ソース／ドレイン領域への半導体層のエピタキシャル成長前に行う、ソース／ドレイン領域のフィン側面の側壁絶縁膜の除去を容易に行い、かつ側面フィンチャネルの移動度向上が可能なＦｉｎＦＥＴおよびその製造方法を提供することを目的とする。

本発明の一つの実施形態によれば、ＦｉｎＦＥＴにおいて半導体基板上に設けられたフィン（凸状半導体層）の側面の前記半導体基板表面に垂直な面に対する傾斜角について、チャネル領域のフィンの傾斜角がソース／ドレイン領域の内部領域（半導体層をエピタキシャル成長で形成する前のソース／ドレイン領域のフィンに相当）のフィンの傾斜角よりも小さくなるように調整されている。

図１は、第１の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図である。 図２−１は、同ＦｉｎＦＥＴを模式的に示す平面図である。 図２−２は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＸ−Ｘ断面図である。 図２−３は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＹ−Ｙ断面図である。 図３は、第１の実施形態に係る半導体装置であるＦｉｎＦＥＴの概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図４−１は、第１の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図４−２は、第１の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図４−３は、第１の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図４−４は、第１の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図５−１は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−２は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−３は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−４は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−５は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−６は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−７は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−８は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−９は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１０は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１１は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１２は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１３は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１４は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１５は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図、（ｄ）は断面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１６は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１７は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１８は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−１９は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図５−２０は、第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。 図６は、従来例の半導体装置を示す説明図であり、（ａ）はフィン側面がテーパー形状をしたフィンの断面図、（ｂ）は（a）のフィン側面が垂直形状の場合の面方位が（１００）面である場合に、側面が（１００）面から角度がθだけずれたときにフィン側面に形成されるステップを示す説明図である。 図７−１は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴを模式的に示す平面図である。 図７−２は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図７−１のＸ−Ｘ断面図である。 図７−３は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図７−１のＹ−Ｙ断面図である。 図８は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図９−１は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図９−２は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図９−３は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図９−４は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。 図９−５は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。

以下に添付図面を参照して、実施形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図、図２−１は同ＦｉｎＦＥＴを模式的に示す平面図である。図２−２は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＸ−Ｘ断面図である。図２−３は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＹ−Ｙ断面図である。図３は、第１の実施形態に係る半導体装置であるＦｉｎＦＥＴの概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。図４−１〜４−４は、第１の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す工程断面図である。図５−１〜５−２０は、第１の実施形態の半導体装置の製造工程を示し、図６は、従来例の半導体装置を示す説明図である。

本実施形態の半導体装置１００は、図１および図２−１〜図２−３に示すように、ＮチャネルＦＥＴを構成する第１のＦｉｎＦＥＴ１０ｎと、ＰチャネルＦＥＴを構成する第２のＦｉｎＦＥＴ１０ｐとが同一基板上に形成されたＣＭＯＳＦＥＴである。これら第１および第２のＦｉｎＦＥＴ１０ｎ、１０ｐは、いずれもバルクのＰ型シリコン基板１上に形成されたＦｉｎＦＥＴ（Ｂｕｌｋ ＦｉｎＦＥＴ）である。フィンＦのフィン幅方向の断面は、図２−３に示すように、チャネル領域３ｃでは垂直形状、ソース／ドレイン領域３ｓ，３ｄではテーパー形状となっており、フィンＦの側面の面方位はフィンＦの断面が垂直形状の場合（１００）面となっている。つまり、Ｐ型シリコン基板１上に設けられたフィン（凸状半導体層）Ｆの側面のＰ型シリコン基板１表面に垂直な面に対する傾斜角について、チャネル領域３ｃのフィンの傾斜角がソース／ドレイン領域の内部領域（半導体層をエピタキシャル成長で形成する前のソース／ドレイン領域のフィンに相当）のフィンの傾斜角よりも小さくなるように調整されている。

図２−１〜図２−３に示すように、チャネル領域３ｃは、フィンがテーパー形状に加工されたＳｉ層からなる内部領域３ｉと、その外側にＳｉＧｅ層をエピタキシャル成長して形成した付加層３ｓｇとの積層構造となっており、チャネル領域３ｃ全体としてフィン幅方向の断面が垂直形状となっている。内部領域３ｉはテーパー形状であるためフィン側面の面方位は（１００）面からずれているが、その表面にＳｉＧｅ層をエピタキシャル成長させると成長速度の遅い（１００）面が現れ、付加層３ｓｇがテーパー形状のＳｉ層の表面を平坦化し、チャネル領域３ｃの断面は垂直形状になる。チャネル領域の内部領域３ｉはソース／ドレイン内部領域３ｓ，３ｄの内部領域３ｉと同一加工で形成されるため同一符号を付す。

一方、ソース／ドレイン領域のフィンはチャネルの内部領域３ｉと同一加工で形成されたテーパー形状をしたＳｉ層を有するが、チャネル領域でＳｉ層表面に形成されたＳｉＧｅ層からなる付加層３ｓｇは有していない。

本実施形態の半導体装置１００は、チャネル領域３ｃがテーパー形状をしたＳｉ層からなる内部領域と、その表面にＳｉＧｅ層からなる付加層３ｓｇが形成された積層構造のフィンＦを有し、ソース／ドレイン領域のフィンＦはテーパー形状をしたＳｉ層のみを有する点が通常のＦｉｎＦＥＴとは異なる。この半導体装置１００は半導体基板であるＰ型シリコン基板１表面にＰウェル２ｐとＮウェル２ｎを形成し、これらＰウェル２ｐとＮウェル２ｎ内に形成された、ＮチャネルＦＥＴを構成する第１のＦｉｎＦＥＴ１０ｎと、ＰチャネルＦＥＴを構成する第２のＦｉｎＦＥＴ１０ｐとを具備している。

そして、本実施形態では、第１および第２のＦｉｎＦＥＴ１０ｎ、１０ｐのフィンチャネルのボトム領域にシリコンよりもバンドギャップの大きい材料であるシリコンカーバイド（ＳｉＣ）層が形成されている。このＳｉＣ層はＢｕｌk ＦｉｎＦＥＴの課題であるフィンチャネルのボトムを流れるソース／ドレインリーク電流を抑制するとともに、ソース領域３ｓおよびドレイン領域３ｄから、多数キャリアが基板（ここではＰウェル２ｐ、Ｎウェル２ｎ）内に拡散するのを防止する。以後、上記のような機能を持ったこのＳｉＣ層を拡散ブロック層と呼び、第１および第２のＦｉｎＦＥＴ１０ｎ、１０ｐに形成された拡散ブロック層を４ｐ、４ｎとする。

第１のＦｉｎＦＥＴ１０ｎは、フィンＦ内のＰ型シリコン層からなるソース領域３ｓおよびドレイン領域３ｄと、ソース領域３ｓとドレイン領域３ｄとの間に形成されるチャネル領域３ｃに相当するフィンＦの側面に、ゲート絶縁膜５を介して電界効果を与えるゲート電極６とを具備している。

第２のＦｉｎＦＥＴ１０ｐは、フィンＦ内のＮ型シリコン層からなるソース領域３ｓおよびドレイン領域３ｄと、ソース領域３ｓとドレイン領域３ｄとの間に形成されるチャネル領域３ｃに相当するフィンＦの側面に、ゲート絶縁膜５を介して電界効果を与えるゲート電極６とを具備している。

フィンＦはＰ型シリコン基板１上に形成されたＰウェル２ｐおよびＮウェル２ｎ上に形成され、長手方向（図１のＤ_１方向）と短手方向（図１のＤ_２方向）を有する半導体層である。

ゲート電極６は、チタンナイトライド（ＴｉＮ）層で構成され、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）層からなるゲート絶縁膜５を介して、フィンＦの短手方向側面および上面に形成される。そしてゲート電極６は、第１および第２のＦｉｎＦＥＴ１０ｎ、１０ｐで共通となっている。

フィンＦ内において、ゲート絶縁膜５を介してゲート電極６と重なった部分はチャネル領域３ｃであり、その両外側の部分はソース領域３ｓおよびドレイン領域３ｄとなる。チャネル領域３ｃは前述したように、テーパー形状の内部領域３ｉとその外側にＳｉＧｅをエピタキシャル成長させた付加層３ｓｇを具備している（図３（ａ））。ソース領域３ｓとドレイン領域３ｄは、チャネル領域３ｃと同一加工で形成されたテーパー形状をもつフィンＦである内部領域３ｉと、その外側に寄生抵抗低減のため選択的エピタキシャル成長で形成したエピタキシャル成長層３ｅが形成された積層構造になっている（図３（ｂ））。また基板コンタクトのために設けた両側の２つのフィンＦもソース領域３ｓとドレイン領域３ｄと同様、テーパー形状を持つ内部領域３ｉとエピタキシャル成長層３ｅの積層構造となっている。

上記構成によれば、チャネル領域３ｃの表面がＳｉＧｅ層からなる付加層３ｓｇで構成されており、チャネルを構成する主たる領域がＳｉＧｅ層となるため、チャネルにＳｉ層を用いた場合と比べ電子移動度やホール移動度が向上し、デバイスを高性能化させることができる。

また、従来のＦｉｎＦＥＴではフィンの加工にＲＩＥ（反応性イオンエッチング）を用いており、ＲＩＥで加工した側面フィンチャネルの移動度劣化が課題であったが、本実施形態では側面フィンチャネルにエピタキシャル成長で形成したＳｉＧｅ層を用いるため、表面ラフネスが小さく、ラフネス散乱による移動度劣化が小さい。また、ＳｉＧｅはＳｉと比べて電子移動度やホール移動度が高いため、移動度向上によるデバイスの高性能化が可能となる。

一方、従来のＦｉｎＦＥＴでは、フィンをテーパー形状に加工すると、フィン側面の表面形状が面方位に依存して変ることが知られている。図６（ａ）および（ｂ）はフィン側面が（１００）面の場合、フィンがテーパー形状に加工されると表面のＳｉ原子層にステップが現れる様子を模式的に示したものである。このようにＳｉ表面にステップが現れ表面ラフネスが大きい状態で熱酸化を行うと、酸化膜の膜厚が不均一となり、ゲート絶縁膜の信頼性が劣化することが知られている。これに対し、本実施形態では、チャネル領域３ｃを垂直形状にすることで、フィン側面の表面ラフネスを低減し、ゲート絶縁膜の信頼性劣化を抑制することができる。

また、フィンチャネルのボトムに形成されたＳｉＣ層は、フィンチャネルのボトムを流れるソース／ドレインリーク電流を抑制すると同時に、熱伝導率が高いために、ＳＯＩＦｉｎＦＥＴやＢｕｌｋ ＦｉｎＦＥＴでもフィン幅の微細化で問題となるセルフヒーティングの影響を低減することができる。

次に本実施形態の半導体装置の製造工程について説明する。説明に先立ち、図４−１〜図４−４を用いて、本実施形態の半導体装置の製造工程の概略を説明する。図４−１〜図４−４において、（ａ）はチャネル断面、（ｂ）はソース／ドレイン断面を模式的に示す。また、図４−１〜図４−４では、Ｐウェル２ｐ側に形成するＮチャネルＦＥＴのみを図示しており、Ｎウェル２ｎ側に形成するＰチャネルＦＥＴについては図示を省略している。また、拡散ブロック層４ｐ、４ｎについて図示を省略した。

まずＳｉからなる半導体基板（Ｐ型シリコン基板１）上にＳｉＣ、Ｓｉを順にエピタキシャル成長させてＳｉ／ＳｉＣ／Ｓｉの積層構造体を形成した後、イオン注入を用いてＰウェル２ｐ、Ｎウェル２ｎを形成する。次にＣＶＤ法を用いてシリコンナイトライド層をＳｉ／ＳｉＣ／Ｓｉ積層構造体の全面に成膜した後、シリコンナイトライド層をパターニングしてハードマスクＨＲを形成する。

続いてこのハードマスクＨＲをマスクとして、Ｓｉ／ＳｉＣ／Ｓｉの積層構造体をエッチングしてフィンＦを形成するが、この際フィンＦをテーパー形状に加工する。この後、フィンＦ形成のエッチングで形成されたフィンＦ側部の溝に素子分離絶縁膜７を埋め込み、素子分離絶縁層（ＳＴＩ）を形成する（図４−１）。

次にフィン表面にＳｉＧｅ層からなる付加層３ｓｇをエピタキシャル成長させる。フィン加工後はフィンのテーパー形状により、フィン側面の面方位が（１００)面からずれているが、エピタキシャル成長では(１００)面方位の結晶成長が遅いため、付加層３ｓｇをエピタキシャル成長させたあとのフィン側面は(１００)となり、テーパー形状だったフィン側面が平坦化される（図４−２）。

続いてゲート絶縁膜５およびゲート電極６の材料の成膜を行ったのち、ハードマスクＨＲ２を形成し、これをマスクとしてＲＩＥを用いてゲート加工を行いゲート電極６を形成する（図４−３）。

ゲート加工でソース／ドレイン領域３ｓ，３ｄのゲート電極材料を完全に除去した後、ゲート絶縁膜５の除去を行う。この後、Ｓｉに対してＳｉＧｅを選択的にエッチングできるエッチング条件を用いてＲＩＥを行い、ＳｉＧｅを選択除去してソース／ドレイン領域３ｓ，３ｄのフィンをテーパー形状にする（図４−４）。そして絶縁膜を形成し、マスクレスのＲＩＥにより、ゲート電極６の側面にのみ絶縁膜を残留せしめ、側壁絶縁膜９を形成する。これによってエピタキシャル成長層とゲート電極を絶縁することができる。しかしながらこのとき、ゲート電極６の側面に側壁絶縁膜９を形成する際にはソース／ドレイン領域３ｓ，３ｄのフィン側面にも側壁絶縁膜９が形成されるため、ソース／ドレイン領域３ｓ，３ｄのフィン側面の側壁絶縁膜９を完全に除去してからエピタキシャル成長を行う必要がある。本実施形態によれば、このとき、ＳｉＧｅの選択除去によりソース／ドレイン領域３ｓ，３ｄのフィンがテーパー形状になっているため、ソース／ドレイン領域３ｓ，３ｄの側壁絶縁膜９はＲＩＥにより容易に除去することができる。

この結果、チャネル領域３ｃのフィンＦ側面を垂直形状に保ちつつ、ソース／ドレイン領域３ｓ，３ｄのフィンＦをテーパー形状にすることができ、従来技術の問題点を解決することができる。また、本実施形態の方法ではチャネル領域３ｃ表面の付加層３ｓｇにＳｉＧｅを用いているため、チャネルにＳｉを用いた場合と比べて、電子移動度やホール移動度が向上し、デバイスを高性能化させることができる。

以下、本実施形態の半導体装置の製造工程について説明する。図５−１〜図５−２０は本実施形態の半導体装置の製造工程を示す図である。図５−１〜図５−２０において、（ｃ）は、平面図であり、（ａ）は、（ｃ）のＡ−Ａ断面図、（ｂ）は、（ｃ）のＢ−Ｂ断面図に相当するものとする。また表示位置の理解を容易にするために（ｃ）は、全図において完成状態を示すものとする。なお、工程図ではフィンを２本に省略して示した。

この方法では、半導体基板を構成するＰ型シリコン基板１上に、拡散ブロック層４ｐ、４ｎを形成するためのシリコンカーバイド層をエピタキシャル成長させる。次に、シリコンカーバイド層上にノンドープシリコンエピタキシャル成長層３を形成し、Ｓｉ／ＳｉＣ／Ｓｉの積層構造体を得る。そしてこの積層構造体に各導電型のウェルを形成した後、Ｓｉ／ＳｉＣ／Ｓｉの積層構造体をフィン状に加工し、素子分離絶縁膜７を用いた素子分離絶縁層形成、ゲート絶縁膜５形成、ゲート電極６形成という通常のＦｉｎＦＥＴ形成プロセスに従ってＦｉｎＦＥＴが形成される。

まず、ＣＶＤ法を用いて、拡散ブロック層４ｐ、４ｎを形成するためのシリコンカーバイド層４を、半導体基板を構成するＰ型シリコン基板１上にエピタキシャル成長させる。なお、シリコンカーバイド層４として具体的には３Ｃ−ＳｉＣ(β−ＳｉＣ)を用いることができる。シリコンカーバイド層４中へのドーピングはシリコンカーバイドエピタキシャル成長時にドーピングガスを添加するか、成長後にイオン注入で行うことができる。次に、シリコンカーバイド層４上にＣＶＤ法を用いてノンドープシリコンエピタキシャル成長層３を形成することでＳｉ／ＳｉＣ／Ｓｉの積層構造が形成される（図５−１）。この積層面は（０１０）面であり、この積層面に垂直な面が（１００）面となるように構成される。

次に、図５−２に示すように、ノンドープシリコンエピタキシャル成長層３上に第１のレジストＲ１からなるマスクパターンを形成する。そして、このマスクパターン越しにボロンＢのイオン注入を行ない、Ｐウェル２ｐを形成する。このときノンドープシリコンエピタキシャル成長層３およびシリコンカーバイド層４についてもＰウェルと同様にＰ型不純物が導入される。

そして図５−３に示すように、第２のレジストＲ２からなるマスクパターンを形成する。そして、このマスクパターン越しにリンＰのイオン注入を行ないＮウェル２ｎを形成する。このときノンドープシリコンエピタキシャル成長層３およびシリコンカーバイド層４についてもＮウェルと同様にＮ型不純物が導入される。

この後、図５−４に示すように、ＣＶＤ法を用いて成膜したシリコンナイトライド層をフォトリソグラフィおよびＲＩＥを用いてパターニングしてハードマスクＨＲを形成する。

そして、図５−５に示すように、ハードマスクＨＲをマスクとして、ノンドープシリコンエピタキシャル成長層、シリコンカーバイド層からなる拡散ブロック層４ｐ、４ｎおよびＰウェル２ｐ、Ｎウェル２ｎを所定の高さまでエッチングしてフィンＦを形成する。この際、エッチング条件を調整することでフィンＦがテーパー形状となるようにフィンＦを加工する。

この後、図５−６に示すように、フィンＦ形成のためのエッチングで形成された、フィンＦ側部の溝を埋め込むように、プラズマＣＶＤ法によりＴＥＯＳ膜からなる素子分離絶縁膜７を堆積した後、シリコンナイトライド層からなるハードマスクＨＲをストッパとしてＣＭＰ（化学的機械研磨）法により平坦化する。

次に、図５−７に示すように、ＴＥＯＳ膜の上面位置がシリコンカーバイド層からなる拡散ブロック層４ｐ、４ｎの上面位置と同程度となるようにＲＩＥまたはウェットエッチングを用いてリセスを行い、素子分離絶縁層（ＳＴＩ）を形成する。

この後、図５−８に示すように、テーパー形状をしたフィンＦの内部領域に相当する領域（以後、内部領域３ｉと記す）側面に、ＳｉＧｅエピタキシャル成長層からなる付加層３ｓｇを形成する。フィン加工後はフィンのテーパー形状により、フィン側面の面方位が(１００)面からずれているが、エピタキシャル成長では(１００)面方位の結晶成長が遅いため、ＳｉＧｅ層をエピタキシャル成長した後のフィン側面は(１００)面となり、フィン側面が平坦化される。

この後、図５−９に示すように、ＣＶＤ法により内部領域３ｉ表面にハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）層からなるゲート絶縁膜５を形成する。

次に、図５−１０に示すように、チタンナイトライド（ＴｉＮ）層からなるゲート電極６をスパッタリングにより形成する。この後、シリコンナイトライド層を形成し、フォトリソグラフィとＲＩＥを用いてパターニングしてハードマスクＨＲ２を形成する。

この後、図５−１１に示すように、シリコンナイトライド層からなるハードマスクＨＲ２をマスクとしてゲート電極６をＲＩＥで加工する。ゲート加工ではゲート絶縁膜５をエッチングストッパとして、ソース／ドレイン領域のゲート電極材料が完全に除去される。

この後、図５−１２に示すように、ソース／ドレイン領域のゲート絶縁膜５をウェットエッチングにより選択的に除去する。次にＳｉに対してＳｉＧｅを選択的にエッチングできる条件でＲＩＥを行い、ＳｉＧｅを選択除去してソース／ドレイン領域のフィンをテーパー形状にする。

続いて、図５−１３に示すように、全面にＣＶＤ法により側壁絶縁膜９となるシリコンナイトライド層を成膜する。

そして、図５−１４に示すように、ＲＩＥを行いソース／ドレイン領域のフィンの内部領域３ｉ側面の側壁絶縁膜９は完全に除去しつつ、ゲート電極６の側面にシリコンナイトライド層からなる側壁絶縁膜９を形成する。

この後、図５−１５に示すように、第２のレジストＲ２でＰチャネルＦＥＴ側を被覆し、斜めイオン注入により、ＮチャネルＦｉｎＦＥＴのソース／ドレイン エクステンション領域を形成する。続いて、ＮチャネルＦＥＴ側を被覆し、斜めイオン注入によりＰチャネルＦｉｎＦＥＴのソース／ドレイン エクステンション領域（この断面では見えないため、図示せず）を形成する。

そしてソース／ドレイン領域のフィン（内部領域３ｉ）上のハードマスクＨＲをエッチング除去してフィンＦを露呈せしめる。この後、図５−１６に示すように、選択的エピタキシャル成長法により、ソース／ドレイン領域のフィン（内部領域３ｉ）の表面にエピタキシャル成長層３ｅを形成する。

次に、図５−１７に示すように、ＰチャネルＦＥＴ側のソース／ドレイン領域を第３のレジストＲ３で被覆し、ＮチャネルＦＥＴ側のソース／ドレイン領域にリンまたは砒素などのＮ型不純物をイオン注入する。

次に、図５−１８に示すように、ＮチャネルＦＥＴ側のソース／ドレイン領域を第４のレジストＲ４で被覆し、ＰチャネルＦＥＴ側のソース／ドレイン領域にボロンなどのＰ型不純物をイオン注入する。

この後、図５−１９に示すように、不活性ガス雰囲気中でアニールを行ない、注入された不純物の活性化を行い、ソース／ドレイン領域３ｓ，３ｄ（この断面ではソース領域３しかみえていないためドレイン領域３ｄは図示せず）およびソース／ドレイン エクステンション領域を形成する。

この後、図５−２０に示すように、ソース／ドレイン領域３ｓ，３ｄに、ニッケルをスパッタで成膜してから、熱処理によりシリサイド３Ｍを形成する。このシリサイド化の際にソース／ドレイン領域３ｓ，３ｄが完全にシリサイドになってしまわないようにすることが必要である。これは完全にシリサイド化されるとソース／ドレイン拡散層とシリサイドの接触面積が減少し、ソース／ドレイン寄生抵抗の主要因である界面抵抗が増大するためである。またシリサイド材料としてはニッケルシリサイドに限定されることなく、コバルトシリサイド、チタンシリサイドなどの材料でもよい。

このようにして、図１に示した構成の半導体装置（ＦｉｎＦＥＴ）が完成する。ここでチャネル領域のフィン（内部領域３ｉ）上のハードマスクＨＲはそのまま残し上部絶縁膜８とする。

本実施形態の半導体装置の製造方法を用いることで、チャネル領域のフィン側面を垂直形状にしつつ、ソース／ドレイン領域のフィン側面をテーパー形状にすることができる。チャネル領域のフィン側面を垂直で平滑な面とすることで、短チャネル効果の増大を防止しつつ、フィン側面の表面ラフネスを低減することでゲート絶縁膜の信頼性劣化を抑制することができる。一方、ソース／ドレイン領域のフィン側面をテーパー形状にすることができるため、ソース／ドレイン領域へのエピタキシャル成長前に行うフィン側面の側壁絶縁膜のエッチングが容易となる。また、本実施形態ではフィン側面チャネルの表面がＳｉＧｅ層になっているため、チャネルをＳｉとした場合に比べて電子移動度やホール移動度が高く、デバイスを高性能化させることができる。

ソース／ドレイン領域のフィン側面が垂直である場合、フィン側面の側壁絶縁膜を完全に除去するためには、側壁除去ＲＩＥにおけるオーバーエッチング量を増やせばよいが、ゲート上のＨＭもエッチングされて薄くなる。側面が垂直形状で、かつ高さの高いフィンの場合ではソース／ドレイン領域のフィン側面の側壁絶縁膜除去がより困難であり、側壁除去ＲＩＥで必要なオーバーエッチング量がさらに増加し、ゲート上のＨＭもさらにエッチングされる。このためゲート上のＨＭ膜厚を維持しながら、フィン側面の側壁絶縁膜を完全に除去することは極めて難しい。一方、コンタクトにＳＡＣ(Self Align Contact)を用いる場合、コンタクトホール加工でゲート上のＨＭがエッチングされ、ゲート電極とＳＡＣがショートしやすくなる。そのため、ＦｉｎＦＥＴでコンタクトにＳＡＣを用いる場合、側壁除去ＲＩＥのオーバーエッチング量の増加で、ゲート電極とＳＡＣのショートがさらに起こりやすくなる。

このようなゲート電極とＳＡＣのショートを防止するためにはゲート電極上のハードマスクＨＭの膜厚を厚くすることが有効であるが、ハードマスクＨＭを厚膜化した場合にはハードマスクＨＭの加工難易度が増加する問題がある。

本実施形態の場合は、ソース／ドレイン領域のフィンの側面をテーパー形状にすることで、フィンの高さが高い場合でも側壁絶縁膜の除去が容易となり、上記の問題を回避することができる。

また、前記第１の実施形態のＦｉｎＦＥＴでは、ソース／ドレイン領域の内部領域３ｉの外周に形成されるエピタキシャル成長層３ｅはシリコンで構成した。この場合、内部領域３ｉとエピタキシャル成長層３ｅとで格子定数の差がないため、チャネル領域へのストレス印加がなく、ＮチャネルＦｉｎＦＥＴ，ＰチャネルＦｉｎＦＥＴのいずれかにおける移動度劣化を抑制することができる。

また、前記第１の実施形態のＦｉｎＦＥＴにおいて、ソース／ドレイン領域の内部領域３ｉの外周に形成されるエピタキシャル成長層３ｅはシリコンに代えてＳｉＣ層で構成してもよい。この場合、ＳｉＣがＳｉに比べて格子定数が小さいためチャネル領域に引張応力を印加することになり、ＮチャネルＦｉｎＦＥＴの電子移動度を向上できる。

また、前記第１の実施形態のＦｉｎＦＥＴにおいて、ソース／ドレイン領域の内部領域３ｉの外周に形成されるエピタキシャル成長層３ｅはシリコンに代えてＳｉＧｅ層で構成してもよい。この場合、ＳｉＧｅがＳｉに比べて格子定数が大きいためチャネル領域に圧縮応力を印加することになり、ＰチャネルＦｉｎＦＥＴのホール移動度を向上できる。

さらにまた、製造工程は複雑となるが、ＮチャネルＦｉｎＦＥＴ側のソース／ドレイン領域の内部領域３ｉの外周に形成されるエピタキシャル成長層３ｅはＳｉＣで構成し、ＰチャネルＦｉｎＦＥＴ側はＳｉＧｅで構成することで、両方のＦｉｎＦＥＴの性能向上をはかることも可能である。

また、フィンチャネルボトムにバンドギャップの大きいシリコンカーバイド層からなる拡散ブロック層４ｐ、４ｎが形成され、フィンチャネル下のソース／ドレインリークに起因するオフリーク電流を抑制することができる。さらに、この拡散ブロック層によってソース／ドレイン領域の拡散層中の多数キャリアが基板に拡散するのを防ぐことで、ウェル耐圧の低下を抑制することができる。加えて、シリコンカーバイドの熱伝導率が高いためセルフヒーティング効果を抑制することができる。

また、本実施形態においては、拡散ブロック層の少なくとも一部が素子分離絶縁膜７で被覆されており素子分離絶縁膜７は拡散ブロック層４ｐ、４ｎと接した位置を上面として、Ｐ型シリコン基板１上のＰウェル２ｐおよびＮウェル２ｎまで形成されている。このため、ＦｉｎＦＥＴのチャネル幅は実質的に拡散ブロック層４ｐ、４ｎの上面の高さで決定されることになる。したがって拡散ブロック層４ｐ、４ｎの膜厚を素子分離絶縁膜７の上面の高さばらつきより大きくしておくことで、素子分離絶縁膜７の上面の高さがばらついてもＦｉｎＦＥＴのチャネル幅を一定に保つことができる。

また、本実施形態の半導体装置は、ＰチャネルＦｉｎＦＥＴとＮチャネルＦｉｎＦＥＴとが同一のシリコン基板上に形成されたＣＭＯＳＦＥＴについて説明したが、異なる導電型のチャネルを有する３個以上の複数の凸状半導体層がＦｉｎＦＥＴを構成する場合にも有効であることはいうまでもない。また多数キャリアが電子である場合でもホールである場合でもワイドバンドギャップ層により、ソース／ドレイン領域の拡散層中の多数キャリアが基板に拡散するのが抑制され、ＰチャネルＦｉｎＦＥＴ、ＮチャネルＦｉｎＦＥＴのいずれの場合にもウェル耐圧の向上に有効である。特に、この拡散ブロック層はＮチャネルＦｉｎＦＥＴとＰチャネルＦｉｎＦＥＴのいずれに対しても有効であるため、例えばＳｉ／ＳｉＣ／Ｓｉなど同一の積層構造で形成することができ、製造工程の簡略化をはかることができる。

なお、拡散ブロック層を構成するワイドバンドギャップ材料としては、シリコンカーバイドＳｉＣの他、ガリウムリンＧａＰ、ガリウムナイトライドＧａＮなど他の材料を用いることも可能である。このように、フィンをシリコンで構成した場合、ＧａＰは格子整合性の観点からは、拡散ブロック層として極めて有効である。これは、ＧａＰの格子定数は５．４５Åでシリコンの５．４３Åにきわめて近く、Ｓｉとの格子ミスマッチが小さくヘテロ接合での結晶欠陥が発生しにくいためである。

しかしながら、特に、拡散ブロック層４ｐ、４ｎによる効果を特に必要としない場合は、拡散ブロック層４ｐ、４ｎはなくてもよい。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図７−１〜図７−３は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴを模式的に示す図であり、図７−１は平面図、図７−２は、図７−１のＸ−Ｘ断面図、図７−３は、図７−１のＹ−Ｙ断面図である。図８は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。図９−１〜図９−５は、第２の実施形態に係る半導体装置であるＦｉｎＦＥＴの製造工程の概要を説明するためのチャネル断面と、ソース／ドレイン断面を模式的に示す図である。

本実施形態では、Ｐ型シリコン基板上１にＳｉＧｅ層１３をエピタキシャル成長させた基板を用いる。ここでＳｉＧｅ層中のＧｅ濃度はＰ型シリコン基板１から遠ざかるにつれて濃度が高くなるように調整する。そして、ゲート加工後にソース／ドレイン領域のフィンが露出した状態でエッチングを行う。このとき、Ｓｉに対してＳｉＧｅが選択的にエッチングされるエッチング条件を用いることで、第１の実施形態と同様、ソース／ドレイン領域のフィンをテーパー形状にすることができる。これにより従来技術の問題点を解決することが可能となる。また、本実施形態ではチャネル領域のフィンがＳｉＧｅ層から構成されているため、チャネルをＳｉとした場合と比べ電子移動度やホール移動度が高く、デバイスを高性能化させることができる。

本実施形態の半導体装置２００は、前記第１の実施形態の半導体装置１００とほぼ同様であるが、チャネル領域およびソース／ドレイン領域のフィンの少なくとも一部がＳｉＧｅで構成され、ＳｉＧｅ中のＧｅ濃度はフィンのトップに近づくほど高くなっている。このような組成傾斜を持ったＳｉＧｅ層は、Ｐ型シリコン基板１上にエピタキシャル成長を用いてＳｉＧｅを成膜する際に、Ｇｅ濃度を調整することで得ることができる。他は前記第１の実施形態のＣＭＯＳＦｉｎＦＥＴのＮチャネルＦｉｎＦＥＴ１０ｎ、ＰチャネルＦｉｎＦＥＴ１０ｐと同様であるためここでは説明を省略する。

次に本実施形態の半導体装置の製造工程について説明する。図９−１〜図９−５を用いて、本実施形態の半導体装置の製造工程の概略を説明する。図９−１〜図９−５において、（ａ）はチャネル断面、（ｂ）はソース／ドレイン断面を模式的に示す。ここでは拡散ブロック層４ｐ、４ｎは図示を省略する。また拡散ブロック層４ｐ、４ｎは形成しなくてもよい。

Ｐ型シリコン基板１上に、Ｇｅ濃度がＰ型シリコン基板１から遠ざかるにつれて濃度が高くなるように調整されたＳｉＧｅ層１３をエピタキシャル成長で形成する。続いて前記第１の実施形態と同様、イオン注入を用いてＰウェル２ｐ、Ｎウェル２ｎを形成した後、ＣＶＤ法を用いて成膜したシリコンナイトライド層をフォトリソグラフィおよびＲＩＥを用いてパターニングしてハードマスクＨＲを形成する。

そして、図９−１に示すように、このハードマスクＨＲをマスクとして、ＳｉＧｅ層、およびＰウェル２ｐ、Ｎウェル２ｎを所定の高さまでエッチング除去し、フィンＦを加工する。この際、エッチング条件を調整することでフィンＦが垂直形状となるようにフィンＦを加工する。

この後、フィンＦ形成のためのエッチングで形成された、フィンＦ側部の溝を埋め込むように、プラズマＣＶＤ法によりＴＥＯＳ膜からなる素子分離絶縁膜７を堆積した後、シリコンナイトライド層からなるハードマスクＨＲをストッパとしてＣＭＰ法により平坦化する。続いて素子分離絶縁膜７をＲＩＥまたはウェットエッチングを用いてリセスして素子分離絶縁層（ＳＴＩ）を形成する。

次にゲート絶縁膜５およびゲート電極６の材料の成膜（図９−２）した後、ＲＩＥを用いてゲート加工を行なう（図９−３）。ゲート加工ではゲート絶縁膜５をエッチングストッパとして、ソース／ドレイン領域のゲート電極材料が完全に除去される。続いてソース／ドレイン領域のゲート絶縁膜５をウェットエッチングにより選択的に除去する（図９−４）。

次にＳｉに対してＳｉＧｅを選択的にエッチングできる条件でＲＩＥを行い、ＳｉＧｅを選択除去してソース／ドレイン領域のフィンをテーパー形状にする（図９−５）。

このようにして、チャネル領域３ｃのフィンは垂直形状としつつ、ソース／ドレイン領域３ｓ，３ｄのフィンをテーパー形状にすることができる。これにより従来技術の問題点を解決することが可能となる。

本実施形態では、チャネル領域のフィンがＳｉＧｅ層で構成されているため、チャネルをＳｉで形成した場合と比べて、電子移動度やホール移動度が高く、デバイスを高性能化させることができる。

なお、本実施形態では、フィンの側面の面方位がいずれの場合においてもチャネル領域のフィンを垂直形状にしつつ、ソース／ドレイン領域のフィンをテーパー形状にすることが可能となる。また、Ｇｅ濃度を調整することで、ソース／ドレイン領域のフィンのテーパー形状を調整することができる。一方、第１の実施形態では、例えばフィン側面の面方位が（１１０）の場合、テーパー形状のＳｉ表面にＳｉＧｅ付加層を形成すると、（１１１）面からなるファセット形状となり、チャネルを垂直形状にすることが困難である。したがって、フィン側面の面方位によらずにチャネル領域のフィンを垂直形状にしつつ、ソース／ドレイン領域のフィンをテーパー形状にできる点では本実施形態の方が有利である。

また、本実施形態では、Ｐ型シリコン基板１上に形成したＳｉＧｅ層のＧｅ濃度を調整するだけでエッチング選択性により、チャネル領域のフィン側面は垂直形状、ソース／ドレイン領域のフィン側面はテーパー形状にすることができ、製造が極めて容易である。一方、第１の実施形態の場合、チャネル領域のフィン表面にエピタキシャル成長層を用いることができるため、第２の実施形態のようにＲＩＥで加工した面よりもラフネスが低減でき、ラフネス散乱による移動度の劣化を抑制することが可能となる。

さらにまた、本実施形態では、シリコン基板上にシリコン基板から遠ざかるにつれＧｅ濃度が高くなるように形成されたＳｉＧｅ組成傾斜層を用いたが、必ずしも組成傾斜層に限定されるものではない。例えば半導体層の表面の一部がＳｉＧｅ層で構成され、ＳｉＧｅ中のＧｅ濃度が半導体層のトップで、より高くなるように構成されていてもよい。この場合も、エッチングにより、表面側で細くなるようなフィン形状を得ることが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記第１の実施形態から第２の実施形態またはそれぞれに示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。更に、上記第１の実施形態から第２の実施形態にわたる構成要件を適宜組み合わせてもよい。

１ シリコン基板、２ｐ Ｐウェル、２ｎ Ｎウェル、３ｃ,１３ｃ チャネル領域、３ｉ,１３ｉ チャネル（およびソース／ドレイン）内部領域、３ｓｇ 付加層、３ｅ,１３ｅ エピタキシャル成長層、３ｓ ソース領域、３ｄ ドレイン領域、３Ｍ シリサイド、４ｐ，４ｎ 拡散ブロック層、５ ゲート絶縁膜、６ ゲート電極、７ 素子分離絶縁膜、８ 上部絶縁膜、９ 側壁絶縁膜、１０ｎ，２０ｎ 第１のＦｉｎＦＥＴ（ＮチャネルＦｉｎＦＥＴ）、１０ｐ，２０ｐ 第２のＦｉｎＦＥＴ（ＰチャネルＦｉｎＦＥＴ）、Ｆ フィン（凸状半導体層）、ＨＲ,ＨＲ２ ハードマスク、１００，２００ 半導体装置

Claims (7)

1. 半導体基板上に設けられた複数の凸状半導体層と、
   前記凸状半導体層内に設けられた、チャネル領域と、ソース領域およびドレイン領域と、
   前記チャネル領域に相当する前記凸状半導体層の側面に、ゲート絶縁膜を介して設けられ、前記チャネル領域に電界効果を与えるゲート電極とを具備し、
   前記ソース領域およびドレイン領域では、前記チャネル領域と同一工程で形成された内部領域と、前記内部領域の外周を覆うようにエピタキシャル成長によって形成されたエピタキシャル成長部とを具備し、
   前記チャネル領域は、
   前記ソース領域およびドレイン領域の前記内部領域と同一工程で形成され、トップに近づくにつれて幅狭となるテーパー状断面を有する内部領域と、
   Ｓｉ層からなる前記内部領域の外周面にエピタキシャル成長されたＳｉＧｅ層からなる付加層とで構成され、
   前記チャネル領域の前記凸状半導体層の側面の前記半導体基板表面に垂直な面に対する傾斜角が、前記ソース領域およびドレイン領域の前記内部領域の傾斜角よりも小さい半導体装置。
2. 半導体基板上に設けられた複数の凸状半導体層と、
   前記凸状半導体層内に設けられた、チャネル領域と、ソース領域およびドレイン領域と、
   前記チャネル領域に相当する前記凸状半導体層の側面に、ゲート絶縁膜を介して設けられ、前記チャネル領域に電界効果を与えるゲート電極とを具備し、
   前記ソース領域およびドレイン領域では、前記チャネル領域と同一工程で形成された内部領域と、前記内部領域の外周を覆うようにエピタキシャル成長によって形成されたエピタキシャル成長部とを具備し、
   前記チャネル領域の前記凸状半導体層の側面の前記半導体基板表面に垂直な面に対する傾斜角が、前記ソース領域およびドレイン領域の前記内部領域の傾斜角よりも小さい半導体装置。
3. 前記チャネル領域は、
   前記ソース領域およびドレイン領域の前記内部領域と同一工程で形成され、トップに近づくにつれて幅狭となるテーパー状断面を有する内部領域と、
   前記内部領域の外周面にエピタキシャル成長された付加層とで構成された、請求項２に記載の半導体装置。
4. 前記付加層はＳｉＧｅ層である、請求項３に記載の半導体装置。
5. 前記内部領域はＳｉ層である、請求項３または４に記載の半導体装置。
6. 前記凸状半導体層の表面の一部が少なくとも上部で、ＳｉＧｅ層で構成され、
   前記ＳｉＧｅ層は、前記凸状半導体層のトップに近づくにつれて、ＳｉＧｅ中のＧｅ濃度が次第に高くなるように構成された組成傾斜層である、請求項２に記載の半導体装置。
7. 半導体基板上に設けられた複数の凸状半導体層と、
   前記凸状半導体層内に設けられた、チャネル領域と、ソース領域およびドレイン領域と、
   前記チャネル領域に相当する前記凸状半導体層の側面に、ゲート絶縁膜を介して設けられ、前記チャネル領域に電界効果を与えるゲート電極とを具備し、
   前記ソース領域およびドレイン領域では、前記チャネル領域と同一工程で形成された内部領域と、前記内部領域の外周を覆うようにエピタキシャル成長によって形成されたエピタキシャル成長部とを具備した半導体装置を製造する方法であって、
   前記エピタキシャル成長部を形成する工程に先立ち、
   前記ソース領域およびドレイン領域の前記内部領域の傾斜角が、前記チャネル領域の傾斜角よりも大きくなるように、前記チャネル領域および前記ソース／ドレイン領域を形成する工程を含む半導体装置の製造方法。

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