KR20160085692A - 핀펫 소자의 구조 및 형성 방법 - Google Patents

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Abstract

반도체 소자 구조체 및 그 형성 방법이 제공된다. 반도체 소자 구조체는 반도체 기판과 해당 반도체 기판 위에 핀 채널 구조체를 포함한다. 또한, 반도체 소자 구조체는 핀 채널 구조체의 일부를 덮는 게이트 스택을 포함한다. 반도체 소자 구조체는 핀 채널 구조체에 인접한 소스/드레인 구조체와 반도체 기판과 핀 채널 구조체 사이에 도핑 영역을 더 포함한다. 추가로, 반도체 소자 구조체는 핀 채널 구조체와 도핑 영역 사이에 차단층을 포함한다.

Description

핀펫 소자의 구조 및 형성 방법{STRUCTURE AND FORMATION METHOD OF FINFET DEVICE}
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하고 있다. 반도체 제조 공정의 계속적인 발전은 보다 미세한 피쳐(feature) 및/또는 고 집적도의 반도체 소자를 가져왔다. 기능적 밀도(즉, 칩 면적 당 상호 연결된 소자의 수)는 전반적으로 증대된 반면, 피쳐 크기(즉, 제조 공정을 이용하여 형성될 수 있는 최소 성분)는 감소하였다. 이러한 축소 처리는 생산 효율을 증가시키고 관련 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다.
재료와 제조의 획기적인 발전에도 불구하고, 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 소자와 같은 스케일링 평면 소자는 도전 과제인 것으로 입증되었다. 이들 과제를 극복하기 위해, 회로 설계자들은 핀형 전계효과 트랜지스터(FinFET)와 같은 3차원 설계의 발전을 가져온 개선된 성능을 제공하는 새로운 구조를 고려하게 된다. FinFET는 기판으로부터 위로 연장되는 얇은 수직 "핀"(또는 핀 구조체)을 갖도록 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 핀 위에는 여러 측면에서 채널을 제어하도록 게이트가 제공된다. FinFET의 장점은 단채널 효과(short channel effect)의 감소, 누설 감소 및 전류량의 증가를 포함할 수 있다.
그러나, 피쳐 크기가 계속 감소되기 때문에, 제조 공정은 계속적으로 수행이 더 어려워지고 있다. 그러므로, FinFET를 포함하는 신뢰성 있는 반도체 소자를 형성하는 것이 과제이다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 피쳐들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1-6은 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 사시도이다.
도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 사시도이다.
도 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 단면도이다.
도 16은 일부 실시예에 따른 반도체 소자 구조체의 사시도이다.
다음의 설명은 제시된 주제의 여러 가지 다른 피쳐의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 피쳐가 직접 접촉되지 않을 수 있게 추가의 피쳐가 제1 및 제2 피쳐 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 발명의 일부 실시예가 설명된다. 도 1-6은 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 여러 단계의 사시도이다. 도 1-6에 설명된 단계의 이전, 도중 및/또는 이후에 추가적인 동작이 제공될 수 있다. 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 사시도이다. 도 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 단면도이다. 도 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b는 각각 일부 실시예에 따른 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a의 구조체의 일부를 나타낸 단면도이다. 설명되는 단계 중 일부는 다른 실시예에서는 대체되거나 제저될 수 있다. 반도체 소자 내에 추가적인 피쳐가 추가될 수 있다. 아래 설명되는 피쳐 중 일부는 다른 실시예에서는 대체되거나 제거될 수 있다.
도 1에 예시된 바와 같이, 반도체 기판(100)이 제공된다. 일부 실시예에서, 반도체 기판(100)은 벌크형 반도체 기판이다. 벌크형 반도체 기판은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 일부 실시예에서, 반도체 기판(100)은 실리콘과 같은 원소 반도체 재료 또는 게르마늄과 같은 다른 원소 반도체 재료를 포함한다. 일부 실시예에서, 반도체 기판(100)은 화합물 반도체를 포함한다. 화합물 반도체는 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인, 다른 적절한 화합물 반도체 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 반도체 기판(100)은 반도체-온-인슐레이터(SOI) 기판이다. SOI 기판은 산소 주입에 의한 분리(SIMOX) 공정, 웨이퍼 본딩 공정, 다른 적용 가능한 방법 또는 이들의 조합을 이용하는 것에 의해 제조될 수 있다.
도 1에 예시된 바와 같이, 일부 실시예에 따르면, 반도체 기판(100) 위에 도핑 영역(102)이 형성된다. 일부 실시예에서, 도핑 영역(102)은 펀치스루 방지(anti-punch-through: APT) 영역이다. APT 영역은 펀치스루 현상에 대해 더 큰 보호를 제공하는데 사용될 수 있다. 결국, 펀치스루 현상에 의해 야기되는 전류 누설이 감소되거나 방지될 수 있다. 일부 실시예에서, 도 1에 예시된 바와 같이 도핑 영역(102)을 형성하도록 적절한 도펀트로 반도체 기판(100)의 상부를 도핑하기 위해 이온 주입 공정(104)이 수행된다. 일부 실시예에서, APT 영역을 형성하기 위한 이온 주입 공정은 핀 구조체 또는 핀 채널 구조체를 형성하기 전에 수행되므로, 핀 구조체 또는 핀 채널 구조체는 이온 주입 공정에 의해 손상을 입거나 불리한 영향을 받지 않는다. 그러므로, 소자 품질 및 신뢰성이 향상된다.
일부 실시예에서, 도핑 영역(102)에서의 도펀트의 농도는 약 1E18 원자/cm3~약 1E19 원자/cm3의 범위에 있다. 일부 다른 실시예에서, 도핑 영역 내의 도펀트의 농도는 약 5E18 원자/cm3~약 1E20 원자/cm3의 범위에 있다. 도핑 영역(102)은 핀 구조체 또는 핀 채널 구조체의 형성 전에 형성되므로, 도핑 영역(102) 내의 도펀트의 농도는 필요량에 따라 증가될 수 있다. 도펀트의 농도가 증가되더라도, 이온 주입 공정이 핀 구조체 또는 핀 채널 구조체의 형성 전에 수행되기 때문에 핀 구조체 또는 핀 채널 구조체는 여전히 손상되거나 불리한 영향을 받지 않는다.
일부 실시예에서, 도핑 영역(102)은 p-형 도핑 영역이다. 도핑 영역(102)은 일종 이상의 p-형 도펀트로 도핑된 반도체 기판(100)의 일부일 수 있다. p-형 도펀트(들)는 예컨대, 붕소를 포함한다. 이들 경우 중 일부의 경우, 도핑 영역(102) 위에 하나 이상의 NMOS FinFET 소자가 형성될 것이다.
일부 다른 실시예에서, 도핑 영역(102)은 n-형 도핑 영역이다. 도핑 영역(102)은 일종 이상의 n-형 도펀트로 도핑된 반도체 기판(100)의 일부일 수 있다. n-형 도펀트(들)는 예컨대, 인 또는 비소를 포함한다. 이들 경우 중 일부 경우, 도핑 영역(102) 위에 하나 이상의 PMOS FinFET 소자가 형성될 것이다.
도 2를 참조하면, 일부 실시예에서 도핑 영역(102) 위에 차단층(106)이 증착된다. 차단층은 도핑 영역(102) 내의 도펀트가 차단층(106) 위에 형성될 재료층 또는 요소로 진입하는 것을 차단하거나 방지하도록 구성된다. 일부 실시예에서, 차단층(106)은 실리콘 카바이드, 실리콘 게르마늄 카바이드, 실리콘, 다른 적절한 차단 재료 또는 이들의 조합으로 형성된다. 일부 실시예에서, 차단층(106)은 실질적으로 질소를 함유하지 않는다. 일부 실시예에서, 차단층(106)은 실질적으로 산소를 함유하지 않는다.
일부 실시예에서, 차단층(106)은 실리콘 카바이드로 형성되다. 이들 경우, 차단층(106)은 약 0.2%~약 1% 범위의 원자 농도의 탄소를 가질 수 있다. 그러나, 일부 다른 실시예에서, 차단층(106)은 실질적으로 탄소를 함유하지 않는다. 일부 다른 실시예에서, 차단층(106)은 실리콘 게르마늄 카바이드로 형성된다. 이들 경우, 차단층(106)은 약 0.3%~약 1%의 범위의 원자 농도의 탄소를 가질 수 있다. 그러나, 일부 다른 실시예에서, 차단층(106)은 실질적으로 탄소를 함유하지 않는다. 또한, 차단층(106)은 약 10%~약 50%의 범위의 원자 농도의 게르마늄을 가질 수 있다.
일부의 경우, 차단층(106)의 탄소의 원자 농도는 약 1%보다 커서는 안된다. 탄소의 원자 농도가 약 1%보다 크면, 차단층(106) 위에 반도체 재료를 형성하기 위한 후속하는 형성 공정(예, 에피택셜 성장)이 수행되기 어려울 수 있다. 그러나, 본 발명의 실시예들은 이것에 한정되지 않는다. 일부 다른 경우, 차단층(106) 내의 탄소의 원자 농도는 약 1%보다 클 수 있다.
일부의 경우, 차단층(106)의 게르마늄의 원자 농도는 약 50%보다 커서는 안된다. 게르마늄의 원자 농도가 약 50%보다 크면, 소자의 품질 및 신뢰성에 불리한 영향이 미칠 수 있다. 예를 들면, 차단층(106)이 너무 많은 게르마늄을 함유하면, 누설 전류가 증가할 수 있다. 그러나, 본 발명의 실시예들은 이것에 한정되지 않는다. 일부 다른 경우, 차단층(106) 내의 게르마늄의 원자 농도는 약 50%보다 클 수 있다.
일부 실시예에서, 차단층(106)은 약 3 nm~약 10 nm의 범위의 두께를 가진다. 차단층(106)의 형성에 많은 증착 방법이 이용될 수 있다. 증착 방법은 화학적 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리적 기상 증착(PVD) 공정, 스핀-온 공정, 에피택셜 성장 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
도 2에 도시된 바와 같이, 일부 실시예에 따르면, 차단층(106) 위에 제1 반도체 층(108), 제2 반도체 층(110) 및 하드 마스크 층(112)이 증착된다. 일부 실시예에서, 반도체 층(108, 110)은 다른 재료로 형성된다. 일부 실시예에서, 반도체 층(108)은 동일한 산화 분위기하에서 반도체 층(110)보다 더 쉽게 산화되는 반도체 재료로 형성된다. 일부 실시예에서, 반도체 층(108)은 실리콘 게르마늄으로 형성되고, 반도체 층(110)은 실리콘으로 형성된다.
일부 실시예에서, 반도체 층(108, 110)은 에피택셜 성장 조작을 이용하여 형성된다. 반도체 층(108, 110) 각각은 선택적 에피택셜 성장(SEG) 공정, CVD 공정[예, 기상 에피택시(VPE) 공정, 저압 화학적 기상 증착(LPCVD) 공정 및/또는 초고진공 CVD(UHV-CVD) 공정], 분자 빔 에피택시 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성될 수 있다. 일부 실시예에서, 반도체 층(108, 110)은 동일한 공정 챔버 내에서 현장에서 성장된다.
반도체 층(108, 110)의 패턴화를 지원하기 위해 하드 마스크 층(112)이 사용된다. 일부 실시예에서, 하드 마스크 층(112)은 다중의 서브-층을 포함한다. 하드 마스크 층(112)은 유전 재료, 금속 재료, 다른 적절한 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 하드 마스크 층(112)은 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 실리콘 산질화물, 티타늄 질화물, 티타늄, 다른 적절한 재료 또는 이들의 조합으로 형성된다. 일부 실시예에서, 하드 마스크 층(112)은 CVD 공정, PVD 공정, 스핀-온 공정, 전기 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착된다. 본 발명의 실시예에 대해 다양한 변경 또는 변형을 행할 수 있다. 일부 다른 실시예에서는 하드 마스크 층(112)이 형성되지 않는다.
도 3을 참조하면, 일부 실시예에 따라 반도체 층(110, 108)과 반도체 기판(100)을 다중 핀(113)으로 패턴화하기 위해 다중 리세스(116a, 116b)가 형성된다. 일부 실시예에서, 리세스(116a, 116b)를 형성하기 위해 다중 포토리소그래피 공정 및 식각 공정이 수행된다. 일부 실시예에서, 리세스(116b)는 리세스(116a)보다 깊다. 리세스(116b)는 2개의 인접하는 FinFET 소자를 분리시키는데 사용될 수 있다. 리세스(116a, 116b)는 다른 식각 공정으로 형성될 수 있다.
도 3에 예시된 바와 같이, 일부 실시예에 따르면, 리세스(116a, 116b)의 측벽 및 바닥부 위에 라이너 층(114)이 증착된다. 일부 실시예에서, 라이너 층(114)은 동형으로 증착된다. 라이너 층(114)은 후속으로 리세스(116a, 116b) 내에 형성될 아이솔레이션 피쳐와 핀(113) 사이의 계면에서의 결정 결함을 감소시키기 위해 사용될 수 있다. 일부 실시예에서, 라이너 층(114)은 실리콘 질화물, 실리콘 산질화물, 다른 적절한 재료 또는 이들의 조합으로 형성된다. 라이너 층(114)은 CVD 공정, ALD 공정, 스핀-온 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착될 수 있다.
도 4를 참조하면, 일부 실시예에 따르면, 리세스(116a, 116b) 내에 아이솔레이션 피쳐(118)가 형성된다. 아이솔레이션 피쳐(118)는 반도체 기판(100) 내부 및/또는 상부에 형성되는 다양한 소자 요소를 형성하고 전기적으로 절연시키기 위해 사용된다. 일부 실시예에서, 아이솔레이션 피쳐(118)는 얕은 트렌치 소자 분리(STI) 피쳐, 실리콘 부분 산화(LOCOS) 피쳐, 다른 적절한 아이솔레이션 피쳐 또는 이들의 조합을 포함한다.
일부 실시예에서, 아이솔레이션 피쳐(118)는 유전 재료로 형성된다. 유전 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 저-k 유전 재료, 다른 적절한 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 유전 재료층이 반도체 기판(100) 상에 도핑된다. 유전 재료층은 핀(113)을 피복하고 리세스(116a, 116b)를 충전한다. 일부 실시예에서, 유전 재료층은 화학적 기상 증착(CVD) 공정, 스핀-온 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착된다.
일부 실시예에서, 이후 핀(113)이 노출될 때까지 유전 재료층을 박편화하기(thin) 위해 평탄화 공정이 수행된다. 결국, 아이솔레이션 피쳐(118)가 형성된다. 일부 실시예에서, 하드 마스크 층(112)과 라이너 층(114)의 일부도 평탄화 공정에 의해 제거된다. 평탄화 공정은 화학적 기계적 연마(CMP) 공정, 연삭 공정, 식각 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다. 도 4에 예시된 바와 같이, 이 단계에서 핀(113)은 아이솔레이션 피쳐(118)에 의해 피복된다.
도 5에 예시된 바와 같이, 일부 실시예에 따르면, 원래 핀(113)을 덮고 있는 아이솔레이션 피쳐(118)와 라이너 층(114)의 상부가 제거된다. 결국, 도 5에 예시된 바와 같이 아이솔레이션 피쳐(118)의 상부면으로부터 핀(113)이 돌출된다. 일부 실시예에서, 아이솔레이션 피쳐(118)와 라이너 층(114)에 리세스를 형성하기 위해 일종 이상의 식각 조작이 이용된다. 일부 실시예에서, 도 5에 예시된 바와 같이 아이솔레이션 피쳐(118)를 리세스화한 후, 반도체 층(110)은 아이솔레이션 피쳐(118)에 의해 둘러싸이거나 피복되지 않는다. 일부 실시예에서, 도 5에 예시된 바와 같이, 아이솔레이션 피쳐(118)의 리세스화 이후, 반도체 층(108)의 하부는 여전히 아이솔레이션 피쳐(118)에 의해 둘러싸이거나 피복되어 있는 반면, 반도체 층(108)의 상부는 그렇지 않다.
도 6에 예시된 바와 같이, 일부 실시예에 따르면, 핀(113)의 상부 및 측벽 위에 더미 층(120)이 증착된다. 더미 층(120)은 후속하는 식각 공정 중에 식각 정지층으로서 기능할 수 있다. 일부 실시예에서, 더미 층(120)은 유전 재료로 형성된다. 예를 들면, 더미 층(120)은 실리콘 산화물로 형성된다. 일부 실시예에서, 더미 층(120)은 핀(113) 위에 동형으로 증착된다. 더미 층(120)은 CVD 공정, ALD 공정, PVD 공정, 스핀-온 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착될 수 있다.
도 7에 예시된 바와 같이, 일부 실시예에 따르면, 아이솔레이션 피쳐(118)와 핀(113)의 일부 위에 더미 게이트 스택(125)이 형성된다. 더미 게이트 스택(125)에 의해 둘러싸인 반도체 층(110)의 부분은 핀 채널 구조체로서 기능한다. 일부 실시예에서, 더미 게이트 스택(125)은 더미 층(120), 더미 게이트 전극(122) 및 하드 마스크(124a, 124b)를 포함한다. 일부 실시예에서, 더미 게이트 전극(122)은 폴리실리콘으로 형성된다. 하드 마스크(124a, 124b)는 더미 게이트 스택(125)을 형성하기 위한 패턴화 공정을 지원하는데 사용될 수 있다. 일부 실시예에서, 하드 마스크(124a, 124b)는 상이한 재료로 제조된다. 하드 마스크(124a, 124b)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 다른 적절한 재료 또는 이들의 조합으로 형성될 수 있다. 본 발명의 실시예에 다양한 변경 및 변형을 행할 수 있다. 일부 다른 실시예에서는 하드 마스크(124a, 124b)가 형성되지 않는다.
일부 실시예에서, 더미 층(120) 위에 더미 게이트 전극층 및 하나 이상의 하드 마스크 층이 증착된다. 일부 실시예에서, 더미 게이트 전극층과 하드 마스크 층은 적절한 증착 방법을 이용하는 것에 의해 순차적으로 증착된다. 적절한 증착 방법은 화학적 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 열 산화 공정, 물리적 기상 증차(PVD) 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다. 이후, 하드 마스크(124a, 124b)를 형성하도록 하드 마스크 층을 패턴화하기 위해 포토리소그래피 공정 및 식각 공정이 수행된다.
하드 마스크(124a, 124b)의 지원에 의해, 게이트 더미 전극층이 패턴화된다. 결국, 더미 게이트 전극(122)이 형성된다. 더미 게이트 전극(122)을 형성하기 위한 식각 공정 중에, 더미 층(120)은 더미 층(20) 아래의 핀(113)을 보호하기 위한 식각 정지층으로서 작용할 수 있다. 이후, 예컨대, 다른 식각 공정을 이용하여 더미 게이트 전극(122)에 의해 피복되지 않은 더미 층(120)의 부분이 제거된다. 결국, 도 7a 및 도 7b에 예시된 바와 같이, 더미 층(120)이 패턴화되고 더미 게이트 스택(125)이 형성된다.
도 8a 및 도 8b에 예시된 바와 같이, 일부 실시예에 따르면, 게이트 스택(125)의 아래가 아닌 위치의 반도체 층(108)의 부분들이 제거된다. 일부 실시예에서, 반도체 층(108)을 부분적으로 제거하기 위해 식각 공정이 이용된다. 결국, 도 8a 및 도 8b에 예시된 바와 같이 차단층(106)이 노출된다. 일부 실시예에서, 반도체 층(110)과 반도체 층(108) 사이의 식각 선택비는 높다. 그러므로, 반도체 층(110)이 남겨진다. 도 8a 및 도 8b에 예시된 바와 같이, 반도체 층(110)에 의해 구성된 핀 구조체(111)가 형성된다. 각각의 핀 구조체(111)는 차단층(106)으로부터 분리된다.
도 9a 및 도 9b를 참조하면, 일부 실시예에 따르면, 도 8a 및 도 8b에 예시된 구조체 상에 스페이서 층(126)이 증착된다. 일부 실시예에서, 스페이서 층(126)은 동형으로 증착된다. 일부 실시예에서, 스페이서 층(126)은 유전 재료로 형성된다. 유전 재료는 실리콘 탄소 질화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 유전 재료 또는 이들의 조합을 포함할 수 있다. 스페이서 층(126)은 약 2 nm~약 10 nm의 범위의 두께를 가질 수 있다. 일부 실시예에서, 스페이서 층(126)은 CVD 공정, ALD 공정, 스핀-온 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착된다.
도 10a 및 도 10b에 예시된 바와 같이, 일부 실시예에 따르면, 스페이서 층(126), 핀 구조체(111) 및 차단층(106)이 부분적으로 제거됨으로써 도핑 영역(102)이 노출된다. 스페이서 층(126)에 의해 피복된 일부 요소는 도 10a에서 점선으로 나타낸다. 스페이서 층(126), 핀 구조체(111) 및 차단층(106)을 부분적으로 제거하기 위해 다중 식각 공정이 이용될 수 있다.
도 10a 및 도 10b에 예시된 바와 같이, 더미 게이트 스택(125)에 의해 피복된 핀 구조체(111)의 잔여부는 핀 채널 구조체로서 사용된다. 후속의 형성 공정 이후, 핀 채널 구조체(111')는 FinFET 소자의 채널 영역으로서 사용된다. 일부 실시예에서, 반도체 기판(100) 내의 도핑 영역(102)도 도 10a 및 도 10b에 예시된 바와 같이 부분적으로 제거된다. 식각 공정 후에는 후속하는 소스/드레인 구조체의 형성 공정을 위한 공간이 형성된다.
일부 실시예에서, 스페이서 층(126)이 부분적으로 제거된 후 핀 구조체(111)가 부분적으로 제거된다. 일부 실시예에서, 아이솔레이션 피쳐(118)와 라이너 층(114)의 부분적 제거 후에 차단층(106)이 부분적으로 제거된다. 이후, 도핑 영역(102)도 부분적으로 제거된다. 도 10a 및 도 10b에 예시된 바와 같이, 일부 실시예에 따르면, 차단층(106)의 잔여부는 핀 채널 구조체(111')와 더미 게이트 스택(125)의 아래에 위치된다.
도 11a 및 도 11b를 참조하면, 일부 실시예에 따르면, 도핑 영역(12) 위에 소스/드레인 구조체(128)가 각각 형성된다. 예를 들면, 소스/드레인 구조체(128)는 해당 소스/드레인 구조체(128)에 덮힌 요소들이 도 11a에서 여전히 보여질 수 있도록 점선으로 나타낸다. 핀 채널 구조체(111')에 인접한 소스/드레인 구조체(128)는 더미 게이트 스택(125) 아래의 핀 채널 구조체(111')에 응력 또는 변형을 제공할 수 있다. 결국, 소자의 캐리어 이동도 및 소자 성능이 향상된다.
일부 실시예에서, 도 12a 및 도 12b에 예시된 바와 같이, 소스/드레인 구조체(128) 각각은 핀 채널 구조체 중 하나 이상과 직접 접촉된다. 일부 실시예에서, 소스/드레인 구조체(128)는 스페이서 층(126)과 차단층(106)과도 직접 접촉된다. 일부 실시예에서, 소스/드레인 구조체(128)는 반도체 기판(100) 내의 도핑 영역(102)과 직접 접촉된다. 도핑 영역(102)은 인접하는 소스/드레인 구조체(128) 간의 전류 누설을 방지하는 펀치스푸 방지 영역으로서 기능할 수 있다.
일부 다른 실시예에서, 소스/드레인 구조체(128)는 p-형 영역이다. 예를 들면, 소스/드레인 구조체(128)는 붕소 도핑된 에피택셜 성장된 게르마늄 또는 실리콘 게르마늄을 포함할 수 있다. 이들 중 일부의 경우, 도핑 영역(102)은 n-형 영역이다. 그러나, 소스/드레인 구조체(128)는 p-형 영역으로 한정되지 않음을 알아야 한다. 일부 실시예에서, 소스/드레인 구조체(128)는 n-형 영역이다. 소스/드레인 구조체(128)는 에피택셜 성장된 실리콘, 에피택셜 성장된 실리콘 카바이드(SiC), 에피택셜 성장된 실리콘 인(SiP), 또는 다른 적절한 에피택셜 성장된 반도체 재료를 포함할 수 있다. 이들 중 일부의 경우, 도핑 영역(102)은 p-형 영역이다.
일부 실시예에서, 소스/드레인 구조체(128)는 선택적 에피택셜 성장(SEG) 공정, CVD 공정[예, 기상 에피택시(VPE) 공정, 저압 화학적 기상 증착(LPCVD) 공정 및/또는 초고진공 CVD(UHV-CVD) 공정], 분자 빔 에피택시 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에서, 소스/드레인 구조체(128)는 일종 이상의 적절한 도펀트로 도핑된다. 에를 들면, 소스/드레인 구조체(128)는 붕소(B) 또는 다른 적절한 도펀트로 도핑된 SiGe 소스/드레인 피쳐이다. 대안적으로, 일부 다른 실시에에서, 소스/드레인 구조체(128)는 인(P), 안티몬(Sb) 또는 다른 적절한 도펀트로 도핑된 Si 소스/드레인 피쳐이다.
일부 실시예에서, 소스/드레인 구조체(128)는 에피택셜 성장 중에 현장에서 도핑된다. 일부 다른 실시예에서, 소스/드레인 구조체(128)는 소스/드레인 구조체(128)의 성장 중에 도핑되지 않는다. 대신에, 소스/드레인 구조체(128)의 형성 후에, 후속 공정에서 소스/드레인 구조체(128)가 도핑된다. 일부 실시예에서, 도핑은 이온 주입 공정, 플라즈마 집중 이온 주입 공정, 기체 및/또는 고체 소스 확산 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하는 것에 의해 달성된다. 일부 실시예에서, 소스/드레인 구조체(128)는 도펀트의 활성화를 위해 하나 이상의 어닐링 공정에 추가로 노출된다. 예를 들면, 급속 가열 어닐링 공정이 이용된다.
이후, 일부 실시예에 따라, 도 12a 및 도 12b에 예시된 바와 같이, 더미 게이트 스택(125)과 소스/드레인 구조체(128) 위에 유전층(130)이 증착된다. 유전층(130)은 층간 절연층으로서 기능한다. 이후 더미 게이트 전극(122)이 노출될 때까지 유전층(130)의 상부와 하드 마스크(124a, 124b)를 제거하도록 평탄화 공정이 수행된다. 이후, 일부 실시예에 따라, 도 12a 및 도 12b에 예시된 바와 같이, 리세스(132)를 형성하기 위해 더미 게이트 전극(122)과 더미 층(120)을 제거하는데 다중 식각 공정이 이용된다. 리세스(132)는 핀 채널 구조체(111')와 스페이서 층(126)과 라이너 층(114)에 의해 피복되지 않은 반도체 층(108)의 부분을 노출시킨다.
도 13a 및 도 13b에 예시된 바와 같이, 일부 실시예에 따라, 반도체 층(110)(핀 채널 구조체(111'))의 하부면(110b)을 노출시키도록 반도체 층(108)의 노출된 부분이 제거된다. 일부 실시예에서, 리세스(132)에 의해 노출된 측면으로부터 반도체 층(108)을 식각하기 위해 식각 공정이 수행된다. 식각 공정 후, 도 13a 및 도 13b에 예시된 바와 같이 반도체 피쳐(108a)가 형성된다. 반도체 피쳐(108a)는 식각 공정 후의 반도체 층(108)의 잔여부이다. 도 13a 및 도 13b에 예시된 바와 같이, 반도체 피쳐(108a)로부터 핀 채널 구조체(111')가 분리된다. 리세스(132)는 핀 채널 구조체(111') 아래로 더 연장되어 하부면(110b)이 노출되게 한다.
도 14a 및 도 14b에 예시된 바와 같이, 일부 실시예에 따라, 아이솔레이션 층(133)을 형성하도록 반도체 피쳐(108a)가 산화된다. 일부 실시예에서, 아이솔레이션 층(133)는 실리콘 게르마늄 산화물 또는 다른 반도체 산화물로 형성된다. 일부 실시예에서, 아이솔레이션 층(133) 각각은 약 2 nm~약 10 nm의 범위의 두께를 가진다.
일부 실시예에서, 반도체 피쳐(108a)가 산화되어 아이솔레이션 층(133)을 형성할 때까지 도 13a 및 도 13b에 예시된 구조체에 대해 산소 함유 분위기에서 열처리가 수행된다. 일부 실시예에서, 산소 함유 분위기는 수분 함유 분위기이다. 열처리는 약 400℃~약 500℃의 범위에 있는 온도에서 수행될 수 있다.
전술한 바와 같이, 일부 실시예에서, 반도체 층(108)(반도체 피쳐(108a)를 형성하는 반도체 층)은 동일한 산화 분위기하에서 반도체 층(110)(핀 채널 구조체(111')를 형성하는 반도체 층)보다 더 쉽게 산화되는 반도체 재료로 형성된다. 그러므로, 산화 분위기를 정밀하게 조절하는 것에 의해, 반도체 피쳐(108a)가 산화되더라도, 핀 채널 구조체(111')는 실질적으로 산화되지 않거나 조금만 산화된다.
일부의 경우, 핀 채널 구조체(111')의 표면부도 산화된다. 핀 채널 구조체(111')의 산화된 부분을 제거하기 위해 세척 조작이 수행될 수 있다. 예를 들면, 산화된 부분을 제거하기 위해 핀 채널 구조체(111') 상에 세척액이 제공된다. 산화된 부분의 제거 후, 핀 채널 구조체(111')는 일부 실시예에 따라 도 14a 및 도 14b에 예시된 바와 같이 만곡된 표면 또는 비교적 원형의 프로파일을 갖는 형상을 가진다. 핀 채널 구조체(111')의 품질 및 신뢰성이 향상될 수 있다.
도 15a 및 도 15b에 예시된 바와 같이, 일부 실시예에 따르면, 리세스(132) 내에 게이트 스택(136)이 형성된다. 일부 실시예에서, 게이트 스택(136)은 핀 채널 구조체(111')를 둘러싸는데, 이는 게이트 스택(136)이 핀 채널 구조체(111')의 여러 측면(4개 이상의 측면)으로부터 핀 채널 구조체(111')를 제어할 수 있게 한다. 게이트 스택(136)은 도 15b에 예시된 바와 같이 게이트 유전층(135)과 금속 게이트 전극(134)을 포함한다. 일부 실시예에서, 게이트 유전층(135)은 고-k 재료를 포함하고, 금속 게이트 전극(134)은 하나 이상의 일함수 층과 하나 이상의 금속 충전층을 포함한다. 게이트 스택(136)의 형성에 다중 증착 공정 및 평탄화 공정이 이용될 수 있다.
도 15a 및 도 15b에 예시된 바와 같이, 게이트 스택(136)과 차단층(106) 사이의 아이솔레이션 층(133)은 금속 게이트 전극(134)과 반도체 기판(100) 사이에 추가의 절연을 제공한다. 또한, 도 15a 및 도 15b에 예시된 바와 같이, 스페이서 층(126)은 제1 부분(126a)과 제2 부분(126b)을 포함한다. 스페이서 층(126)의 제1 부분(126a)은 게이트 스택(136)의 금속 게이트 전극(134)을 인접한 소스/드레인 구조체(128)로부터 전기적으로 절연시키는 아이솔레이션 층으로서 기능한다. 일부 실시예에서, 스페이서 층(126)의 제1 부분(126a)은 도 15a 및 도 15b에 예시된 바와 같이 아이솔레이션 층(133)과 직접 접촉되어 있다. 일부 실시예에서, 차단층(106)도 스페이서 층(126) 및 아이솔레이션 층(133)과 직접 접촉되어 있다. 일부 실시예에서, 아이솔레이션 층(133)과 스페이서 층(126)은 다른 재료로 형성된다. 예를 들면, 아이솔레이션 층(133)은 실리콘 게르마늄 산화물로 형성되고, 스페이서 층(126)은 실리콘 탄소 질화물로 형성된다.
본 발명의 실시예에서, 도핑 영역(102)(APT 영역)의 형성을 위한 주입 공정은 핀 채널 구조체(111')의 형성 이전에 수행되므로, 핀 채널 구조체(111')는 이온 주입 공정에 의해 손상을 입거나 불리한 영향을 받는 것이 방지된다. 일부 실시예에서, 핀 채널 구조체(111')는 실질적으로 도펀트가 존재하지 않는다. 도핑 영역(102)은 더 양호한 기능을 제공하기 위해 다량의 도펀트를 포함할 수 있다. 더욱이, 차단층(106)은 도핑 영역(102) 내의 도펀트가 차후에 형성되는 핀 채널 구조체(111') 내로 확산되는 것을 더욱 차단할 수 있다. 그러므로, 소자 품질 및 신뢰성이 향상된다.
전술한 일부 실시예에서, 소스/드레인 구조체(128')는 다수의 핀 채널 구조체(111')와 직접 접촉되어 있다. 따라서, 반도체 소자 구조체는 도 15a에 예시된 바와 같은 "크라운 구성"을 가진다. 그러나, 본 발명의 여러 실시예에 대해 다양한 변경 및 변형이 행해질 수 있음을 알아야 한다. 예를 들면, 소스/드레인 구조체는 "크라운 구성"을 갖는 것으로 한정되지 않으며, 하나의 핀 채널 구조체에만 직접 접촉될 수 있다. 도 16은 일부 실시예에 따른 반도체 소자 구조체의 사시도이다. 도 16에 예시된 바와 같이, 소스/드레인 구조체(128')가 일부 실시예에서 따라 형성된다. 소스/드레인 구조체(128')는 구조체를 더 잘 이해하기 위해 도 16에서 점선으로 나타낸다. 이들 경우에, 각각의 핀 채널 구조체(111')는 하나의 대응하는 소스/드레인 구조체(128')와 직접 접촉되어 있다.
전술한 일부 실시예에서, 게이트 스택(136)은 핀 채널 구조체(111')의 4개 이상의 측면을 둘러싼다. 게이트 스택(136)의 일부는 핀 채널 구조체(111')와 반도체 기판(100) 사이에 위치된다. 그러나, 본 발명의 실시예는 이것으로 한정되지 않음을 알아야 한다. 일부 다른 실시예에서, 게이트 스택(136)은 핀 채널 구조체(111')의 3개 이상의 측면만을 둘러싼다. 이들 중 일부의 경우, 게이트 스택(136)은 핀 채널 구조체와 반도체 기판(100) 사이에 위치된 부분이 없다.
본 발명의 실시예들은 누설 전류를 감소시키거나 방지하기 위해 반도체 소자의 반도체 기판과 채널 구조체(예, 핀 채널 구조체) 사이에 도핑 영역(또는 펀치스루 방지 영역)을 형성한다. 채널 구조체의 형성 이전에 도핑 영역(또는 펀치스루 방지 영역)을 형성하기 위한 주입 고정이 수행된다. 채널 구조체는 주입 공정에 의해 손상되는 것이 방지된다. 일부 경우, 채널 구조체의 형성 전에 도핑 영역 위에 차단층이 형성된다. 차단층은 도핑 영역 내의 도펀트가 차후에 형성되는 채널 구조체 내로 확산되는 것을 차단한다. 그러므로, 채널 구조체의 품질 및 신뢰성이 더욱 향상된다. 따라서, 반도체 소자는 더 높은 수준의 성능을 가진다.
일부 실시예에 따르면, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 반도체 기판과 해당 반도체 기판 위에 핀 채널 구조체를 포함한다. 또한, 반도체 소자 구조체는 핀 채널 구조체의 일부를 덮는 게이트 스택을 포함한다. 반도체 소자 구조체는 핀 채널 구조체에 인접한 소스/드레인 구조체와 반도체 기판과 핀 채널 구조체 사이의 도핑 영역을 더 포함한다. 추가로, 반도체 소자 구조체는 핀 채널 구조체와 도핑 영역 사이에 차단층을 포함한다.
일부 실시예에 따르면, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 반도체 기판과 해당 반도체 기판 위에 다중 핀 채널 구조체를 포함한다. 또한, 반도체 소자 구조체는 핀 채널 구조체의 일부를 덮는 게이트 스택을 포함한다. 반도체 소자 구조체는 핀 채널 구조체 중 하나에 인접한 소스/드레인 구조체와 반도체 기판과 핀 채널 구조체 중 하나의 사이에 도핑 영역을 더 포함한다. 추가로, 반도체 소자 구조체는 핀 채널 구조체 중 하나와 도핑 영역 사이에 차단층을 포함한다.
일부 실시예에 따르면, 반도체 소자 구조체를 형성하는 방법이 제공된다. 방법은 반도체 기판 위에 펀치스루 방지 영역을 형성하는 단계를 포함한다. 또한, 방법은 펀치스루 방지 영역 위에 핀 채널 구조체와 게이트 스택을 형성하는 단계를 포함한다. 게이트 스택은 핀 채널 구조체의 일부를 덮는다. 방법은 핀 채널 구조체에 인접하게 소스/드레인 구조체를 형성하는 단계를 포함한다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 피쳐들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자 구조체로서,
    반도체 기판;
    상기 반도체 기판 위의 핀 채널 구조체;
    상기 핀 채널 구조체의 일부분을 덮는 게이트 스택;
    상기 핀 채널 구조체에 인접한 소스/드레인 구조체;
    상기 반도체 기판과 상기 핀 채널 구조체 사이의 도핑 영역; 및
    상기 핀 채널 구조체와 상기 도핑 영역 사이의 차단층
    을 포함하는 반도체 소자 구조체.
  2. 제1항에 있어서, 상기 도핑 영역은 펀치 스루 방지(anti-punch-through) 영역인 것인 반도체 소자 구조체.
  3. 제1항에 있어서, 상기 차단층은 실리콘 카바이드, 실리콘 게르마늄 카바이드, 실리콘 또는 이들의 조합을 포함하는 것인 반도체 소자 구조체.
  4. 제1항에 있어서, 상기 게이트 스택은 상기 핀 채널 구조체를 둘러싸는 것인 반도체 소자 구조체.
  5. 반도체 소자 구조체로서,
    반도체 기판;
    상기 반도체 기판 위의 복수의 핀 채널 구조체;
    상기 핀 채널 구조체의 일부분을 덮는 게이트 스택;
    상기 핀 채널 구조체 중 하나에 인접한 소스/드레인 구조체;
    상기 핀 채널 구조체 중 하나와 상기 반도체 기판 사이의 도핑 영역; 및
    상기 핀 채널 구조체 중 하나와 상기 도핑 영역 사이의 차단층
    을 포함하는 반도체 소자 구조체.
  6. 제5항에 있어서, 상기 소스/드레인 구조체는 상기 핀 채널 구조체와 직접 접촉하는 것인 반도체 소자 구조체.
  7. 제5항에 있어서, 상기 핀 채널 구조체 중 하나와 직접 접촉된 제2 소스/드레인 구조체를 더 포함하는 반도체 소자 구조체.
  8. 제5항에 있어서,
    상기 차단층과 상기 게이트 스택 사이의 아이솔레이션 층; 및
    상기 게이트 스택과 상기 소스/드레인 구조체 사이의 제2 아이솔레이션 층
    을 더 포함하는 반도체 소자 구조체.
  9. 반도체 소자 구조체를 형성하는 방법으로서,
    반도체 기판 위에 펀치 스루 방지 영역을 형성하는 단계;
    상기 펀치 스루 방지 영역 위에 핀 채널 구조체와 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은 상기 핀 채널 구조체의 일부분을 덮는 것인, 상기 핀 채널 구조체와 게이트 스택을 형성하는 단계;
    상기 핀 채널 구조체에 인접하게 소스/드레인 구조체를 형성하는 단계
    를 포함하는 반도체 소자 구조체 형성 방법.
  10. 제9항에 있어서, 상기 핀 채널 구조체가 형성되기 전에, 상기 도핑 영역 위에 차단층을 형성하는 단계를 더 포함하는 반도체 소자 구조체 형성 방법.
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