CN108962889B - 半导体装置及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体装置及其制造方法，涉及半导体技术领域。其中，所述装置包括：衬底；在所述衬底上的半导体鳍片；在所述半导体鳍片侧面的隔离区，所述隔离区的上表面低于所述半导体鳍片的上表面；栅极结构，覆盖所述半导体鳍片的一部分和所述隔离区的一部分，其中，所述隔离区被所述栅极结构覆盖的部分为第一区域，所述隔离区位于所述栅极结构两侧中的至少一侧的部分为第二区域，所述第一区域的上表面高于所述第二区域的上表面；以及第一间隔物层，位于所述栅极结构的侧壁和所述第一区域位于所述第二区域以上的部分的侧壁上。本申请可以改善器件的漏电问题。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。
背景技术
在鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)的制造工艺中，由于邻近效应(proximity effect)，外延形成的源区或漏区可能会与栅极之间连成桥(bridge)，从而产生漏电问题。
因此，有必要提出一种新的技术方案来改善器件的漏电问题。
发明内容
本申请的一个目的在于改善器件的漏电问题。
根据本申请的一方面，提供了一种半导体装置，包括：衬底；在所述衬底上的半导体鳍片；在所述半导体鳍片侧面的隔离区，所述隔离区的上表面低于所述半导体鳍片的上表面；栅极结构，覆盖所述半导体鳍片的一部分和所述隔离区的一部分，其中，所述隔离区被所述栅极结构覆盖的部分为第一区域，所述隔离区位于所述栅极结构两侧中的至少一侧的部分为第二区域，所述第一区域的上表面高于所述第二区域的上表面；以及第一间隔物层，位于所述栅极结构的侧壁和所述第一区域位于所述第二区域以上的部分的侧壁上。
在一个实施例中，所述第一区域的上表面与所述第二区域的上表面之间的距离为3-10nm。
在一个实施例中，所述栅极结构包括：在所述半导体鳍片的一部分和所述第一区域上的栅极电介质层；在所述栅极电介质层上的栅极。
在一个实施例中，所述第一间隔物层的材料包括硅的氮化物。
在一个实施例中，所述第一间隔物层的厚度为2-5nm。
在一个实施例中，所述装置还包括：在所述栅极结构两侧至少部分位于所述半导体鳍片中的有源区。
根据本申请的一方面，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括：衬底；在所述衬底上的半导体鳍片；在所述半导体鳍片的表面上的电介质层；在所述半导体鳍片侧面的隔离区，所述隔离区的上表面低于所述半导体鳍片的上表面；以及覆盖所述电介质层的一部分和所述隔离区的一部分的伪栅，其中，所述隔离区被所述伪栅覆盖的部分为第一区域，所述隔离区位于所述伪栅两侧中的至少一侧的部分为第二区域；去除所述第二区域的一部分，以使得剩余的第二区域的上表面低于所述第一区域的上表面；在所述伪栅的侧壁和所述第一区域位于剩余的第二区域以上的部分的侧壁上形成第一间隔物层；去除所述伪栅和所述伪栅下的电介质层，以形成沟槽；以及在所述沟槽中形成栅极结构。
在一个实施例中，在去除所述伪栅时，还去除所述第一区域的一部分。
在一个实施例中，所述第一区域的上表面与剩余的第二区域的上表面之间的距离为3-10nm。
在一个实施例中，所述衬底结构还包括在所述伪栅上的硬掩模层。
在一个实施例中，所述方法还包括：在形成所述第一间隔物层之后，去除所述伪栅两侧的半导体鳍片的一部分，以形成凹陷；在所述凹陷中外延生长半导体材料，以形成抬升的有源区。
在一个实施例中，所述方法还包括：在形成所述有源区后，沉积层间电介质层，所述层间电介质层使得所述伪栅露出。
在一个实施例中，所述栅极结构包括：在所述沟槽的底部上的栅极电介质层；在所述栅极电介质层上的栅极。
在一个实施例中，所述第一间隔物层的材料包括硅的氮化物。
在一个实施例中，所述第一间隔物层的厚度为2-5nm。
本申请实施例提供的半导体装置中，第一间隔物层位于栅极结构的侧壁和第一区域位于述第二区域以上的部分的侧壁上，阻断了栅极结构与两侧的有源区，例如源区或漏区之间的漏电路径，改善了器件的漏电问题。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：
图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图；
图2示出了根据本申请一个实施例的衬底结构的俯视图；
图3A-图10C示出了根据本申请一些实施例的半导体装置的制造方法的各个阶段的截面图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
发明人针对器件的漏电问题进行了深入研究，发现：当去除伪栅形成沟槽时，伪栅下的隔离区可能也会被去除一部分，这使得隔离区的上表面低于伪栅两侧的间隔物层的最下部，如此，在后续形成栅极后，栅极与源区或漏区之间可能会产生漏电问题。据此，发明人提出了如下解决方案。
图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图。
在步骤102，提供衬底结构。该衬底结构可以包括：衬底；在衬底上的半导体鳍片；在半导体鳍片的表面上的电介质层；在半导体鳍片侧面的隔离区，隔离区的上表面低于半导体鳍片的上表面；以及覆盖电介质层的一部分和隔离区的一部分的伪栅。这里，隔离区被伪栅覆盖的部分为第一区域，隔离区位于伪栅两侧中的至少一侧的部分为第二区域。
在步骤104，去除第二区域的一部分，以使得剩余的第二区域的上表面低于第一区域的上表面。
在步骤106，在伪栅的侧壁和第一区域位于剩余的第二区域以上的部分的侧壁上形成第一间隔物层。
在步骤108，去除伪栅和伪栅下的电介质层，以形成沟槽。
在步骤110，在沟槽中形成栅极结构。
上述制造方法中，去除了第二区域的一部分，使得剩余的第二区域的上表面低于第一区域的上表面，这样第一间隔物层不仅形成在伪栅侧壁上，还会形成在第一区域位于剩余的第二区域以上的部分的侧壁上。如此，在去除伪栅时即便伪栅下的第一区域也被去除一部分，第一区域的上表面仍然高于第一间隔物层的最下部，改善了后续形成栅极结构后的漏电问题。
下面结合图2、图3A-图10C对根据本申请一些实施例的半导体装置的制造方法进行详细说明。需要理解的是，虽然下面的各步骤是按照工艺流程的顺序进行的描述，但是，某些步骤在一个实施例中可能并不是必须的步骤，而是优选或是可选的步骤。
图2示出了根据本申请一个实施例的衬底结构的俯视图。图NA是沿着图2所示的线A-A’截取的截面图，图NB是沿着图2所示的线B-B’截取的截面图，图NC是沿着图2所示的线C-C’截取的截面图。这里，N为3-10。除非特别指出，否则本文中的图NA、图NB和图NC均适用上面的解释。
首先，参见图3A、3B和3C，提供衬底结构。衬底结构可以包括衬底301、在衬底301上的半导体鳍片302以及在半导体鳍片302的表面上的电介质层303。
衬底301例如可以是硅衬底、锗衬底等元素半导体衬底，或者可以是砷化镓等化合物半导体衬底等。半导体鳍片302的材料可以是与衬底301的材料相同的半导体材料，也可以是与衬底301的材料不同的半导体材料。电介质层303例如可以是硅的氧化物等，例如二氧化硅。
衬底结构还可以包括在半导体鳍片302侧面的隔离区304以及覆盖电介质层303的一部分和隔离区304的一部分的伪栅305。伪栅305上可以有硬掩模层306。
参见图3A，隔离区304被伪栅305覆盖的部分为第一区域314，隔离区304位于伪栅305两侧中的至少一侧的部分为第二区域324。这里，第二区域324可以是隔离区304位于伪栅305两侧中的一侧的部分，也可以是隔离区304位于伪栅305两侧的部分。图3A示出的是第二区域324是隔离区304位于伪栅305两侧的部分的情况。
参见图3C，隔离区304(这里示出的是第二区域324)的上表面低于半导体鳍片302的上表面。
接下来，如图4A、4B和4C所示，去除第二区域324的一部分，以使得剩余的第二区域324的上表面低于第一区域314的上表面。该步骤使得第一区域314的上表面和剩余的第二区域324的上表面之间具有一定距离，优选地，该距离为约3nm至约10nm，例如3nm、5nm、8nm、10nm等。
接下来，如图5A、5B和5C所示，在图4A、4B和4C所示的结构上沉积第一间隔物层502。优选地，在沉积第一间隔物层502之前，先沉积第二间隔物层501。在一个实施例中，第一间隔物层502的材料可以包括硅的氮化物，第二间隔物层501的材料可以包括硅的氧化物。例如，可以通过原子层沉积的方式来形成第一间隔物层502和第二间隔物层501。第一间隔物层502的厚度可以为约2nm-5nm左右，例如2nm、3nm、5nm等；第二间隔物层501的厚度可以为约2nm-5nm左右，例如2nm、3nm、5nm等。
然后，如图6A、6B和6C所示，对第一间隔物层502进行选择性刻蚀，保留伪栅305的侧壁以及第一区域314位于剩余的第二区域324以上的部分的侧壁上的第一间隔物层502，从而在伪栅305的侧壁和第一区域314位于剩余的第二区域324以上的部分的侧壁上形成第一间隔物层502。
之后，优选地，可以对伪栅305两侧的半导体鳍片302的一部分进行漏极轻掺杂(LDD)。
之后，继续参见图6B和图6C，在形成第一间隔物层502之后，还可以去除伪栅305两侧的半导体鳍片302的一部分，以形成凹陷601。
接下来，如图7A、7B和7C所示，可以在凹陷601中外延生长半导体材料，以形成抬升的有源区701。这里，抬升的有源区701包括抬升的源区或漏区。
需要说明的是，衬底301上的半导体鳍片302可以包括用于NMOS器件的半导体鳍片和用于PMOS器件的半导体鳍片。在这种情况下，可以分别形成用于NMOS器件和PMOS器件的抬升的有源区701。
例如，可以先去除伪栅305两侧的用于NMOS器件的半导体鳍片的一部分，以形成凹陷601，然后在凹陷601中外延生长半导体材料，例如Si，以形成用于NMOS器件的抬升的有源区701；之后去除伪栅305两侧的用于PMOS器件的半导体鳍片的一部分，以形成凹陷601，然后在凹陷601中外延生长半导体材料，例如SiGe，以形成用于PMOS器件的抬升的有源区701。或者，也可以先按照上述方式先形成用于PMOS器件的抬升的有源区701，再形成用于NMOS器件的抬升的有源区701。
之后，如图8A、8B和8C所示，形成层间电介质层802，层间电介质层802使得伪栅305露出。例如，可以先沉积层间电介质层802，然后对沉积的层间电介质层802进行平坦化，从而露出伪栅305。优选地，在形成层间电介质层802之前，还可以在有源区701上形成接触蚀刻停止层(CESL)801。需要指出的是，在伪栅305上具有硬掩模层306的情况下，平坦化工艺还可以去除硬掩模层306。
之后，如图9A、9B和9C所示，去除伪栅305和伪栅305下的电介质层303，以形成沟槽901。在某些情况下，在去除伪栅305时，伪栅305下的第一区域314也会被去除一部分。另外，在形成有第二间隔物层501的情况下，伪栅305两侧的第二间隔物层501也会被去除。
之后，如图10A、10B和10C所示，在沟槽901中形成栅极结构1001。在一个实施例中，栅极结构1001可以包括在沟槽901的底部上的栅极电介质层1011以及在栅极电介质层1011上的栅极1021。此外，在沟槽901的侧壁上也可以形成栅极电介质层1011。在一个实施例中，栅极电介质层1011可以是高k电介质层，栅极1021可以是金属栅极。优选地，栅极结构1001还可以包括在沟槽901的底部的界面层1031，栅极电介质层1011形成在界面层1031上。应理解，这里的界面层1031可以通过热氧化的方式形成，故只在半导体鳍片302的表面示出了界面层1031。
本申请还提供了一种半导体装置，其可以利用但不限于利用上面给出的制造方法来制造。
在一个实施例中，参见图10A、10B和10C，半导体装置可以包括衬底301、在衬底301上的半导体鳍片302以及在半导体鳍片302侧面的隔离区304，隔离区304的上表面低于半导体鳍片302的上表面。
半导体装置还可以包括栅极结构1001。栅极结构1001覆盖半导体鳍片302的一部分和隔离区304的一部分。这里，隔离区304被栅极结构1001覆盖的部分为第一区域314，隔离区314位于栅极结构1001两侧中的至少一侧的部分为第二区域324，第一区域314的上表面高于第二区域324的上表面。优选地，第一区域314的上表面与第二区域324的上表面之间的距离为3-10nm。在一个实施例中，栅极结构1001可以包括栅极电介质层1011以及在栅极电介质层1011上的栅极1021。栅极电介质层1011在半导体鳍片302的一部分和第一区域314上。
半导体装置还可以包括第一间隔物层502。第一间隔物层502位于栅极结构1001的侧壁和第一区域314位于第二区域324以上的部分的侧壁上。优选地，第一间隔物层502的材料包括硅的氮化物。优选地，第一间隔物层502的厚度为2-5nm。
在一个实施例中，半导体装置还可以包括在栅极结构1001两侧至少部分位于半导体鳍片302中的有源区701，例如源区或漏区。
至此，已经详细描述了根据本申请实施例的半导体装置及其制造方法。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。
Claims (8)
1.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：
衬底；
在所述衬底上的半导体鳍片；
在所述半导体鳍片的表面上的电介质层；
在所述半导体鳍片侧面的隔离区，所述隔离区的上表面低于所述半导体鳍片的上表面；以及
覆盖所述电介质层的一部分和所述隔离区的一部分的伪栅，其中，所述隔离区被所述伪栅覆盖的部分为第一区域，所述隔离区位于所述伪栅两侧中的至少一侧的部分为第二区域；
去除所述第二区域的一部分，以使得剩余的第二区域的上表面低于所述第一区域的上表面；
在所述伪栅的侧壁和所述第一区域位于剩余的第二区域以上的部分的侧壁上形成第一间隔物层；
去除所述伪栅和所述伪栅下的电介质层，以形成沟槽，其中，在去除所述伪栅时，还去除所述第一区域的一部分，所述第一区域的剩余部分的上表面高于所述第一间隔物层的最下部；以及
在所述沟槽中形成栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述第一区域的上表面与剩余的第二区域的上表面之间的距离为3-10nm。
3.根据权利要求1所述的方法，其特征在于，所述衬底结构还包括在所述伪栅上的硬掩模层。
4.根据权利要求1所述的方法，其特征在于，还包括：
在形成所述第一间隔物层之后，去除所述伪栅两侧的半导体鳍片的一部分，以形成凹陷；
在所述凹陷中外延生长半导体材料，以形成抬升的有源区。
5.根据权利要求4所述的方法，其特征在于，还包括：
在形成所述有源区后，沉积层间电介质层，所述层间电介质层使得所述伪栅露出。
6.根据权利要求1所述的方法，其特征在于，所述栅极结构包括：
在所述沟槽的底部上的栅极电介质层；
在所述栅极电介质层上的栅极。
7.根据权利要求1所述的方法，其特征在于，
所述第一间隔物层的材料包括硅的氮化物。
8.根据权利要求1所述的方法，其特征在于，所述第一间隔物层的厚度为2-5nm。
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