CN115719707A - 一种围栅器件及其制造方法 - Google Patents

Abstract

本申请提供一种围栅器件及其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。

Description

一种围栅器件及其制造方法

技术领域

本申请涉及半导体器件及其制造领域，特别涉及一种围栅器件及其制造方法。

背景技术

随着集成电路特征尺寸持续微缩，传统三栅或双栅的鳍式场效应晶体管(FinField-Effect Transistor，FinFET)在3nm以下节点受到限制，而与主流后高k金属栅FinFET工艺兼容的纳米环栅晶体管(Gate-all-around Field-Effect Transistor，GAA-FET)将是实现尺寸微缩的下一代关键结构，GAA-FET的沟道主要为堆叠纳米片(StackedNanosheet)结构。然而，在GAA-FET衬底中存在亚Fin寄生体硅沟道，无法在关态下完全抑制漏电，导致器件关态漏电急剧增加。

发明内容

有鉴于此，本申请的目的在于提供一种围栅器件及其制造方法，从而最大程度地在关态下抑制器件漏电，提高器件性能。其具体方案如下：

第一方面，本申请提供了一种围栅器件的制造方法，包括：

提供衬底；

在所述衬底上形成具有第一掺杂的缓冲层；所述缓冲层包括第一掺杂区和位于所述第一掺杂区上方的第二掺杂区，所述第一掺杂区的掺杂浓度为第一掺杂浓度，所述第二掺杂区的掺杂浓度为第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度；

在所述缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；

在所述堆叠层、所述缓冲层和所述衬底中形成鳍；所述鳍的中部为沟道区；

将所述沟道区中的第一外延层去除，并形成包围所述沟道区中第二外延层的栅极。

第二方面，本申请实施例还提供了一种围栅器件，包括：

衬底；

位于所述衬底上具有第一掺杂的缓冲层；所述缓冲层包括第一掺杂区和位于所述第一掺杂区上方的第二掺杂区，所述第一掺杂区的掺杂浓度为第一掺杂浓度，所述第二掺杂区的掺杂浓度为第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度；

位于所述衬底上的鳍；所述鳍包括依次层叠的部分厚度的衬底、所述缓冲层和沿垂直衬底方向间隔排布的第二外延层，所述第二外延层为沟道区；

与所述第二外延层两端相接的具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型；

包围所述第二外延层的栅极。

本申请实施例提供了一种围栅器件及其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了本申请实施例提供的一种围栅器件的制造方法的流程示意图；

图2示出了本申请实施例提供的一种在衬底上形成缓冲层的结构示意图；

图3示出了本申请实施例提供的一种在衬底上形成多层缓冲层的结构示意图；

图4-11B示出了本申请实施例提供的形成围栅器件过程中的结构示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，在GAA-FET衬底中存在亚Fin寄生体硅沟道，无法在关态下完全抑制漏电，导致器件关态漏电急剧增加。

基于以上技术问题，本申请实施例提供了一种围栅器件及其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。

为了便于理解，下面结合附图对本申请实施例提供的一种围栅器件及其制造方法进行详细的说明。

参考图1所示，为本申请实施例提供的一种围栅器件的制造方法的流程示意图，该方法可以包括以下步骤。

S101，提供衬底。

在本申请实施例中，可以提供衬底100，参考图2所示，为本申请实施例提供的一种在衬底上形成缓冲层的结构示意图。衬底可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，该衬底100可以为硅衬底。

S102，在衬底上形成具有第一掺杂的缓冲层。

在本申请实施例中，参考图2所示，可以在衬底100上形成一层缓冲层101，缓冲层101中具有第一掺杂，缓冲层101包括第一掺杂区1011和位于第一掺杂区上方的第二掺杂区1012，第一掺杂区1011的掺杂浓度为第一掺杂浓度，第二掺杂区1012的掺杂浓度为第二掺杂浓度，第一掺杂浓度可以高于第二掺杂浓度，这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。

具体地，可以在外延生长缓冲层的同时进行原位掺杂，从而形成具有第一掺杂的缓冲层，当然，也可以先外延生长缓冲层，然后进行离子注入，使得缓冲层中具有第一掺杂。第一掺杂浓度和第二掺杂浓度均可以大于等于1e15 cm^-3，且小于等于1e19cm^-3，第一掺杂浓度高于第二掺杂浓度。

在本申请实施例中，在衬底100上形成具有第一掺杂的缓冲层101时，在NMOS区域，缓冲层的材料包括以下材料的至少一种：Si:B、Ge:B、SiGex:B、GeSn：B、SiSn：B，也就是说，第一掺杂的掺杂类型为P型，P型掺杂的掺杂粒子不仅可以为B，还可以为Al、Ga或In等，比如缓冲层的材料可以为Si:Al。

在本申请实施例中，在PMOS区域，缓冲层的材料包括以下材料的至少一种：Si:P、Ge:P、SiGex:P、GeSn:P、SiSn：P，此时，第一掺杂的类型为N型，N型掺杂的掺杂粒子不仅可以为P，还可以为N、As、S等。

可以理解的是，在CMOS器件中形成缓冲层时，可以在部分NMOS区域和部分PMOS区域形成缓冲层，形成缓冲层的区域可根据实际需求进行设置。

在本申请实施例中，缓冲层101的厚度可以大于等于2nm，且小于等于20nm，从而既能实现抑制器件漏电，也能避免工艺浪费。第一掺杂区1011的厚度可以大于第二掺杂区1012的厚度，参考图2所示，通过虚线将第一掺杂区1011和第二掺杂区1012区分开，第一掺杂区1011的厚度大于第二掺杂区1012的厚度。

在一种可能的实现方式中，可以在衬底上形成多层缓冲层101，第一掺杂区1011包括多层缓冲层101，第二掺杂区1012可以包括一层或多层缓冲层101，从而更好的抑制器件漏电，通过控制多层缓冲层中每层的掺杂浓度，合理控制第一掺杂区和第二掺杂区的掺杂浓度，使得第一掺杂区内的掺杂浓度变化较小，第二掺杂区内的掺杂浓度变化较小，而第一掺杂区和第二掺杂区的接触区域掺杂浓度变化较大，即第一掺杂浓度和第二掺杂浓度的差值较大，从而在多层缓冲层中形成陡峭的重掺杂分布，抑制亚Fin寄生体硅沟道的关态漏电，以及亚Fin寄生体硅沟道与源漏区之间的隧穿电流。

参考图3所示，为本申请实施例提供的一种在衬底上形成多层缓冲层的结构示意图，在衬底100上形成五层缓冲层101，第一掺杂区1011中具有三层缓冲层，第二掺杂区1012中具有两层缓冲层。在后续示意图中，以形成一层缓冲层进行举例，当然，在实际应用中可根据实际需求设置多层缓冲层。

在本申请实施例中，在形成缓冲层之后，可以通过退火处理激活缓冲层中的第一掺杂。在退火处理时，还可以使缓冲层中的第一掺杂扩散至衬底中。

S103，在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层。

在本申请实施例中，可以在缓冲层上形成第一外延层102和第二外延层104交替层叠的堆叠层110，第二外延层为沟道材料，参考图4所示。

具体地，通过外延生长依次形成交替层叠的第一外延层102和第二外延层104，其中，第一外延层102为牺牲层，第二外延层104将作为沟道，采用沟道材料形成，第一外延层102在后续将会被去除，从而，将作为沟道的第二外延层104释放，以便可以形成包围第二外延层104的栅极。

具体地，可以根据工艺和器件的具体需求来确定第一外延层102和第二外延层104的材料，例如可以外延与半导体衬底晶向相近的外延层，在本实施例中，第一外延层102可以为锗基膜层，锗基膜层可以包括外延锗层、外延硅锗层或他们的组合，第二外延层104可以为外延硅层，外延工艺可以采用减压外延或分子束外延等。

S104，在堆叠层、缓冲层和衬底中形成鳍；鳍的中部为沟道区。

在本申请实施例中，可以在堆叠层110、缓冲层101和衬底100中形成鳍，鳍的中部为沟道区，参考图5和图5A所示。可以进行堆叠层110、缓冲层101以及部分厚度的衬底100的图案化，从而，在堆叠层110、缓冲层101以及部分厚度的衬底100中形成鳍120，该鳍120则包括由图案化的衬底100的底层、缓冲层101以及堆叠层110。图案化后的鳍120中部区域为沟道所在区域，该中部指沿着鳍延伸方向，鳍的中段所在区域，该部分区域上将形成栅极。

S105，将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。

在本申请实施例中，可以将沟道区中的第一外延层去除，形成包围沟道区中第二外延层的栅极，参考图11、图11A和图11B所示。具体地，可以采用后栅工艺来形成器件的其他结构，也可以采用其他合适的工艺来形成器件的其他结构。

在后栅工艺中，在将沟道区中的第一外延层去除之前，还可以利用鳍在沟道区的两端形成具有第二掺杂的源漏区，第一掺杂和第二掺杂具有相反的掺杂类型。

在一种可能的实现方式中，在任意两个相邻的器件单元之间具有浅沟槽隔离(shallow trench isolation，STI),以将相邻的器件单元隔离开。可以在鳍中衬底100和缓冲层101的两侧形成隔离层122，具体地，可沉积低温绝缘介质例如氧化硅，经过低温退火和化学机械抛光(Chemical Mechanical Polishing，CMP)，进行氧化硅隔离材料的回刻，例如可以采用湿法腐蚀，使用氢氟酸腐蚀去除一定厚度的隔离材料，保留的隔离材料作为隔离层122，参考图6所示。接着，覆盖沟道区的鳍120的表面，以形成伪栅极130，参考图7(俯视图)和图7A(图7中AA向剖视图)所示。

在伪栅极130的侧壁形成侧墙134，以及利用鳍在沟道区的两端形成具有第二掺杂的源漏区132，参考图9(俯视图)和图9(图9的AA向剖视图)、图9B(图9的BB向剖视图)所示。

在本申请实施例中，沟道区的鳍的两端所在的区域为源漏区所在区域，源漏区是利用鳍形成，在一些实施例中，可以直接利用沟道区两端的鳍120形成源漏区，例如可以直接在沟道区两端的鳍120中进行掺杂，来形成源漏区，还可以将沟道区两端的鳍120刻蚀后，从刻蚀后的鳍的端部重新形成外延的源漏区，该外延的源漏区可以通过原位掺杂或后掺杂来形成。

在本申请实施例中，可以先在伪栅极130的侧壁形成侧墙134，侧墙134可以为单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。而后，采用重新形成外延源漏区的方法，且在外延形成源漏区之前，在沟道区端部的鳍120中第一外延层102上形成内侧墙124，参考图8(俯视图)和图8A(图8中的BB向剖视图)所示，该内侧墙124可以防止后续去除第一外延层102时对源漏区的钻蚀，提高源漏区的质量，进而提高器件的性能。

具体的，包括：去除未被伪栅极130及侧墙134覆盖的鳍120中的堆叠层110；在沟道区的鳍120的端部的第一外延层102上形成内侧墙124；利用沟道区鳍120的端部进行外延生长，并形成源漏区132。

利用刻蚀工艺将暴露出的堆叠层110刻蚀去除之后，沟道区的堆叠层110的端部将暴露出来，可以通过将第一外延层102选择性刻蚀去除一部分，并在该选择性去除的部分中填充介质材料，从而，形成内侧墙124，参考图8和图8A所示，接着，从沟道区120的端部的第二外延层104可以外延生长出源漏区132，外延生长时可以进行原位掺杂，对于不同的器件可以形成不同的外延源漏区，对于N型器件，例如可以形成外延硅的源漏区，对于P型器件，例如可以形成外延硅锗的源漏区。

而后，在源漏区132上覆盖层间介质层140，参考图9和图9A、图9B所示。层间介质层140可以为单层或多层结构，其材料例如可以为未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)或其他低k介质材料，可以在沉积介质材料之后，进行平坦化工艺，直至暴露出伪栅极130，从而，形成层间介质层140。而后，去除伪栅极130，以形成开口142，参考图9和图9A、图9B所示。可以使用刻蚀技术，例如使用湿法腐蚀去除伪栅极130，还可以进一步去除伪栅介质层，形成开口142，该开口暴露出沟道区的堆叠层110。

接着，利用开口142将第一外延层102去除，参考图10A(沿图9中AA向的剖视图)、图10B(沿图9中BB向的剖视图)所示。

可以通过湿法腐蚀去除暴露出的堆叠层110中的第一外延层102，由于第一外延层102的端部形成有内侧墙124，可以避免去除过程中酸液对两端的源漏区的钻蚀，提高器件的性能。在去除第一外延层102之后，第二外延层104被释放，进而可以形成包围第二外延层104的栅极。

在本申请实施例中，通过层叠层以及鳍形成的沟道层为第二外延层104，该第二外延层104为片结构且具有纳米级的尺寸，也称作纳米片沟道，进一步地，还可以对该第二外延层104进行修饰工艺，例如热氧化及刻蚀工艺，使其具有更为平整的表面。

最后，形成包围沟道区中第二外延层104的栅极150，参考图11俯视图)和图11A(图11的AA向剖视图)、图11B(图11的BB向剖视图)所示。参考图11B所示，通过在衬底上形成具有第一掺杂浓度的第一掺杂区，可以从纵向上抑制亚Fin寄生体硅沟道的关态漏电，在第一掺杂区上方形成较低掺杂浓度的第二掺杂区，可以从横向上抑制从源极区到亚Fin寄生体硅沟道到漏极区之间的隧穿电流，这样在缓冲层中具有陡峭的重掺杂分布，从而抑制器件漏电。

在重新形成栅极150之前，可以先形成栅介质层(图未示出)，而后，进行栅极150的填充并进行平坦化工艺，形成包围第二外延层104的栅极150。栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO、ZrO2、Al2O3、La2O3等中的一种或多种。栅极150可以为金属栅极，可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、TiNSi、Al、TiAl、TiAlCx等等中的一种或多种。

至此，就形成了本申请实施例的围栅器件，之后，可以完成器件的其他加工工艺，例如形成栅极接触、源漏接触以及互连层、钝化层等。

本申请实施例提供了一种围栅器件的其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。

基于以上围栅器件的制造方法，本申请实施例还提供了一种围栅器件，参考图11和图11A、图11B所示，，为本申请实施例提供的一种围栅器件的结构示意图，该围栅器件包括：

衬底100；

位于所述衬底100上具有第一掺杂的缓冲层101；所述缓冲层101包括第一掺杂区1011和位于所述第一掺杂区1011上方的第二掺杂区1012，所述第一掺杂区1011的掺杂浓度为第一掺杂浓度，所述第二掺杂区1012的掺杂浓度为第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度；

位于所述衬底100上的鳍120；所述鳍120包括依次层叠的部分厚度的衬底100、所述缓冲层101和沿垂直衬底方向间隔排布的第二外延层104，所述第二外延层104为沟道区；

与所述第二外延层104两端相接的具有第二掺杂的源漏区132，所述第一掺杂和所述第二掺杂具有相反的掺杂类型；

具体地，所述缓冲层的厚度大于等于2nm，且小于等于20nm。

具体地，缓冲层中的第一掺杂通过退火处理激活。

具体地，在NMOS区域，所述缓冲层的材料包括以下材料的至少一种：Si:B、Ge:B、SiGex:B、GeSn：B、SiSn：B；

在PMOS区域，所述缓冲层的材料包括以下材料的至少一种：Si:P、Ge:P、SiGex:P、GeSn:P、SiSn：P。

具体地，所述第二掺杂浓度大于等于1e15 cm^-3，且小于等于1e19cm^-3。

具体地，还包括层间介质层140，所述层间介质层140与栅极150之间的侧墙134。

具体地，在源漏区132与栅极150相接的侧面，还形成有内侧墙124。

本申请实施例的围栅器件，位于所述衬底上具有第一掺杂的缓冲层；所述缓冲层包括第一掺杂区和位于所述第一掺杂区上方的第二掺杂区，所述第一掺杂区的掺杂浓度为第一掺杂浓度，所述第二掺杂区的掺杂浓度为第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种围栅器件的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上形成具有第一掺杂的缓冲层；所述缓冲层包括第一掺杂区和位于所述第一掺杂区上方的第二掺杂区，所述第一掺杂区的掺杂浓度为第一掺杂浓度，所述第二掺杂区的掺杂浓度为第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度；

在所述缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；

在所述堆叠层、所述缓冲层和所述衬底中形成鳍；所述鳍的中部为沟道区；

将所述沟道区中的第一外延层去除，并形成包围所述沟道区中第二外延层的栅极。

2.根据权利要求1所述的制造方法，其特征在于，在所述缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层之前，所述方法还包括：

通过退火处理激活所述缓冲层中的第一掺杂。

3.根据权利要求1所述的制造方法，其特征在于，所述缓冲层的厚度大于等于2nm，且小于等于20nm。

4.根据权利要求1所述的制造方法，其特征在于，在NMOS区域，所述缓冲层的材料包括以下材料的至少一种：Si:B、Ge:B、SiGex:B、GeSn：B、SiSn：B；

在PMOS区域，所述缓冲层的材料包括以下材料的至少一种：Si:P、Ge:P、SiGex:P、GeSn:P、SiSn：P。

5.根据权利要求1所述的制造方法，其特征在于，所述第二掺杂浓度大于等于1e15 cm^-3，且小于等于1e19cm^-3。

6.根据权利要求1-5任意一项所述的制造方法，其特征在于，在将所述沟道区中的第一外延层去除之前，还包括：

利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型。

7.根据权利要求6所述的制造方法，其特征在于，利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，以及将所述沟道区中的第一外延层去除，包括：

在所述鳍中衬底和缓冲层的两侧形成隔离层；

覆盖所述沟道区的鳍的表面，以形成伪栅极；

在所述伪栅极的侧壁形成侧墙，以及利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区；

在所述源漏区上覆盖层间介质层；

去除所述伪栅极，以形成开口；

利用所述开口将所述第一外延层去除。

8.根据权利要求7所述的制造方法，其特征在于，利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，包括：

去除未被所述伪栅极覆盖的鳍中的堆叠层；

在沟道区的鳍的端部的第一外延层上形成内侧墙；

利用沟道区的鳍的端部进行外延生长，并形成源漏区。

9.一种围栅器件，其特征在于，包括：

衬底；

位于所述衬底上具有第一掺杂的缓冲层；所述缓冲层包括第一掺杂区和位于所述第一掺杂区上方的第二掺杂区，所述第一掺杂区的掺杂浓度为第一掺杂浓度，所述第二掺杂区的掺杂浓度为第二掺杂浓度，所述第一掺杂浓度高于所述第二掺杂浓度；

位于所述衬底上的鳍；所述鳍包括依次层叠的部分厚度的衬底、所述缓冲层和沿垂直衬底方向间隔排布的第二外延层，所述第二外延层为沟道区；

与所述第二外延层两端相接的具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型；

包围所述第二外延层的栅极。

10.根据权利要求9所述的器件，其特征在于，所述缓冲层的厚度大于等于2nm，且小于等于20nm。

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