CN112447713A - 制造半导体器件的方法和半导体器件 - Google Patents

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张哲诚
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Abstract

一种半导体器件，包括：隔离绝缘层，设置在衬底上；半导体鳍，设置在衬底上；半导体鳍的上部从隔离绝缘层突出；半导体鳍的下部嵌入隔离绝缘层中；栅极结构设置在半导体鳍的上部上方，并且包括栅极介电层和栅电极层；栅极侧壁间隔件，其设置在栅极结构的相对侧面上方；以及源极/漏极外延层。半导体鳍的上部包括由与半导体鳍的其余部分不同的半导体材料制成的第一外延生长增强层。第一外延生长增强层与源极/漏极外延层接触。栅极介电层覆盖包括第一外延生长增强层的半导体鳍的上部。本发明的实施例还涉及制造半导体器件的方法。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着半导体工业追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，诸如包括鳍式FET(FinFET)和全环栅(GAA)FET的多栅极领域效应晶体管(FET)的三维设计的发展导致了来自制造和设计问题的挑战。随着晶体管尺寸不断缩小到10nm-15nm以下的技术节点，需要进一步改进FinFET。
发明内容
本发明的实施例提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上方；半导体鳍，设置在所述衬底上方，所述半导体鳍的从所述隔离绝缘层突出的上部和所述半导体鳍的下部嵌入所述隔离绝缘层中；栅极结构，设置在所述半导体鳍的所述上部上方并且包括栅极介电层和栅电极层；栅极侧壁间隔件，设置在所述栅极结构的相对侧面上；以及源极/漏极外延层，其中：所述半导体鳍的所述上部包括由与所述半导体鳍的其余部分不同的半导体材料制成的第一外延生长增强层，所述第一外延生长增强层与所述源极/漏极外延层接触，以及所述栅极介电层覆盖包括所述第一外延生长增强层的所述半导体鳍的所述上部。
本发明的另一实施例提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上；半导体鳍，设置在所述衬底上并且包括底部鳍层、一个或多个主体层和由与所述一个或多个主体层不同的材料制成的一个或多个外延生长增强层；栅极结构，设置在所述半导体鳍的沟道区域上方并且包括栅极介电层和栅电极层；栅极侧壁间隔件，设置在所述栅极结构的相对侧面上；源极/漏极外延层；以及鳍衬垫层，部分地覆盖所述半导体鳍，其中：所述一个或多个外延生长增强层中的至少一个与所述源极/漏极外延层接触，以及所述鳍衬垫层至少在所述栅极侧壁间隔件下方设置在所述半导体鳍上，以及所述鳍衬垫层的顶部高于所述一个或多个外延生长增强层中的最上一层的顶部并且低于所述沟道区域的顶部。
本发明的又一实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成鳍结构，所述鳍结构包括底部鳍层、一个或多个主体层以及由与所述一个或多个主体层不同的材料制成的一个或多个外延生长增强层；在衬底上形成隔离绝缘层，以使所述鳍结构的上部从所述隔离绝缘层突出；在所述鳍结构的沟道区域上方形成牺牲栅极结构；通过凹进所述鳍结构的源极/漏极区域形成源极/漏极空间，使得所述一个或多个外延生长增强层中的至少一个暴露在所述源极/漏极空间中；以及在源极/漏极凹进中形成源极/漏极外延层，其中，所述一个或多个外延生长增强层中的所述至少一个与所述源极/漏极外延层接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图1B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图2A示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图2B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图3示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图4示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图5A和图5B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的视图。图5C和图5D示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的视图。图5B和图5D是俯视(平面)图，以及图5A和图5C示出了截面图。
图6A和图6B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图7A和图7B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图8A和图8B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图9A和9B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图9C和图9D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图10A和图10B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图10C和图10D示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图11示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图12示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图13示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图14示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图15A和图15B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的视图。图15B是俯视(平面)图，图15A是截面图。
图16A和图16B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图17A和图17B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图17C和图17D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图18A和图18B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图18C和图18D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图19A和图19B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图19C和图19D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图20A和图20B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图20C和图20D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图21A和图21B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图21C和图21D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图22A和图22B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图22C和图22D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图23示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图24示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图25示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图26示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图27A和图27B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的视图。
图28A和图28B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图29A和图29B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图29C和图29D示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图30A和图30B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图31A和图31B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。图31C示出了根据本公开另一实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图32A和图32B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图33A和图33B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图34A和图34B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图35A和图35B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图36A和图36B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图37A和图37B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图38A和图38B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图39A和图39B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
图40示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
具体实施例
应当理解，以下公开内容提供了许多用于实现本发明的不同部件不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚起见，可以以不同比例任意绘制各种部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以表示“包含”或“由...组成”。在本公开中，除非另有说明，短语“A、B和C中的一个”表示“A、B和/或C”(A，B，C，A和B，A和C，B和C或A、B和C)，否则不表示来自A的一种元素、来自B的一种元素和来自C的一种元素。在整个公开中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极中的一个或两个。在以下实施例中，可以在其他实施例中采用关于一个实施例(例如，一个或多个附图)所描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
图1A至图10B示出了根据本公开实施例的用于制造FET器件的示例性顺序工艺。应当理解，可以在图1至图4所示的工艺之前、之中和之后提供附加的操作。对于方法的另外的实施例，可以参照图1A至图10B来描述，并且以下描述的一些操作可以被替换或消除。操作/过程的顺序可以互换。
如图1A所示，通过一个或多个光刻和蚀刻操作，蚀刻随后形成一个或多个p型FET的衬底10的一部分以形成凹进8。在一个实施例中，衬底10至少在其表面部分上包括单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在该实施例中，衬底10由Si制成。衬底10可以包括已适当地掺杂有杂质(例如，p型或n型导电性)的多种区域。例如，对于n型Fin FET掺杂剂是硼(BF2)，对于p型Fin FET掺杂剂是磷。
如图1B所示，在凹进8中形成外延层11。在一些实施例中，外延层11由SiGe制成。在一些实施例中，SiGe层的锗浓度在约5原子％至约30原子％的范围内。在一些实施例中，Ge浓度低于外延层11的一个或多个缓冲层形成在外延层11和衬底10之间。
进一步地，如图1B所示，外延生长增强层20N和20P形成在用于一个或多个n型FET的衬底10(n型区域)上方和用于一个或多个p型FET的外延层(p型区域)上方。在一些实施例中，n型外延生长增强层20N包括SiP、SiCP、SiGe和SiGeB中的一种或多种。在一些实施例中，SiP和/或SiCP被用作用于n型FET的n型外延生长增强层20N。在一些实施例中，n型外延生长增强层20N中的磷的量在约3原子％至约30原子％的范围内。如果磷的量太大则n型外延生长层20N可能包括由晶格失配引起的缺陷，并且磷的量太小则可能无法获得外延增强效果。对于p型外延生长增强层20P，将SiGe和SiGeB中的一种或多种用于p型FET。在一些实施例中，p型外延生长增强层20P中的Ge的量高于外延层11中的Ge的量并且在约10原子％至约40原子％的范围内。如果Ge的量太大则p型外延生长层20P可能包括由晶格失配引起的缺陷，并且Ge的量太小则可能无法获得外延增强效果。当外延生长增强层20N和20P是半导体材料时，可以分别在半导体衬底10上和外延层11上外延形成外延生长增强层。
在一些实施例中，外延生长增强层包括Si、SiP和SiGe中的一种或多种的氧化物。Si、SiP和/或SiGe的氧化物可以通过化学气相沉积(CVD)形成，诸如低压CVD(LPCVD)和等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适工艺。
在一些实施例中，通过一种或多种离子注入操作形成外延生长增强层。在一些实施例中，掺杂剂是P和/或Ge。
在一些实施例中，外延生长增强层20N、20P的厚度在约1nm至约50nm的范围内，并且在其他实施例中在5nm至30nm的范围内。当厚度大于这些范围时沟道性能可能降低，并且当厚度小于这些范围时用作外延生长增强层的功能变得不足。
在其他实施例中，形成n型外延生长增强层20N或p型外延生长增强层20P中的任何一个。
在一些实施例中，在外延生长增强层20N、20P上方进一步形成掩模层15。在一些实施例中，掩模层15包括第一掩模层15A和第二掩模层15B。第一掩模层15A是可以通过热氧化形成的由氧化硅制成的衬垫氧化物层。第二掩模层15B是由氮化硅(SiN)制成，其通过CVD、PVD、ALD或其他合适工艺形成。
在其他实施例中，不形成凹进8并且不形成外延层11，因此在如图2A和图2B所示的Si衬底10上形成n型FET和p型FET。在这种情况下，在n型区域和p型区域上均形成外延生长增强层20。在其他实施例中，在n型区域或p型区域中的任何一个上形成外延生长增强层20。在其他实施例中，衬底10的n型区域也被蚀刻以形成凹进，并且在凹进中外延形成硅层。以下示出形成外延层11(例如，SiGe层)的实施例。然而，以下实施例适用于没有形成外延层11的情况。在这种情况下，除了外延生长层之外，p型FET和n型FET具有基本上相同的鳍沟道结构。
接下来，如图3所示，通过使用图案化的掩模层来对p型区域中的掩模层15以及衬底10和外延层11进行图案化，从而形成在Y方向上延伸的鳍结构12N和12P(统称为鳍结构12)。在一些实施例中，鳍结构12N用于n型FET，并且鳍结构12P用于p型FET。在图3中，对于n型FET和p型FET，分别在X方向上布置两个鳍结构。但是，鳍结构的数量不限于两个，并且可以是一个或三个或更多。在一些实施例中，在鳍结构12的两侧上形成一个或多个伪鳍结构，以提高图案化操作中的图案保真度。
可以通过任何合适方法图案化鳍结构12。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建的图案的例如节距小于使用单个直接光刻法可获得的节距。例如，在一个实施例中，牺牲层形成在衬底上方并且使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件或心轴可以用于图案化鳍结构。结合光刻和自对准工艺的多重图案工艺通常导致形成一对鳍结构。
在形成鳍结构之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构12完全嵌入绝缘层中。用于绝缘层的绝缘材料可以包括通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)或低K介电材料。可以在形成绝缘层之后执行退火操作。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀方法的平坦化操作，使得外延生长增强层20N、20P的上表面从绝缘材料层暴露。然后，如图4所示，使绝缘材料层凹进以形成隔离绝缘层30，从而暴露鳍结构12的上部。利用该操作，鳍结构12通过隔离绝缘层30彼此电隔离，隔离绝缘层30也被称为浅沟槽隔离(STI)。
在形成隔离绝缘层30之后，牺牲栅极结构40形成在鳍结构上方，如图5A和图5B所示。图5B是俯视(平面)图，图5A是对应于图5B的线X1-X1的截面图。在一些实施例中，牺牲栅极结构包括牺牲栅极介电层42、牺牲栅极电极层44和硬掩模层46。牺牲栅极介电层42包括一层或多层绝缘材料，诸如基于氧化硅的材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层42的厚度在约1nm至约5nm的范围内。牺牲栅极电极层44包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅极电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅极电极层经受平坦化操作。牺牲栅极介电层和牺牲栅极电极层是使用包括LPCVD和PECVD、PVD、ALD或其他合适工艺的CVD来沉积。硬掩模层46用于形成牺牲栅极电极层44并且包括一层或多层氮化硅和硅。在一些实施例中，牺牲栅极介电层42还覆盖具有外延生长增强层20N、20P的鳍结构12的源极/漏极区域。为了简单起见，图5B未示出牺牲栅极介电层42。
在形成牺牲栅极结构之后，通过使用CVD或其他合适方法共形地形成用于侧壁间隔件48的绝缘材料的覆盖层。覆盖层以保形的方式沉积，使得其形成为在垂直表面(诸如，牺牲栅极结构的侧壁、水平表面和顶部)上具有基本上相等的厚度。在一些实施例中，覆盖层被沉积的厚度在至约2nm至约10nm范围内。在一个实施例中，覆盖层的绝缘材料是基于氮化硅的材料，诸如SiN、SiON、SiOCN或SiCN及其组合。侧壁间隔件48形成在牺牲栅极结构40的相对的侧壁上，如图5A和图5B所示。
在图5A和图5B的实施例中，牺牲栅极结构40设置在n型鳍结构12N和p型鳍结构上方。在其他实施例中，分别在n型鳍结构12N和p型鳍结构上方形成分离的牺牲栅极结构，如图5C和图5D所示。
随后，通过使用干蚀刻和/或湿蚀刻，将源极/漏极区域的鳍结构向下凹进到隔离绝缘层30的上表面下方，如图6A和图6B所示。图6A是对应于图5B的线X2-X2的截面图，图6B是对应于图5A的线Y1-Y1的截面图。
如图6B所示，外延生长增强层20N和20P的侧面分别暴露在源极/漏极凹进25N和25P中。
在一些实施例中，在凹进蚀刻之前形成用于鳍侧壁的介电材料的覆盖层，并且使用例如反应离子蚀刻(RIE)在覆盖层上执行各向异性蚀刻。在一些实施例中，鳍侧壁间隔件49保留在源极/漏极凹进周围，如图6A所示。
在形成源极/漏极凹进之后，形成源极/漏极(S/D)外延层50N和50P，如图7A和图7B所示。图7A是对应于图5B的线X2-X2的截面图，图7B是对应于图5B的线Y1-Y1的截面图。n型FET的S/D外延层50N包括一层或多层SiP和SiCP。在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其他合适方法外延生长外延层。在约400至约850℃的温度和约1Torr至约200Torr的压力下使用硅源气体(诸如SiH4、Si2H6或Si3H8)、锗源气体(诸如GeH4或G2H6)、碳源气体(诸如CH4或SiH3CH3)、磷源气体(诸如PH3)、硼源气体(诸如B2H6)来执行LPCVD工艺。在一些实施例中，分别形成作为源极/漏极外延层50N和50P的具有不同成分(例如，不同的P、C、Ge和/或B浓度)的两层或更多层。
因为n型外延生长增强层20N包括P，所以除了外延生长的P源气体之外，n型外延生长增强层20N用作P的附加源。因此，与没有形成外延生长增强层20N的情况相比，源极/漏极外延层50N的尺寸(体积)可以更大。类似地，用于p型FET的S/D外延层50P包括SiGe、Ge和SiGeB。因为p型外延生长增强层20P包括Ge，所以除了外延生长的Ge源气体之外，p型外延生长增强层20P用作Ge的附加源。因此，与没有形成外延生长增强层20P的情况相比，源极/漏极外延层50P的尺寸(体积)可以更大。
随后，在源极/漏极外延层50N和50P以及牺牲栅极结构40上方形成第一层间介电(ILD)层60。然后，执行诸如CMP的平坦化操作，使得牺牲栅极电极层44的顶部被暴露，如图8A和图8B所示。图8A是对应于图5B的线X2-X2的截面图，图8B是对应于图5B的线Y1-Y1的截面图。用于第一ILD层60的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于第一ILD层60。
接下来，去除牺牲栅极电极层44和牺牲栅极介电层42，从而暴露鳍结构。第一ILD层60在去除牺牲栅极结构期间保护S/D结构50N、50P。可以使用等离子干蚀刻和/或湿蚀刻来去除牺牲栅极结构40。当牺牲栅极电极层44是多晶硅并且第一ILD层60是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅极电极层44。此后，使用等离子干蚀刻和/或湿蚀刻去除牺牲栅极介电层42。
在去除牺牲栅极结构之后，在沟道区域(隔离绝缘层30上方的鳍结构的上部)上方形成栅极介电层102，并且在栅极介电层102上形成栅电极层104，如图9A和图9B所示。图9A是对应于图5B的线X1-X1的截面图，图9B是对应于图5B的线Y1-Y1的截面图。
在某些实施例中，栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适介电材料和/或其组合。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适高k介电材料和/或其组合。在一些实施例中，栅极介电层102包括形成在沟道层和介电材料之间的界面层。
栅极介电层102可以通过CVD、ALD或任何合适方法形成。在一个实施例中，使用诸如ALD的高度保形沉积工艺来形成栅极介电层102，以确保在每个沟道层上形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层102的厚度在约1nm至约6nm的范围内。
栅电极层104形成在栅极介电层102上。栅电极104包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适材料和/或其组合。
栅电极层104可以通过CVD、ALD、电镀或其他合适方法形成。栅电极层也沉积在第一ILD层60的上表面上。形成在第一ILD层60上方的栅极介电层和栅电极层然后通过使用例如CMP来被平坦化，直到露出第一ILD层60的顶面为止。在一些实施例中，在平坦化操作之后，使栅电极层104凹进并且在凹进的栅电极104上方形成盖绝缘层。盖绝缘层包括一层或多层基于氮化硅的材料，诸如SiN。可盖绝缘层以通过沉积绝缘材料然后进行平坦化操作来形成。
在本公开的某些实施例中，在栅极介电层102和栅电极104之间插入一个或多个功函数调整层(未示出)。功函数调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料中的两种或多种的多层。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，对于p沟道FET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他合适工艺形成功函数调整层。此外，可以针对可以使用不同金属层的n沟道FET和p沟道FET分别形成功函数调整层。
应当理解，图9A和图9B所示的半导体器件经受进一步的CMOS工艺以形成多种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图9C和图9D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层20P形成在Si鳍结构上。
在其他实施例中，在形成栅极介电层102之前，通过适当的蚀刻操作去除外延生长增强层20N和20P中的至少一个，然后形成栅极介电层102和栅电极层104，如图10A和图10B所示。图10A是对应于图5B的线X1-X1的截面图，图10B是对应于图5B的线Y1-Y1的截面图。当外延生长增强层20N和20P由氧化物材料(例如，SiP氧化物、SiGe氧化物)制成时，外延生长增强层20N和20P被去除。如图10B所示，在一些实施例中，外延生长增强层20N和/或20P的部分保留在侧壁间隔件48下方。
图10C和图10D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层20P形成在Si鳍结构上。
图11至图17B示出了根据本公开实施例的用于制造FET器件的示例性顺序工艺。应当理解，对于方法的附加的实施例，可以在图11至图17B所示的工艺之前、之中和之后提供附加的操作，并且以下描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在图1A至图10B的实施例中，在鳍结构的顶部处形成外延生长增强层。在以下实施例中，在鳍结构的中间处形成外延生长增强层。
如图11所示，n型外延生长增强层22N形成在衬底10上方，并且第一半导体层23N形成在n型外延生长增强层22N上方。然后，通过使用一种或多种光刻和蚀刻操作，在p型区域处形成凹进8。在一些实施例中，第一外延层23N由与衬底10相同的材料制成，例如Si。在其他实施例中，第一外延层23N由与衬底10不同的材料或具有不同成分的材料制成。
然后，如图12所示，在p型区域的凹进8中，在凹进8中顺序地形成第二外延层11、p型外延生长增强层22P和第三外延层23P。在一些实施例中，第三外延层23P由与第二外延层11相同的材料制成。在其他实施例中，第三外延层23P由与第二外延层11不同的材料或具有不同成分的材料制成。
n型和p型外延生长增强层22N和22P的厚度在一些实施例中在约1nm至约50nm的范围内，在其他实施例中在5nm至30nm的范围内。n型和p型外延生长增强层22N和22P的高度(水平)可以彼此相同或不同。
此外，如图12所示，在第一外延层23N和第三外延层23P上进一步形成包括第一掩模层15A和第二掩模层15B的掩模层15。在一些实施例中，第一掩模层15A是由氧化硅制成的衬垫氧化物层，其可以通过热氧化形成。第二掩模层15B由氮化硅(SiN)制成，其通过化学气相沉积(CVD)形成，包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适工艺。在其他实施例中，掩模层15是单层。
在其他实施例中，不形成凹进8并且不形成第二外延层11。在这种情况下，在衬底10上方的n型区域和p型区域上形成外延生长增强层，并且在外延生长增强层上形成外延层。
类似于图3，图案化掩模层15，并且通过使用图案化的掩模层对第一、第二和第三外延层、p型和n型外延生长增强层以及衬底10进行图案化，从而将堆叠层形成在沿Y方向上延伸的鳍结构12N和12P(统称为鳍结构12)中，如图12所示。
在形成鳍结构12之后，类似于图4，形成隔离绝缘层30，如图14所示。在一些实施例中，n型和p型外延生长增强层22N和22P位于隔离绝缘层30的上表面上方。
在形成隔离绝缘层30之后，类似于图5A至图5D，在鳍结构上方形成牺牲栅极结构40并且形成栅极侧壁间隔件48，如图15A和图15B所示。图15B是俯视(平面)图，图15A是对应于图15B的线X1-X1的截面图。
随后，类似于图6A至图7B，通过使用干蚀刻和/或湿蚀刻将源极/漏极区域的鳍结构向下凹进到隔离绝缘层30的上表面下方，并且形成源极/漏极外延层50N和50P，如图16A和图16B所示。图16A是对应于图15B的线X2-X2的截面图，图16B是对应于图15B的线Y1-Y1的截面图。
如图16B所示，外延生长增强层22N(和22P)的侧面暴露在源极/漏极凹进中并且用作外延层50N(和50P)的附加源极。由于n型外延生长增强层22N包括P，因此除了外延生长的P源气体之外，n型外延生长增强层22N用作P的附加源。因此，与没有形成外延生长增强层20N的情况相比，源极/漏极外延层50N的尺寸可以更大。类似地，p型FET的S/D外延层50P包括SiGe、Ge和SiGeB。由于p型外延生长增强层22P包括Ge，因此除了外延生长的Ge源气体之外，p型外延生长增强层22P用作Ge的附加源。因此，与没有形成外延生长增强层22P的情况相比，源极/漏极外延层50P的尺寸可以更大。
随后，类似于图8A至图9B，在源极/漏极外延层50N和50P以及牺牲栅极结构40上方形成第一层间介电(ILD)层60。然后，执行诸如CMP的平坦化操作，使得牺牲栅极电极层44的顶部被暴露。然后，去除牺牲栅极电极层44和牺牲栅极介电层42，从而暴露鳍结构。在去除牺牲栅极结构之后，在沟道区域上方形成栅极介电层102并且在栅极介电层102上形成栅电极层104，如图17A和图17B所示。图17A是对应于图15B的线X1-X1的截面图，图17B是对应于图15B的线Y1-Y1的截面图。在一些实施例中，当外延生长增强层由半导体材料制成时，不去除外延生长增强层，并且栅极介电层102覆盖外延生长增强层的侧面。
应当理解，图17A和图17B所示的半导体器件经历进一步的CMOS工艺以形成多种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图17C和图17D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层22P形成在Si鳍结构中。
图18A和图18B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。图18A是对应于图15B的线X1-X1的截面图，图18B是对应于图15B的线Y1-Y1的截面图。
如图18A和图18B所示，两个外延生长增强层设置在用于n型FET和p型FET中的至少一个的鳍结构中。在一些实施例中，n型FET的鳍结构包括顺序堆叠的第一n型外延生长增强层122N、第一外延层123N、第二n型外延生长增强层124N和第二外延层125N。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成n型FET的鳍结构。第一和第二n型外延生长增强层在一些实施例中由相同的材料(例如，SiP)制成，或者在其他实施例中由不同的材料或具有彼此不同成分的材料制成。在其他实施例中，第一外延层123N和第二外延层125N由相同的材料(例如，Si)制成，或者由不同的材料或具有彼此不同成分的材料制成。类似地，在一些实施例中，p型FET的鳍结构包括顺序堆叠的第一p型外延生长增强层122P、第三外延层123P、第二p型外延生长增强层124P和第四外延层125P。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成p型FET的鳍结构。第一和第二p型外延生长增强层在一些实施例中由相同的材料(例如，SiGe)制成，或者在其他实施例中由不同的材料或具有彼此不同组成的材料制成。在其他实施例中，第三和第四外延层123P和125P由相同的材料(例如，SiGe)制成，或者由不同的材料或具有彼此不同成分的材料制成。在一些实施例中，在形成源极/漏极外延层50P之前和/或之后，第一和第二p型外延生长增强层的Ge浓度大于外延层11以及第三和第四外延层的Ge浓度。
在一些实施例中，第一n型和第一p型外延生长增强层122N和122P位于隔离绝缘层30的上表面下方，并且第二n型和第二p型外延生长增强层124N和124P位于隔离绝缘层30的上表面上方，如图18A所示。
如图18B所示，第一和第二n型外延生长增强层122N和124N的侧面被暴露在源极/漏极凹进中并且用作外延层50N的附加源极。因此，与没有形成外延生长增强层的情况相比，源极/漏极外延层50N的尺寸可以更大。类似地，由于第一和第二p型外延生长增强层122P和124P包括Ge，因此除了外延生长的Ge源气体之外p型外延生长增强层用作Ge的附加源。因此，与没有形成外延生长增强层的情况相比，源极/漏极外延层50P的尺寸可以更大。
图18C和图18D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层122P和124P形成在Si鳍结构中。
图19A和图19B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。图19A是对应于图15B的线X1-X1的截面图，图19B是对应于图15B的线Y1-Y1的截面图。
如图19A和图19B所示，三个外延生长增强层设置在n型FET和p型FET中的至少一个的鳍结构中。在一些实施例中，n型FET的鳍结构包括顺序堆叠的第一n型外延生长增强层222N、第一外延层223N、第二n型外延生长增强层224N、第二外延层225N、第三n型外延生长增强层226N和第三外延层227N。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成n型FET的鳍结构。第一、第二和第三n型外延生长增强层在一些实施例中由相同的材料(例如，SiP)制成，或者在其他实施例中由不同的材料或具有彼此不同成分的材料制成。在其他实施例中，第一、第二和第三外延层223N、225N和227N由相同的材料(例如，Si)制成，或者由不同的材料或具有彼此不同成分的材料制成。类似地，在一些实施例中，p型FET的鳍结构包括顺序堆叠的第一p型外延生长增强层222P、第四外延层223P、第二p型外延生长增强层224P、第五外延层225P、第三p型外延生长增强层226P和第六外延层227P。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成p型FET的鳍结构。第一、第二和第三p型外延生长增强层在一些实施例中由相同的材料(例如，SiGe)制成，或者在其他实施例中由不同的材料或具有彼此不同成分的材料制成。在其他实施例中，第四、第五和第六外延层223P，225P和227P由相同的材料(例如，SiGe)制成，或者由不同的材料或具有彼此不同成分的材料制成。在一些实施例中，在形成源极/漏极外延层50P之前和/或之后，第一、第二和第三p型外延生长增强层的Ge浓度大于外延层11以及第四、第五和第六外延层的Ge浓度。
在一些实施例中，第一n型和第一p型外延生长增强层222N和222P位于隔离绝缘层30的上表面下方，并且第二和第三n型以及第二和第三p型外延生长增强层224N、226N、224P和226P位于隔离绝缘层30的上表面上方，如图19A所示。
图19C和图19D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层222P、224P和226P形成在Si鳍结构中。
图20A和图20B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。图20A是对应于图15B的线X1-X1的截面图，图20B是对应于图15B的线Y1-Y1的截面图。
如图20A和图20B所示，两个外延生长增强层设置在n型FET和p型FET中的至少一个的鳍结构中。在一些实施例中，n型FET的鳍结构包括顺序堆叠的第一n型外延生长增强层322N、第一外延层323N和第二n型外延生长增强层324N。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成n型FET的鳍结构。第一和第二n型外延生长增强层在一些实施例中由相同的材料(例如，SiP)制成，或者在其他实施例中由不同的材料或具有彼此不同成分的材料制成。在一些实施例中，第一外延层323N由与衬底10相同的材料(例如，Si)制成。类似地，在一些实施例中，p型FET的鳍结构包括顺序堆叠的第一p型外延生长增强层322P、第二外延层323P和第二p型外延生长增强层324P。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成p型FET的鳍结构。第一和第二p型外延生长增强层在一些实施例中由相同的材料(例如，SiGe)制成，或者在其他实施例中由不同的材料或具有彼此不同组成的材料制成。在其他实施例中，第二外延层323P由与外延层11相同的材料(例如，SiGe)制成，或者由不同的材料或具有彼此不同成分的材料制成。在一些实施例中，在形成源极/漏极外延层50P之前和/或之后，第一和第二p型外延生长增强层的Ge浓度大于外延层11和第三外延层的Ge浓度。
在一些实施例中，第一n型和第一p型外延生长增强层322N和322P位于隔离绝缘层30的上表面下方，并且第二n型和第二p型外延生长增强层324N和324P位于隔离绝缘层30的上表面上方，如图20A所示。
图20C和20D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层322P形成在Si鳍结构中，并且外延生长增强层324P形成在Si鳍结构上。
图21A和图21B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。图21A是对应于图15B的线X1-X1的截面图，图21B是对应于图15B的线Y1-Y1的截面图。
如图21A和图21B所示，三个外延生长增强层设置在n型FET和p型FET中的至少一个的鳍结构中。在一些实施例中，n型FET的鳍结构包括顺序堆叠的第一n型外延生长增强层422N、第一外延层423N、第二n型外延生长增强层424N、第二外延层425N和第三n型外延生长增强层426N。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成n型FET的鳍结构。第一、第二和第三n型外延生长增强层在一些实施例中由相同的材料(例如，SiP)制成，或者在其他实施例中由不同的材料或具有彼此不同成分的材料制成。在其他实施例中，第一、和第二外延层423N、425N由与衬底10相同的材料(例如，Si)制成，或者由不同的材料或具有彼此不同成分的材料制成。类似地，在一些实施例中，p型FET的鳍结构包括顺序堆叠的第一p型外延生长增强层422P、第三外延层423P、第二p型外延生长增强层424P、第四外延层425P和第三p型外延生长增强层426P。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成p型FET的鳍结构。第一、第二和第三p型外延生长增强层在一些实施例中由相同的材料(例如，SiGe)制成，或者在其他实施例中由不同的材料或具有彼此不同成分的材料制成。在其他实施例中，第三和第四外延层423P和425P由相同的材料(例如，SiGe)制成，或者由不同的材料或具有彼此不同成分的材料制成。在一些实施例中，在形成源极/漏极外延层50P之前和/或之后，第一、第二和第三p型外延生长增强层的Ge浓度大于外延层11以及第三和第四外延层的Ge浓度。
在一些实施例中，第一n型和第一p型外延生长增强层422N和422P位于隔离绝缘层30的上表面下方，并且第二和第三n型以及第二和第三p型外延生长增强层424N、426N、424P和426P位于隔离绝缘层30的上表面上方，如图21A所示。
图21C和图21D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层422P、424P形成在Si鳍结构中，并且外延生长增强层426P形成在Si鳍结构上。
图22A和图22B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。图22A是对应于图15B的线X1-X1的截面图，图22B是对应于图15B的线Y1-Y1的截面图。
如图22A和图22B所示，一个外延生长增强层设置在n型FET和p型FET中的至少一个的鳍结构中。在一些实施例中，n型FET的鳍结构包括顺序堆叠的n型外延生长增强层522N和第一外延层523N。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成n型FET的鳍结构。在其他实施例中，第一外延层523N由与衬底10相同的材料(例如，Si)制成，或者由不同的材料或具有彼此不同成分的材料制成。类似地，在一些实施例中，p型FET的鳍结构包括顺序堆叠的p型外延生长增强层522P和第二外延层523P。可以通过堆叠对应于各个层的半导体材料并且通过一种或多种光刻和蚀刻操作进行图案化来形成p型FET的鳍结构。在其他实施例中，第二外延层523P由与外延层11相同的材料(例如，SiGe)制成，或者由不同的材料或具有彼此不同成分的材料制成。在一些实施例中，在形成源极/漏极外延层50P之前和/或之后，p型外延生长增强层的Ge浓度大于外延层11和第二外延层的Ge浓度。
在一些实施例中，n型和p型外延生长增强层522N和522P位于隔离绝缘层30的上表面下方，如图22A所示。
图22C和图22D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层522P形成在Si鳍结构中。
在一些实施例中，n型和/或p型外延生长增强层的数量多于3个并且多达20个。
图23至图29B示出了根据本公开实施例的用于制造FET器件的示例性顺序工艺。应当理解，对于方法的附加实施例，可以在图23至图29B所示的工艺之前、期间和之后提供附加的操作，并且下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在形成鳍结构12N和12P之后，如图13所示，形成衬层70以覆盖鳍结构，如图23所示。衬层70包括氮化硅、SiON、SiCN、SiOCN、SiOC和其他合适材料中的一种或多种。在一些实施例中，使用氮化硅。在一些实施例中，衬垫层70的厚度在约0.5nm至约20nm的范围内。衬层70防止外延生长增强层中的P或Ge在源极/漏极外延层形成之前的向外扩散。可以通过CVD、PVD、ALD或其他合适膜形成工艺来形成衬层70。
在形成衬垫层70之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层30，从而使鳍结构12完全嵌入绝缘层中。用于绝缘层30的绝缘材料可以包括通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)或低K介电材料。可以在形成绝缘层之后执行退火操作。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀方法的平坦化操作，以使得从绝缘材料层暴露鳍结构12N、12P的上表面，如图24所示。
然后，如图25所示，将绝缘材料层30凹进到n型和p型外延生长增强层22N和22P的上表面上方的水平，并且通过凹进工艺进一步去除暴露的衬垫层70，如图25所示。然后，进一步使绝缘材料层30凹进以形成隔离绝缘层30，以使包括n型和p型外延生长增强层22N和22P的鳍结构12的上部由暴露的衬垫层70覆盖，如图26所示。在一些实施例中，一种或多种等离子体干蚀刻操作用于凹进绝缘材料层30和衬垫层70。在其他实施例中，使用湿蚀刻。在一些实施例中，当绝缘材料层30是氧化硅并且衬垫层70是氮化硅时，使用缓冲的HF或稀HF来凹进绝缘材料层30并且使用H3PO4来去除衬垫层。
在形成隔离绝缘层30之后，类似于图5A至图5D，在鳍结构上方形成牺牲栅极结构40并且形成栅极侧壁间隔件48，如图27A和图27B所示。图27B是俯视(平面)图，图27A是对应于图27B的线X1-X1的截面图。
随后，类似于图6A至图7B，通过使用干蚀刻和/或湿蚀刻将源极/漏极区域的鳍结构向下凹进到隔离绝缘层30的上表面下方，并且形成源极/漏极外延层50N和50P，如图28A所示。图28A是对应于图27B的线X2-X2的截面图。
随后，类似于图8A至图9B，在源极/漏极外延层50N和50P以及牺牲栅极结构40上方形成第一层间介电(ILD)层60。然后，执行诸如CMP的平坦化操作，使得牺牲栅极电极层44的顶部被暴露。然后，去除牺牲栅极电极层44和牺牲栅极介电层42以形成栅空间，由此在栅空间中暴露鳍结构，如图28B所示。图28B是对应于图27B的线X1-X1的截面图。如图28B所示，进一步从栅极空间中的鳍结构的上部去除衬垫层70。
在去除牺牲栅极结构之后，在沟道区域上方形成栅极介电层102，并且在栅极介电层102上形成栅电极层104，如图29A和图29B所示。图29A是对应于图27B的线X1-X1的截面图，图29B是对应于图27B的线X3-X3的截面图。如图29B所示，在侧壁间隔件48下方，保留衬垫层70并保持初始高度。
因为外延生长增强层由衬垫层70覆盖，所以可以防止P或Ge从外延生长增强层扩散到源极/漏极外延层50N或50P以外的区域。
图29C和图29D示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层20P形成在Si鳍结构中。
图30A和图30B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
类似于图18A和图18B及图26，具有两个外延生长增强层的鳍结构由衬垫层70覆盖，如图30A所示。衬垫层70的顶部位于第二外延生长增强层124N和124P的顶(最高)部上方。图30B示出了在栅极介电层102和栅电极层104之后形成的结构。
图31A和图31B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
类似于图19A和图19B以及图26，具有三个外延生长增强层的鳍结构被设置并且由衬层70覆盖，如图31A所示。衬垫层70的顶部位于第三外延生长增强层226N和226P的顶(最高)部上方。图31B示出了在形成栅极介电层102和栅电极层104之后的结构。
可以将衬垫层70应用于其他配置的鳍结构。在一些实施例中，衬垫层70的顶部位于外延生长增强层的最高点上方。
图31C示出了根据另一实施例的半导体器件，其中没有形成外延层11。外延生长增强层222P、224P和226P形成在Si鳍结构中。
图32A至图39B示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。可以在以下实施例中采用关于前述实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。图“A”(图32A、图33A、…)示出了对应于图5B、图15B或图27B的线X2-X2的截面图，并且图“B”(图32B、图33B、…)示出了对应于图5B、图15B或图27B的线Y1-Y1的截面图。在图6A和图6B中，将鳍结构的源极/漏极区域深凹进到隔离绝缘层30下方。
在图32A和图32B的实施例中，不执行凹进蚀刻，并且源极/漏极外延层50N和50P分别形成在外延生长增强层20N和20P上方。
在图33A和图33B的实施例中，凹进蚀刻停止在n型区域的衬底10处和在p型区域的外延层11处。换句话说，在去除外延生长增强层之后停止凹进蚀刻。在其他实施例中，保留外延生长增强层的薄层。源极/漏极外延层50N和50P分别形成在外延生长增强层20N和20P的侧面上方以及衬底10和外延层11上。
图34A和图34B中的实施例具有与图14和图26类似的鳍结构，不执行凹进蚀刻，并且源极/漏极外延层50N和50P分别形成在外延生长增强层22N和22P的侧面上。
图35A和图35B中的实施例具有与图14和图26类似的鳍结构，凹进蚀刻停止在外延生长增强层处。源极/漏极外延层50N和50P分别形成在外延生长增强层22N和22P上。
图36A和图36B中的实施例具有与图14和图26类似的鳍结构，凹进蚀刻停止在外延生长增强层下方，类似于图16。源极/漏极外延层50N和50P分别形成在外延生长增强层22N和22P的侧面上。
图37A和图37B中的实施例具有与图18A和图30A类似的鳍结构，凹进蚀刻停止在第二外延生长增强层124N和124P处。源极/漏极外延层50N和50P分别形成在第二外延生长增强层124N和124P上。
图38A和图38B中的实施例具有与图18A和图30A类似的鳍结构，凹进蚀刻停止在第一外延层123N和第三外延层123P的中间处。源极/漏极外延层50N和50P分别形成在第二外延生长增强层124N和124P的侧面上。
图39A和图39B中的实施例具有与图18A和图30A类似的鳍结构，凹进蚀刻停止在第一外延生长增强层122N和122P处。源极/漏极外延层50N和50P分别形成在第一外延生长增强层122N和122P上。
除了前述实施例，鳍结构的堆叠结构、衬垫层和/或源极/漏极凹进蚀刻的其他组合是可能的。
图40示出了根据本公开实施例的用于制造FinFET器件的顺序工艺的一个阶段的截面图。
如上所述，外延生长增强层可以用作源极/漏极外延层的P或Ge的源。在一些实施例中，在形成源极/漏极外延层50N、50P之后，外延生长增强层中P或Ge的浓度是不均匀的，因为P或Ge的向外扩散从更接近源极/漏极外延层的区域发生。在一些实施例中，外延生长增强层中的P或Ge的浓度朝向源极/漏极外延层50N和50P降低，如图40所示。
在一些实施例中，(在源极/漏极外延层形成之前)所形成的外延生长增强层中的P和/或Ge的浓度具有梯度。在一些实施例中，在鳍延伸方向(Y)上，鳍结构中在鳍结构的侧面处的P和/或Ge的浓度高于的鳍结构的中间处。在一些实施例中，在鳍延伸方向(Y)上，鳍结构中在鳍结构的一侧面处的P和/或Ge的浓度高于鳍结构的另一侧面处。在其他实施例中，在鳍宽度方向(X)上，鳍结构中在鳍结构的侧面处的P和/或Ge的浓度高于鳍结构的中间处。
本文描述的各种实施例或示例提供了优于现有技术的若干益处。例如，在本公开中，由于在鳍结构中插入一个或多个外延生长增强层，所以可以使源极/漏极外延层更大，这改善了器件性能。
将理解的是，在本文中并非必须讨论所有益处，没有特定的益处对于所有实施例或示例是必须的，并且其他实施例或示例可以提供不同的益处。
根据本公开的一个方面，一种半导体器件，包括：隔离绝缘层，设置在衬底上方；半导体鳍，设置在所述衬底上方，所述半导体鳍的从所述隔离绝缘层突出的上部和所述半导体鳍的下部嵌入所述隔离绝缘层中；栅极结构，设置在所述半导体鳍的所述上部上方并且包括栅极介电层和栅电极层；栅极侧壁间隔件，设置在所述栅极结构的相对侧面上；以及源极/漏极外延层。所述半导体鳍的所述上部包括由与所述半导体鳍的其余部分不同的半导体材料制成的第一外延生长增强层。所述第一外延生长增强层与所述源极/漏极外延层接触。所述栅极介电层覆盖包括所述第一外延生长增强层的所述半导体鳍的所述上部。在前述和以下实施例中的一个或多个中，所述第一外延生长增强层包括SiP、SiCP、SiGe和SiGeB中的一种。在前述和以下实施例中的一个或多个中，所述第一外延生长增强层位于所述半导体鳍的顶部。在前述和以下实施例中的一个或多个中，所述第一外延生长增强层包括Si、SiP和SiGe中的一种的氧化物。在前述和以下实施例中的一个或多个中，所述半导体鳍的所述下部包括第二外延生长增强层，所述第二外延生长增强层由不同于所述第一外延生长增强层的所述半导体鳍的所述其余部分的半导体材料制成。在前述和以下实施例中的一个或多个中，所述第一外延生长增强层的成分不同于所述第二外延生长增强层的成分。在前述和以下实施例中的一个或多个中，所述半导体鳍的所述上部还包括第三外延生长增强层，所述第三外延生长增强层由不同于所述第一外延生长增强层和所述第二外延生长增强层的所述半导体鳍的所述其余部分的半导体材料制成。在前述和以下实施例中的一个或多个中，所述第三外延生长增强层的成分不同于所述第一外延生长增强层和所述第二外延生长增强层的成分。
根据本公开的另一方面，一种半导体器件包括：隔离绝缘层，设置在衬底上；半导体鳍，设置在所述衬底上并且包括底部鳍层、一个或多个主体层和由与所述一个或多个主体层不同的材料制成的一个或多个外延生长增强层；栅极结构，设置在所述半导体鳍的沟道区域上方并且包括栅极介电层和栅电极层；栅极侧壁间隔件，设置在所述栅极结构的相对侧面上；源极/漏极外延层；以及鳍衬垫层，部分地覆盖所述半导体鳍。所述一个或多个外延生长增强层中的至少一个与所述源极/漏极外延层接触。所述鳍衬垫层至少在所述栅极侧壁间隔件下方设置在所述半导体鳍上。所述鳍衬垫层的顶部高于所述一个或多个外延生长增强层中的最上一层的顶部并且低于所述沟道区域的顶部。在前述和以下实施例中的一个或多个中，所述一个或多个外延生长增强层中的每个由SiP、SiGe、SiGeB和SiCP中的一种制成。在前述和以下实施例中的一个或多个中，所述一个或多个外延生长增强层中的每个由Si、SiGe和SiP中的一种的氧化物制成。在前述和以下实施例中的一个或多个中，所述半导体鳍包括两个或更多个外延生长增强层，以及所述两个或更多个外延生长增强层中的至少一个与所述源极/漏极外延层接触，并且所述两个或更多个外延生长增强层中的至少一个不与所述源极/漏极外延层接触。在前述和以下实施例中的一个或多个中，所述半导体鳍包括两个或更多个外延生长增强层，以及所述两个或更多个外延生长增强层中的至少一个位于所述隔离绝缘层的上表面上方，并且所述两个或更多个外延生长增强层中的至少一个位于所述隔离绝缘层的所述上表面下方。在前述和以下实施例中的一个或多个中，所述栅极介电层覆盖位于所述隔离绝缘层的上表面上方的所述两个或更多个外延生长增强层中的至少一个。在前述和以下实施例中的一个或多个中，与所述源极/漏极外延层接触的所述一个或多个外延生长增强层中的所述至少一个具有不均匀的成分。在前述和以下实施例中的一个或多个中，与所述源极/漏极外延层接触的所述一个或多个外延生长增强层中的所述至少一个在所述源极/漏极外延层下方横向地延伸。在前述和以下实施例中的一个或多个中，在所述栅电极与所述沟道区域之间不存在所述鳍衬垫层。
根据本公开的一个方面，在一种制造半导体器件的方法中，在衬底上方形成鳍结构。所述鳍结构包括底部鳍层、一个或多个主体层以及由与所述一个或多个主体层不同的材料制成的一个或多个外延生长增强层。在衬底上形成隔离绝缘层，以使所述鳍结构的上部从所述隔离绝缘层突出。在所述鳍结构的沟道区域上方形成牺牲栅极结构。通过凹进所述鳍结构的源极/漏极区域形成源极/漏极空间，使得所述一个或多个外延生长增强层中的至少一个暴露在所述源极/漏极空间中。在源极/漏极凹进中形成源极/漏极外延层。所述一个或多个外延生长增强层中的所述至少一个与所述源极/漏极外延层接触。在前述和以下实施例中的一个或多个中，所述一个或多个主体层中的每个由Si制成，一个或多个外延生长增强层由SiP、SiGe、SiGeB和SiCP中的一种制成。在前述和以下实施例中的一个或多个中，所述一个或多个主体层中的每个由Si制成，一个或多个外延生长增强层由SiGe、Si和SiP中的一种的氧化物制成。在前述和以下实施例中的一个或多个中，所述一个或多个主体层中的每个由Si制成，所述一个或多个外延生长增强层中的每个由含P的半导体材料制成。在前述和以下实施例中的一个或多个中，所述一个或多个主体层中的每个由SiGe制成，所述一个或多个外延生长增强层中的每个由含Ge的半导体材料制成。在前述和以下实施例中的一个或多个中，鳍结构包括由一个主体层分开的两个外延生长增强层。形成隔离绝缘层，使得两个外延生长增强层中的一个位于隔离绝缘层的上表面上方并且两个外延生长增强层中的另一个位于隔离绝缘层的上表面下方。在前述和以下实施例中的一个或多个中，凹进鳍结构的源极/漏极区域，使得两个外延生长增强层暴露在源极/漏极空间中。在前述和以下实施例中的一个或多个中，凹进鳍结构的源极/漏极区域，使得位于隔离绝缘层的上表面上方的两个外延生长增强层中的一个暴露在源极/漏极空间中，并且位于隔离绝缘层的上表面下方的两个外延生长增强层中的另一个不被暴露。在前述和以下实施例中的一个或多个中，鳍结构包括由主题层分开的三个外延生长增强层并且形成隔离绝缘层，使得三个外延生长增强层中的两个位于隔离绝缘层的上表面上方并且三个外延生长增强层中的一个位于隔离绝缘层的上表面下方。在前述和以下实施例中的一个或多个中，位于隔离绝缘层的上表面上方的三个外延生长增强层中的至少一个不与源极/漏极外延层接触。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
隔离绝缘层，设置在衬底上方；
半导体鳍，设置在所述衬底上方，所述半导体鳍的从所述隔离绝缘层突出的上部和所述半导体鳍的下部嵌入所述隔离绝缘层中；
栅极结构，设置在所述半导体鳍的所述上部上方并且包括栅极介电层和栅电极层；
栅极侧壁间隔件，设置在所述栅极结构的相对侧面上；以及
源极/漏极外延层，其中：
所述半导体鳍的所述上部包括由与所述半导体鳍的其余部分不同的半导体材料制成的第一外延生长增强层，
所述第一外延生长增强层与所述源极/漏极外延层接触，以及
所述栅极介电层覆盖包括所述第一外延生长增强层的所述半导体鳍的所述上部。
2.根据权利要求1所述的半导体器件，其中，所述第一外延生长增强层包括SiP、SiCP、SiGe和SiGeB中的一种。
3.根据权利要求1所述的半导体器件，其中，所述第一外延生长增强层位于所述半导体鳍的顶部。
4.根据权利要求3所述的半导体器件，其中，所述第一外延生长增强层包括Si、SiP和SiGe中的一种的氧化物。
5.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述下部包括第二外延生长增强层，所述第二外延生长增强层由不同于所述第一外延生长增强层的所述半导体鳍的所述其余部分的半导体材料制成。
6.根据权利要求5所述的半导体器件，其中，所述第一外延生长增强层的成分不同于所述第二外延生长增强层的成分。
7.根据权利要求5所述的半导体器件，其中，所述半导体鳍的所述上部还包括第三外延生长增强层，所述第三外延生长增强层由不同于所述第一外延生长增强层和所述第二外延生长增强层的所述半导体鳍的所述其余部分的半导体材料制成。
8.根据权利要求7所述的半导体器件，其中，所述第三外延生长增强层的成分不同于所述第一外延生长增强层和所述第二外延生长增强层的成分。
9.一种半导体器件，包括：
隔离绝缘层，设置在衬底上；
半导体鳍，设置在所述衬底上并且包括底部鳍层、一个或多个主体层和由与所述一个或多个主体层不同的材料制成的一个或多个外延生长增强层；
栅极结构，设置在所述半导体鳍的沟道区域上方并且包括栅极介电层和栅电极层；
栅极侧壁间隔件，设置在所述栅极结构的相对侧面上；
源极/漏极外延层；以及
鳍衬垫层，部分地覆盖所述半导体鳍，其中：
所述一个或多个外延生长增强层中的至少一个与所述源极/漏极外延层接触，以及
所述鳍衬垫层至少在所述栅极侧壁间隔件下方设置在所述半导体鳍上，以及
所述鳍衬垫层的顶部高于所述一个或多个外延生长增强层中的最上一层的顶部并且低于所述沟道区域的顶部。
10.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成鳍结构，所述鳍结构包括底部鳍层、一个或多个主体层以及由与所述一个或多个主体层不同的材料制成的一个或多个外延生长增强层；
在所述衬底上形成隔离绝缘层，以使所述鳍结构的上部从所述隔离绝缘层突出；
在所述鳍结构的沟道区域上方形成牺牲栅极结构；
通过凹进所述鳍结构的源极/漏极区域形成源极/漏极空间，使得所述一个或多个外延生长增强层中的至少一个暴露在所述源极/漏极空间中；以及
在源极/漏极凹进中形成源极/漏极外延层，
其中，所述一个或多个外延生长增强层中的所述至少一个与所述源极/漏极外延层接触。
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