CN109273362B - 制造半导体器件的方法和半导体器件 - Google Patents

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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

根据本发明的方面，在制造半导体器件的方法中，形成第一半导体层和第二半导体层交替堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构上方形成第一覆盖层并且在第一覆盖层上方形成第二覆盖层。形成源极/漏极外延层。在形成源极/漏极外延层之后，去除第二覆盖层，从而在源极/漏极外延层和第一覆盖层之间形成间隙，从间隙暴露鳍结构的一部分。去除间隙中的第一半导体层的一部分，从而在第二半导体层之间形成间隔。用第一绝缘材料填充间隔。本发明实施例涉及制造半导体器件的方法和半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明实施例涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管(FinFET)和/或全环栅FET的半导体器件的方法和半导体器件。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(FET)(包括fin FET(Fin FET)和全环栅(GAA)FET)的三维设计的发展。在Fin FET中，栅电极邻近沟道区域的三个侧面，其中，栅极介电层插入在栅电极和沟道区域之间。因为栅极结构从三个表面包围(包裹)鳍，因此晶体管基本上具有控制穿过鳍或沟道区域的电流的三个栅极。不幸地，沟道区域的底部(第四侧)远离栅电极并且因此不在封闭栅极的控制下。相比之下，在GAA FET中，沟道区域的所有侧面都由栅电极包围，这允许沟道区域中的更完全的耗尽，并且由于较陡的亚阈值电流摆幅(SS)和较小的漏致势垒降低(DIBL)而导致更少的短沟道效应。随着晶体管尺寸持续按比例缩小至亚10-15nm的技术节点，需要GAA FET的进一步改进。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；在所述牺牲栅极结构的相对两侧上形成源极/漏极外延层；在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；去除所述第一半导体层的位于所述间隙中的部分，从而在所述第二半导体层之间形成间隔；以及用第一绝缘材料填充所述间隔。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；从所述鳍结构的未被所述牺牲栅极结构覆盖的部分去除所述第二半导体层，从而形成包括所述第一半导体层的源极/漏极层；在所述源极/漏极层上方形成源极/漏极外延层；在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；去除所述第二半导体层的位于所述间隙中的部分，从而在所述第一半导体层之间形成间隔；以及用第一绝缘材料填充所述间隔。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一半导体线，设置在衬底上方；第一源极/漏极区域，与所述第一半导体线的端部接触；栅极介电层，设置在所述第一半导体线的每个沟道区域上并且包裹环绕所述第一半导体线的每个沟道区域；栅电极层，设置在所述栅极介电层上并且包裹环绕所述每个沟道区域；以及第一绝缘间隔件，分别设置在间隔中，所述间隔由邻近的第一半导体线、所述栅电极层和所述第一源极/漏极区域限定，其中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面垂直对准。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1D示出了根据本发明的实施例的半导体FET器件的各个视图。图1A是立体图，图1B是对应于图1A的Y1-Y1的截面图，图1C是对应于图1A的Y2-Y2的截面图，图1D示出了对应于图1C的X1-X1的截面图，并且图1E示出了对应于图1C的X2-X2的截面图。
图2示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图3示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图4示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图5示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图6示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图7示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图8示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图9示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图10A至图10D示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图10A是立体图，图10B是沿着X方向的截面图，图10C是沿着Y方向的截面图，并且图10D示出了另一立体图。
图11A至图11D示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图11A是立体图，图11B是沿着X方向的截面图，图11C是沿着Y方向的截面图，并且图11D示出了另一立体图。
图12A至图12C示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图12A是立体图，图12B是沿着X方向的截面图，并且图12C是沿着Y方向的截面图。
图13示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图14示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图15示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图16示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。
图17A至图17E示出了根据本发明的其他实施例的半导体FET器件的各个视图。图17A是立体图，图17B是对应于图17A的Y1-Y1的截面图，图17C是对应于图17A的Y2-Y2的截面图，图17D示出了对应于图17C的X1-X1的截面图，并且图17E示出了对应于图17C的X2-X2的截面图。
图18示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图19示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图20示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图21示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图22示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图23示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图24示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图25示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图26A至图26D示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图26A是立体图，图26B是沿着X方向的截面图，图26C是沿着Y方向的截面图，并且图26D示出了另一立体图。
图27A至图27D示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图27A是立体图，图27B是沿着X方向的截面图，图27C是沿着Y方向的截面图，并且图27D示出了另一立体图。
图28A至图28C示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图28A是立体图，图28B是沿着X方向的截面图，并且图28C是沿着Y方向的截面图。
图29示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图30示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图31示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图32示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图33A至图33D示出了根据本发明的其他实施例的半导体FET器件的各个视图。图33A是立体图，图33B是对应于图33A的Y1-Y1的截面图，图33C是对应于图33A的Y2-Y2的截面图，图33D示出了对应于图33C的X1-X1的截面图，并且图33E示出了对应于图33C的X2-X2的截面图。
图34A至图34D示出了根据本发明的其他实施例的半导体FET器件的各个视图。图34A是立体图，图34B是对应于图34A的Y1-Y1的截面图，图34C是对应于图34A的Y2-Y2的截面图，并且图34D示出了对应于图34C的X1-X1的截面图。
图35示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图36示出了根据本发明的其他实施例的制造半导体FET器件的各个阶段的一个。
图37A至图37C示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图37A是立体图，图37B是沿着X方向的截面图，并且图37C是沿着Y方向的截面图。
图38A至图38C示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图38A是立体图，图38B是沿着X方向的截面图，并且图38C是沿着Y方向的截面图。
图39A至图39C示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图39A是立体图，图39B是沿着X方向的截面图，并且图39C是沿着Y方向的截面图。
图40A至图40C示出了根据本发明的实施例的制造半导体FET器件的各个阶段的一个。图40A是立体图，图40B是沿着X方向的截面图，并且图40C是沿着Y方向的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可以意味着“包括”或者“由...组成”。
在本发明中，提供了用于制造GAA FET和堆叠式沟道FET的金属栅电极和源极/漏极外延层之间的内部间隔件的方法。在本发明中，源极/漏极是指源极和/或漏极。可以通过以下工艺形成内部间隔件。在堆叠的鳍结构上方形成伪栅极结构之后，其中，两个不同的半导体线交替堆叠，使堆叠的鳍结构的源极/漏极区域凹进。之后，在凹槽中形成绝缘(介电)层并且之后蚀刻形成的绝缘层以在半导体线的端部上形成内部间隔件。随后，在内部间隔件上方形成源极/漏极外延层。应该注意，在本发明中，源极和漏极可以互换使用并且它们的结构基本相同。
然而，在上述工艺中，难以精确地控制绝缘层的蚀刻，并且因此难以精确地控制内部间隔件的厚度和位置。鉴于此，本发明提供了一种用于在金属栅电极和源极/漏极外延层之间制造内部间隔件的方法，该方法可以更精确地控制内部间隔件的厚度、形状和/或位置。
图1A至图1E示出了根据本发明的实施例的半导体FET器件的各个视图。图1A是立体图，图1B是对应于图1A的Y1-Y1的截面图，图1C是对应于图1A的Y2-Y2的截面图，图1D示出了对应于图1C的X1-X1的截面图，并且图1E示出了对应于图1C的X2-X2的截面图。
如图1A至图1E所示，在半导体衬底10上方提供两个半导体鳍结构11。在一些实施例中，衬底10包括位于至少其表面部分上的单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在某些实施例中，衬底10由晶体Si制成。
衬底10可以包括位于其表面区域中的一个或多个缓冲层(未示出)。缓冲层可以用于将晶格常数从衬底的晶格常数逐渐地改变为源极/漏极区域的晶格常数。缓冲层可以由外延生长单晶半导体材料形成，单晶半导体材料诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括外延生长在硅衬底10上的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底缓冲层的30原子％锗增加至最顶缓冲层的70原子％锗。
鳍结构11的底部由绝缘层35(鳍衬垫层)覆盖。鳍衬垫层35包括一层或多层绝缘材料。
诸如浅沟槽隔离(STI)的隔离绝缘层40设置在衬底10上方的沟槽中。隔离绝缘层40可以由合适的介电材料制成，合适的介电材料诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺形成隔离绝缘层40，但是可以利用任何可接受的工艺。
如图1B所示，沟道层25(作为半导体线)设置在鳍结构11上方。每个沟道层25均由栅极介电层102和栅电极层104包裹环绕。在一些实施例中，栅极介电层102包括界面层102A和高k介电层102B。此外，栅极覆盖绝缘层106设置在栅电极层104上方。
如图1A、图1C和图1D所示，源极/漏极外延层80设置在鳍结构11的源极/漏极区域上方。源极/漏极外延层80由层间介电(ILD)层95覆盖。此外，在源极/漏极外延层80和ILD层95之间以及栅电极104和ILD层95之间形成第一覆盖层51和/或绝缘层85。此外，源极/漏极接触件130设置为与源极/漏极外延层80接触。在一些实施例中，源极/漏极外延层80的截面具有六边形、菱形、其他多边形或半圆形形状。
图1C是在Y方向上切割栅电极104和源极/漏极外延层80之间的区域处的绝缘层85的垂直部分的截面图。在该区域中，半导体线25至少部分地由绝缘层85覆盖。在一些实施例中，在半导体线25之间的绝缘层85中形成一个或多个空隙70。空隙70的截面形状包括圆形、椭圆形(垂直地和/或水平地)、泪滴形状或具有圆角的矩形或多边形。在其他实施例中，没有形成空隙。
图1D示出了对应于图1C的X1-X1的截面图，并且图1E示出了对应于图1C的X2-X2的截面图。如图1D所示，绝缘层85(作为内部间隔件)设置在栅电极层104和源极/漏极外延层80的端面之间。在一些实施例中，栅极介电层102设置在绝缘层85和栅电极层104之间。如图1D所示，与源极/漏极外延层80接触的内部间隔件85的端面垂直对准(设置在相同垂直平面上)。此外，与源极/漏极外延层80接触的内部间隔件85的端面与半导体线和源极/漏极外延层80的端面之间的界面也垂直对准。栅电极104和内部间隔件85之间的界面具有朝向栅电极104突出的弯曲表面，而内部间隔件85和源极/漏极外延层80之间的界面是基本平坦的。如图1E所示，当形成空隙70时，半导体线25和源极/漏极外延层80的端面之间存在间隔(空隙)。如图1E所示，在该截面图中，空隙70具有一个弯曲的侧面和三个基本直的侧面。在一些实施例中，内部间隔件85由低k介电材料制成，低k介电材料诸如SiOC和/或SiOCN或任何其他合适的介电材料。低k介电材料具有小于二氧化硅的介电常数。
在一些实施例中，每个半导体线25的厚度和宽度均在从约5nm至约15nm的范围内，并且在其他实施例中，在从约6nm至约12nm的范围内。在一些实施例中，Z方向上邻近的半导体线之间的间隔在从约2nm至约6nm的范围内。在一些实施例中，内部间隔件85的厚度W1在从约2nm至约6nm的范围内。沟道区域中的半导体线25的截面形状可以是任何多边形(正方形，矩形，三角形等)、具有圆角的多边形、圆形或椭圆形(垂直地或水平地)。
在图1A至图1E中，示出了两个鳍结构11和四个半导体线25。然而，该数量不限于此。每个栅极的鳍结构的数量可以是一个、三个、四个或更多，并且半导体线25的数量可以是一个、两个、三个和更多，多达十个。
在某些实施例中，图1A至图1E的半导体器件是n型GAA FET。在其他实施例中，图1A至图1E的半导体器件是p型GAA FET。在一些实施例中，在同一衬底10上提供一个或多个n型GAA FET和一个或多个p型GAA FET。
图2至图16示出了根据本发明的一个实施例的用于制造图1A至图1E所示的GAAFET的示例性顺序工艺。应该理解，可以在图2至图16所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
如图2所示，将杂质离子(掺杂剂)12注入至硅衬底10以形成阱区域。实施离子注入以防止穿通效应。衬底10可以包括已经适当地掺杂有杂质(例如，p-型或n-型电导率)的各个区域。掺杂剂12是例如用于n型Fin FET的硼(BF2)或用于p型Fin FET的磷。
之后，如图3所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层20和第二半导体层25。此外，在堆叠层上方形成掩模层15。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一层或多层。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20是Si1-xGex，其中，x大于约0.3，或Ge(x＝1.0)，并且第二半导体层25是Si或Si1-yGey，其中，y小于约0.4，并且x＞y。在本发明中，“M”化合物或“M基化合物”意味着大部分化合物为M。
在另一实施例中，第二半导体层25是Si1-yGey，其中，y大于约0.3，或Ge，并且第一半导体层20是Si或Si1-xGex，其中，x小于约0.4，并且x＜y。在又其他实施例中，第一半导体层20由Si1-xGex制成，其中，x在从约0.3至约0.8的范围内，并且第二半导体层25由Si1-yGey制成，其中，y在从约0.1至约0.4的范围内。
在图3中，设置了四层第一半导体层20的和四层第二半导体层25。然而，层的数量不限于四个，并且可以小至1(每层)，并且在一些实施例中，每个第一半导体层和第二半导体层形成为2-10层。通过调整堆叠层的数量，可以调整GAA FET器件的驱动电流。
在衬底10上方外延形成第一半导体层20和第二半导体层25。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中，在从约2nm至约20nm的范围内，并且在其他实施例中，在从约5nm至约15nm的范围内。在一些实施例中，第二半导体层25的厚度在从约2nm至约20nm的范围内，并且在其他实施例中，在从约5nm至约15nm的范围内。每个第一半导体层20的厚度均可以是相同的，或可以是变化的。
在一些实施例中，底部的第一半导体层(与衬底10最接近的层)比剩余的第一半导体层更厚。在一些实施例中，底部的第一半导体层的厚度在从约10nm至约50nm的范围内，或在其他实施例中，在从20nm至40nm的范围内。
在一些实施例中，掩模层15包括第一掩模层15A和第二掩模层15B。第一掩模层15A是由氧化硅(可以通过热氧化形成)制成的垫氧化物层。第二掩模层15B由通过化学汽相沉积(CVD)(包括低压CVD(LPCVD)和等离子体增强CVD(PECVD))、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺形成的氮化硅(SiN)制成。通过使用包括光刻和蚀刻的图案化操作将掩模层15图案化成掩模图案。
下一步，如图4所示，通过使用图案化的掩模层图案化第一半导体层20和第二半导体层25的堆叠层，从而将堆叠层形成为在X方向上延伸的鳍结构30。在图4中，两个鳍结构30布置在Y方向上。但是鳍结构的数量不限于两个，并且可以小至一个和三个或更多。在一些实施例中，在鳍结构30的两侧上形成一个或多个伪鳍结构以改进图案化操作中的图案保真度。如图4所示，鳍结构30具有由堆叠的半导体层20、25构成的上部和阱部11。
在一些实施例中，鳍结构的上部沿着Y方向的宽度W1在从约10nm至约40nm的范围内，并且在其他实施例中，在从约20nm至约30nm的范围内。鳍结构的沿着Z方向的高度H1在从约100nm至约200nm的范围内。
可以通过合适的方法图案化堆叠的鳍结构30。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化该结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后，剩余的间隔件可以用于图案化堆叠的鳍结构30。
在形成鳍结构30之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全地嵌入在绝缘层内。用于绝缘层的绝缘材料可以包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。可以在形成绝缘层之后实施退火操作。之后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得最上面的第二半导体层25的上表面暴露于绝缘材料层。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成鳍衬垫层35。鳍衬垫层35由SiN或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。
在一些实施例中，鳍衬垫层35包括在衬底10和鳍结构11的底部的侧壁上方形成的第一鳍衬垫层以及在第一鳍衬底层上方形成的第二鳍衬垫层。在一些实施例中，每个衬垫层均具有在约1nm和约20nm之间的厚度。在一些实施例中，第一鳍衬垫层包括氧化硅并且具有在约0.5nm和约5nm之间的厚度，并且第二鳍衬垫层包括氮化硅并且具有在约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一个或多个工艺沉积衬垫层，但是可以利用任何可接受的工艺。
之后，如图5所示，使绝缘材料层凹进以形成隔离绝缘层40，使得鳍结构30的上部暴露。由于这种操作，鳍结构30通过隔离绝缘层40(也称为浅沟槽隔离(STI))彼此电隔离。
在图5所示的实施例中，使绝缘材料层40凹进直至暴露鳍结构(阱层)11的上部。在其他实施例中，未暴露鳍结构11的上部。第一半导体层20是随后将被部分地去除的牺牲层，并且第二半导体层25是随后将形成为用作GAA FET的沟道层的半导体线。
如图6所示，在形成隔离绝缘层40之后，形成牺牲(伪)栅极结构50。图6示出了在暴露的鳍结构30上方形成牺牲栅极结构50之后的结构。在鳍结构的将成为沟道区域的部分上方形成牺牲栅极结构50。牺牲栅极结构限定GAA FET的沟道区域。牺牲栅极结构50包括牺牲栅极介电层52和牺牲栅电极层54。牺牲栅极介电层52包括一层或多层绝缘材料，诸如氧化硅基材料。在一个实施例中，使用CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度在从约1nm至约5nm的范围内。
通过在鳍结构上方首先毯式沉积牺牲栅极介电层52形成牺牲栅极结构50。之后，在牺牲栅极介电层上和鳍结构上方毯式沉积牺牲栅电极层，从而使得鳍结构完全地嵌入在牺牲栅电极层内。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在从约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。掩模层包括垫SiN层56和氧化硅掩模层58。
下一步，如图6所示，对掩模层和牺牲栅电极层实施图案化操作并且将掩模层和牺牲栅电极层图案化层牺牲栅极结构50。牺牲栅极结构包括牺牲栅极介电层52、牺牲栅电极层54(例如，多晶硅)、垫SiN层56和氧化硅掩模层58。如图6所示，通过图案化牺牲栅极结构，在牺牲栅极结构的相对侧上部分地暴露第一和第二半导体层的堆叠层，从而限定源极/漏极(S/D)区域。在本发明中，源极和漏极可以互换使用并且它们的结构基本相同。在图6中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，在X方向上布置两个或更多牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧上形成一个或更多伪牺牲栅极结构以改进图案保真度。
在形成牺牲栅极结构之后，在暴露的鳍结构和牺牲栅极结构50上方共形地形成由绝缘材料制成的第一覆盖层51。此外，如图7所示，在第一覆盖层51上方形成第二覆盖层53。第一和第二覆盖层以共形的方式沉积，使得它们分别形成为在诸如侧壁的垂直表面、水平表面和牺牲栅极结构的顶部上具有基本相等的厚度。在一些实施例中，第一覆盖层51具有在从约2nm至约10nm的范围内的厚度，并且第二覆盖层53具有大于第一覆盖层的厚度并且具有在从约5nm至约20nm的范围内的厚度。
在一个实施例中，第一覆盖层51包括低k介电材料，诸如SiOC和/或SiOCN或任何其他合适的介电材料。第二覆盖层53包括SiN、SiON和SiCN的一种或多种或任何其他合适的介电材料。第一覆盖层和第二覆盖层由不同的材料制成，从而使得可以选择性地蚀刻它们的一个。可以通过ALD或CVD或任何其他合适的方法形成第一覆盖层51和第二覆盖层53。
之后，如图8所示，使源极/漏极区域的鳍结构向下凹进至大约在隔离绝缘层40的上表面。
随后，如图9所示，形成源极/漏极外延层80。源极/漏极外延层80包括用于n沟道FET的一层或多层Si、SiP、SiC和SiCP或用于p沟道FET的一层或多层Si、SiGe、Ge。对于P沟道FET，硼(B)也可以包含在源极/漏极中。可以通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成源极/漏极外延层80。如图9所示，在一些实施例中，从凹进的两个鳍结构生长源极/漏极外延层，并且生长的外延层在隔离绝缘层之上合并并且形成空隙89。源极/漏极外延层80形成为与设置在牺牲栅极结构50的侧面上方的第二覆盖层53接触。
随后，如图10A至图10D所示，通过湿和/或干蚀刻去除第二覆盖层53。图10A是立体图，图10B是沿着切割一个鳍结构的X方向的截面图，图10C是沿着切割图10D的间隙83的Y方向的截面图，并且图10D示出了另一立体图。
当第二覆盖层53由SiN制成时，可以使用H3PO4选择性地去除第二覆盖层53。如图10D所示，通过去除第二覆盖层53，在源极/漏极外延层80和设置在牺牲栅极结构的侧面上方的第一覆盖层51之间形成间隙83。如图10D所示，该结构的一部分暴露于间隙。间隙83的间隔与第二覆盖层53的厚度基本相同。
之后，如图11A至图11D所示，从鳍结构去除间隙83中的第一半导体层20的一部分，并且在第二半导体层25之间形成间隔21。可以使用相对第二半导体层25可以选择性地蚀刻第一半导体层20的蚀刻剂去除或蚀刻第一半导体层20。
当第一半导体层20是Ge或SiGe并且第二半导体层25是Si时，可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EPD)或氢氧化钾(KOH)溶液的湿蚀刻剂选择性地去除第一半导体层20。类似地，当第一半导体层20是Si并且第二半导体层25是Ge或SiGe时，可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EPD)或氢氧化钾(KOH)溶液的湿蚀刻剂选择性地去除第二半导体层25。如图11C所示，在一些实施例中，剩余的第二半导体层25具有圆角形状。如图11B所示，在一些实施例中，由于湿蚀刻性质，第一半导体层20的端面具有凹形。通过调整蚀刻时间，可以控制第一半导体层20的端面的位置。
下一步，如图12A至图12C所示，在如图11A至图11D所示的结构上方形成绝缘层85。可以通过ALD或CVD或任何其他合适的方法形成绝缘层85。如图12B所示，通过沉积绝缘层85，间隔21由绝缘层85的绝缘材料填充，从而形成内部间隔件85。在一些实施例中，绝缘层85包括低k介电材料，诸如SiOC和/或SiOCN或任何其他合适的介电材料。
在一些实施例中，如图12C所示，在内部间隔件85中形成一个或多个空隙70。在某些实施例中，第二半导体层25的一部分暴露于空隙。在其他实施例中，第二半导体层25的一部分没有暴露于空隙。在一些实施例中，没有形成空隙。
随后，如图13所示，形成层间介电(ILD)层95。用于ILD层95的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层95。在形成ILD层95之后，实施诸如CMP的平坦化操作，使得牺牲栅电极层的顶部暴露。之后，如图14所示，去除牺牲栅电极层54和牺牲栅极介电层52，从而形成暴露鳍结构的沟道区域的栅极间隔75。
在牺牲栅极结构的去除期间，ILD层95保护S/D结构80。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层54是多晶硅并且ILD层95是氧化硅时，诸如TMAH的湿蚀刻剂可以用于选择性地去除牺牲栅电极层54。之后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52。
如图15所示，在去除牺牲栅极结构之后，去除鳍结构中的第一半导体层20，从而形成第二半导体层25的线。如上所述，可以使用相对第二半导体层25可以选择性地蚀刻第一半导体层20的蚀刻剂去除或蚀刻第一半导体层20。
如图16所示，在形成第二半导体层25的半导体线之后，在每个沟道层(第二半导体层25的线)周围形成栅极介电层102，并且在栅极介电层102上形成栅电极层104。
在某些实施例中，栅极介电层102包括一层或多层介电材料，介电材料诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层102包括在沟道层和介电材料之间形成的界面层102A。
可以通过CVD、ALD或任何合适的方法形成栅极介电层102。在一个实施例中，使用诸如ALD的高共形沉积工艺形成栅极介电层102以确保在每个沟道层周围形成的栅极介电层具有均匀的厚度。在一个实施例中，栅极介电层102的厚度在从约1nm至约6nm的范围内。
在栅极介电层102上形成栅电极层104以包围每个沟道层。栅电极层104包括一层或多层导电材料，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其他合适的方法形成栅电极层104。栅电极层也沉积在ILD层95的上表面上方。之后，通过使用例如CMP平坦化形成在ILD层95上方的栅极介电层和栅电极层直至暴露ILD层95的顶面。如图1A所示，在平坦化操作之后，使栅电极层104凹进并且在凹进的栅电极104上方形成覆盖绝缘层106。覆盖绝缘层包括一层或多层氮化硅基材料，诸如SiN。可以通过沉积绝缘材料和随后的平坦化操作来形成覆盖绝缘层106。
在本发明的某些实施例中，一个或多个功函调整层(未示出)插入在栅极介电层102和栅电极层104之间。功函调整层由导电材料制成，导电材料诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或两种以上的这些材料的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成功函调整层。此外，可以使用不同的金属层分别形成用于n沟道FET和p沟道FET的功函调整层。
随后，通过使用干蚀刻在ILD层95中形成接触孔。在一些实施例中，蚀刻S/D外延层80的上部。在一些实施例中，在S/D外延层80上方形成硅化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi的一种或多种。之后，在如图1A所示的接触孔中形成导电材料130。导电材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的一种或多种。应该理解，GAA FET经受进一步CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
图17A至图17E示出了根据本发明的其他实施例的半导体FET器件的各个视图。图17A是立体图，图17B是对应于图17A的Y1-Y1的截面图，图17C是对应于图17A的Y2-Y2的截面图，图17D示出了对应于图17C的X1-X1的截面图，并且图17E示出了对应于图17C的X2-X2的截面图。在以下实施例中，可以采用与关于图1A至图16描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
在图17A至图17E的GAA FET中，半导体FET是p型GAA FET，并且通过第一半导体层20配置用于沟道区域的半导体线。在一些实施例中，第一半导体层20是Si1-xGex，其中，x大于约0.3，或Ge(x＝1.0)，并且第二半导体层25是Si或Si1-yGey，其中，y小于约0.4，并且x＞y。此外，源极/漏极区域的结构与图1A至图1E所示的结构不同。在图17A至图17E中，第一半导体层20的半导体线延伸至源极/漏极区域内，并且由源极/漏极外延层81包裹。
如图17A至图17E所示，在半导体衬底10上方提供两个半导体鳍结构11。在某些实施例中，衬底10由晶体Si制成。鳍结构11的底部由绝缘层35(鳍衬垫层)覆盖。鳍衬垫层35包括一层或多层绝缘材料。诸如浅沟槽隔离(STI)的隔离绝缘层40设置在衬底10上方的沟槽中。隔离绝缘层40可以由合适的介电材料制成，合适的介电材料诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。
如图17B所示，沟道层20(为半导体线)设置在鳍结构11上方。每个沟道层20均由栅极介电层102和栅电极层104包裹环绕。在一些实施例中，栅极介电层102包括界面层102A和高k介电层102B。此外，栅极覆盖绝缘层106设置在栅电极层104上方。
如图17A、图17C和图17D所示，源极/漏极外延层81设置在鳍结构11的源极/漏极区域上方。源极/漏极外延层81由层间介电(ILD)层95覆盖。此外，在源极/漏极外延层81和ILD层95之间以及栅电极104和ILD层95之间形成第一覆盖层51和/或绝缘层85。此外，源极/漏极接触件130设置为与源极/漏极外延层81接触。
图17C是切割栅电极104和源极/漏极外延层81之间的区域处的绝缘层85的垂直部分的Y方向上的截面图。在该区域中，半导体线20至少部分地由绝缘层85覆盖。在一些实施例中，在半导体线20之间的绝缘层85中形成一个或多个空隙70。在其他实施例中，没有形成空隙。
图17D示出了对应于图17C的X1-X1的截面图，并且图17E示出了对应于图17C的X2-X2的截面图。如图17D所示，绝缘层85(作为内部间隔件)设置在栅电极层104和源极/漏极外延层81的端面之间。在一些实施例中，栅极介电层102设置在绝缘层85和栅电极层104之间。如图17D所示，与源极/漏极外延层81接触的内部间隔件85的端面垂直对准(设置在相同垂直平面上)。
栅电极104和内部间隔件85之间的界面具有朝向栅电极104突出的弯曲表面，而内部间隔件85和源极/漏极外延层81之间的界面是基本平坦的。如图17E所示，当形成空隙70时，半导体线20和源极/漏极外延层81的端面之间存在间隔(空隙)。在一些实施例中，内部间隔件85由低k介电材料制成，低k介电材料诸如SiOC和/或SiOCN或任何其他合适的介电材料。
在一些实施例中，每个半导体线20的厚度和宽度均在从约5nm至约15nm的范围内，并且在其他实施例中，在从约6nm至约12nm的范围内。在一些实施例中，Z方向上邻近的半导体线之间的间隔在从约2nm至约6nm的范围内。在一些实施例中，内部间隔件85的厚度W1在从约2nm至约6nm的范围内。沟道区域中的半导体线20的截面形状可以是任何多边形(正方形，矩形，三角形等)、具有圆角的多边形、圆形或椭圆形(垂直地或水平地)。
在图17A至图17E中，示出了两个鳍结构11和四个半导体线20。然而，该数量不限于此。每个栅电极的鳍结构的数量可以是一个、三个、四个或更多，并且半导体线20的数量可以是一个、两个、三个和更多，多达十个。
在某些实施例中，在同一衬底10上提供图1A至图1E的一个或多个半导体器件(n型和/或p型GAA FET)和图17A至图17E的一个或多个p型GAA FET。
图18至图32示出了根据本发明的一个实施例的用于制造图17A至图17E所示的GAAFET的示例性顺序工艺。应该理解，可以在图18至图32所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与关于图1A至图16描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。图1A至图1E的GAAFET可以与图17A至图17E所示的GAA FET一起制造。
如图18所示，将杂质离子(掺杂剂)12注入至硅衬底10以形成阱区域。实施离子注入以防止穿通效应。衬底10可以包括已经适当地掺杂有杂质(例如，p-型或n-型电导率)的各个区域。掺杂剂12是例如用于p型Fin FET的磷。
之后，如图19所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层20和第二半导体层25。此外，在堆叠层上方形成掩模层15。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一层或多层。在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20是Si1-xGex，其中，x大于约0.3，或Ge(x＝1.0)，并且第二半导体层25是Si或Si1-yGey，其中，y小于约0.4，并且x＞y。
在图20中，设置了四层第一半导体层20和四层第二半导体层25。然而，层的数量不限于四个，并且可以小至1(每层)，并且在一些实施例中，每个第一半导体层和第二半导体层形成为2-10层。通过调整堆叠层的数量，可以调整GAA FET器件的驱动电流。
在衬底10上方外延形成第一半导体层20和第二半导体层25。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中，第一半导体层20的厚度在从约2nm至约20nm的范围内，并且在其他实施例中，在从约5nm至约15nm的范围内。在一些实施例中，第二半导体层25的厚度在从约2nm至约20nm的范围内，并且在其他实施例中，在从约5nm至约15nm的范围内。每个第一半导体层20的厚度均可以是相同的，或可以是变化的。
在一些实施例中，底部的第一半导体层20(与衬底10最接近的层)比剩余的第一半导体层更厚。在一些实施例中，底部的第一半导体层的厚度在从约10nm至约50nm的范围内，或在其他实施例中，在从20nm至40nm的范围内。
在一些实施例中，掩模层15包括第一掩模层15A和第二掩模层15B。第一掩模层15A是由氧化硅(可以通过热氧化形成)制成的垫氧化物层。第二掩模层15B由氮化硅(SiN)制成。通过使用包括光刻和蚀刻的图案化操作将掩模层15图案化成掩模图案。
下一步，如图20所示，通过使用图案化的掩模层图案化第一半导体层20和第二半导体层25的堆叠层，从而将堆叠层形成为在X方向上延伸的鳍结构30。在图20中，在Y方向上布置两个鳍结构30。但是鳍结构的数量不限于两个，并且可以小至一个和三个以上。在一些实施例中，在鳍结构30的两侧上形成一个或多个伪鳍结构以改进图案化操作中的图案保真度。如图20所示，鳍结构30具有由堆叠的半导体层20、25构成的上部和阱部11。
在一些实施例中，鳍结构的上部沿着Y方向的宽度W1在从约10nm至约40nm的范围内，并且在其他实施例中，在从约20nm至约30nm的范围内。鳍结构的沿着Z方向的高度H1在从约100nm至约200nm的范围内。
可以通过合适的方法图案化堆叠的鳍结构30。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化该结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后，剩余的间隔件可以用于图案化堆叠的鳍结构30。
在形成鳍结构30之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全地嵌入在绝缘层内。之后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得最上面的第二半导体层25的上表面暴露于绝缘材料层。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成鳍衬垫层35。鳍衬垫层35由SiN或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。
之后，如图21所示，使绝缘材料层凹进以形成隔离绝缘层40，使得鳍结构30的上部暴露。由于这种操作，鳍结构30通过隔离绝缘层40(STI)彼此电隔离。
在图21所示的实施例中，使绝缘材料层40凹进直至暴露鳍结构(阱层)11的上部。在其他实施例中，未暴露鳍结构11的上部。第二半导体层25是随后将被部分地去除的牺牲层，并且第一半导体层20是随后将形成为用作GAA FET的沟道层的半导体线。
如图22所示，在形成隔离绝缘层40之后，形成牺牲(伪)栅极结构50。图22示出了在暴露的鳍结构30上方形成牺牲栅极结构50之后的结构。在鳍结构的将成为沟道区域的部分上方形成牺牲栅极结构50。牺牲栅极结构限定GAA FET的沟道区域。牺牲栅极结构50包括牺牲栅极介电层52和牺牲栅电极层54。牺牲栅极介电层52包括一层或多层绝缘材料，诸如氧化硅基材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度在从约1nm至约5nm的范围内。
通过在鳍结构上方首先毯式沉积牺牲栅极介电层52形成牺牲栅极结构50。之后，在牺牲栅极介电层上和鳍结构上方毯式沉积牺牲栅电极层，从而使得鳍结构完全地嵌入在牺牲栅电极层内。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在从约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层54上方形成掩模层。掩模层包括垫SiN层56和氧化硅掩模层58。
下一步，如图22所示，对掩模层和牺牲栅电极层实施图案化操作并且将掩模层和牺牲栅电极层图案化层牺牲栅极结构50。牺牲栅极结构包括牺牲栅极介电层52、牺牲栅电极层54(例如，多晶硅)、垫SiN层56和氧化硅掩模层58。如图22所示，通过图案化牺牲栅极结构，在牺牲栅极结构的相对侧上部分地暴露第一和第二半导体层的堆叠层，从而限定源极/漏极(S/D)区域。在本发明中，源极和漏极可以互换使用并且它们的结构基本相同。在图22中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，在X方向上布置两个或更多牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧上形成一个或更多伪牺牲栅极结构以改进图案保真度。
在形成牺牲栅极结构之后，在暴露的鳍结构30和牺牲栅极结构50上方共形地形成由绝缘材料制成的第一覆盖层51。此外，如图23所示，在第一覆盖层51上方形成第二覆盖层53。第一和第二覆盖层以共形的方式沉积，使得它们分别形成为在诸如侧壁的垂直表面、水平表面和牺牲栅极结构的顶部上具有基本相等的厚度。在一些实施例中，第一覆盖层51具有在从约2nm至约10nm的范围内的厚度，并且第二覆盖层53具有大于第一覆盖层的厚度并且具有在从约5nm至约20nm的范围内的厚度。
在一个实施例中，第一覆盖层51包括诸如SiOC和/或SiOCN或任何其他合适的介电材料的低k介电材料。第二覆盖层53包括SiN、SiON和SiCN的一种或多种或任何其他合适的介电材料。第一覆盖层和第二覆盖层由不同的材料制成，从而使得可以选择性地蚀刻它们的一个。可以通过ALD或CVD或任何其他合适的方法形成第一覆盖层51和第二覆盖层53。
之后，如图24所示，去除源极/漏极区域的鳍结构的第二半导体层25，从而留下用作半导体线的第一半导体层20。当第二半导体层25是Ge或SiGe并且第一半导体层20是Si时，可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EPD)或氢氧化钾(KOH)溶液的湿蚀刻剂选择性地去除第二半导体层25。
随后，如图25所示，形成源极/漏极外延层81。源极/漏极外延层81包括Si、SiGe、Ge或任何其他合适的晶体半导体材料的一层或多层。源极/漏极外延层81可以包含硼。可以通过使用CVD、ALD或分子束外延(MBE)的外延生长方法来形成源极/漏极外延层81。如图25所示，从凹进的两个鳍结构生长源极/漏极外延层。源极/漏极外延层81包裹环绕每个第一半导体层(线)20。在一些实施例中，邻近的源极/漏极外延层81在隔离绝缘层40之上合并，并且在其他实施例中，在相应的鳍结构上方独立地形成源极/漏极外延层81。源极/漏极外延层81形成为与设置在牺牲栅极结构50的侧面上方的第二覆盖层53接触。
随后，如图26A至图26D所示，通过湿和/或干蚀刻去除第二覆盖层53。图26A是立体图，图26B是沿着切割一个鳍结构的X方向的截面图，图26C是沿着切割图26D的间隙83的Y方向的截面图，并且图26D示出了另一立体图。
当第二覆盖层53由SiN制成时，可以通过使用H3PO4选择性地去除第二覆盖层53。如图26D所示，通过去除第二覆盖层53，在源极/漏极外延层81和设置在牺牲栅极结构的侧面上方的第一覆盖层51之间形成间隙83。如图26D所示，该结构的一部分暴露于间隙83。间隙83的间隔与第二覆盖层53的厚度基本相同。
之后，如图27A至图27D所示，从鳍结构去除间隙83中的第二半导体层25的一部分，并且在第一半导体层20之间形成间隔21。可以使用相对第一半导体层20可以选择性地蚀刻第二半导体层25的蚀刻剂去除或蚀刻第二半导体层25。
如图27C所示，在一些实施例中，剩余的第一半导体层20具有圆角形状。如图27B所示，在一些实施例中，由于湿蚀刻性质，第二半导体层25的端面具有凹形。通过调整蚀刻时间，可以控制第二半导体层25的端面的位置。
下一步，如图28A至图28C所示，在如图27A至图27D所示的结构上方形成绝缘层85。可以通过ALD或CVD或任何其他合适的方法形成绝缘层85。如图28B所示，通过沉积绝缘层85，间隔21由绝缘层85的绝缘材料填充，从而形成内部间隔件85。在一些实施例中，绝缘层85包括低k介电材料，诸如SiOC和/或SiOCN或任何其他合适的介电材料。
在一些实施例中，如图28C所示，在内部间隔件85中形成一个或多个空隙70。在某些实施例中，第一半导体层20的一部分暴露于空隙。在其他实施例中，第一半导体层20的部分没有暴露于空隙。在一些实施例中，没有形成空隙。
随后，如图29所示，形成层间介电(ILD)层95。用于ILD层95的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层95。在形成ILD层95之后，实施诸如CMP的平坦化操作，使得牺牲栅电极层的顶部暴露。之后，如图30所示，去除牺牲栅电极层54和牺牲栅极介电层52，从而形成暴露鳍结构的沟道区域的栅极间隔76。
在牺牲栅极结构的去除期间，ILD层95保护S/D结构81。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层54是多晶硅并且ILD层95是氧化硅时，诸如TMAH溶液的湿蚀刻剂可以用于选择性地去除牺牲栅电极层54。之后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52。
如图31所示，在去除牺牲栅极结构之后，去除鳍结构中的第二半导体层25，从而形成第一半导体层20的线。如上所述，可以使用相对第一半导体层20可以选择性地蚀刻第二半导体层25的蚀刻剂去除或蚀刻第二半导体层25。
如图32所示，在形成第一半导体层20的半导体线之后，在每个沟道层(第一半导体层20的线)周围形成栅极介电层102，并且在栅极介电层102上形成栅电极层104。
随后，通过使用干蚀刻在ILD层95中形成接触孔。在一些实施例中，蚀刻S/D外延层81的上部。在一些实施例中，在S/D外延层81上方形成硅化物层。之后，在如图17A所示的接触孔中形成导电材料130。导电材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的一种或多种。应该理解，GAA FET经受进一步CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
图33A至图33E示出了根据本发明的其他实施例的半导体FET器件的各个视图，并且图34A至图34D示出了根据本发明的其他实施例的半导体FET器件的各个视图。图33A是立体图，图33B是对应于图33A的Y1-Y1的截面图，图33C是对应于图33A的Y2-Y2的截面图，图33D示出了对应于图33C的X1-X1的截面图，并且图33E示出了对应于图33C的X2-X2的截面图。图34A是立体图，图34B是对应于图34A的Y1-Y1的截面图，图34C是对应于图34A的Y2-Y2的截面图，并且图34D示出了对应于图34C的X1-X1的截面图。在以下实施例中，可以采用与关于图1A至图32描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。在一些实施例中，可以在同一衬底上提供图33A至图33E所示的GAA FET和图34A至图34D所示的FinFET。
图33A至图33E所示的GAA FET与图1A至图1E所示的GAA FET基本相同，除了在绝缘层85和ILD层95之间进一步形成蚀刻停止层(ESL)87。ESL 87包括通过ALD、CVD或任何其他合适的方法形成的诸如SiN和SiON或任何其他合适的材料的一层或多层绝缘材料。图33A至图33E所示的GAA FET可以是n型FET或P型FET。
在图33A至图33E所示的GAA FET中，沟道区域的半导体线由第二半导体层25制成。在一些实施例中，第二半导体层25的截面图是具有圆角的矩形形状。在一些实施例中，第二半导体层25的宽度W11在从约5nm至约15nm的范围内并且第二半导体层25的厚度T11在从约1.5nm至约10nm的范围内。在其他实施例中，第二半导体层25的宽度W11在从约6nm至约10nm的范围内并且第二半导体层25的厚度T11在从约2nm至约6nm的范围内。在一些实施例中，间距P11在从约5nm至约15nm的范围内，并且在其他实施例中，在从约8nm至约12nm的范围内。
在图34A至图34D的FinFET中，半导体FET是p型FinFET并且沟道区域包括第一半导体层20和第二半导体层25。在一些实施例中，第一半导体层20是Si1-xGex，其中，x大于约0.3，或Ge(x＝1.0)，并且第二半导体层25是Si或Si1-yGey，其中，y小于约0.4，并且x＞y。此外，源极/漏极区域的结构与图1A至图1E、图17A至图17E或图33A至图33E所示的结构不同。在图34A至图34D的FinFET中，源极/漏极区域包括交替堆叠的第一半导体层20和第二半导体层25，并且源极/漏极外延层81包裹环绕堆叠的源极/漏极结构。
如图34B和图34D所示，沟道区域包括第一半导体层20和第二半导体层25。第二半导体层25的宽度小于第一半导体层20的宽度。在一些实施例中，第一半导体层20在Y方向上的宽度在从约3nm至约10nm的范围内，并且第二半导体层25在Y方向上的宽度在从约1nm至约5nm的范围内。在其他实施例中，第一半导体层20在Y方向上的宽度在从约4nm至约6nm的范围内，并且第二半导体层25在Y方向上的宽度在从约2nm至约4nm的范围内。在一些实施例中，第一半导体层20和第二半导体层25之间的宽度的差异在从约1nm至约3nm的范围内。
图35至图40C示出了根据本发明的一个实施例的用于制造图34A至图34D所示的FinFET的示例性顺序工艺。应该理解，可以在图35至图40C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与关于图1A至图34D描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。图1A至图1E的GAA FET、图17A至图17E的GAA FET和/或图33A至图33E的GAA FET可以与图34A至图34D所示的FinFET一起制造。
如图35所示，在形成图23所示的结构之后，去除设置在鳍结构的源极/漏极区域上方的第二覆盖层53和第一覆盖层51。
随后，如图36所示，形成源极/漏极外延层81。源极/漏极外延层81包括Si、SiGe、Ge或任何其他合适的晶体半导体材料的一层或多层。源极/漏极外延层81可以包含硼(B)。可以通过使用CVD、ALD或分子束外延(MBE)的外延生长方法来形成源极/漏极外延层81。如图36所示，从凹进的两个鳍结构生长源极/漏极外延层。源极/漏极外延层81包裹环绕每个鳍结构的上部。在一些实施例中，邻近的源极/漏极外延层81在隔离绝缘层40之上合并，并且在其他实施例中，在相应的鳍结构上方独立地形成源极/漏极外延层81。源极/漏极外延层81形成为与设置在牺牲栅极结构的侧面上方的第二覆盖层接触。
之后，如图37A至图37C所示，通过湿和/或干蚀刻去除第二覆盖层53。图37A是立体图，图37B是沿着切割一个鳍结构的X方向的截面图，并且图37C是沿着切割图26D的间隙83的Y方向的截面图。
当第二覆盖层53由SiN制成时，可以通过使用H3PO4选择性地去除第二覆盖层53。如图37B所示，通过去除第二覆盖层53，在源极/漏极外延层81和设置在牺牲栅极结构的侧面上方的第一覆盖层51之间形成间隙83。如图37B所示，该鳍结构的一部分暴露于间隙83。
之后，如图38A至图38C所示，在图37A至图37C所示的结构上方形成绝缘层85。可以通过ALD或CVD或任何其他合适的方法形成绝缘层85。在一些实施例中，绝缘层85包括低k介电材料，诸如SiOC和/或SiOCN或任何其他合适的介电材料。
随后，如图39A至图39C所示，形成层间介电(ILD)层95。在一些实施例中，在形成ILD层95之前，在绝缘层85上方形成蚀刻停止层(ESL)87。ESL 87包括通过ALD、CVD或任何其他合适的方法形成的诸如SiN和SiON或任何其他合适的材料的一层或多层绝缘材料。
用于ILD层95的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层95。在形成ILD层95之后，实施诸如CMP的平坦化操作，使得牺牲栅电极层54的顶部暴露。之后，如图39A至图39C所示，去除牺牲栅电极层54和牺牲栅极介电层52，从而形成暴露鳍结构的沟道区域的栅极间隔76。
如图39C所示，在去除牺牲栅极结构之后，部分地去除鳍结构中的第二半导体层25。如上所述，可以使用相对第一半导体层20可以选择性地蚀刻第二半导体层25的蚀刻剂蚀刻第二半导体层25。
如图40A至图40C所示，在形成第一半导体层20的半导体线之后，在包括第一半导体层20和第二半导体层25的沟道层上方形成栅极介电层102，并且在栅极介电层102上形成栅电极层104。
随后，通过使用干蚀刻在ILD层95中形成接触孔。在一些实施例中，蚀刻S/D外延层81的上部。在一些实施例中，在S/D外延层81上方形成硅化物层。之后，在如图34A至图34D所示的接触孔中形成导电材料130。导电材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的一种或多种。应该理解，FET经受进一步CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
此处描述的各个实施例或实例提供了超越现有技术的若干优势。例如，在本发明中，由于在形成源极/漏极外延层之后形成内部间隔件85，因此可以自对准方式形成内部间隔件。利用上述实施例，可以更精确地控制内部间隔件的厚度、形状和/或位置，并且从而控制源极/漏极和栅极周围的电容。
应该理解，不是所有的优势都必需在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。
根据本发明的方面，在制造半导体器件的方法中，形成其中第一半导体层和第二半导体层交替堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构上方形成第一覆盖层并且在第一覆盖层上方形成第二覆盖层。在牺牲栅极结构的相对侧上形成源极/漏极外延层。在形成源极/漏极外延层之后，去除第二覆盖层，从而在源极/漏极外延层和第一覆盖层之间形成间隙，从间隙暴露鳍结构的一部分。去除间隙中的第一半导体层的一部分，从而在第二半导体层之间形成间隔。用第一绝缘材料填充间隔。在以上或以下一个或多个实施例中，在第二半导体层之间的第一绝缘材料中形成一个或多个空隙。在以上或以下一个或多个实施例中，第一绝缘材料是低k介电材料。在以上或以下一个或多个实施例中，在源极/漏极外延层和第一覆盖层上进一步形成第一绝缘材料。在以上或以下一个或多个实施例中，第一覆盖层由第一介电材料制成并且第二覆盖层由与第一介电材料不同的第二介电材料制成。在以上或以下一个或多个实施例中，第一介电材料是低k介电材料。在以上或以下一个或多个实施例中，形成源极/漏极外延层包括：使未由牺牲栅极结构覆盖的鳍结构的一部分凹进，并且在凹进的鳍结构上方形成第三半导体层作为源极/漏极外延层。第三半导体层由与第二半导体层不同的半导体材料制成。在以上或以下一个或多个实施例中，在形成第一绝缘材料之后，去除牺牲栅极结构，从而暴露鳍结构的一部分。从暴露的鳍结构去除第一半导体层，从而形成包括第二半导体层的沟道层。在沟道层周围形成栅极介电层和栅电极层。在以上或以下一个或多个实施例中，栅电极层与第一绝缘材料接触并且通过第一绝缘材料与源极/漏极外延层隔离。在以上或以下一个或多个实施例中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。
根据本发明的另一方面，在制造半导体器件的方法中，形成其中第一半导体层和第二半导体层交替堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构上方形成第一覆盖层并且在第一覆盖层上方形成第二覆盖层。从未由牺牲栅极结构覆盖的鳍结构的一部分去除第二半导体层，从而形成由第一半导体层制成的源极/漏极层。在源极/漏极层上方形成源极/漏极外延层。在形成源极/漏极外延层之后，去除第二覆盖层，从而在源极/漏极外延层和第一覆盖层之间形成间隙，从间隙暴露鳍结构的一部分。去除间隙中的第二半导体层的一部分，从而在第一半导体层之间形成间隔。用第一绝缘材料填充间隔。在以上或以下一个或多个实施例中，在第一半导体层之间的第一绝缘材料中形成一个或多个空隙。在以上或以下一个或多个实施例中，在源极/漏极外延层和第一覆盖层上进一步形成第一绝缘材料。在以上或以下一个或多个实施例中，第一覆盖层由第一介电材料制成，并且第二覆盖层由与第一介电材料不同的第二介电材料制成。在以上或以下一个或多个实施例中，在形成第一绝缘材料之后，去除牺牲栅极结构，从而暴露鳍结构的一部分。从暴露的鳍结构去除第二半导体层，从而形成由第一半导体层制成的沟道层。在沟道层周围形成栅极介电层和栅电极层。在以上或以下一个或多个实施例中，栅电极层与第一绝缘材料接触并且通过第一绝缘材料与源极/漏极外延层隔离。在以上或以下一个或多个实施例中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。
根据本发明的另一方面，在制造半导体器件的方法中，形成其中第一半导体层和第二半导体层交替堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构上方形成第一覆盖层并且在第一覆盖层上方形成第二覆盖层。从未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域去除第一和第二覆盖层，从而暴露鳍结构的源极/漏极区域。在源极/漏极区域上方形成源极/漏极外延层。在源极/漏极外延层和第一覆盖层上方形成第一绝缘层。在第一绝缘层上方形成蚀刻停止层。在蚀刻停止层上方形成层间介电层。在以上或以下一个或多个实施例中，在形成层间介电层之后，去除牺牲栅极结构，从而暴露鳍结构的一部分。从暴露的鳍结构部分地去除第二半导体层，从而形成包括第一半导体层和第二半导体层(具有比第一半导体层更薄的宽度)的沟道层。在沟道层周围形成栅极介电层和栅电极层。在以上或以下一个或多个实施例中，第一绝缘层由低k介电材料制成。
根据本发明的一个方面，半导体器件包括设置在衬底上方的第一半导体线、与第一半导体线的端部接触的第一源极/漏极区域、设置在第一半导体线的每个沟道区域上并且包裹第一半导体线的每个沟道区域的栅极介电层、设置在栅极介电层上并且包裹每个沟道区域的栅电极层以及分别设置在间隔中的第一绝缘间隔件。该间隔由邻近的第一半导体线、栅电极层和第一源极/漏极区域限定。与第一源极/漏极区域接触的第一绝缘间隔件的端面垂直对准。在以上或以下一个或多个实施例中，与第一源极/漏极区域接触的第一绝缘间隔件的端面与第一半导体线和第一源极/漏极区域的端部之间的界面垂直对准。在以上或以下一个或多个实施例中，在第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙。在以上或以下一个或多个实施例中，第一绝缘间隔件由低k介电材料制成。在以上或以下一个或多个实施例中，低k介电材料包括选自SiOC和SiOCN组成的组的至少一种。在以上或以下一个或多个实施例中，在源极/漏极区域上方和栅电极层的侧面上方形成第一绝缘层，并且第一绝缘层由与第一绝缘间隔件相同的材料制成并且与第一绝缘间隔件同时形成。在以上或以下一个或多个实施例中，半导体器件还包括设置在栅电极层和第一绝缘层的侧面之间的覆盖层。在以上或以下一个或多个实施例中，源极/漏极区域和第一覆盖层通过第一绝缘层分隔开。
根据本发明的另一方面，半导体器件包括设置在衬底上方的第一半导体线、包裹第一半导体线的源极/漏极区域的第一源极/漏极外延层、设置在第一半导体线的每个沟道区域上并且包裹第一半导体线的每个沟道区域的栅极介电层、设置在栅极介电层上并且包裹每个沟道区域的栅电极层以及分别设置在间隔中的第一绝缘间隔件。该间隔由邻近的第一半导体线、栅电极层和第一源极/漏极区域限定。与第一源极/漏极区域接触的第一绝缘间隔件的端面垂直对准。在以上或以下一个或多个实施例中，第一半导体线由SiGe或Ge制成。在以上或以下一个或多个实施例中，在第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙。在以上或以下一个或多个实施例中，第一绝缘间隔件包括选自SiOC和SiOCN组成的组的至少一种。在以上或以下一个或多个实施例中，在源极/漏极外延层上方和栅电极的侧面上方形成第一绝缘层，并且第一绝缘层由与第一绝缘间隔件相同的材料制成并且与第一绝缘间隔件同时形成。在以上或以下一个或多个实施例中，半导体器件还包括设置在栅电极层和第一绝缘层的侧面之间的覆盖层。在以上或以下一个或多个实施例中，源极/漏极区域和第一覆盖层通过第一绝缘层分隔开。
根据本发明的另一方面，半导体器件包括第一场效应晶体管(FET)和第二FET。第一FET包括设置在衬底上方的第一半导体线、与第一半导体线的端部接触的第一源极/漏极外延层、设置在第一半导体线的每个沟道区域上并且包裹第一半导体线的每个沟道区域的第一栅极介电层、设置在第一栅极介电层上并且包裹每个沟道区域的第一栅电极层以及分别设置在间隔中的第一绝缘间隔件。该间隔由邻近的第一半导体线、第一栅电极层和第一源极/漏极外延层限定。第二FET包括其中第一半导体层和第二半导体层交替堆叠的鳍结构、设置在鳍结构的源极/漏极区域上方的第二源极/漏极外延层、设置在鳍结构的沟道区域上方的第二栅极介电层以及分别设置在第二栅极介电层上的第二栅电极层。在以上或以下一个或多个实施例中，第一FET是n型FET并且第二FET是p型FET。在以上或以下一个或多个实施例中，与第一源极/漏极外延层接触的第一绝缘间隔件的端面垂直对准。在以上或以下一个或多个实施例中，在第一半导体层之间的第一绝缘间隔件中形成一个或多个空隙。在以上或以下一个或多个实施例中，沟道区域中的第一半导体层的宽度小于沟道区域中的第二半导体层的宽度。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；在所述牺牲栅极结构的相对两侧上形成源极/漏极外延层；在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；去除所述第一半导体层的位于所述间隙中的部分，从而在所述第二半导体层之间形成间隔；以及用第一绝缘材料填充所述间隔。
在上述方法中，在所述第二半导体层之间的所述第一绝缘材料中形成一个或多个空隙。
在上述方法中，所述第一绝缘材料是低k介电材料。
在上述方法中，所述第一绝缘材料进一步形成在所述源极/漏极外延层和所述第一覆盖层上。
在上述方法中，所述第一覆盖层由第一介电材料制成并且所述第二覆盖层由与所述第一介电材料不同的第二介电材料制成。
在上述方法中，所述第一介电材料是低k介电材料。
在上述方法中，形成所述源极/漏极外延层包括：凹进所述鳍结构的未被所述牺牲栅极结构覆盖的部分；以及在凹进的鳍结构上方形成第三半导体层作为源极/漏极外延层；其中，所述第三半导体层由与所述第二半导体层不同的半导体材料制成。
在上述方法中，还包括，在形成所述第一绝缘材料之后：去除所述牺牲栅极结构，从而暴露所述鳍结构的一部分；从暴露的鳍结构去除所述第一半导体层，从而形成包括所述第二半导体层的沟道层；以及在所述沟道层周围形成栅极介电层和栅电极层。
在上述方法中，所述栅电极层与所述第一绝缘材料接触并且通过所述第一绝缘材料与所述源极/漏极外延层隔离。
在上述方法中，所述第一半导体层由SiGe制成，以及所述第二半导体层由Si制成。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；从所述鳍结构的未被所述牺牲栅极结构覆盖的部分去除所述第二半导体层，从而形成包括所述第一半导体层的源极/漏极层；在所述源极/漏极层上方形成源极/漏极外延层；在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；去除所述第二半导体层的位于所述间隙中的部分，从而在所述第一半导体层之间形成间隔；以及用第一绝缘材料填充所述间隔。
在上述方法中，在所述第一半导体层之间的所述第一绝缘材料中形成一个或多个空隙。
在上述方法中，所述第一绝缘材料进一步形成在所述源极/漏极外延层和所述第一覆盖层上。
在上述方法中，所述第一覆盖层由第一介电材料制成，并且所述第二覆盖层由与所述第一介电材料不同的第二介电材料制成。
在上述方法中，还包括，在形成所述第一绝缘材料之后：去除所述牺牲栅极结构，从而暴露所述鳍结构的一部分；从暴露的鳍结构去除所述第二半导体层，从而形成由所述第一半导体层制成的沟道层；以及在所述沟道层周围形成栅极介电层和栅电极层。
在上述方法中，所述栅电极层与所述第一绝缘材料接触并且通过所述第一绝缘材料与所述源极/漏极外延层隔离。
在上述方法中，所述第一半导体层由SiGe制成，以及所述第二半导体层由Si制成。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一半导体线，设置在衬底上方；第一源极/漏极区域，与所述第一半导体线的端部接触；栅极介电层，设置在所述第一半导体线的每个沟道区域上并且包裹环绕所述第一半导体线的每个沟道区域；栅电极层，设置在所述栅极介电层上并且包裹环绕所述每个沟道区域；以及第一绝缘间隔件，分别设置在间隔中，所述间隔由邻近的第一半导体线、所述栅电极层和所述第一源极/漏极区域限定，其中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面垂直对准。
在上述半导体器件中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面与所述第一半导体线和所述第一源极/漏极区域的端部之间的界面垂直对准。
在上述半导体器件中，在所述第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；
在所述鳍结构上方形成牺牲栅极结构；
在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；
在所述牺牲栅极结构的相对两侧上形成源极/漏极外延层；
在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；
去除所述第一半导体层的位于所述间隙中的部分，从而在所述第二半导体层之间形成间隔；以及
用第一绝缘材料填充所述间隔，
在用所述第一绝缘材料填充所述间隔期间，所述第一覆盖层保留在所述牺牲栅极结构上方。
2.根据权利要求1所述的方法，其中，在所述第二半导体层之间的所述第一绝缘材料中形成一个或多个空隙。
3.根据权利要求1所述的方法，其中，所述第一绝缘材料是低k介电材料。
4.根据权利要求1所述的方法，其中，所述第一绝缘材料进一步形成在所述源极/漏极外延层和所述第一覆盖层上。
5.根据权利要求1所述的方法，其中，所述第一覆盖层由第一介电材料制成并且所述第二覆盖层由与所述第一介电材料不同的第二介电材料制成。
6.根据权利要求5所述的方法，其中，所述第一介电材料是低k介电材料。
7.根据权利要求1所述的方法，其中，形成所述源极/漏极外延层包括：
凹进所述鳍结构的未被所述牺牲栅极结构覆盖的部分；以及
在凹进的鳍结构上方形成第三半导体层作为源极/漏极外延层；
其中，所述第三半导体层由与所述第二半导体层不同的半导体材料制成。
8.根据权利要求1所述的方法，还包括，在形成所述第一绝缘材料之后：
去除所述牺牲栅极结构，从而暴露所述鳍结构的一部分；
从暴露的鳍结构去除所述第一半导体层，从而形成包括所述第二半导体层的沟道层；以及
在所述沟道层周围形成栅极介电层和栅电极层。
9.根据权利要求8所述的方法，其中，所述栅电极层与所述第一绝缘材料接触并且通过所述第一绝缘材料与所述源极/漏极外延层隔离。
10.根据权利要求1所述的方法，其中：
所述第一半导体层由SiGe制成，以及
所述第二半导体层由Si制成。
11.一种制造半导体器件的方法，包括：
形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；
在所述鳍结构上方形成牺牲栅极结构；
在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；
从所述鳍结构的未被所述牺牲栅极结构覆盖的部分去除所述第二半导体层，从而形成包括所述第一半导体层的源极/漏极层；
在所述源极/漏极层上方形成源极/漏极外延层；
在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；
去除所述第二半导体层的位于所述间隙中的部分，从而在所述第一半导体层之间形成间隔；以及
用第一绝缘材料填充所述间隔，在用所述第一绝缘材料填充所述间隔期间，所述第一覆盖层保留在所述牺牲栅极结构上方。
12.根据权利要求11所述的方法，其中，在所述第一半导体层之间的所述第一绝缘材料中形成一个或多个空隙，
所述去除所述第二覆盖层，是在所述源极/漏极外延层上方形成层间介电层之前进行的。
13.根据权利要求11所述的方法，其中，所述第一绝缘材料进一步形成在所述源极/漏极外延层和所述第一覆盖层上。
14.根据权利要求11所述的方法，其中，所述第一覆盖层由第一介电材料制成，并且所述第二覆盖层由与所述第一介电材料不同的第二介电材料制成。
15.根据权利要求11所述的方法，还包括，在形成所述第一绝缘材料之后：
去除所述牺牲栅极结构，从而暴露所述鳍结构的一部分；
从暴露的鳍结构去除所述第二半导体层，从而形成由所述第一半导体层制成的沟道层；以及
在所述沟道层周围形成栅极介电层和栅电极层。
16.根据权利要求15所述的方法，其中，所述栅电极层与所述第一绝缘材料接触并且通过所述第一绝缘材料与所述源极/漏极外延层隔离。
17.根据权利要求11所述的方法，其中：
所述第一半导体层由SiGe制成，以及
所述第二半导体层由Si制成。
18.一种半导体器件，包括：
第一半导体线，设置在衬底上方；
第一源极/漏极区域，与所述第一半导体线的端部接触；
栅极介电层，设置在所述第一半导体线的每个沟道区域上并且包裹环绕所述第一半导体线的每个沟道区域；
栅电极层，设置在所述栅极介电层上并且包裹环绕所述每个沟道区域；以及
第一绝缘间隔件，分别设置在间隔中，所述间隔在所述第一源极/漏极区域形成之后形成，并且所述间隔由邻近的第一半导体线、所述栅电极层和所述第一源极/漏极区域限定，
其中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面垂直对准，
覆盖层，设置在所述第一半导体线上方的所述栅电极层的侧壁上，并且所述覆盖层的垂直侧壁与低k介电层直接接触，其中，所述低k介电层设置在所述第一源极/漏极区域上方的层间介电层和所述栅电极层之间，
所述低k介电层的位于所述第一源极/漏极区域与所述栅电极层之间的底部的侧壁，与所述端面垂直对准。
19.根据权利要求18所述的半导体器件，其中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面与所述第一半导体线和所述第一源极/漏极区域的端部之间的界面垂直对准。
20.根据权利要求18所述的半导体器件，其中，在所述第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙。
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