CN115732416A - 制造半导体器件的方法和半导体器件 - Google Patents

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张正伟
沙哈吉·B·摩尔
刘奕莹
白岳青
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在制造半导体器件的方法中，形成源极/漏极外延层，在源极/漏极外延层上方形成一个或多个介电层，在一个或多个介电层中形成开口以暴露源极/漏极外延层，在暴露的源极/漏极外延层上形成第一硅化物层，在第一硅化物层上形成与第一硅化物层不同的第二硅化物层，以及在第二硅化物层上方形成源极/漏极接触件。本发明的实施例还提供了半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着半导体工业发展到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战产生了三维设计的发展，诸如多栅极场效应晶体管(FET)，包括鳍式FET(FinFET)和全环栅(GAA)FET。这些FET的源极/漏极区包括一层或多层外延半导体材料，以及形成在源极/漏极外延层上方的源极/漏极接触件，其间具有硅化物层。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，包括：形成源极/漏极外延层；在源极/漏极外延层上方形成一个或多个介电层；在一个或多个介电层中形成开口以暴露源极/漏极外延层；在暴露的源极/漏极外延层上形成第一硅化物层；在第一硅化物层上形成与第一硅化物层不同的第二硅化物层；以及在第二硅化物层上方形成源极/漏极接触件。
本发明的另一些实施例提供了一种制造半导体器件的方法，包括：形成源极/漏极外延层；在源极/漏极外延层上方形成一个或多个介电层；在一个或多个介电层中形成开口以暴露源极/漏极外延层；在暴露的源极/漏极外延层和一个或多个介电层的开口的侧壁上形成介电覆盖层；选择性地去除形成在暴露的源极/漏极外延层上的介电覆盖层的部分；在部分暴露的源极/漏极外延层上形成第一硅化物层；在第一硅化物层上形成与第一硅化物层不同的第二硅化物层；以及在第二硅化物层上方形成源极/漏极接触件。
本发明的又一些实施例提供了一种半导体器件，包括：多个半导体基体，设置在衬底上方并且在衬底上方垂直地布置，每个多个半导体基体包括沟道区；栅极介电层，设置在每个多个半导体基体的沟道区上并且包裹在沟道区周围的栅极介电层；栅电极层，设置在栅极介电层上并且包裹在每个沟道区周围；源极/漏极区，包括源极/漏极外延层；以及源极/漏极接触件，接触源极/漏极外延层，其中：第一硅化物层，设置在源极/漏极外延层上，以及第二硅化物层，与第一硅化物层的不同的第二硅化物层设置在第一硅化物层上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图2示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图3示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图4示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图5示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图6示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图7示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图8A和图8B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图9A和图9B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图10示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图11示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图12示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图13示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图14示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图15示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图16示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图17A、图17B、图17C、图17D、图17E和图17F示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段。
图18A、图18B、图18C、图18D、图18E、图18F、图18G和图18H示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段。
图19示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图20示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图21示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图22示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图23示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图24示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图25示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图26A和图26B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图27示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图28示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图29A和图29B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图30A和图30B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的一个阶段。
图31示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图32示出了根据本发明的实施例的用于制造FET器件的顺序工艺的一个阶段。
图33A、图33B、图33C、图33D、图33E、图33F、图33G和图33H示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段。
图34A、图34B和图34C分别示出了根据本发明的实施例的Fin FET和GAA FET的尺寸配置。
图35A和图35B分别示出了根据本发明的实施例的n型FET和p型FET的源极/漏极区的元素分析(EDX)结果。
图36示出了根据本发明的实施例的FET的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的所需特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清晰，可以以不同的比例任意绘制各个部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由……制成”可以意味着“包括”或“由……组成”。以下描述的数值、范围、尺寸、材料、工艺、配置和/或布置仅仅是实例并且不限于所公开的那些，并且除非另有说明，其他值、范围、尺寸、材料、工艺、配置和/或布置可以在本发明的范围之内。
降低源极/漏极外延层与源极/漏极接触件之间或源极/漏极外延层与源极/漏极接触件处的电阻是半导体器件的先进节点及其制造工艺中的关键因素之一。当器件的尺寸达到10nm以下尺度时，器件的源极-漏极薄层电阻变大(所谓的线宽相关薄层电阻问题(alinewidth dependent sheet resistance problem))。因此，为了提高器件性能，降低源极-漏极薄层/接触电阻的硅化技术变得必不可少。作为硅化物材料，经常将TiSix(钛硅化物)用于硅化技术。然而，钛硅化物在CMOS制造工艺期间由热工艺引起的团聚问题，这增加了薄层电阻。
在本发明中，将NiSix(镍硅化物)和/或Ni基硅化物用作降低源极/漏极外延层和源极/漏极接触件之间或源极/漏极外延层和源极/漏极接触件处的接触和/或薄层电阻的硅化物材料。由于镍硅化物对PMOS器件的SiGe:B外延层的肖特基势垒高度比钛硅化物对PMOS的肖特基势垒高度低，镍硅化物对p型金属氧化物半导体(PMOS)器件的接触电阻小于钛硅化物的接触电阻。相比之下，在NMOS器件中，镍硅化物对Si:P外延层的较高的肖特基势垒高度可以降低接触电阻。
图1至图18H示出了根据本发明实施例的用于制造Fin FET器件的顺序工艺。可以理解，对于该方法的其他实施例，可以在图1至图18H所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
如图1所示，将掺杂物离子(掺杂剂)12注入到硅衬底10中以形成阱区。执行离子注入以防止穿通效应。
在一个实施例中，衬底10包括至少在其表面部分上的单晶半导体层。衬底10可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在本实施例中，衬底10由Si制成。
衬底10可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用来将晶格常数从衬底的晶格常数逐渐改变到源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层的30原子％锗增加到最顶层的缓冲层的70原子％锗。
衬底10可以包括已经适当掺杂有掺杂物(例如，p-型或n-型导电性)的各个区域。掺杂剂12是例如用于n型Fin FET的硼(BF2)和用于p型Fin FET的磷。
在图2中，在衬底10上方形成掩模层15。在一些实施例中，掩模层15包括第一掩模层15A和第二掩模层15B。在一些实施例中，第一掩模层15A由氮化硅制成，并且第二掩模层15B由氧化硅制成。在其他实施例中，第一掩模层15A由氧化硅制成，并且第二掩模层15B由氮化硅(SiN)制成。通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺来形成第一掩模层和第二掩模层。通过使用包括光刻和蚀刻的图案化操作将掩模层15图案化为掩模图案。
接下来，如图3所示，通过图案化的掩模层15将衬底10图案化为沿着X方向延伸的鳍结构22。在图3中，两个鳍结构22沿着Y方向布置。但是鳍结构的数量不限于两个，也可以是少至一个，以及三个或更多。在一些实施例中，在鳍结构22的两侧上均形成一个或多个伪鳍结构以改善图案化操作中的图案保真度。
可以通过任何合适的方法来图案化鳍结构22。例如，可以使用一种或多种光刻工艺来图案化鳍结构，包括双图案化或多图案化工艺。通常，双图案或多图案工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍结构。
在形成鳍结构之后，在衬底上方形成包括一个或多个绝缘材料层的绝缘材料层41，从而使得鳍结构完全嵌入绝缘层中。绝缘层41的绝缘材料可以包括通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)、或低k介电材料。可以在形成绝缘层之后执行退火操作。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得鳍结构22(半导体部分)的上表面从绝缘材料层41暴露，如图4所示。
在一些实施例中，在形成绝缘材料层41之前，在图3的结构上方形成一个或多个衬垫层35，如图4所示。衬垫层35包括氮化硅、SiON、SiCN、SiOCN和氧化硅中的一种或多种。
然后，如图5所示，使绝缘材料层41凹进以形成隔离绝缘层40，从而使得鳍结构22的上部暴露。通过该操作，通过隔离绝缘层40将鳍结构22彼此电分离，其也称为浅沟槽隔离(STI)。鳍结构22的下部11嵌入隔离绝缘层40中。
在形成隔离绝缘层40之后，形成牺牲栅极介电层52，如图6所示。牺牲栅极介电层52包括一层或多层绝缘材料，例如氧化硅基材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度在约1nm至约5nm的范围内。
图7示出了在暴露的鳍结构22上方形成牺牲栅极结构50之后的结构。牺牲栅极结构50包括牺牲栅电极54和牺牲栅极介电层52。牺牲栅极结构50形成在鳍结构22的将成为沟道区的部分的上方。通过首先在鳍结构上方毯式沉积牺牲栅极介电层来形成牺牲栅极结构50。然后在牺牲栅极介电层上和鳍结构的上方毯式沉积牺牲栅电极层，从而使得鳍结构完全嵌入牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。在一些实施例中，掩模层包括焊盘SiN层56和氧化硅掩模层58。
接下来，对掩模层进行图案化操作，并且将牺牲栅电极层图案化为牺牲栅极结构50，如图7所示。
在一些实施例中，牺牲栅极结构50包括牺牲栅极介电层52、牺牲栅电极层54(例如，多晶硅)、焊盘SiN层56和氧化硅掩模层58。通过图案化牺牲栅极结构50，在牺牲栅极结构50的相对侧上部分地暴露鳍结构22的上部，从而限定源极/漏极(S/D)区，如图7所示。在本发明中，源极和漏极可以互换使用，并且其结构基本相同。在图7中，形成一个牺牲栅极结构，但牺牲栅极结构的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构布置在X方向上。在某些实施例中，在牺牲栅极结构的两侧均形成一个或多个伪牺牲栅极结构以提高图案保真度。
在形成牺牲栅极结构50之后，使用CVD或其他合适的方法共形地形成用于栅极侧壁间隔件的绝缘材料的毯式层55L，如图8A所示。以共形方式沉积毯式层55L，从而使得其形成为在垂直表面上具有基本相等的厚度，诸如侧壁、水平表面和牺牲栅极结构的顶部。在一些实施例中，沉积毯式层55L至从约2nm到约10nm的范围内的厚度。在一个实施例中，毯式层55L包括一层或多层绝缘材料，诸如氧化硅、氮化硅、碳化硅、SiON、SiOCN或SiCN，或任何其他合适的绝缘材料。在一些实施例中，毯式层55L包括第一层55AL和由与第一层55AL不同的材料制成的第二层55BL，如图8B所示。
此外，如图9A所示，在牺牲栅极结构50的相对侧壁上形成侧壁间隔件55，并且随后，使S/D区的鳍结构22向下凹进至隔离绝缘层40的上表面的下之下。在形成毯式层55L之后，使用例如反应离子蚀刻(RIE)对毯式层55L上执行各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分的绝缘材料，在诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁的垂直表面上留下介电间隔件层。可以从侧壁间隔件暴露掩模层58。在一些实施例中，可以随后执行各向同性蚀刻以从暴露的鳍结构22的S/D区的上部去除绝缘材料。在一些实施例中，栅极侧壁间隔件55包括第一层55A和第二层55B，如图9B所示。
随后，通过使用干蚀刻和/或湿蚀刻，使S/D区的鳍结构22向下凹进至隔离绝缘层40的上表面之下。如图9A所示，形成在暴露的鳍结构(鳍侧壁)的S/D区上的侧壁间隔件55部分地保留。然而，在其他实施例中，完全去除形成在暴露的鳍结构22的S/D区上的侧壁间隔件55。
随后，如图10所示，形成源极/漏极(S/D)外延层80。S/D外延层80包括用于n沟道FET的Si、SiP、SiC和SiCP的一层或多层或用于p沟道FET的可以掺杂有B的Si、SiGe、Ge、GeSn和SiGeSn的一层或多层。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法来形成S/D层80。
如图10所示，分别从凹进的鳍结构生长S/D外延层80。在一些实施例中，生长的外延层在隔离绝缘层40之上合并，并且形成空隙57。
随后，形成作为蚀刻停止层的绝缘衬垫层90，并且然后形成层间介电(ILD)层95，如图11所示。绝缘衬垫层90由诸如SiN的氮化硅基材料制成，并且在随后的蚀刻操作中用作接触蚀刻停止层。ILD层95的材料包括诸如氧化硅、SiCOH和SiOC的包含Si、O、C和/或H的化合物。诸如聚合物的有机材料可以用于ILD层95。在形成ILD层95后，执行诸如CMP的平坦化操作，从而使得牺牲栅电极层54的顶部暴露，如图11所示。
接下来，如图12所示，去除牺牲栅电极层54和牺牲栅极介电层52，从而暴露栅极间隔59中的鳍结构。ILD层95在牺牲栅极结构的去除期间保护S/D结构80。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层54为多晶硅且ILD层95为氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂以选择性地去除牺牲栅电极层54。之后使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52。
去除牺牲栅极结构后，在暴露的鳍结构22周围形成栅极介电层102，并且在栅极介电层102上形成栅电极层108，如图13所示。下面参考图17A至图17F说明形成金属栅电极的操作。
随后，通过使用干蚀刻在ILD层95中形成接触孔98，如图14所示。在一些实施例中，蚀刻S/D外延层80的上部。
如图15所示，在S/D外延层80上方形成一个或多个硅化物层120。然后，如图16所示，在接触孔中形成作为源极/漏极接触件的导电材料130。导电材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。下面参考图18A至图18H说明形成硅化物层和源极/漏极接触件的操作。
图17A至图17F示出了根据本发明的实施例的用于栅极替换操作的顺序工艺的各个视图。可以理解，对于该方法的额外的实施例，可以在图17A至图17F所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图17A是在去除牺牲栅电极和栅极介电层之后的栅电极部分的放大图。如图17A所示，在去除牺牲栅电极和栅极介电层期间或之后，还去除了包括第一层55A和第二层55B的栅极侧壁间隔件55的上部。然后，如图17B所示，在鳍结构22的沟道区上形成界面层101。在一些实施例中，界面层101是化学氧化的氧化硅。然后，如图17B所示，形成栅极介电层102。
在一些实施例中，栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或其组合。可以通过CVD、ALD或任何合适的方法形成栅极介电层102。在一个实施例中，使用诸如ALD的高共形沉积工艺形成栅极介电层102，以确保在沟道区上形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层102的厚度在约1nm至约6nm的范围内。
接下来，如图17C所示，在栅极介电层102上方形成包括功函数调整层103的一个或多个导电层。功函数调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。对于n沟道FET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函数调整层，并且对于p沟道FET，使用WN、WCN、W、Ru、Co、TiN或TiSiN中的一种或多种作为功函数调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成功函数调整层。此外，对于可以使用不同金属层的n沟道FET和p沟道FET，可以单独地形成功函数调整层。
然后，如图17D所示，使功函数调整层103和栅极介电层102向下凹进至栅极侧壁间隔件55的顶部之下。随后，在凹进的功函数调整层103和栅极介电层102上形成体栅电极层106，如图17E所示。
体栅电极层106包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。可以通过CVD、PVD、ALD、电镀或其他合适的方法形成功函数调整层103和体栅电极层106。
随后，在体栅电极层106上方形成帽绝缘层109，如图17F所示。在一些实施例中，帽绝缘层109包括诸如SiN的一层或多层氮化硅基材料。可以通过沉积绝缘材料然后进行平坦化操作来形成帽绝缘层109。在一些实施例中，如图17F所示，在帽绝缘层109的上表面上形成凹槽、凹坑或沟槽109D。
图18A至图18H示出了根据本发明的实施例的用于形成硅化物和接触件结构的顺序工艺的各个视图。可以理解，对于该方法的额外的实施例，可以在图18A至图18H所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
图18A是对应于图13的源极/漏极区的放大图。在图18A至图18H中，示出了设置在两个相邻的栅极结构之间的源极/漏极区。如图18B所示，如图14所解释地形成接触孔98。如图18B所示，在一些实施例中，蚀刻源极/漏极外延层80的上部以具有凹形(U形)的形状。在一些实施例中，还蚀刻帽绝缘层109以形成圆形的形状。在一些实施例中，保留凹槽109D。在一些实施例中，还保留了第一ILD层95的部分。在一些实施例中，凹槽109D的深度DD在从约2nm到约20nm的范围内。
然后，如图18C所示，在蚀刻的源极/漏极外延层80和帽绝缘层109上方形成介电覆盖层72。在一些实施例中，介电覆盖层72是通过ALD形成的氮化硅层。如图18C所示，覆盖层72完全填充帽绝缘层109上的凹槽109D。在一些实施例中，覆盖层72的厚度在从约1nm至约10nm的范围内，并且在在其他实施例中，覆盖层72的厚度在约2nm至约5nm范围内。当厚度小于这些范围时，凹槽109D可能不能被充分地填充，并且如果厚度大于这些范围，源极/漏极接触件的尺寸可能变小，这会增加接触电阻。
接下来，如图18D所示，通过蚀刻部分地去除覆盖层72。由于半导体区(源极/漏极外延层80)上的覆盖层72的结构或薄膜特性与介电区域上的覆盖层的结构或薄膜特性不同，可以选择性地去除形成在源极/漏极外延层80上的覆盖层72的部分。在一些实施例中，通过使用ALD工艺在帽绝缘层109的顶部上和源极/漏极外延层80(例如SiGe或SiAs)上沉积覆盖层72(例如SiN层)。在ALD沉积之后，通过精确地调整ALE工艺的一个或多个条件(例如，气体脉冲量、气体脉冲时序、气体脉冲占空比、RF脉冲周期和/或RF脉冲占空比等)，进行原子层蚀刻(ALE)工艺，来选择性地蚀刻外延层附近的覆盖层。由于覆盖层72内部的氧化物浓度小于外延层中的氧化物浓度，因此ALE工艺倾向于在源极/漏极外延层80附近反应。由于将ALE工艺调整为以自上而下的方式垂直轰击模式(打击模式)，所以覆盖层72的侧壁保持为如图18D所示。
然后，如图18E所示，在源极/漏极外延层80上形成第一硅化物层122。在一些实施例中，第一硅化物层122包括镍硅化物(NiSix)。在一些实施例中，通过溅射形成Ni金属层，然后执行退火操作以形成Ni硅化物层122。当存在未反应的Ni层时，通过蚀刻去除未反应的Ni层。在一些实施例中，退火温度在约500℃至约700℃的范围内。
在一些实施例中，在两个栅极结构之间的中心处的Ni硅化物层122的厚度在从约5nm至约15nm的范围内。在一些实施例中，Ni硅化物层122包括铂(Pt)。在一些实施例中，Pt浓度在Ni浓度(Ni％)的约1原子％至约10原子％的范围内。在一些实施例中，Ni硅化物层中的Ni浓度在从约20原子％至约60原子％的范围内，并且在其他实施例中，Ni硅化物层中的Ni浓度在从约35原子％至约45原子％的范围内。当Ni量小于这些范围时，源极/漏极外延层80中的Si被过度消耗，这可能导致外延污染，而当Ni量大于这些范围时，表明硅消耗量过低，这可能意味着没有准确地形成Ni硅化物层。
然后，如图18F所示，在第一硅化物层122上方形成第二硅化物层124。
在一些实施例中，第二硅化物层124包括钛-镍硅化物(TiNiSix)。在一些实施例中，在n型FET中，第一硅化物层由比Ti硅化物对源极/漏极外延层具有更高肖特基势垒高度的材料制成的，并且在p型FET中，第一硅化物层由比Ti硅化物对源极/漏极外延层具有更低肖特基势垒高度的材料制成的。
在一些实施例中，通过溅射或CVD在第一硅化物层122上形成Ti金属层。在一些实施例中，采用使用TiClx气体的CVD工艺来形成Ti层。然后，执行退火操作以形成Ti-Ni硅化物层124。当存在未反应的Ti层时，通过蚀刻去除未反应的Ti层。在一些实施例中，Ti-Ni硅化物层124的退火温度低于Ni硅化物层122的退火温度，并且Ti-Ni硅化物层124的退火温度在从约350℃至约500℃的范围内。
在一些实施例中，在两个栅极结构之间的中心处的Ti-Ni硅化物层124的厚度小于Ni硅化物层122的厚度，并且在从约2nm至约5nm的范围内。在一些实施例中，Ti-Ni硅化物层124中的Ni浓度大于Ti浓度。在一些实施例中，Ni浓度和Ti浓度之间的比率(Ni/Ti)在从约1.01至约5的范围内，并且在其他实施例中，Ni浓度和Ti浓度之间的比率在约1.5至约3的范围内。如图18F所示，每个第一硅化物层122和第二硅化物层124都具有凹形的形状(U形)。
接下来，如图18G所示，在第二硅化物层124和介电区域上方形成阻挡或粘附层126。在一些实施例中，层126包括通过CVD或溅射形成的TiN。在一些实施例中，当使用CVD工艺时，源气体包括作为钛源的TiClx和作为氮源的NF或NH3。在一些实施例中，TiN层126的厚度在从约0.5nm至约8nm的范围内，并且在其他实施例中，TiN层126的厚度在从约1nm至约5nm的范围内。在一些实施例中，TiN阻挡层中的Ti浓度比第二硅化物层124中的Ti浓度低约5％至约15％。
随后，如图18G所示，在TiN层126上方形成晶种层128，并且如图18H所示，在晶种层上形成源极/漏极接触件层130。在一些实施例中，晶种层128和源极/漏极接触件层130由钴(Co)金属制成。在一些实施例中，通过CVD或PVD形成Co晶种层128。在一些实施例中，晶种层128的厚度在从约0.2nm至约2nm的范围内。然后，在一些实施例中，通过电镀或CVD在晶种层上形成Co源极/漏极接触件层130。在其他实施例中，源极/漏极接触件层130由钨(W)、钌(Ru)或其他合适的材料制成。在这种情况下，选择适当的晶种层。
应当理解，FinFET经过进一步的CMOS工艺以形成各个部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图19至图33H示出了根据本发明的实施例的用于制造GAA FET器件的顺序工艺。可以理解，对于该方法的其他实施例，可以在图19至图33H所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。可以将如关于图1至图18H(Fin FET)描述的材料、配置、尺寸和/或工艺应用于以下实施例，并且可以省略其详细说明。
类似于图1，将掺杂物离子(掺杂剂)12注入到硅衬底10中以形成阱区。然后，如图19所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层220和第二半导体层225。此外，在堆叠层的上方形成类似于掩模层15的掩模层215。
第一半导体层220和第二半导体层225由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一个或多个层。在一些实施例中，第一半导体层220和第二半导体层225由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20为Si1-xGex，其中x大于约0.3，或Ge(x＝1.0)，并且第二半导体层25为Si或Si1-yGey，其中y小于约0.4，并且x>y。在本发明中，“M”化合物”或“M基化合物”是指该化合物的大部分为M。
在另一个实施例中，第二半导体层225是Si1-yGey，其中y大于约0.3，或是Ge，并且第一半导体层220是Si或Si1-xGex，其中x小于约0.4，并且x<y。在又一些实施例中，第一半导体层220由Si1-xGex制成，其中x在从约0.3至约0.8的范围内，并且第二半导体层225由Si1- xGex制成，其中x在从约0.1至约0.4的范围内。
在图19中，设置了五层第一半导体层220和六层第二半导体层225。然而，层的数量不限于五层，并且可以小至1层(每层)，并且在一些实施例中，每层第一和第二半导体层形成2-10层。通过调整堆叠层数，可以调整GAA FET器件的驱动电流。
在衬底10上方外延地形成第一半导体层220和第二半导体层225。第一半导体层220的厚度可以等于或大于第二半导体层225的厚度，并且在一些实施例中，第一半导体层220的厚度在从约5nm至约50nm的范围内，并且在其他实施例中，第一半导体层220的厚度在从约10nm至约30nm的范围内。在一些实施例中，第二半导体层225的厚度在从约5nm至约30nm的范围内，并且在其他实施例中，第二半导体层225的厚度在从约10nm至约20nm的范围内。每个第一半导体层220的厚度可以相同，或者可以不同。
在一些实施例中，底部第一半导体层(最接近衬底10的层)比剩余的第一半导体层厚。在一些实施例中，底部第一半导体层的厚度在从约10nm至约50nm的范围内，或者在其他实施例中，底部第一半导体层的厚度在从20nm至40nm的范围内。
在一些实施例中，掩模层215包括第一掩模层215A和第二掩模层215B，类似于掩模层15。
接下来，如图20所示，通过使用图案化的掩模层来图案化第一和第二半导体层220、225的堆叠层，从而将堆叠层形成为沿X方向延伸的鳍结构230。在图20中，两个鳍结构230沿Y方向布置。但是鳍结构的数量不限于此，也可以是少至一个，以及三个或更多。在一些实施例中，在鳍结构230的两侧上形成一个或多个伪鳍结构以改善图案化操作中的图案保真度。如图20所示，鳍结构230具有由堆叠的半导体层220、225和阱部分211构成的上部。
在一些实施例中，鳍结构的上部沿Y方向的宽度Wl在从约10nm至约40nm的范围内，并且在其他实施例中，鳍结构的上部沿Y方向的宽度Wl在从约20nm至约30nm的范围内。鳍结构的沿Z方向的高度H1在约100nm至约200nm的范围内。
在形成鳍结构之后，在衬底上方形成绝缘材料层41，从而使得鳍结构完全嵌入绝缘层41中。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，使得最上面的第二半导体层225的上表面从绝缘材料层41暴露，如图21所示。在一些实施例中，在形成绝缘材料层41之前，形成一个或多个衬垫层35。
然后，如图22所示，使绝缘材料层41凹进以形成隔离绝缘层40，从而使得鳍结构230的上部暴露。在图22所示的实施例中，使绝缘材料层41凹进，直到最底部的第一半导体层220被暴露。在其他实施例中，阱层211的上部也被部分地暴露。第一半导体层220是随后被部分去除的牺牲层，并且第二半导体层225随后形成GAA FET的沟道层。在一些实施例中，使衬垫层35与绝缘材料层一起凹进。
在形成隔离绝缘层40之后，在暴露的鳍结构230的上方形成牺牲栅极结构50。在鳍结构的将成为沟道区的部分的上方形成牺牲栅极结构50。牺牲栅极结构限定了GAA FET的沟道区。在形成牺牲栅极结构后，通过使用CVD或其他合适的方法共形地形成用于侧壁间隔件55的绝缘材料的毯式层，然后在牺牲栅极结构的相对侧壁上形成侧壁间隔件55，如图24所示。随后，通过使用干蚀刻和/或湿蚀刻，使S/D区的鳍结构向下凹进至隔离绝缘层40的上表面之下。
随后，如图25所示，使第一半导体层220水平地凹进(被蚀刻)，从而使得第一半导体层220的边缘基本上位于牺牲栅电极层54的侧面之下。第一半导体层220从包括一个侧壁间隔件55的平面的凹进的横向深度在从约5nm至约10nm的范围内。
在第一半导体层20被水平地凹进后，在第一和第二半导体层220、225的凹进的表面上形成用于内部间隔件的衬垫绝缘层，然后执行各向异性蚀刻以形成内部间隔件70，如图26A和图26B所示。在一些实施例中，内部间隔件70由一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN或任何其他合适的绝缘材料制成。在一些实施例中，位于第二半导体层225的凹进的表面上的内部间隔件70的厚度在从约1nm至约4nm的范围内。
然后，类似于图10和图11，形成源极/漏极(S/D)外延层80，以及随后，形成衬垫层(蚀刻停止层)90和层间介电(ILD)层95，如图27所示。接下来，如图28所示，去除牺牲栅电极层54和牺牲栅极介电层52，从而暴露鳍结构。
在去除牺牲栅极结构之后，去除鳍结构中的第一半导体层220，从而形成第二半导体层225的线或片(纳米结构)，如图29A和图29B所示。可以使用相对于第二半导体层225可以选择性地蚀刻第一半导体层220的蚀刻剂来去除或蚀刻第一半导体层220。当第一半导体层220为Ge或SiGe且第二半导体层225为Si时，可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、盐酸(HCl)溶液或氢氧化钾(KOH)溶液的湿蚀刻剂来选择性地去除第一半导体层220。在一些实施例中，湿蚀刻剂进一步包含HF、C3H8O2和C2H4O3中的一种或多种。
在形成第二半导体层225的线或片后，在每个沟道层(第二半导体层225的布线)周围形成栅极介电层102，并且在栅极介电层102上形成栅电极层108层，如图30A和图30B所示。可以采用关于图17A至图17F解释的栅极替换操作。
随后，类似于图15和图16，通过干蚀刻在ILD层95中形成接触孔98，如图31所示，在S/D外延层80上方形成硅化物层120，并且在接触孔中形成导电材料130，如图32所示。
图33A至图33H示出了根据本发明的实施例的用于形成硅化物和接触件结构的顺序工艺的各个视图。可以理解，对于该方法的额外的实施例，可以在图33A至图33H所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。可以将如关于图18A至图18H描述的用于Fin FET的材料、配置、尺寸和/或工艺用于以下实施例，并且可以省略其详细说明。
图33A是对应于GAA FET的图30A和图30B的源极/漏极区的放大图。在图33A至图33H中，示出了设置在两个相邻的栅极结构之间的源极/漏极区。如图33B所示，形成接触孔98，类似于图18B。如图33B所示，在一些实施例中，蚀刻源极/漏极外延层80的上部。在一些实施例中，还蚀刻帽绝缘层109以形成圆形的形状。在一些实施例中，保留凹槽109D。在一些实施例中，还保留了第一ILD层95的部分。
然后，如图33C所示，类似于图18C，在蚀刻的源极/漏极外延层80和帽绝缘层109上方形成介电覆盖层72。在一些实施例中，介电覆盖层72是通过ALD形成的氮化硅层。如图33C所示，覆盖层72完全填充帽绝缘层109上的凹槽109D。在一些实施例中，覆盖层72的厚度在从约1nm至约10nm的范围内，并且在其他实施例中，覆盖层72的厚度在从约2nm至约5nm的范围内。当厚度小于这些范围时，可能无法充分地填充凹槽109D，而当厚度大于这些范围时，源极/漏极接触件的尺寸可能变小，这会增加接触电阻。
接下来，如图33D所示，类似于图18D，通过蚀刻部分地去除覆盖层72。由于半导体区(源极/漏极极外延层80)上的覆盖层72的结构或薄膜特性与介电区域上的覆盖层72的结构或薄膜特性不同，可以选择性地去除形成在源极/漏极外延层80上的覆盖层72的部分。
然后，如图33E所示，类似于图18E，在源极/漏极外延层80上形成第一硅化物层122。在一些实施例中，第一硅化物层122包括镍硅化物(NiSix)。在一些实施例中，通过溅射形成Ni金属层，并且然后执行退火操作以形成Ni硅化物层122。当存在未反应的Ni层时，通过蚀刻去除未反应的Ni层。在一些实施例中，退火温度在约500℃至约700℃的范围内。
在一些实施例中，在两个栅极结构之间的中心处的Ni硅化物层122的厚度在从约5nm至约15nm的范围内。在一些实施例中，Ni硅化物层122包括铂(Pt)。在一些实施例中，Pt浓度在Ni浓度(Ni％)的约1原子％至约10原子％的范围内。在一些实施例中，Ni硅化物层中的Ni浓度在从约20原子％至约60原子％的范围内，并且在其他实施例中，Ni硅化物层中的Ni浓度在从从约35原子％至约45原子％的范围内。当Ni量小于这些范围时，源极/漏极外延层80中的Si被过度消耗，这可能导致外延污染，而当Ni量大于这些范围时，表明硅消耗量过低，这可能意味着没有准确地形成硅化Ni层。
然后，如图33F所示，与图18F类似，在第一硅化物层122上方形成第二硅化物层124。在一些实施例中，第二硅化物层124包括钛-镍硅化物(TiNiSix)。
在一些实施例中，通过溅射或CVD在第一硅化物层122上形成Ti金属层。在一些实施例中，采用使用TiClx气体的CVD工艺来形成Ti层。然后，还行退火操作以形成Ti-Ni硅化物层124。当存在未反应的Ti层时，通过蚀刻去除未反应的Ti层。在一些实施例中，Ti-Ni硅化物层124的退火温度低于Ni硅化物层122的退火温度，并且Ti-Ni硅化物层124的退火温度在从约350℃至约500℃的范围内。
在一些实施例中，在两个栅极结构之间的中心处的Ti-Ni硅化物层124的厚度小于Ni硅化物层122的厚度，并且在从约2nm至约5nm的范围内。在一些实施例中，Ti-Ni硅化物层124中的Ni浓度大于Ti浓度。在一些实施例中，Ni浓度和Ti浓度之间的比率(Ni/Ti)在从约1.01至约5的范围内，并且在其他实施例中，Ni浓度和Ti浓度之间的比率在约1.5至约3的范围内。
接下来，如图33G所示，与图18G类似，在第二硅化物层124上方和介电区域上方形成阻挡层或粘附层126。在一些实施例中，层126包括通过CVD或溅射形成的TiN。在一些实施例中，当使用CVD工艺时，源气体包括作为钛源的TiClx和作为氮源的NF或NH3。在一些实施例中，TiN层126的厚度在从约0.5nm至约8nm的范围内，并且在其他实施例中，TiN层126的厚度在从约1nm至约5nm的范围内。
随后，类似于图18H，在TiN层126上方形成晶种层128，如图33G所示，并且在晶种层上形成源极/漏极接触件层130，如图33H所示。在一些实施例中，晶种层128和源极/漏极接触件层130由钴(Co)金属制成。在一些实施例中，通过CVD或PVD形成Co晶种层128。在一些实施例中，晶种层128的厚度在从约0.2nm至约2nm的范围内。然后，在一些实施例中，通过电镀或CVD在晶种层上形成Co源极/漏极接触件层130。在其他实施例中，源极/漏极接触件层130由钨(W)、钌(Ru)或其他合适的材料制成。在这种情况下，选择适当的晶种层。
应当理解，GAA FET经过进一步的CMOS工艺以形成各个部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图34A和图34B/图34C分别示出了Fin FET和GAA FET的尺寸配置。在一些实施例中，位于源极/漏极区中心处的第二硅化物层124的厚度T1在约2nm至约5nm的范围内，以及位于源极/漏极区中心处的第一硅化物层122的厚度T2大于T1并且在从约5nm至约15nm的范围内。在一些实施例中，T2/T1的比率大于1且小于约10。在此范围内，形成硅化物层时会消耗外延层80中适量的Si。在一些实施例中，凹入量T3(从硅化物层的边缘到TiN层126的底部)在从约0.5nm至约20nm的范围内。厚度T4是T1、T2和T3的总和。
在一些实施例中，厚度T5是体栅电极层106之上的帽绝缘层109的最大厚度，厚度T5在从约20nm至约50nm的范围内。在一些实施例中，厚度T6是栅极帽绝缘层109上的介电覆盖层72的厚度而不是填充凹槽的介电覆盖层72的厚度，厚度T6在从约0.5nm至约5nm的范围内。如图34A和图34B所示，在第二硅化物层124和阻挡层126之间没有保留介电覆盖层。在一些实施例中，介电覆盖层72的端部接触第一和/或第二硅化物层的端部。在一些实施例中，从栅极帽绝缘层109的顶部由介电覆盖层72填充的凹槽109D的深度D1在从约0.5nm至约5nm的范围内。
在一些实施例中，宽度W1是在等于绝缘衬垫(蚀刻顶部)层90的顶部的水平处测量的源极/漏极接触130的宽度，宽度W1在从约10nm至约30nm的范围内。在一些实施例中，宽度W3是在等于第二硅化物层124的顶部的水平处测量的源极/漏极接触件130的宽度，宽度W3在从约5nm至约20nm的范围内。W10是硅化物层122/124在其顶部处的宽度或厚度。
在一些实施例中，栅极侧壁间隔件的第一层55A的宽度或厚度W3在从约1nm至约3nm的范围内，并且栅极侧壁间隔件的第二层55B的宽度或厚度W4在约1nm至约5nm的范围内。
在一些实施例中，绝缘衬垫(蚀刻停止)层90的宽度或厚度W5在从约0.5nm至约3nm的范围内。在一些实施例中，宽度或厚度W6是ILD层95的最大横向厚度，宽度或厚度W6在从约0.5nm至约5nm的范围内。
在一些实施例中，宽度或厚度W7是在等于第一硅化物层122的顶部的水平处的第一硅化物层122的横向厚度，宽度或厚度W7在从约0.5nm至约5nm的范围内。在一些实施例中，宽度或厚度W8是在等于第二硅化物层124的顶部的水平处的介电覆盖层76的横向厚度，宽度或厚度W8在从约0.5nm至约5nm的范围内。在一些实施例中，宽度或厚度W9是在等于第二硅化物层124顶部的水平处的阻挡层126的横向厚度，宽度或厚度W9在从约0.5nm至约8nm的范围内。
在一些实施例中，由蚀刻停止层90顶部处的ILD层95和介电覆盖层72之间的界面的切线与蚀刻停止层90的垂直侧面形成的角度Ag1.1在约20度至约70度的范围内。在一些实施例中，由第一硅化物层122的底部处的外延层80和第一硅化物层122之间的界面的水平线和切线形成的角度Agl.2在约5度至约60度的范围内。在一些实施例中，阻挡层126的上升轮廓的切线和阻挡层126的下降轮廓的切线之间的角度Ang1.3在约5度至约80度的范围内。
当阻挡层126的厚度W9大于这些范围时，用于源极/漏极接触件的钴层可能不会完全填充栅极结构之间的空间。当阻挡层126的厚度小于这些范围时，钴层可能会渗入硅化物层和/或源极/漏极外延层中。
如图34C所示，在一些实施例中，从包裹在最底部的一个线或片225周围的栅极介电层的底部至最上面的一个线或片225的顶表面的厚度或深度T11在从约30nm至约80nm范围内。在一些实施例中，金属栅极结构的高度T12(到栅极介电层102的顶部)在从约10nm至约40nm的范围内。在一些实施例中，硅化物层122/124的整个深度T13在从约3nm至约15nm的范围内。当深度T13超出该范围时，源极/漏极接触件电阻可能会增加。在一些实施例中，整个硅化物层122/124位于栅极结构的底部(栅极介电层102或界面层101的底部)之下。
在一些实施例中，T13/W10的比率在从约1至约5的范围内。在该范围内，在形成硅化物层时，消耗外延层80中适量的Si。当该比率大于该范围时，源极/漏极接触件130可能会穿透至源极/漏极外延层80中，这可能增加接触电阻。当该比率小于该范围时，硅化物层可能延伸进入沟道区中。
根据本发明的实施例，图35A和图35B示出了沿如图34A和图34B所示的线EA的n型FET(图35A)和p型FET(图35B)的源极/漏极区的元素分析(EDX)结果。
在一些实施例中，如图35A所示，n型FET的源极/漏极外延层包括SiP，包括P的Ni硅化物层(界面硅化物层121)形成在SiP层和Ni硅化物层(第一硅化物层)之间，Ti-Ni硅化物层(第二硅化物层)形成在Ni硅化物层上，TiN阻挡层形成在Ti-Ni硅化物层上，并且Co接触件层形成在Ti-Ni硅化物层上。在一些实施例中，第二硅化物层包括Ti-Ni硅化物层和位于Ti-Ni硅化物层上的Ti硅化物层(无镍)。
在一些实施例中，硅化物层中的Si/Ni的浓度比率范围为约1至约10。在一些实施例中，Ti-Ni硅化物层中的Ti/Si的浓度比率的范围为约1至约10。
在一些实施例中，在源极/漏极区中Co/Ni的浓度比率的范围为约30至约70。在一些实施例中，整个FET中Ti-Ni硅化物(第二硅化物层)的总体积小于整个FET中Ni硅化物层(第一硅化物层)的总体积。在一些实施例中，总的硅化物层的厚度R1为约30nm至约50nm，TiN阻挡层的厚度R2为约5nm至约15nm，第二硅化物层R3的厚度为约5nm至约15nm，第一硅化物层R4的厚度为约5n m至约25nm，以及界面硅化物层R5的厚度为5nm至约20nm。
在一些实施例中，如图35B所示，p型FET的源极/漏极外延层包括掺杂有B的SiGe(SiGe:B)，包括Ge和B的Ni硅化物层(界面硅化物层121)形成在SiGe:B层和Ni硅化物层(第一硅化物层)之间形成，Ti-Ni硅化物层(第二硅化物层)形成在Ni硅化物层上，TiN阻挡层形成在Ti-Ni硅化物层上以及Co接触件层形成在Ti-Ni硅化物层上。在一些实施例中，第二硅化物层包括Ti-Ni硅化物层和Ti-Ni硅化物层上的Ti硅化物层(无镍)。
在一些实施例中，硅化物层中Si/Ni的浓度比率范围为约1至约10。在一些实施例中，Ti-Ni硅化物层中Ti/Si的浓度比率的范围为约1至约10。在一些实施例中，在源极/漏极区中，Co/Ni的浓度比率的范围为约30至约70。在一些实施例中，整个FET中Ti-Ni硅化物(第二硅化物层)的总体积小于整个FET中Ni硅化物层(第一硅化物层)的总体积。在一些实施例中，总的硅化物层的厚度R1为约30nm至约50nm，TiN阻挡层的厚度R2为约5nm至约15nm，第二硅化物层R3的厚度为约5nm至约15nm，第一硅化物层R4的厚度为约5nm至约25nm，并且界面硅化物层R5的厚度为约3nm至约15nm。
在一些实施例中，因为n型FET中的Si消耗大于p型FET中的Si消耗，n型FET的硅化物厚度(R2+R3+R4+R5)大于p型FET的硅化物厚度(R2+R3+R4+R5)。特别地，n型FET中的界面硅化物层的厚度大于p型FET中的界面硅化物层的厚度。在一些实施例中，p型FET的硅化物厚度与n型FET的硅化物厚度之间的比率为约0.5或更大且小于约1。在一些实施例中，同时形成CMOS器件中的n型FET与p型FET的硅化物层，这可以降低制造成本。在其他实施例中，CMOS器件中的n型FET和p型FET的硅化物层是单独地形成的，这可以优化相应的器件的接触电阻。
图36示出了根据本发明实施例的沿源极/漏极区的Y方向的截面图。
在一些实施例中，在相邻的源极/漏极区之间形成混合鳍或伪鳍，如图36所示。在一些实施例中，混合鳍包括一层或多层SiN、SiCN、SiON、SiOCN、SiOC、高k电介质(例如，氧化铪)或任何其他合适的材料。
如图36所示，在一些实施例中，由于Si外延层中的Ni渗透高于Ti渗透，因此Ni硅化物在源极/漏极外延层80的上表面处引起凹形的轮廓。在一些实施例中，硅化物层的中心处的厚度(例如，约0.5nm至约5nm)大于其边缘处的厚度。在一些实施例中，Ti-Ni硅化物层和/或TiN层用作阻挡层以抑制Ni(或Co)扩散或挤压至栅电极中。在一些实施例中，在隔离绝缘层40(STI)之上形成硅化物层，从而使得在后续步骤中的接触件定位可以准确地对准。在一些实施例中，当第二硅化物层包括Ti-Ni硅化物层和位于Ti-Ni硅化物层上的Ti硅化物层(无镍)时，Ti-Ni硅化物层的厚度大于Ti硅化物层的厚度，从而使得硅化物主要地填充在通孔底部而不是通孔侧壁，这可以在Co接触件和外延层之间创建良好的阶梯覆盖。在一些实施例中，硅化物层厚度T14小于隔离绝缘层40之上的混合鳍的厚度。
本文描述的各个实施例或实例提供了优于现有技术的若干优势。在本发明的实施例中，由于硅化物层包括不同材料的两层，因此可以降低源极/漏极接触件的接触电阻。
应当理解，并非所有优势都必须在本文中讨论，所有实施例或实例不需要特定的优势，并且其他实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，形成源极/漏极外延层，在源极/漏极外延层上方形成一个或多个介电层，在一个或多个介电层中形成开口以暴露源极/漏极外延层，在暴露的源极/漏极外延层上形成第一硅化物层，在第一硅化物层上形成与第一硅化物层不同的第二硅化物层，以及在第二硅化物层上方形成源极/漏极接触件。在前述和以下实施例中的一个或多个中，第一硅化物层是镍硅化物层，并且第二硅化物层是钛-镍硅化物层。在前述和以下实施例中的一个或多个中，第一硅化物层中的镍浓度在20原子％至60原子％的范围内。在前述和以下实施例中的一个或多个中，第二硅化物层中的镍浓度大于第二硅化物层中的钛浓度。在前述和以下实施例中的一个或多个实施例中，第二硅化物层中的Ni/Ti比率在1.01至5的范围内。在前述和以下实施例中的一个或多个中，第一硅化物层的厚度大于第二硅化物层的厚度。在上述实施例中的一个或多个实施例中，在形成开口后，暴露的源极/漏极外延层的上表面具有凹形的形状，第一和第二硅化物层的每个的上表面具有凹形的形状。在前述和随后的实施例中的一个或多个中，在第一硅化物层和源极/漏极外延层之间形成界面硅化物层。
根据本发明的另一方面，在制造半导体器件的方法中，形成源极/漏极外延层，在源极/漏极外延层上方形成一个或多个介电层，在一个或多个介电层中形成开口以暴露源极/漏极外延层，在暴露的源极/漏极外延层和一个或多个介电层的开口的侧壁上形成介电覆盖层，选择性地去除形成在暴露的源极/漏极外延层上的介电覆盖层的部分，在暴露的源极/漏极外延层上形成第一硅化物层，在第一硅化物层上形成与第一硅化物层不同的第二硅化物层，以及在第二硅化物层上方形成源极/漏极接触件。在前述和随后的实施例中的一个或多个中，介电覆盖层包括氮化硅。在前述及以下实施例中的一或多个中，介电覆盖层的厚度在从1nm至10nm的范围内。在前述和随后的实施例中的一个或多个中，是通过原子层沉积形成介电覆盖层。在前述和随后的实施例中的一个或多个中，在形成源极/漏极接触件之前形成阻挡层。在前述和随后的实施例中的一个或多个中，通过选择性地去除介电覆盖层的部分而没有被去除的介电覆盖层的部分，设置在开口的侧壁和阻挡层之间。在前述和随后的实施例中的一个或多个中，阻挡层包括氮化钛并且源极/漏极接触件包括钴。在前述和以下实施例中的一个或多个中，在形成阻挡层之后，介电覆盖层接触第一硅化物层或第二硅化物层中的至少一个的边缘。
根据本发明的另一方面，在制造半导体器件的方法中，形成第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构中的每个包括栅极介电层、栅电极层、侧壁间隔件层、设置在栅电极层和侧壁间隔件层上的帽绝缘层。形成源极/漏极外延层，在源极/漏极外延层上方形成一个或多个介电层，在一个或多个介电层中形成开口以暴露源极/漏极外延层，在暴露的源极/漏极外延层和一个或多个介电层的开口的侧壁上形成介电覆盖层，选择性地去除形成在暴露的源极/漏极外延层上的介电覆盖层的部分，在暴露的源极/漏极外延层上形成第一硅化物层，在第一硅化物层上形成与第一硅化物层不同的第二硅化物层，以及在第二硅化物层上方形成源极/漏极接触件。帽绝缘层的上表面包括凹槽并且介电覆盖层填充凹槽。在前述和以下实施例中的一个或多个中，第一硅化物层是镍硅化物层，并且第二硅化物层是钛-镍硅化物层。在前述和以下实施例中的一个或多个中，第一和第二栅极结构之间的中心处的第一硅化物层的厚度大于中心处的第二硅化物层的厚度。在上述和以下实施例中的一个或多个实施例中，该中心处的第一硅化物层的厚度在5nm至1 5nm的范围内。在上述实施例和以下实施例中的一个或多个实施例中，该中心处的第二硅化物层的厚度在2nm至5nm的范围内。
根据本发明的另一个方面，半导体器件包括，在衬底上方设置并且在衬底上方垂直地布置的多个半导体基体，每个多个半导体基体包括沟道区、设置在每个多个半导体基体的沟道区上并且包裹在沟道区周围的栅极介电层、设置在栅极介电层上并且包裹在每个沟道区周围的栅电极层，源极/漏极区包括源极/漏极外延层，以及与源极/漏极外延层接触的源极/漏极接触件。设置在源极/漏极外延层上的第一硅化物层，以及设置在第一硅化物层上与第一硅化物层不同的第二硅化物层。在前述和以下实施例中的一个或多个中，第一硅化物层是镍硅化物层，并且第二硅化物层是钛-镍硅化物层。在前述和以下实施例中的一个或多个中，第一硅化物层中的镍浓度在20原子％至60原子％的范围内。在前述和以下实施例中的一个或多个中，第二硅化物层中的镍浓度大于第二硅化物层中的钛浓度。在前述和以下实施例中的一个或多个实施例中，第二硅化物层中的Ni/Ti比率在1.01至5的范围内。在前述和以下实施例中的一个或多个实施例中，第一硅化物层的厚度大于第二硅化物层的厚度。在前述和随后的实施例中的一个或多个中，设置在源极/漏极接触件和第二硅化物层之间的阻挡层。在前述及以下实施例中的一或多个实施例中，阻挡层由氮化钛制成，并且具有从0.5nm至8nm范围内的厚度。在前述和以下实施例中的一个或多个中，暴露的源极/漏极外延层的上表面具有凹形的形状，并且第一和第二硅化物层中的每个的上表面具有凹形的形状。在前述和随后的实施例中的一个或多个中，第一硅化物层的底部位于多个半导体基体的最上面的一个与多个半导体基体的第二最上面的一个之间。
根据本发明的另一方面，半导体器件包括从半导体衬底突出并包括沟道区和具有凹槽的源极/漏极区的鳍结构、设置在沟道区上方的栅极结构、栅极结构包括栅极介电层、栅电极层、侧壁间隔件层、设置在栅电极层和侧壁间隔件层上的帽绝缘层、设置在源极/漏极区的凹槽上的源极/漏极外延层、与源极/漏极外延层接触的源极/漏极接触件，以及设置在源极/漏极接触件和帽绝缘层之间的介电覆盖层。设置在源极/漏极外延层上的第一硅化物层，以及设置在第一硅化物层上的与第一硅化物层不同的第二硅化物层。在前述和随后的实施例中的一个或多个中，介电覆盖层包括氮化硅。在上述实施例和以下实施例中的一个或多个中，覆盖帽绝缘层的介电覆盖层的厚度在1nm至10nm的范围内。在前述和随后的实施例中的一个或多个中，帽绝缘层的上表面包括凹槽，并且介电覆盖层完全填充凹槽。在前述和随后的实施例中的一个或多个中，半导体器件还包括位于源极/漏极接触件和介电覆盖层之间的阻挡层。在前述和随后的实施例中的一个或多个中，阻挡层的部分接触第二硅化物层。在前述和随后的实施例中的一个或多个中，半导体器件还包括设置在帽绝缘层和栅极侧壁间隔件层的侧面上的蚀刻停止层，以及设置在蚀刻停止层和介电覆盖层之间的层间介电(ILD)层。
根据本发明的另一方面，半导体器件包括n型FET和p型FET。n型FET和p型FET中的每个都包括从半导体衬底突出并且包括沟道区和具有凹槽的源极/漏极区的鳍结构，设置在沟道区上方的栅极结构，栅极结构包括栅极介电层、栅电极层、侧壁间隔件层、设置在栅电极层和侧壁间隔件层上的帽绝缘层、设置在源极/漏极区的凹槽上的源极/漏极外延层、与源极/漏极外延层接触的源极/漏极接触件，以及设置在源极/漏极接触件和帽绝缘层之间的介电覆盖层。设置在源极/漏极外延层上的界面硅化物层，设置在界面硅化物层上的第一硅化物层，设置在第一硅化物层上的与第一硅化物层不同的第二硅化物层，以及n型FET的界面硅化物层的厚度大于p型FET的界面硅化物层的厚度。在前述和以下实施例中的一个或多个中，第一硅化物层是镍硅化物层，并且第二硅化物层是钛-镍硅化物层。在前述和随后的实施例中的一个或多个中，n型FET的界面硅化物层包括磷，并且p型FET的界面硅化物层包括硼。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成源极/漏极外延层；
在所述源极/漏极外延层上方形成一个或多个介电层；
在所述一个或多个介电层中形成开口以暴露所述源极/漏极外延层；
在所述暴露的源极/漏极外延层上形成第一硅化物层；
在所述第一硅化物层上形成与所述第一硅化物层不同的第二硅化物层；以及
在所述第二硅化物层上方形成源极/漏极接触件。
2.根据权利要求1所述的方法，其中，所述第一硅化物层是镍硅化物层，并且所述第二硅化物层是钛-镍硅化物层。
3.根据权利要求2所述的方法，其中，所述第一硅化物层中的镍浓度在从20原子％至60原子％的范围内。
4.根据权利要求2所述的方法，其中，所述第二硅化物层中的镍浓度大于所述第二硅化物层中的钛浓度。
5.根据权利要求4所述的方法，其中，所述第二硅化物层中的Ni/Ti比率在从1.01至5的范围内。
6.根据权利要求2所述的方法，其中，所述第一硅化物层的厚度大于所述第二硅化物层的厚度。
7.根据权利要求1所述的方法，其中：
在形成所述开口之后，所述暴露的源极/漏极外延层的上表面具有凹形的形状，以及
所述第一硅化物和所述第二硅化物层中的每个的上表面都具有凹形的形状。
8.根据权利要求1所述的方法，其中，在所述第一硅化物层和所述源极/漏极外延层之间形成界面硅化物层。
9.一种制造半导体器件的方法，包括：
形成源极/漏极外延层；
在所述源极/漏极外延层上方形成一个或多个介电层；
在所述一个或多个介电层中形成开口以暴露所述源极/漏极外延层；
在所述暴露的源极/漏极外延层和所述一个或多个介电层的所述开口的侧壁上形成介电覆盖层；
选择性地去除形成在所述暴露的源极/漏极外延层上的介电覆盖层的部分；
在所述暴露的源极/漏极外延层上形成第一硅化物层；
在所述第一硅化物层上形成与所述第一硅化物层不同的第二硅化物层；以及
在所述第二硅化物层上方形成源极/漏极接触件。
10.一种半导体器件，包括：
多个半导体基体，设置在衬底上方并且在衬底上方垂直地布置，所述多个半导体基体中的每个包括沟道区；
栅极介电层，设置在所述多个半导体基体中的每个的所述沟道区上并且包裹在所述多个半导体基体中的每个的所述沟道区周围；
栅电极层，设置在所述栅极介电层上并且包裹在每个沟道区周围；
源极/漏极区，包括源极/漏极外延层；以及
源极/漏极接触件，接触所述源极/漏极外延层，其中：
第一硅化物层，设置在所述源极/漏极外延层上，以及
第二硅化物层，与所述第一硅化物层的不同的第二硅化物层设置在所述第一硅化物层上。
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