DE102022101503B3 - Verfahren zur herstellung einer halbleiteranordnung - Google Patents

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Abstract

Bei einem Verfahren zur Herstellung eines Halbleiterbauelements wird eine Source/Drain-Epitaxieschicht gebildet, eine oder mehrere dielektrische Schichten werden über der Source/Drain-Epitaxieschicht gebildet, eine Öffnung wird in der einen oder den mehreren dielektrischen Schichten gebildet, um die Source/Drain-Epitaxieschicht freizulegen, eine erste Silizidschicht wird auf der freigelegten Source/Drain-Epitaxieschicht gebildet, eine zweite Silizidschicht, die sich von der ersten Silizidschicht unterscheidet, wird auf der ersten Silizidschicht gebildet, und ein Source/Drain-Kontakt wird über der zweiten Silizidschicht gebildet.

Description

  • HINTERGRUND
  • Während die Halbleiterindustrie in ihrem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten in die Prozessknoten der Nanometertechnologie vorgedrungen ist, haben Herausforderungen sowohl bei der Herstellung als auch beim Design zur Entwicklung dreidimensionaler Designs geführt, wie beispielsweise eines Multigate-Feldeffekttransistors (Multigate-FET), einschließlich eines FinFET und eines Gate-All-Around-FET (GAA-FET). Ein Source/Drain-Bereich dieser FETs umfasst eine oder mehrere Schichten aus epitaktischen Halbleitermaterialien und ein Source/Drain-Kontakt wird über der Source/Drain-Epitaxieschicht mit einer dazwischen liegenden Silizidschicht gebildet.
  • Ein Verfahren zur Herstellung eines Halbleiterbauelements mit Silizidschichten auf einer Epitaxieschicht, das keine dielektrische Abdeckschicht aufweist, ist aus der DE 10 2019 121 278 A1 bekannt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren gemäß Anspruch 1. Bevorzugte Ausführungsformen werden in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass die verschiedenen Merkmale gemäß der branchenüblichen Praxis nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 2 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 4 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 5 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 6 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 7 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 8A und 8B zeigen einige Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 9A und 9B zeigen einige Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 10 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 11 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 12 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 13 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 14 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 15 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 16 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 17A, 17B, 17C, 17D, 17E und 17F zeigen verschiedene Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 18A, 18B, 18C, 18D, 18E, 18F, 18G und 18H zeigen verschiedene Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 19 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 20 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 21 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 22 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 23 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 24 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 25 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 26A und 26B zeigen einige Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 27 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 28 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 29A und 29B zeigen einige der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 30A und 30B zeigen einige der Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 31 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 32 zeigt eines der Stadien eines sequentiellen Verfahrens zur Herstellung eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 33A, 33B, 33C, 33D, 33E, 33F, 33G und 33H zeigen verschiedene Stadien eines sequentiellen Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 34A, 34B und 34C zeigen die Abmessungen eines Fin-FET und eines GAA-FET, die mit einem Verfahren gemäß den Ausführungsformen der vorliegenden Erfindung hergestellt werden können.
    • 35A und 35B zeigen die Ergebnisse der Elementaranalyse (EDX) von Source/Drain-Bereichen eines n-Typ-FET und eines p-Typ-FET, die mit einem Verfahren gemäß den Ausführungsformen der vorliegenden Erfindung hergestellt werden können.
    • 36 zeigt eine Querschnittsansicht eines FET, der mit einem Verfahren gemäß den Ausführungsformen der vorliegenden Erfindung hergestellt werden kann.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Erfindung viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung bietet. Zur Vereinfachung der vorliegenden Erfindung werden im Folgenden bestimmte Ausführungsformen oder Beispiele von Komponenten und Anordnungen beschrieben. Es handelt sich dabei natürlich nur um Beispiele. So sind beispielsweise die Abmessungen der Elemente nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern können von den Prozessbedingungen und/oder den gewünschten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, kann aber auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber in unterschiedlichen Maßstäben dargestellt sein.
  • Ferner können hierin zur einfacheren Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unten“, „über“, „auf“, „oberhalb“, „oben“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der Ausrichtung wie in den Zeichnungen dargestellt umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden. Darüber hinaus kann der Begriff „aus“ entweder „enthaltend“ oder „gebildet aus“ bedeuten. Die nachstehend beschriebenen Zahlenwerte, Bereiche, Abmessungen, Materialien, Verfahren, Konfigurationen und/oder Anordnungen sind lediglich Beispiele und nicht auf die offengelegten beschränkt, und andere Werte, Bereiche, Abmessungen, Materialien, Verfahren, Konfigurationen und/oder Anordnungen können in den Anwendungsbereich der vorliegenden Erfindung fallen, sofern nicht anders erläutert.
  • Die Verringerung des Widerstands zwischen oder an einer Source/Drain-Epitaxieschicht und einem Source/Drain-Kontakt ist einer der Schlüsselfaktoren bei einem fortgeschrittenen Knotenpunkt eines Halbleiterbauelements und dessen Herstellungsprozess. Wenn die Abmessungen eines Bauelements eine Größenordnung von unter 10 nm erreichen, wird der Source-Drain-Schichtwiderstand des Bauelements groß (so genanntes „linewidth dependent sheet resistance problem“). Um die Leistung der Bauelemente zu verbessern, ist daher eine Silizidierungstechnik unerlässlich, die den Source-Drain-Schicht-/Kontaktwiderstand verringert. Als Silizidmaterial wird häufig TiSix (Titansilizid) für die Silizidierungstechnik verwendet. Bei Titansilicid besteht jedoch das Problem der Agglomeration, die durch thermische Prozesse während der CMOS-Fertigung verursacht wird, wodurch der Schichtwiderstand steigt.
  • In der vorliegenden Erfindung werden NiSix (Nickelsilicid) und/oder Silizid auf Ni-Basis als Silizidmaterial zur Verringerung des Kontakt- und/oder Schichtwiderstands zwischen oder an einer Source/Drain-Epitaxieschicht und einem Source/Drain-Kontakt verwendet. Ni-Silizid hat einen Kontaktwiderstand zu einem p-Typ-Metalloxid-Halbleiter (PMOS), der kleiner ist als der Kontaktwiderstand von Ti-Silizid, da die Schottky-Barrierenhöhe von Ni-Silizid zu einer SiGe:B-Epitaxieschicht eines PMOS-Bauelements geringer ist als die Schottky-Barrierenhöhe von Ti-Silizid zu dem PMOS. Die höhere Schottky-Barrierenhöhe des Ni-Silizids zu einer Si:P-Epitaxieschicht kann den Kontaktwiderstand in einem NMOS-Bauelement verringern.
  • 1 bis 18H zeigen ein sequentielles Verfahren zur Herstellung eines Fin-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist zu beachten, dass vor, während und nach den Prozessen, die in 1 bis 18H dargestellt sind, zusätzliche Vorgänge stattfinden können, und einige der nachstehend beschriebenen Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt werden oder entfallen. Die Reihenfolge der Vorgänge/Prozesse kann austauschbar sein.
  • Wie in 1 dargestellt, werden Verunreinigungsionen (Dotierstoffe) 12 in ein Siliziumsubstrat 10 implantiert, um einen Wannenbereich zu bilden. Die Ionenimplantation wird durchgeführt, um einen Durchschlagseffekt zu verhindern.
  • In einer Ausführungsform umfasst das Substrat 10 eine einkristalline Halbleiterschicht mindestens an dessen Oberflächenabschnitt. Das Substrat 10 kann aus einem einkristallinen Halbleitermaterial gebildet sein (solches enthalten), wie beispielsweise Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, ohne aber hierauf beschränkt zu sein. In dieser Ausführungsform ist das Substrat 10 aus Si hergestellt.
  • Das Substrat 10 kann eine oder mehrere Pufferschichten (nicht dargestellt) in seinem Oberflächenbereich aufweisen. Die Pufferschichten können dazu dienen, die Gitterkonstante von derjenigen des Substrats sukzessiv zu derjenigen der Source/Drain-Bereiche zu ändern. Die Pufferschichten können aus epitaktisch gezüchteten einkristallinen Halbleitermaterialien gebildet werden, wie beispielsweise Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP, ohne aber hierauf eingeschränkt zu sein. In einer besonderen Ausführungsform umfasst das Substrat 10 Pufferschichten aus Silizium-Germanium (SiGe), die epitaktisch auf dem Siliziumsubstrat 10 aufgewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atom-% Germanium für die unterste Pufferschicht auf 70 Atom-% Germanium für die oberste Pufferschicht ansteigen.
  • Das Substrat 10 kann verschiedene Bereiche aufweisen, die in geeigneter Weise mit Verunreinigungen dotiert sind (beispielsweise p-Leitfähigkeit oder n-Leitfähigkeit). Die Dotierstoffe 12 sind beispielsweise Bor (BF2) für einen n-Fin-FET und Phosphor für einen p-Fin-FET.
  • In 2 wird eine Maskenschicht 15 über dem Substrat 10 gebildet. In einigen Ausführungsformen umfasst die Maskenschicht 15 eine erste Maskenschicht 15A und eine zweite Maskenschicht 15B. In einigen Ausführungsformen ist die erste Maskenschicht 15A aus Siliziumnitrid gebildet (enthält solches) und die zweite Maskenschicht 15B ist aus einem Siliziumoxid gebildet (enthält solches). In anderen Ausführungsformen ist die erste Maskenschicht 15A aus Siliziumoxid gebildet (enthält solches) und die zweite Maskenschicht 15B ist aus Siliziumnitrid (SiN) gebildet (enthält solches). Die erste Maskenschicht und die zweite Maskenschicht werden durch chemische Gasphasenabscheidung (CVD), einschließlich Niederdruck-CVD (LPCVD) und plasmaunterstützte CVD (PECVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder andere geeignete Verfahren hergestellt. Die Maskenschicht 15 wird mit Hilfe von Strukturierungsverfahren wie Photolithographie und Ätzen zu einer Maskenstruktur verarbeitet.
  • Als nächstes wird das Substrat 10, wie in 3 gezeigt, mit Hilfe der strukturierten Maskenschicht 15 zu Finnenstrukturen 30 strukturiert, die sich in X-Richtung erstrecken. In 3 sind zwei Finnenstrukturen 30 in Y-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist nicht auf zwei beschränkt, sondern kann eins, drei oder mehr betragen. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 30 gebildet, um die Struktur-Treue bei den Strukturierungsvorgängen zu verbessern.
  • Die Finnenstrukturen 30 können durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnenstrukturen durch ein oder mehrere Photolithographieverfahren strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren. Im Allgemeinen werden bei Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren die Photolithographie und selbstausrichtende Verfahren kombiniert, so dass Strukturen erstellt werden können, die beispielsweise kleinere Abstände aufweisen, als dies mit einem einzigen direkten Photolithographieverfahren möglich wäre. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und durch ein Photolithographieverfahren strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch ein selbstausrichtendes Verfahren gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann zum Strukturieren der Finnenstrukturen verwendet werden.
  • Nachdem die Finnenstruktur gebildet ist, wird eine Isoliermaterialschicht 41 mit einer oder mehreren Schichten aus Isoliermaterial über dem Substrat gebildet, so dass die Finnenstrukturen vollständig in die Isolierschicht eingebettet sind. Das Isoliermaterial für die Isolierschicht 41 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, fluordotiertes Silikatglas (FSG) oder ein low-k-dielektrisches Material sein, das durch LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder fließfähige CVD hergestellt wird. Nach der Bildung der Isolierschicht kann ein Tempervorgang durchgeführt werden. Dann wird ein Planarisierungsvorgang durchgeführt, wie beispielsweise ein chemisch-mechanisches Polierverfahren (CMP) und/oder ein Rückätzverfahren, so dass die obere Oberfläche der Finnenstruktur 22 (Halbleiterabschnitt) von der Isoliermaterialschicht 41 freigelegt wird, wie in 4 gezeigt.
  • In einigen Ausführungsformen werden eine oder mehrere Auskleidungsschichten 35 über der Struktur von 3 gebildet, bevor die Isoliermaterialschicht 41 gebildet wird, wie in 4 gezeigt. Die Auskleidungsschicht 35 enthält eines oder mehrere der Materialien Siliziumnitrid, SiON, SiCN, SiOCN und Siliziumoxid.
  • Dann wird, wie in 5 gezeigt, die Isoliermaterialschicht 41 ausgespart, um eine isolierende Isolierschicht 40 zu bilden, so dass die oberen Abschnitte der Finnenstrukturen 22 freigelegt sind. Bei diesem Vorgang werden die Finnenstrukturen 22 durch die Isolationsisolationsschicht 40 elektrisch voneinander getrennt, was auch als Flachgrabenisolation (shallow trench isolation, STI) bezeichnet wird. Der untere Abschnitt 11 der Finnenstruktur 22 ist in die Isolierschicht 40 eingebettet.
  • Nach der Bildung der isolierenden Schicht 40 wird eine Opfer-Gatedielektrikumschicht 52 gebildet, wie in 6 dargestellt. Die Opfer-Gatedielektrikumschicht 52 umfasst eine oder mehrere Schichten aus isolierendem Material, beispielsweise ein Material auf Siliziumoxidbasis. In einer Ausführungsform wird ein Siliziumoxid verwendet, das durch CVD hergestellt wird. Die Dicke der Opfer-Gatedielektrikumschicht 52 beträgt in einigen Ausführungsformen etwa 1 nm bis etwa 5 nm.
  • 7 zeigt eine Struktur nach der Bildung einer Opfer-Gatestruktur 50 über den freigelegten Finnenstrukturen 22. Die Opfer-Gatestruktur 50 umfasst eine Opfer-Gate-Elektrode 54 und die Opfer-Gatedielektrikumschicht 52. Die Opfer-Gatestruktur 50 wird über einem Abschnitt der Finnenstruktur 22 gebildet, der ein Kanalbereich sein soll. Die Opfer-Gatestruktur 50 wird gebildet, indem zunächst die Opfer-Gatedielektrikumschicht flächig über den Finnenstrukturen abgeschieden wird. Anschließend wird eine Opfer-Gate-Elektrodenschicht auf der Opfer-Gatedielektrikumschicht und über den Finnenstrukturen abgeschieden, so dass die Finnenstrukturen vollständig in die Opfer-Gate-Elektrodenschicht eingebettet sind. Die Opfer-Gate-Elektrodenschicht ist aus Silizium, beispielsweise aus polykristallinem oder amorphem Silizium, gebildet (oder enthält solches). In einigen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht einem Planarisierungsvorgang unterzogen. Die Opfer-Gatedielektrikumschicht und die Opfer-Gate-Elektrodenschicht werden durch CVD, einschließlich LPCVD und PECVD, PVD, ALD oder andere geeignete Verfahren abgeschieden. Anschließend wird eine Maskenschicht über der Opfer-Gate-Elektrodenschicht gebildet. Die Maskenschicht umfasst in einigen Ausführungsformen eine Pad-SiN-Schicht 56 und eine Siliziumoxid-Maskenschicht 58.
  • Anschließend wird ein Strukturiervorgang an der Maskenschicht durchgeführt und die Opfer-Gate-Elektrodenschicht wird in die Opfer-Gatestruktur 50 strukturiert, wie in 7 dargestellt.
  • Die Opfer-Gatestruktur 50 umfasst die Opfer-Gatedielektrikumschicht 52, die Opfer-Gate-Elektrodenschicht 54 (beispielsweise Polysilizium), die SiN-Pad-Schicht 56 und die Siliziumoxidmaskenschicht 58 in einigen Ausführungsformen. Durch die Strukturierung der Opfer-Gatestruktur 50 werden die oberen Abschnitte der Finnenstrukturen 22 auf gegenüberliegenden Seiten der Opfer-Gatestruktur 50 teilweise freigelegt, wodurch Source/Drain-Bereiche (S/D-Bereiche) definiert werden, wie in 7 gezeigt. In der vorliegenden Erfindung werden Source und Drain austauschbar verwendet, und ihre Strukturen sind im Wesentlichen identisch. In 7 wird eine Opfer-Gatestruktur gebildet, aber die Anzahl der Opfer-Gatestrukturen ist nicht auf eins beschränkt. In einigen Ausführungsformen sind zwei oder mehr Opfer-Gatestrukturen in X-Richtung angeordnet. In bestimmten Ausführungsformen werden eine oder mehrere Dummy-Opfer-Gatestrukturen auf beiden Seiten der Opfer-Gatestrukturen gebildet, um die Strukturtreue zu verbessern.
  • Nach der Bildung der Opfer-Gatestruktur 50 wird eine Abdeckschicht 55L durch CVD oder andere geeignete Verfahren konform aus einem isolierenden Material für Gate-Seitenwandabstandhalter gebildet, wie in 8A gezeigt. Die Abdeckschicht 55L wird konform abgeschieden, so dass sie auf vertikalen Oberflächen, wie den Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfer-Gatestruktur eine im Wesentlichen gleichmäßige Dicke aufweist. In einigen Ausführungsformen wird die Abdeckschicht 55L mit einer Dicke von etwa 2 nm bis etwa 10 nm abgeschieden. In einer Ausführungsform enthält die Abdeckschicht 55L eine oder mehrere Schichten aus isolierenden Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, SiON, SiOCN oder SiCN oder jedes andere geeignete isolierende Material. In einigen Ausführungsformen umfasst die Abdeckschicht 55L eine erste Schicht 55AL und eine zweite Schicht 55BL, die aus einem anderen Material gebildet ist als die erste Schicht 55AL, wie in 8B gezeigt.
  • Wie in 9A gezeigt, werden außerdem Seitenwandabstandhalter 55 an den gegenüberliegenden Seitenwänden der Opfer-Gatestruktur 50 gebildet und anschließend wird die Finnenstruktur 22 des S/D-Bereichs unter die obere Oberfläche der IsolationsIsolationsschicht 40 ausgespart. Nach der Bildung der Abdeckschicht 55L wird ein anisotropes Ätzen der Abdeckschicht 55L durchgeführt, beispielsweise durch reaktives Ionenätzen (RIE). Während des anisotropen Ätzvorgangs wird der größte Teil des Isoliermaterials von den horizontalen Oberflächen entfernt, so dass die dielektrische Abstandhalterschicht auf den vertikalen Oberflächen wie den Seitenwänden der Opfer-Gatestrukturen und den Seitenwänden der freigelegten Finnenstrukturen verbleibt. Die Maskenschicht 58 kann von den Seitenwandabstandhaltern freigelegt sein. In einigen Ausführungsformen kann anschließend ein isotropes Ätzen durchgeführt werden, um das Isoliermaterial von den oberen Abschnitten des S/D-Bereichs der freigelegten Finnenstrukturen 22 zu entfernen. In einigen Ausführungsformen umfassen die Gate-Seitenwandabstandhalter 55 eine erste Schicht 55A und eine zweite Schicht 55B, wie in 9B gezeigt.
  • Anschließend werden die Finnenstrukturen 22 der S/D-Bereiche durch Trockenätzung und/oder Nassätzung unter die Oberseite der Isolierschicht 40 vertieft. Wie in 9A gezeigt, bleiben die an den S/D-Bereichen der freigelegten Finnenstrukturen (Finnenseitenwände) gebildeten Seitenwandabstandshalter 55 teilweise erhalten. In anderen Ausführungsformen werden die an den S/D-Bereichen der freigelegten Finnenstrukturen 22 gebildeten Seitenwandabstandshalter 55 jedoch vollständig entfernt.
  • Anschließend werden, wie in 10 dargestellt, Source/Drain-Epitaxieschichten 80 gebildet. Die S/D-Epitaxieschicht 80 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe, Ge, GeSn und SiGeSn, die mit B dotiert sein können, für einen p-Kanal-FET. Die S/D-Schichten 80 werden durch ein epitaktisches Wachstumsverfahren mittels CVD, ALD oder Molekularstrahlepitaxie (MBE) hergestellt.
  • Wie in 10 gezeigt, wachsen die S/D-Epitaxieschichten 80 jeweils aus den vertieften Finnenstrukturen. Die aufgewachsenen Epitaxieschichten wachsen oberhalb der Isolationsisolationsschicht 40 zusammen und bilden in einigen Ausführungsformen einen Hohlraum 57.
  • Anschließend wird eine isolierende Auskleidungsschicht 90 als Ätzstoppschicht und dann eine Zwischendielektrikumschicht (interlayer dielectric, ILD-Schicht) 95 gebildet, wie in 11 dargestellt. Die isolierende Auskleidungsschicht 90 ist aus einem Material auf Siliziumnitridbasis, wie beispielsweise SiN, gebildet (oder enthält solches) und dient als eine Kontaktätzstoppschicht für die nachfolgenden Ätzvorgänge. Materialien für die ILD-Schicht 95 umfassen Verbindungen, die Si, O, C und/oder H enthalten, wie Siliziumoxid, SiCOH und SiOC. Organische Materialien wie Polymere können auch für die ILD-Schicht 95 verwendet werden. Ein Planarisierungsvorgang, beispielsweise CMP, wird nach der Bildung der ILD-Schicht 95 durchgeführt, so dass der obere Abschnitt der Opfer-Gate-Elektrodenschicht 54 freigelegt wird, wie in 11 gezeigt.
  • Als nächstes werden die Opfer-Gate-Elektrodenschicht 54 und die Opfer-Gatedielektrikumschicht 52 entfernt, wie in 12 dargestellt, wodurch die Finnenstrukturen in einem Gateraum 59 freigelegt sind. Die ILD-Schicht 95 schützt die S/D-Strukturen 80 während des Entfernens der Gate-Opferstrukturen. Die Opfer-Gatestrukturen können durch Plasmatrockenätzung und/oder Nassätzung entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 54 aus Polysilizium gebildet ist und die ILD-Schicht 95 aus Siliziumoxid gebildet ist, kann ein Nassätzmittel wie eine TMAH-Lösung verwendet werden, um die Opfer-Gate-Elektrodenschicht 54 selektiv zu entfernen. Die Opfer-Gatedielektrikumschicht 52 wird anschließend durch Plasmatrockenätzen und/oder Nassätzen entfernt.
  • Nachdem die Opfer-Gatestrukturen entfernt sind, wird eine dielektrische Gate-Schicht 102 um die freigelegten Finnenstrukturen 22 herum gebildet und eine Gate-Elektrodenschicht 108 wird auf der Gatedielektrikumschicht 102 gebildet, wie in 13 gezeigt. Die Vorgänge zur Bildung der Metall-Gate-Elektrode werden in Verbindung mit 17A bis 17F erläutert.
  • Anschließend werden Kontaktöffnungen 98 durch Trockenätzen in der ILD-Schicht 95 gebildet, wie in 14 gezeigt. In einigen Ausführungsformen wird der obere Abschnitt der S/D-Epitaxieschicht 80 geätzt.
  • Eine oder mehrere Silizidschichten 120 werden über der S/D-Epitaxieschicht 80 gebildet, wie in 15 dargestellt. Dann wird ein leitfähiges Material 130 als ein Source/Drain-Kontakt in den Kontaktöffnungen gebildet, wie in 16 dargestellt. Das leitfähige Material 130 umfasst eines oder mehrere Materialien aus Co, Ni. W, Ti, Ta, Cu, Al, TiN und TaN. Die Vorgänge zur Bildung der Silizidschichten und des Source/Drain-Kontakts werden in Verbindung mit 18A bis 18H erläutert.
  • 17A bis 17F zeigen verschiedene Ansichten eines sequentiellen Prozesses für einen Ersatzvorgang von Gate gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist zu beachten, dass vor, während und nach den Vorgängen, die in 17A bis 17F gezeigt sind, zusätzliche Vorgänge stattfinden können, und dass einige der unten beschriebenen Vorgänge bei zusätzlichen Ausführungsformen des Verfahrens ersetzt werden oder entfallen können. Die Reihenfolge der Vorgänge/Prozesse kann austauschbar sein.
  • 17A ist eine vergrößerte Ansicht eines Gate-Elektrodenabschnitts, nachdem die Opfer-Gateelektrode und die dielektrische Gate-Schicht entfernt worden sind. Wie in 17A gezeigt, wird während oder nach dem Entfernen der Opfer-Gate-Elektrode und der Gatedielektrikumschicht auch ein oberer Teil der Gate-Seitenwandabstandhalter 55, einschließlich der ersten Schicht 55A und der zweiten Schicht 55B, entfernt. Dann wird, wie in 17B gezeigt, eine Grenzflächenschicht 101 auf dem Kanalbereich der Finnenstruktur 22 gebildet. In einigen Ausführungsformen ist die Grenzflächenschicht 101 ein chemisch oxidiertes Siliziumoxid. Dann wird die dielektrische Gate-Schicht 102, wie in 17B gezeigt, gebildet.
  • In einigen Ausführungsformen umfasst die Gatedielektrikumschicht 102 eine oder mehrere Schichten aus einem dielektrischen Material, wie beispielsweise Siliziumoxid, Siliziumnitrid oder einem high-k-dielektrischen Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für ein high-k-dielektrisches Material sind Hf02, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete high-k-dielektrische Materialien und/oder Kombinationen davon. Die Gatedielektrikumschicht 102 kann durch CVD, ALD oder ein anderes geeignetes Verfahren hergestellt werden. In einer Ausführungsform wird die Gatedielektrikumschicht 102 durch einen hochkonformen Abscheidungsprozess wie ALD gebildet, um die Bildung einer Gatedielektrikumschicht mit gleichmäßiger Dicke auf den Kanalbereichen zu erreichen. Die Dicke der Gatedielektrikumschicht 102 beträgt in einigen Ausführungsformen etwa 1 nm bis etwa 6 nm.
  • Als Nächstes werden eine oder mehrere leitfähige Schichten, einschließlich der Austrittsarbeitsanpassungsschicht 103, über der Gatedielektrikumschicht 102 gebildet, wie in 17C gezeigt. Die Austrittsarbeitsanpassungsschicht ist aus einem leitfähigen Material gebildet, wie beispielsweise aus einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAIC oder aus Mehrschichten aus zwei oder mehreren dieser Materialien. Für den n-Kanal-FET wird eines oder mehrere der Materialien TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als eine Austrittsarbeitsanpassungsschicht verwendet, und für den p-Kanal-FET wird eines oder mehrere der Materialien WN, WCN, W, Ru, Co, TiN oder TiSiN als eine Austrittsarbeitsanpassungsschicht verwendet. Die Austrittsarbeitsanpassungsschicht kann durch ALD, PVD, CVD, E-Beam-Verdampfung oder andere geeignete Verfahren hergestellt werden. Darüber hinaus kann die Austrittsarbeitsanpassungsschicht separat jeweils für den n-Kanal-FET und den p-Kanal-FET gebildet werden, die unterschiedliche Metallschichten verwenden können.
  • Dann werden die Austrittsarbeitsanpassungsschicht 103 und die Gatedielektrikumschicht 102 unter die Oberseite der Gate-Seitenwandabstandhalter 55 vertieft, wie in 17D gezeigt. Anschließend wird eine Body-Gate-Elektrodenschicht 106 über der vertieften Austrittsarbeitsanpassungsschicht 103 und der vertieften Gatedielektrikumschicht 102 gebildet, wie in 17E gezeigt.
  • Die Body-Gate-Elektrodenschicht 106 umfasst eine oder mehrere Schichten aus leitfähigem Material, wie beispielsweise Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon. Die Austrittsarbeitsanpassungsschicht 103 und die Body-Gate-Elektrodenschicht 106 können durch CVD, PVD, ALD, Elektroplattieren oder andere geeignete Verfahren hergestellt werden.
  • Anschließend wird eine Deckisolationsschicht 109 über der Gate-Elektrodenschicht 106 gebildet, wie in 17F gezeigt. In einigen Ausführungsformen umfasst die Deckisolationsschicht 109 eine oder mehrere Schichten aus einem Material auf Siliziumnitridbasis, wie beispielsweise SiN. Die Deckisolationsschicht 109 kann durch Abscheiden eines Isoliermaterials und anschließendes Planarisieren gebildet werden. In einigen Ausführungsformen wird eine Aussparung, eine Einkerbung oder ein Graben 109D auf der oberen Oberfläche der Deckisolationsschicht 109 gebildet, wie in 17F gezeigt.
  • 18A bis 18H zeigen verschiedene Ansichten eines sequentiellen Verfahrens zur Herstellung einer Silizid- und Kontaktstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist zu beachten, dass vor, während und nach den Prozessen, die in 18A bis 18H gezeigt sind, zusätzliche Vorgänge stattfinden können und einige der unten beschriebenen Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt werden oder entfallen. Die Reihenfolge der Vorgänge/Prozesse kann austauschbar sein.
  • 18A ist eine vergrößerte Ansicht eines Source/Drain-Bereichs gemäß 13. In 18A bis 18H ist ein Source/Drain-Bereich zwischen zwei benachbarten Gatestrukturen dargestellt. Wie in 18B gezeigt, wird eine Kontaktöffnung 98 gebildet, wie in Verbindung mit 14 erläutert. Wie in 18B gezeigt, ist ein oberer Abschnitt der Source/Drain-Epitaxieschicht 80 in einigen Ausführungsformen konkav (U-förmig) geätzt. In einigen Ausführungsformen wird auch die Deckisolationsschicht 109 geätzt, um eine abgerundete Form zu bilden. In einigen Ausführungsformen bleibt die Aussparung 109D erhalten. In einigen Ausführungsformen bleibt auch ein Abschnitt der ersten ILD-Schicht 95 erhalten. In einigen Ausführungsformen beträgt die Tiefe DD der Vertiefung 109D etwa 2 nm bis etwa 20 nm.
  • Dann wird erfindungsgemäß eine dielektrische Abdeckschicht 72 über der geätzten Source/Drain-Epitaxieschicht 80 und der Deckisolationsschicht 109 gebildet, wie in 18C gezeigt. In einigen Ausführungsformen ist die dielektrische Abdeckschicht 72 eine Siliziumnitridschicht, die durch ALD gebildet wird. Wie in 18C gezeigt, füllt die Abdeckschicht 72 die Vertiefung 109D auf der Deckisolationsschicht 109 vollständig aus. In einigen Ausführungsformen beträgt die Dicke der Abdeckschicht 72 etwa 1 nm bis etwa 10 nm und in anderen Ausführungsformen etwa 2 nm bis etwa 5 nm. Wenn die Dicke kleiner als diese Bereiche ist, kann die Aussparung 109D nicht ausreichend gefüllt sein, und wenn die Dicke größer als diese Bereiche ist, kann die Größe des Source/Drain-Kontakts klein werden, was den Kontaktwiderstand erhöht.
  • Als nächstes wird die Abdeckschicht 72 durch Ätzen teilweise entfernt, wie in 18D gezeigt. Da sich die Struktur oder die Filmeigenschaften der Abdeckschicht 72 auf einem Halbleiterbereich (Source/Drain-Epitaxieschicht 80) verschieden von denen der Abdeckschicht auf einem dielektrischen Bereich ist, kann ein Teil der Abdeckschicht 72, die auf der Source/Drain-Epitaxieschicht 80 gebildet ist, selektiv entfernt werden. In einigen Ausführungsformen wird die Abdeckschicht 72 (beispielsweise eine SiN-Schicht) durch ein ALD-Verfahren sowohl auf der Oberseite der Deckisolationsschicht 109 als auch auf der Source/Drain-Epitaxieschicht 80 (beispielsweise SiGe oder SiAs) abgeschieden. Nach der ALD-Abscheidung wird ein Atomschichtätzverfahren (atomic layer etching, ALE-Verfahren) durchgeführt, um die Abdeckschicht nahe der Epitaxieschicht selektiv zu ätzen, wofür eine oder mehrere Bedingungen des ALE-Verfahrens (beispielsweise Gaspulsmenge, Gaspulszeit, Gaspuls-Tastverhältnis, HF-Pulszyklen und/oder HF-Puls-Tastverhältnis usw.) genau eingestellt werden. Da die Konzentration der Oxide in der Abdeckschicht 72 geringer ist als in der Epitaxieschicht, tendiert der ALE-Prozess zu Reaktionen nahe der Source/Drain-Epitaxieschicht 80. Wird der ALE-Prozess auf den vertikalen Beschuss (Strike-Modus) von oben nach unten eingerichtet, bleibt die Seitenwand der Abdeckschicht 72 wie in 18D dargestellt.
  • Dann wird eine erste Silizidschicht 122 auf der Source/Drain-Epitaxieschicht 80 gebildet, wie in 18E gezeigt. In einigen Ausführungsformen enthält die erste Silizidschicht 122 ein Ni-Silizid (NiSix). In einigen Ausführungsformen wird eine Ni-Metallschicht durch Sputtern gebildet und dann ein Tempervorgang durchgeführt, um die Ni-Silizidschicht 122 zu bilden. Wenn eine nicht-reagierte Ni-Schicht vorhanden ist, wird die nicht-reagierte Ni-Schicht durch Ätzen entfernt. In einigen Ausführungsformen beträgt die Temper-Temperatur etwa 500 °C bis etwa 700 °C.
  • In einigen Ausführungsformen beträgt die Dicke der Ni-Silizid-Schicht 122 in der Mitte zwischen zwei Gatestrukturen etwa 5 nm bis etwa 15 nm. In einigen Ausführungsformen enthält die Ni-Silizid-Schicht 122 Platin (Pt). In einigen Ausführungsformen beträgt die Pt-Konzentration etwa 1 Atom-% bis etwa 10 Atom-% der Ni-Konzentration (Ni %). In einigen Ausführungsformen beträgt die Ni-Konzentration in der Ni-Silizidschicht etwa 20 Atom-% bis etwa 60 Atom-% und in anderen Ausführungsformen etwa 35 Atom-% bis etwa 45 Atom-%. Wenn die Ni-Menge unter den genannten Bereichen liegt, wird zu viel Si in der Source/Drain-Epitaxieschicht 80 verbraucht, was zu einer epitaktischen Verunreinigung führen kann; und wenn die Ni-Menge über den genannten Bereichen liegt, ist dies ein Hinweis auf einen zu geringen Siliziumverbrauch und darauf, dass die Ni-Silizidschicht nicht richtig gebildet ist.
  • Dann wird eine zweite Silizidschicht 124 über der ersten Silizidschicht 122 gebildet, wie in 18F gezeigt. In einigen Ausführungsformen enthält die zweite Silizidschicht 124 Titan-Nickel-Silizid (TiNiSix). In einigen Ausführungsformen wird die erste Silizidschicht in einem n-FET aus einem Material hergestellt, das eine höhere Shottky-Barrierenhöhe zu der Source/Drain-Epitaxieschicht aufweist als ein Ti-Silizid, und in einem p-FET wird die erste Silizidschicht aus einem Material hergestellt, das eine niedrigere Shottky-Barrierenhöhe zu der Source/Drain-Epitaxieschicht aufweist als ein Ti-Silizid.
  • In einigen Ausführungsformen wird eine Ti-Metallschicht durch Sputtern oder CVD auf der ersten Silizidschicht 122 gebildet. In einigen Ausführungsformen wird ein CVD-Verfahren mit TiCl-Gasx zur Bildung der Ti-Schicht eingesetzt. Anschließend wird ein Tempervorgang durchgeführt, um die Ti-Ni-Silizidschicht 124 zu bilden. Wenn eine nicht-reagierte Ti-Schicht vorhanden ist, wird die nicht-reagierte Ti-Schicht durch Ätzen entfernt. In einigen Ausführungsformen ist die Temper-Temperatur für die Ti-Ni-Silizidschicht 124 niedriger als die Temper-Temperatur für die Ni-Silizidschicht 122 und beträgt etwa 350 °C bis etwa 500 °C.
  • In einigen Ausführungsformen ist die Dicke der Ti-Ni-Silizidschicht 124 in der Mitte zwischen zwei Gatestrukturen geringer als die Dicke der Ni-Silizidschicht 122 und beträgt etwa 2 nm bis etwa 5 nm. In einigen Ausführungsformen ist die Ni-Konzentration größer als die Ti-Konzentration in der Ti-Ni-Silizidschicht 124. In einigen Ausführungsformen beträgt das Verhältnis (Ni/Ti) zwischen der Ni-Konzentration und der Ti-Konzentration etwa 1,01 bis etwa 5 und in anderen Ausführungsformen etwa 1,5 bis etwa 3. Wie in 18F gezeigt, hat jede der ersten Silizidschicht 122 und der zweiten Silizidschicht 124 eine konkave Form (U-Form).
  • Als nächstes wird eine Barriere oder eine Haftschicht 126 über der zweiten Silizidschicht 124 und über den dielektrischen Bereichen gebildet, wie in 18G gezeigt. In einigen Ausführungsformen enthält die Schicht 126 TiN, das durch CVD oder Sputtern gebildet wird. Wenn ein CVD-Verfahren verwendet wird, enthalten die Quellgase in einigen Ausführungsformen TiClx als Titanquelle und NF oder NH3 als Stickstoffquelle. In einigen Ausführungsformen beträgt die Dicke der TiN-Schicht 126 etwa 0,5 nm bis etwa 8 nm und in anderen Ausführungsformen etwa 1 nm bis etwa 5 nm. In einigen Ausführungsformen ist die Ti-Konzentration in der TiN-Sperrschicht etwa 5 % bis etwa 15 % geringer als die Ti-Konzentration in der zweiten Silizidschicht 124.
  • Anschließend wird eine Keimschicht 128 über der TiN-Schicht 126 gebildet, wie in 18G gezeigt, und eine Source/Drain-Kontaktschicht 130 wird auf der Keimschicht gebildet, wie in 18H gezeigt. In einigen Ausführungsformen sind die Keimschicht 128 und die Source/Drain-Kontaktschicht 130 aus Kobalt-Metall (Co) gebildet. In einigen Ausführungsformen wird die Co-Keimschicht 128 durch CVD oder PVD hergestellt. In einigen Ausführungsformen beträgt die Dicke der Keimschicht 128 etwa 0,2 nm bis etwa 2 nm. Dann wird die Co-Source/Drain-Kontaktschicht 130 in einigen Ausführungsformen durch Elektroplattieren oder CVD auf der Keimschicht gebildet. In anderen Ausführungsformen wird die Source/Drain-Kontaktschicht 130 aus Wolfram (W), Ruthenium (Ru) oder einem anderen geeigneten Material hergestellt. In solchen Fällen wird eine geeignete Keimschicht ausgewählt.
  • Es ist zu beachten, dass die FinFETs weitere CMOS-Prozesse durchlaufen, um verschiedene Strukturelemente wie Kontakte/Durchkontaktierungen, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten usw. zu bilden.
  • 19 bis 33H zeigen ein sequentielles Verfahren zur Herstellung eines GAA-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist zu beachten, dass vor, während und nach den Prozessen, die in 19 bis 33H gezeigt sind, zusätzliche Vorgänge stattfinden können und einige der unten beschriebenen Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt werden oder entfallen. Die Reihenfolge der Vorgänge/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen und/oder Verfahren, die in Verbindung mit 1 bis 18H (FinFET) beschrieben sind, gelten auch für die folgenden Ausführungsformen und eine Wiederholung der ausführlichen Erläuterung kann entfallen.
  • Ähnlich wie in 1 werden Verunreinigungsionen (Dotierstoffe) 12 in ein Siliziumsubstrat 10 implantiert, um einen Wannenbereich zu bilden. Anschließend werden gestapelte Halbleiterschichten über dem Substrat 10 gebildet, wie in 19 dargestellt. Die gestapelten Halbleiterschichten umfassen erste Halbleiterschichten 220 und zweite Halbleiterschichten 225. Außerdem wird eine Maskenschicht über den gestapelten Schichten 215 gebildet, ähnlich wie die Maskenschicht 15.
  • Die ersten Halbleiterschichten 220 und die zweiten Halbleiterschichten 225 sind aus Materialien mit unterschiedlichen Gitterkonstanten gebildet und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP umfassen. In einigen Ausführungsformen sind die ersten Halbleiterschichten 220 und die zweiten Halbleiterschichten 225 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung gebildet. In einer Ausführungsform sind die ersten Halbleiterschichten 20 aus Si1-xGex gebildet, wobei x größer als etwa 0,3 ist, oder aus Ge (x=1,0) gebildet, und die zweiten Halbleiterschichten 25 sind aus Si oder Si1-yGey gebildet, wobei y kleiner als etwa 0,4 ist und x > y. In dieser Erfindung bezeichnet eine „M-Verbindung“ oder eine „Verbindung auf M-Basis“, dass M die Mehrheit der Verbindung bildet.
  • In einer anderen Ausführungsform sind die zweiten Halbleiterschichten 225 aus Si1yGey, wobei y größer als etwa 0,3 ist, oder aus Ge gebildet und die ersten Halbleiterschichten 220 sind aus Si oder Si1-xGex gebildet, wobei x kleiner als etwa 0,4 ist und x < y. In wieder anderen Ausführungsformen ist die erste Halbleiterschicht 220 aus Si1-xGex gebildet, wobei x etwa 0,3 bis etwa 0,8 beträgt, und die zweite Halbleiterschicht 225 ist aus Si1-xGex gebildet, wobei x etwa 0,1 bis etwa 0,4 beträgt.
  • In 19 sind fünf Schichten der ersten Halbleiterschichten 220 und sechs Schichten der zweiten Halbleiterschichten 225 angeordnet. Die Anzahl der Schichten ist jedoch nicht auf diese beschränkt, sondern kann in einigen Ausführungsformen 1 oder 2 bis 10 Schichten für jede der ersten Halbleiterschichten und der zweiten Halbleiterschichten betragen. Durch das Einstellen der Anzahl der gestapelten Schichten kann der Ansteuerungsstrom der GAA-FET-Vorrichtung angepasst werden.
  • Die ersten Halbleiterschichten 220 und die zweiten Halbleiterschichten 225 werden epitaktisch auf dem Substrat 10 gebildet. Die Dicke der ersten Halbleiterschichten 220 kann gleich oder größer als die der zweiten Halbleiterschichten 225 sein und beträgt in einigen Ausführungsformen etwa 5 nm bis etwa 50 nm und in anderen Ausführungsformen etwa 10 nm bis etwa 30 nm. Die Dicke der zweiten Halbleiterschichten 225 beträgt in einigen Ausführungsformen etwa 5 nm bis etwa 30 nm und in anderen Ausführungsformen etwa 10 nm bis etwa 20 nm. Die individuelle Dicke der einzelnen ersten Halbleiterschichten 220 kann gleich sein oder variieren.
  • In einigen Ausführungsformen ist die untere erste Halbleiterschicht (diejenige Schicht, die dem Substrat 10 am nächsten liegt) dicker als die übrigen ersten Halbleiterschichten. Die Dicke der unteren ersten Halbleiterschicht beträgt in einigen Ausführungsformen etwa 10 nm bis etwa 50 nm, in anderen Ausführungsformen 20 nm bis 40 nm.
  • In einigen Ausführungsformen umfasst die Maskenschicht 215 eine erste Maskenschicht 215A und eine zweite Maskenschicht 215B, ähnlich wie die Maskenschicht 15.
  • Als nächstes werden die gestapelten Schichten der ersten Halbleiterschichten 220 und die zweiten Halbleiterschichten 225 unter Verwendung der strukturierten Maskenschicht strukturiert, wie in 20 gezeigt, wodurch die gestapelten Schichten zu Finnenstrukturen 230 geformt werden, die sich in X-Richtung erstrecken. In 20 sind zwei Finnenstrukturen 230 in der Y-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht hierauf beschränkt und kann eins, drei oder mehr betragen. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 230 gebildet, um die Strukturtreue bei den Strukturierungsvorgängen zu verbessern. Wie in 20 dargestellt, umfassen die Finnenstrukturen 230 obere Abschnitte, die durch die gestapelten Halbleiterschichten 220, 225 und die Wannenabschnitte 211 gebildet werden.
  • Die Breite W1 des oberen Abschnitts der Finnenstruktur entlang der Y-Richtung beträgt in einigen Ausführungsformen etwa 10 nm bis etwa 40 nm und in anderen Ausführungsformen etwa 20 nm bis etwa 30 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur beträgt etwa 100 nm bis etwa 200 nm.
  • Nach der Bildung der Finnenstruktur wird eine Isoliermaterialschicht 41 über dem Substrat gebildet, so dass die Finnenstrukturen vollständig in die Isolierschicht 41 eingebettet sind. Dann wird ein Planarisierungsvorgang, wie beispielsweise ein chemisch-mechanisches Polierverfahren (CMP) und/oder ein Rückätzverfahren, durchgeführt, so dass die obere Oberfläche der obersten zweiten Halbleiterschicht 225 von der Isoliermaterialschicht 41 freigelegt ist, wie in 21 dargestellt. In einigen Ausführungsformen werden eine oder mehrere Auskleidungsschichten 35 vor der Bildung der Isoliermaterialschicht 41 gebildet.
  • Dann wird die Isoliermaterialschicht 41 ausgespart, wie in 22 gezeigt, um eine Isolierschicht 40 zu bilden, so dass die oberen Abschnitte der Finnenstrukturen 230 freigelegt sind. In der in 22 gezeigten Ausführungsform wird die Isoliermaterialschicht 41 ausgespart, bis die unterste erste Halbleiterschicht 220 freigelegt ist. In anderen Ausführungsformen wird auch der obere Abschnitt der Wannenschicht 211 teilweise freigelegt. Die ersten Halbleiterschichten 220 sind Opferschichten, die anschließend teils entfernt werden, und die zweiten Halbleiterschichten 225 werden anschließend zu Kanalschichten eines GAA-FETs geformt. In einigen Ausführungsformen wird die Auskleidungsschicht 35 zusammen mit der Isoliermaterialschicht ausgespart.
  • Nach der Bildung der isolierenden Schicht 40 wird eine Opfer-Gatestruktur 50 über den freigelegten Finnenstrukturen 230 gebildet. Die Opfer-Gatestruktur 50 wird über einem Abschnitt der Finnenstruktur gebildet, der ein Kanalbereich sein soll. Die Opfer-Gatestruktur definiert den Kanalbereich des GAA-FET. Nach der Bildung der Opfer-Gatestruktur wird eine Abdeckschicht aus einem isolierenden Material für die Seitenwandabstandhalter 55 durch CVD oder andere geeignete Verfahren konform gebildet und dann werden die Seitenwandabstandhalter 55 an gegenüberliegenden Seitenwänden der Opfer-Gatestrukturen gebildet, wie in 24 gezeigt. Anschließend werden die Finnenstrukturen der S/D-Bereiche durch Trockenätzung und/oder Nassätzung unter die Oberseite der Isolationsisolationsschicht 40 vertieft.
  • Anschließend werden die ersten Halbleiterschichten 220 horizontal ausgespart (geätzt), wie in 25 gezeigt, so dass die Ränder der ersten Halbleiterschichten 220 im Wesentlichen unterhalb einer Seitenfläche der Opfer-Gate-Elektrodenschicht 54 liegen. Die laterale Tiefe der Aussparung der ersten Halbleiterschichten 220 von der Ebene mit einem Seitenwandabstandshalter 55 beträgt etwa 5 nm bis etwa 10 nm.
  • Nach der horizontalen Aussparung der ersten Halbleiterschichten 20 wird eine Auskleidungsisolierschicht für innere Abstandshalter auf den ausgesparten Oberflächen der ersten Halbleiterschichten 220 und der zweiten Halbleiterschichten 225 gebildet und dann wird ein anisotropes Ätzen durchgeführt, um innere Abstandshalter 70 zu bilden, wie in 26A und 26B gezeigt. In einigen Ausführungsformen sind die inneren Abstandshalter 70 aus einer oder mehreren Schichten aus Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN oder einem anderen geeigneten isolierenden Material gebildet. Die Dicke der inneren Abstandshalter 70 auf der ausgesparten Oberfläche der zweiten Halbleiterschichten 225 beträgt in einigen Ausführungsformen etwa 1 nm bis etwa 4 nm.
  • Dann werden, ähnlich wie in 10 und 11, Source/Drain-Epitaxieschichten (S/D-Epitaxieschichten) 80 gebildet und anschließend werden eine Auskleidungsschicht (Ätzstoppschicht) 90 und eine Zwischendielektrikumschicht (interlayer dielectric, ILD-Schicht) 95 gebildet, wie in 27 dargestellt. Als Nächstes werden die Opfer-Gate-Elektrodenschicht 54 und die Opfer-Gatedielektrikumschicht 52 entfernt, wodurch die Finnenstrukturen freigelegt werden, wie in 28 dargestellt.
  • Nach der Entfernung der Opfer-Gatestrukturen werden die ersten Halbleiterschichten 220 in den Finnenstrukturen entfernt, wodurch Drähte oder Plättchen (Nanostrukturen) der zweiten Halbleiterschichten 225 entstehen, wie in 29A und 29B dargestellt. Die ersten Halbleiterschichten 220 können mithilfe eines Ätzmittels entfernt oder geätzt werden, das die ersten Halbleiterschichten 220 selektiv im Vergleich zu den zweiten Halbleiterschichten 225 ätzen kann. Wenn die ersten Halbleiterschichten 220 Ge oder SiGe sind und die zweiten Halbleiterschichten 225 Si sind, können die ersten Halbleiterschichten 220 mittels eines Nassätzmittels wie beispielsweise Ammoniumhydroxid (NHOH4), Tetramethylammoniumhydroxid (TMAH), Ethylendiaminbrenzkatechin (EDP), einer Salzsäurelösung (HCl) oder einer Kaliumhydroxidlösung (KOH) selektiv entfernt werden. In einigen Ausführungsformen enthält das Nassätzmittel außerdem eines oder mehrere der Elemente HF, C3H8O2 und C2H4O3.
  • Nach der Bildung der Drähte oder Blättchen der zweiten Halbleiterschichten 225 wird eine Gatedielektrikumschicht 102 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 225) gebildet und eine Gate-Elektrodenschicht 108 wird auf der Gatedielektrikumschicht 102 gebildet, wie in 30A und 30B gezeigt. Der Gate-Austauschvorgang, der in Verbindung mit 17A bis 17F erläutert wurde, kann angewendet werden.
  • Anschließend werden, ähnlich wie in den und , Kontaktlöcher 110 in der ILD-Schicht 95 durch Trockenätzen gebildet, wie in gezeigt, eine Silizidschicht 120 wird über der S/D-Epitaxieschicht 80 gebildet, und ein leitfähiges Material 130 wird in den Kontaktlöchern gebildet, wie in gezeigt.
  • 33A bis 33H zeigen verschiedene Ansichten eines sequentiellen Verfahrens zur Bildung einer Silizid- und Kontaktstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist zu beachten, dass vor, während und nach den Prozessen, die in 33A bis 33H gezeigt sind, zusätzliche Vorgänge stattfinden können und einige der unten beschriebenen Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt werden oder entfallen. Die Reihenfolge der Vorgänge/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen und/oder Verfahren, wie in Verbindung mit 18A bis 18H für einen Fin-FET beschrieben, gelten auch für die folgenden Ausführungsformen, und eine Wiederholung der ausführlichen Erläuterung kann entfallen.
  • 33A ist eine vergrößerte Ansicht eines Source/Drain-Bereichs, der 30A und 30B eines GAA-FET entspricht. In 33A bis 33H ist ein Source/Drain-Bereich zwischen zwei benachbarten Gatestrukturen dargestellt. Wie in 33B gezeigt, wird eine Kontaktöffnung 98 gebildet, ähnlich wie in 18B. Wie in 33B gezeigt, wird in einigen Ausführungsformen ein oberer Teil der Source/Drain-Epitaxieschicht 80 geätzt. In einigen Ausführungsformen wird auch die Deckisolationsschicht 109 geätzt, um eine abgerundete Form zu bilden. In einigen Ausführungsformen verbleibt die Aussparung 109D. In einigen Ausführungsformen verbleibt auch ein Teil der ersten ILD-Schicht 95.
  • Dann wird eine dielektrische Abdeckschicht 72 über der geätzten Source/Drain-Epitaxieschicht 80 und der Deckisolationsschicht 109 gebildet, wie in 33C gezeigt, ähnlich wie in 18C. In einigen Ausführungsformen ist die dielektrische Abdeckschicht 72 eine Siliziumnitridschicht, die durch ALD gebildet wird. Wie in 33C gezeigt, füllt die Abdeckschicht 72 die Aussparung 109D auf der Deckisolationsschicht 109 vollständig aus. In einigen Ausführungsformen beträgt die Dicke der Abdeckschicht 72 etwa 1 nm bis etwa 10 nm, in anderen Ausführungsformen etwa 2 nm bis etwa 5 nm. Wenn die Dicke unter diesen Bereichen liegt, kann die Aussparung 109D nicht ausreichend gefüllt sein, und wenn die Dicke über diesen Bereichen liegt, kann die Größe des Source/Drain-Kontakts klein sein, was den Kontaktwiderstand erhöht.
  • Als nächstes wird die Abdeckschicht 72 teilweise durch Ätzen entfernt, wie in 33D gezeigt, ähnlich wie in 18D. Da sich die Struktur oder die Filmeigenschaften der Abdeckschicht 72 auf einem Halbleiterbereich (Source/Drain-Epitaxieschicht 80) verschieden von denjenigen der Abdeckschicht auf einem dielektrischen Bereich ist, kann ein Teil der gebildeten Abdeckschicht 72 auf der Source/Drain-Epitaxieschicht 80 selektiv entfernt werden.
  • Dann wird eine erste Silizidschicht 122 auf der Source/Drain-Epitaxieschicht 80 gebildet, wie in 33E gezeigt, ähnlich wie in 18E. In einigen Ausführungsformen enthält die erste Silizidschicht 122 ein Ni-Silizid (NiSix). In einigen Ausführungsformen wird eine Ni-Metallschicht durch Sputtern gebildet und dann ein Tempervorgang durchgeführt, um die Ni-Silizidschicht 122 zu bilden. Wenn eine nicht-reagierte Ni-Schicht vorhanden ist, wird die nicht-reagierte Ni-Schicht durch Ätzen entfernt. In einigen Ausführungsformen beträgt die Temper-Temperatur etwa 500 °C bis etwa 700 °C.
  • In einigen Ausführungsformen beträgt die Dicke der Ni-Silizidschicht 122 in der Mitte zwischen zwei Gatestrukturen etwa 5 nm bis etwa 15 nm. In einigen Ausführungsformen enthält die Ni-Silizid-Schicht 122 Platin (Pt). In einigen Ausführungsformen beträgt die Pt-Konzentration etwa 1 Atom-% bis etwa 10 Atom-% der Ni-Konzentration (Ni %). In einigen Ausführungsformen beträgt die Ni-Konzentration in der Ni-Silizidschicht etwa 20 Atom-% bis etwa 60 Atom-% und in anderen Ausführungsformen etwa 35 Atom-% bis etwa 45 Atom-%. Wenn die Ni-Menge unter diesen Bereichen liegt, wird zu viel Si in der Source/Drain-Epitaxieschicht 80 verbraucht, was zu einer epitaktischen Verunreinigung führen kann, und wenn die Ni-Menge über diesen Bereichen liegt, ist dies ein Hinweis darauf, dass der Siliziumverbrauch zu niedrig ist, und dass somit die Ni-Silizidschicht nicht richtig gebildet ist.
  • Dann wird, wie in 33F gezeigt, eine zweite Silizidschicht 124 über der ersten Silizidschicht 122 gebildet, ähnlich wie in 18F. In einigen Ausführungsformen enthält die zweite Silizidschicht 124 Titannickelsilizid (TiNiSix).
  • In einigen Ausführungsformen wird eine Ti-Metallschicht durch Sputtern oder CVD auf der ersten Silizidschicht 122 gebildet. In einigen Ausführungsformen wird ein CVD-Verfahren mit TiClx-Gas zur Bildung der Ti-Schicht eingesetzt. Anschließend wird ein Tempervorgang durchgeführt, um die Ti-Ni-Silizidschicht 124 zu bilden. Wenn eine nicht-reagierte Ti-Schicht vorhanden ist, wird die nicht-reagierte Ti-Schicht durch Ätzen entfernt. In einigen Ausführungsformen ist die Temper-Temperatur für die Ti-Ni-Silizidschicht 124 niedriger als die Temper-Temperatur für die Ni-Silizidschicht 122 und beträgt etwa 350 °C bis etwa 500 °C.
  • In einigen Ausführungsformen ist die Dicke der Ti-Ni-Silizidschicht 124 in der Mitte zwischen den beiden Gatestrukturen geringer als die Dicke der Ni-Silizidschicht 122 und beträgt etwa 2 nm bis etwa 5 nm. In einigen Ausführungsformen ist die Ni-Konzentration größer als die Ti-Konzentration in der Ti-Ni-Silizidschicht 124. In einigen Ausführungsformen beträgt das Verhältnis (Ni/Ti) zwischen der Ni-Konzentration und der Ti-Konzentration etwa 1,01 bis etwa 5 und in anderen Ausführungsformen etwa 1,5 bis etwa 3.
  • Als nächstes wird, wie in 33G gezeigt, eine Barriere oder eine Haftschicht 126 über der zweiten Silizidschicht 124 und über den dielektrischen Bereichen gebildet, ähnlich wie in 18G. In einigen Ausführungsformen enthält die Schicht 126 TiN, das durch CVD oder Sputtern gebildet wird. Wenn ein CVD-Verfahren verwendet wird, enthalten die Quellgase in einigen Ausführungsformen TiClx als Titanquelle und NF oder NH3 als Stickstoffquelle. In einigen Ausführungsformen beträgt die Dicke der TiN-Schicht 126 etwa 0,5 nm bis etwa 8 nm und in anderen Ausführungsformen etwa 1 nm bis etwa 5 nm.
  • Anschließend wird, ähnlich wie in 18H, eine Keimschicht 128 über der TiN-Schicht 126 gebildet, wie in 33G gezeigt, und eine Source/Drain-Kontaktschicht 130 wird auf der Keimschicht gebildet, wie in 33H gezeigt. In einigen Ausführungsformen sind die Keimschicht 128 und die Source/Drain-Kontaktschicht 130 aus Kobalt-Metall (Co) gebildet. In einigen Ausführungsformen wird die Co-Keimschicht 128 durch CVD oder PVD hergestellt. In einigen Ausführungsformen beträgt die Dicke der Keimschicht 128 etwa 0,2 nm bis etwa 2 nm. Dann wird die Co-Source/Drain-Kontaktschicht 130 in einigen Ausführungsformen durch Elektroplattieren oder CVD auf der Keimschicht gebildet. In anderen Ausführungsformen wird die Source/Drain-Kontaktschicht 130 aus Wolfram (W), Ruthenium (Ru) oder einem anderen geeigneten Material gebildet. In solchen Fällen wird eine geeignete Keimschicht ausgewählt.
  • Es ist zu beachten, dass die GAA-FETs weiteren CMOS-Prozessen unterzogen werden, um verschiedene Merkmale wie Kontakte/Durchkontaktierungen, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten usw. zu bilden.
  • 34A und 34B/34C zeigen die dimensionale Konfiguration eines Fin-FET und eines GAA-FET. In einigen Ausführungsformen beträgt die Dicke T1 der zweiten Silizidschicht 124 in der Mitte des Source/Drain-Bereichs etwa 2 nm bis etwa 5 nm und die Dicke T2 der ersten Silizidschicht 122 in der Mitte des Source/Drain-Bereichs ist größer als T1 und beträgt etwa 5 nm bis etwa 15 nm. In einigen Ausführungsformen ist das Verhältnis T2/T1 größer als 1 und kleiner als etwa 10. Innerhalb dieses Bereichs wird bei der Bildung der Silizidschicht eine angemessene Menge an Si in der Epitaxieschicht 80 verbraucht. In einigen Ausführungsformen beträgt der konkave Betrag T3 (von dem Rand der Silizidschicht bis zu der Unterseite der TiN-Schicht 126) etwa 0,5 nm bis etwa 20 nm. Die Dicke T4 ist die Summe von T1, T2 und T3.
  • Die Dicke T5, die die maximale Dicke der Deckisolationsschicht 109 über der Body-Gate-Elektrodenschicht 106 darstellt, beträgt in einigen Ausführungsformen etwa 20 nm bis etwa 50 nm. Die Dicke T6, die einer Dicke der dielektrischen Abdeckschicht 72 auf der Gate-Kappen-Isolierschicht 109 mit Ausnahme der gefüllten Vertiefung entspricht, beträgt in einigen Ausführungsformen etwa 0,5 nm bis etwa 5 nm. Wie in 34A und 34B gezeigt, verbleibt keine dielektrische Abdeckschicht zwischen der zweiten Silizidschicht 124 und der Sperrschicht 126. In einigen Ausführungsformen kontaktiert das Ende der dielektrischen Abdeckschicht 72 das Ende der ersten Silizidschicht und/oder der zweiten Silizidschicht. In einigen Ausführungsformen beträgt die Tiefe D1 der von der dielektrischen Abdeckschicht 72 ausgefüllten Vertiefung 109D von der Oberseite der Gate-Deckisolationsschicht 109 etwa 0,5 nm bis etwa 5 nm.
  • In einigen Ausführungsformen beträgt die Breite W1, d.h. die Breite des Source/Drain-Kontakts 130, gemessen auf der Höhe der Oberseite der isolierenden Auskleidungsschicht (Ätzstoppschicht) 90, etwa 10 nm bis etwa 30 nm. In einigen Ausführungsformen beträgt die Breite W3, d.h. die Breite des Source/Drain-Kontakts 130, gemessen auf der Höhe der Oberseite der zweiten Silizidschicht 124, etwa 5 nm bis etwa 20 nm. W10 ist die Breite oder Dicke der Silizidschicht 122/124 an deren Oberseite.
  • In einigen Ausführungsformen beträgt die Breite oder Dicke W3 der ersten Schicht 55A des Gate-Seitenwandabstandhalters etwa 1 nm bis etwa 3 nm, und die Breite oder Dicke W4 der zweiten Schicht 55B des Gate-Seitenwandabstandhalters beträgt etwa 1 nm bis etwa 5 nm.
  • In einigen Ausführungsformen beträgt die Breite oder Dicke W5 der isolierenden Auskleidungsschicht (Ätzstoppschicht) 90 etwa 0,5 nm bis etwa 3 nm. In einigen Ausführungsformen beträgt die Breite oder Dicke W6, die die maximale laterale Dicke der ILD-Schicht 95 darstellt, etwa 0,5 nm bis etwa 5 nm.
  • In einigen Ausführungsformen beträgt die Breite oder Dicke W7, d.h. die seitliche Dicke der ersten Silizidschicht 122 auf der Höhe der Oberseite der ersten Silizidschicht 122, etwa 0,5 nm bis etwa 5 nm. In einigen Ausführungsformen beträgt die Breite oder Dicke W8, d.h. die seitliche Dicke der dielektrischen Abdeckschicht 76 auf der Höhe der Oberseite der zweiten Silizidschicht 124, etwa 0,5 nm bis etwa 5 nm. In einigen Ausführungsformen beträgt die Breite oder Dicke W9, die die seitliche Dicke der Sperrschicht 126 auf der Höhe der Oberseite der zweiten Silizidschicht 124 ist, etwa 0,5 nm bis etwa 8 nm.
  • In einigen Ausführungsformen beträgt ein Winkel Agl. 1, der durch eine Tangente an die Grenzfläche zwischen der ILD-Schicht 95 und der dielektrischen Abdeckschicht 72 an der Oberseite der Ätzstoppschicht 90 und einer vertikalen Seitenfläche der Ätzstoppschicht 90 gebildet wird, etwa 20 Grad bis etwa 70 Grad. In einigen Ausführungsformen beträgt ein Winkel Agl. 2, der durch eine horizontale Linie und eine Tangente an die Grenzfläche zwischen der Epitaxieschicht 80 und der ersten Silizidschicht 122 an der Unterseite der ersten Silizidschicht 122 gebildet wird, etwa 5 Grad bis etwa 60 Grad. In einigen Ausführungsformen beträgt ein Winkel Ang. 3 zwischen einer Tangente eines aufsteigenden Profils der Sperrschicht 126 und einer Tangente eines absteigenden Profils der Sperrschicht 126 etwa 5 Grad bis etwa 80 Grad.
  • Wenn die Dicke W9 der Sperrschicht 126 über den genannten Bereichen liegt, kann eine Kobaltschicht für den Source/Drain-Kontakt den Raum zwischen den Gatestrukturen nicht vollständig ausfüllen. Wenn die Dicke der Sperrschicht 126 unter diesen Bereichen liegt, kann eine Kobaltschicht in die Silizidschicht und/oder die Source/Drain-Epitaxieschicht eindringen.
  • Wie in 34C gezeigt, beträgt die Dicke oder Tiefe T11 von der Unterseite der Gatedielektrikumschicht, die den untersten der Drähte oder das unterste der Blättchen 225 umwickelt, bis zu der Oberseite des obersten der Drähte oder der Blättchen 225 in einigen Ausführungsformen etwa 30 nm bis etwa 80 nm. In einigen Ausführungsformen beträgt die Höhe T12 der Metall-Gatestruktur (bis zu der Oberseite der Gatedielektrikumschicht 102) etwa 10 nm bis etwa 40 nm. In einigen Ausführungsformen beträgt die gesamte Tiefe T13 der Silizidschicht 122/124 etwa 3 nm bis etwa 15 nm. Wenn die Tiefe T13 außerhalb dieses Bereichs liegt, kann der Source/Drain-Kontaktwiderstand ansteigen. In einigen Ausführungsformen liegt die gesamte Silizidschicht 122/124 unter der Unterseite der Gatestruktur (Unterseite der Gatedielektrikumschicht 102 oder der Grenzflächenschicht 101).
  • In einigen Ausführungsformen beträgt das Verhältnis T13/W10 etwa 1 bis etwa 5. Innerhalb dieses Bereichs wird eine angemessene Menge an Si bei der Bildung der Silizidschicht in der Epitaxieschicht 80 verbraucht. Wenn das Verhältnis über diesem Bereich liegt, kann der Source/Drain-Kontakt 130 in die Source/Drain-Epitaxieschicht 80 eindringen, was den Kontaktwiderstand erhöhen kann. Wenn das Verhältnis unter diesem Bereich liegt, kann sich die Silizidschicht bis in den Kanalbereich erstrecken.
  • 35A und 35B zeigen die Ergebnisse der Elementaranalyse (EDX) von Source/Drain-Bereichen eines n-FET (35A) und eines p-FET (35B) entlang der in 34A und 34B gezeigten Linie EA gemäß den Ausführungsformen der vorliegenden Erfindung.
  • In einigen Ausführungsformen, wie in 35A gezeigt, enthält die Source/Drain-Epitaxieschicht des n-FET SiP, die Ni-Silizidschicht einschließlich P (Grenzflächensilizidschicht 121) wird zwischen der SiP-Schicht und der Ni-Silizidschicht (erste Silizidschicht) gebildet, die Ti-Ni-Silizidschicht (zweite Silizidschicht) wird auf der Ni-Silizidschicht gebildet, die TiN-Sperrschicht wird auf der Ti-Ni-Silizidschicht gebildet und die Co-Kontaktschicht wird auf der Ti-Ni-Silizidschicht gebildet. In einigen Ausführungsformen umfasst die zweite Silizidschicht eine Ti-Ni-Silizidschicht und eine Ti-Silizidschicht (ohne Nickel) auf der Ti-Ni-Silizidschicht.
  • In einigen Ausführungsformen beträgt das Konzentrationsverhältnis von Si/Ni in den Silizidschichten etwa 1 bis etwa 10. In einigen Ausführungsformen beträgt das Konzentrationsverhältnis von Ti/Si in der Ti-Ni-Silizidschicht etwa 1 bis etwa 10. In einigen Ausführungsformen beträgt das Konzentrationsverhältnis von Co/Ni in dem Source/Drain-Bereich etwa 30 bis etwa 70. In einigen Ausführungsformen ist das Gesamtvolumen des Ti-Ni-Silizids (zweite Silizidschicht) in dem gesamten FET kleiner als das Gesamtvolumen der Ni-Silizidschicht (erste Silizidschicht) in dem gesamten FET. In einigen Ausführungsformen beträgt die Dicke R1 der gesamten Silizidschichten etwa 30 nm bis etwa 50 nm, die Dicke R2 der TiN-Sperrschicht beträgt etwa 5 nm bis etwa 15 nm, die Dicke der zweiten Silizidschicht R3 beträgt etwa 5 nm bis etwa 15 nm, die Dicke der ersten Silizidschicht R4 beträgt etwa 5 nm bis etwa 25 nm und die Dicke der Grenzflächensilizidschicht R5 beträgt etwa 5 nm bis etwa 20 nm.
  • In einigen Ausführungsformen, wie in 35B gezeigt, enthält die Source/Drain-Epitaxieschicht des p-FET mit B dotiertes SiGe (SiGe:B), die Ni-Silizidschicht mit Ge und B (Grenzflächensilizidschicht 121) wird zwischen der SiGe:B-Schicht und der Ni-Silizidschicht (erste Silizidschicht) gebildet, die Ti-Ni-Silizidschicht (zweite Silizidschicht) wird auf der Ni-Silizidschicht gebildet, die TiN-Sperrschicht wird auf der Ti-Ni-Silizidschicht gebildet und die Co-Kontaktschicht wird auf der Ti-Ni-Silizidschicht gebildet. In einigen Ausführungsformen umfasst die zweite Silizidschicht eine Ti-Ni-Silizidschicht und eine Ti-Silizidschicht (ohne Nickel) auf der Ti-Ni-Silizidschicht.
  • In einigen Ausführungsformen beträgt das Konzentrationsverhältnis von Si/Ni in den Silizidschichten etwa 1 bis etwa 10. In einigen Ausführungsformen beträgt das Konzentrationsverhältnis von Ti/Si in der Ti-Ni-Silizidschicht etwa 1 bis etwa 10. In einigen Ausführungsformen beträgt das Konzentrationsverhältnis von Co/Ni in dem Source/Drain-Bereich etwa 30 bis etwa 70. In einigen Ausführungsformen ist das Gesamtvolumen des Ti-Ni-Silizids (zweite Silizidschicht) in dem gesamten FET kleiner als das Gesamtvolumen der Ni-Silizidschicht (erste Silizidschicht) in dem gesamten FET. In einigen Ausführungsformen beträgt die Dicke R1 der gesamten Silizidschichten etwa 30 nm bis etwa 50 nm, die Dicke R2 der TiN-Sperrschicht beträgt etwa 5 nm bis etwa 15 nm, die Dicke der zweiten Silizidschicht lζ3 beträgt etwa 5 nm bis etwa 15 nm, die Dicke der ersten Silizidschicht R4 beträgt etwa 5 nm bis etwa 25 nm und die Dicke der Grenzflächensilizidschicht R5 beträgt etwa 3 nm bis etwa 15 nm.
  • In einigen Ausführungsformen ist die Siliziddicke (R2+R3+R4+R5) des n-FET größer als die Siliziddicke (R2+R3+R4+R5) des p-FET, da der Si-Verbrauch in dem n-FET größer ist als in dem p-FET. Insbesondere ist die Dicke der Grenzflächensilizidschicht in dem n-FET größer als in dem p-FET. In einigen Ausführungsformen beträgt das Verhältnis der Siliziddicke des p-FETs zu der Siliziddicke des n-FETs etwa 0,5 oder mehr und weniger als etwa 1. In einigen Ausführungsformen werden die Silizidschichten des n-FETs und des p-FETs gleichzeitig in einem CMOS-Bauelement gebildet, was die Herstellungskosten senken kann. In anderen Ausführungsformen werden die Silizidschichten des n-FET und des p-FET separat voneinander in einem CMOS-Bauelement gebildet, wodurch der Kontaktwiderstand für die jeweiligen Bauelemente optimiert werden kann.
  • 36 zeigt eine Querschnittsansicht entlang der Y-Richtung des Source/Drain-Bereichs gemäß einer Ausführungsform der vorliegenden Erfindung.
  • In einigen Ausführungsformen wird eine Hybridfinne oder eine Dummy-Finne zwischen benachbarten Source/Drain-Bereichen gebildet, wie in 36 dargestellt. In einigen Ausführungsformen umfasst die Hybridfinne eine oder mehrere Schichten aus SiN, SiCN, SiON, SiOCN, SiOC, ein High-k-Dielektrikum (beispielsweise Hafniumoxid) oder ein anderes geeignetes Material.
  • Wie in 36 gezeigt, führt das Ni-Silizid in einigen Ausführungsformen ein konkaves Profil an der oberen Oberfläche der Source/Drain-Epitaxieschicht 80 herbei, da die Durchdringung von Ni in die Si-Epitaxieschicht höher ist diejenige von Ti. In einigen Ausführungsformen ist die Dicke in der Mitte der Silizidschicht (beispielsweise etwa 0,5 nm bis etwa 5 nm) größer als an ihren Rändern. In einigen Ausführungsformen dient die Ti-Ni-Silizidschicht und/oder die TiN-Schicht als Sperrschicht, um die Diffusion oder Extrusion (Austreten) von Ni (oder Co) in die Gate-Elektrode zu unterdrücken. In einigen Ausführungsformen werden die Silizidschichten über der isolierenden Schicht 40 (STI) gebildet, damit die Kontaktlandung in späteren Schritten richtig ausgerichtet werden kann. Wenn die zweite Silizidschicht eine Ti-Ni-Silizidschicht und eine Ti-Silizidschicht (ohne Nickel) auf der Ti-Ni-Silizidschicht umfasst, ist die Dicke der Ti-Ni-Silizidschicht in einigen Ausführungsformen größer als die Dicke der Ti-Silizidschicht, so dass das Silizid hauptsächlich den Durchkontaktierungsunterseite und nicht die Durchkontaktierungsseitenwände ausfüllt, wodurch eine gute Kantenbedeckung (step coverage) zwischen dem Co-Kontakt und der Epitaxieschicht erreicht werden kann. In einigen Ausführungsformen ist die Dicke der Silizidschicht T14 geringer als die Dicke der Hybridfinne über der Isolationsisolierschicht 40.
  • Die verschiedenen hierin beschriebenen Ausführungsformen oder Beispiele bieten mehrere Vorteile gegenüber dem Stand der Technik. In den Ausführungsformen der vorliegenden Erfindung ist es möglich, den Kontaktwiderstand eines Source/Drain-Kontakts zu verringern, da die Silizidschicht zwei Schichten aus unterschiedlichen Materialien umfasst.

Claims (14)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, umfassend: Bilden einer Source/Drain-Epitaxieschicht (80); Bilden einer dielektrischen Schicht (95) oder mehrerer dielektrischer Schichten (90, 95) über der Source/Drain-Epitaxieschicht (80); Bilden einer Öffnung (98) in der dielektrischen Schicht (95) oder den mehreren dielektrischen Schichten (90, 95), um die Source/Drain-Epitaxieschicht (80) freizulegen; Bilden einer dielektrischen Abdeckschicht (72) auf der freigelegten Source/Drain-Epitaxieschicht (80) und einer Seitenwand der Öffnung (98) der dielektrischen Schicht (95) oder der mehreren dielektrischen Schichten (90, 95); selektives Entfernen eines Teils der dielektrischen Abdeckschicht (72), die auf der freigelegten Source/Drain-Epitaxieschicht (80) gebildet ist; Bilden einer ersten Silizidschicht (122) auf der freigelegten Source/Drain-Epitaxieschicht (80); Bilden einer zweiten Silizidschicht (124), die von der ersten Silizidschicht (122) verschieden ist, auf der ersten Silizidschicht (122); und Bilden eines Source/Drain-Kontakts (130) über der zweiten Silizidschicht (124).
  2. Verfahren nach Anspruch 1, wobei die dielektrische Abdeckschicht (72) Siliziumnitrid enthält.
  3. Verfahren nach Anspruch 2, wobei die Dicke der dielektrischen Abdeckschicht (72) 1 nm bis 10 nm beträgt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Abdeckschicht (72) durch Atomlagenabscheidung gebildet wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Bilden einer Sperrschicht (126) vor dem Bilden des Source/Drain-Kontakts (130) umfasst, wobei ein Teil der dielektrischen Abdeckschicht (72), der nicht durch das selektive Entfernen eines Teils der dielektrischen Abdeckschicht (72) entfernt wird, zwischen der Seitenwand der Öffnung (98) und der Sperrschicht (126) angeordnet ist.
  6. Verfahren nach Anspruch 5, wobei die Sperrschicht (126) Titannitrid enthält und der Source/Drain-Kontakt (130) (130) Kobalt enthält.
  7. Verfahren nach Anspruch 5 oder 6, wobei nach dem Bilden der Sperrschicht (126) die dielektrische Abdeckschicht (72) einen Rand der ersten Silizidschicht (122) und/oder der zweiten Silizidschicht (124) kontaktiert.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Silizidschicht (122) eine Nickel-Silizidschicht ist und die zweite Silizidschicht (124) eine Titan-Nickel-Silizidschicht ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Nickelkonzentration in der ersten Silizidschicht (122) 20 Atom-% bis 60 Atom-% beträgt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Nickelkonzentration in der zweiten Silizidschicht (124) größer als die Titankonzentration in der zweiten Silizidschicht (124) ist.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verhältnis Ni/Ti in der zweiten Silizidschicht (124) 1,01 bis 5 beträgt.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dicke der ersten Silizidschicht (122) größer als die Dicke der zweiten Silizidschicht (124) ist.
  13. Das Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Bilden der Öffnung (98) eine obere Oberfläche der freigelegten Source/Drain-Epitaxieschicht (80) eine konkave Form aufweist, wobei eine obere Oberfläche jeweils der ersten Silizidschicht (122) und der zweiten Silizidschicht (124) eine konkave Form aufweist.
  14. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Grenzflächensilizidschicht (121) zwischen der ersten Silizidschicht (122) und der Source/Drain-Epitaxieschicht (80) gebildet wird.
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