DE102020102405A1 - Halbleitervorrichtung und herstellungsverfahren davon - Google Patents

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Meng-Hsuan Hsiao
Tung Ying Lee
Wei-Sheng Yun
Jin Cai
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung umfasst ein Bilden einer gestapelten Struktur aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd in einer ersten Richtung über einem Substrat gestapelt werden. Eine Dicke der gebildeten ersten Halbleiterschichten nimmt mit jeder ersten Halbleiterschicht weiter von dem Substrat in der ersten Richtung beabstandet zu. Die gestapelte Struktur wird zu einer Finnenstruktur strukturiert, die sich entlang einer zweiten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung ist. Es wird ein Abschnitt der ersten Halbleiterschichten zwischen benachbarten zweiten Halbleiterschichten entfernt, und es wird eine Gatestruktur gebildet, die sich in einer dritten Richtung über einem ersten Abschnitt der ersten Halbleiterschichten erstreckt, so dass die Gatestruktur die ersten Halbleiterschichten umschließt. Die dritte Richtung ist im Wesentlichen senkrecht sowohl zu der ersten Richtung als auch der zweiten Richtung. Jede der ersten Halbleiterschichten an dem ersten Abschnitt der ersten Halbleiterschichten weist eine im Wesentlichen selbe Dicke auf.

Description

  • HINTERGRUND
  • Da sich die Halbleiterindustrie im Streben nach einer höheren Vorrichtungsdichte, einer höheren Leistungsfähigkeit und geringeren Kosten hin zu Nanometertechnologieprozessknoten entwickelt hat, sind Herausforderungen sowohl durch Herstellungs- als auch Designprobleme bei der Entwicklung von dreidimensionalen Designs, wie etwa einem Mehrfach-Gate-Feldeffekttransistor (FET) einschließlich eines Finnen-FET (FinFET) und eines Gate-all-around-FET (GAA), entstanden. Bei einem FinFET ist eine Gate-Elektrode benachbart zu drei Seitenflächen einer Kanalregion, wobei eine Gate-Dielektrikumsschicht zwischen diesen angeordnet ist. Da die Gatestruktur die Finne auf drei Flächen umgibt (umwickelt), weist der Transistor im Wesentlichen drei Gates auf, die den Strom durch die Finne oder die Kanalregion steuern. Unglücklicherweise ist die vierte Seite, der untere Teil des Kanals, weit von der Gate-Elektrode entfernt und steht somit nicht unter enger Gatekontrolle. Dagegen sind bei einem GAA FET alle Seitenflächen der Kanalregion von der Gate-Elektrode umgeben, was eine vollständigere Verarmung in der Kanalregion erlaubt und zu geringeren Kurzkanaleffekten führt aufgrund einer steileren Unterschwellsteilheit (SS) und einer kleineren draininduzierten Barriereerniedrigung (DIBL, Drain Induced Barrier Lowering).
  • Da die Transistorabmessungen kontinuierlich auf Sub-20-25 nm-Technologieknoten herunter skaliert werden, sind weitere Verbesserungen des GAA FET erforderlich.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beigefügten Figuren gelesen wird. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erörterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt eine isometrische Ansicht einer GAA FET-Halbleitervorrichtung, die eine der Stufen eines Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.
    • 2 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 4 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 5A und 5B zeigen Querschnittsansichten einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 6 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 7 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 8 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 9A und 9B zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 9A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 9B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1).
    • 10A-10D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 10A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 10B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 10C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 10D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
    • 11-A-11D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 11-A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 11B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 11C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 11D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 11E ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 12A-12D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 12A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 12B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 12C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 12D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 12E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 12F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 13A-13D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 13A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 13B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 13C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 13D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 13E ist eine Querschnittsansicht entlang der Linie C-C von 1 und 13F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 14A-14D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 14A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 14B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 14C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 14D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 14E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 14F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 15A-15D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 15A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 15B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 15C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 15D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 15E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 15F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 16A-16D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 16A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 16B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 16C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 16D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 16E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 16F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 17 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 18 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 19A und 19B zeigen Querschnittsansichten einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 20 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 21 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer GAA FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 22A und 22B zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 22A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 22B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1).
    • 23A-23D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 23A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 23B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 23C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 23D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
    • 24A-24D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 24A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 24B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 24C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 24D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 24E ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 25A-25D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 25A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 25B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 25C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 25D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 25E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 25F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 26A-26D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 26A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 26B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 26C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 26D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 26E ist eine Querschnittsansicht entlang der Linie C-C von 1 und 26F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 27A-27D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 27A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 27B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 27C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 27D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 27E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 27F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform.
    • 28A-28D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 28A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 28B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 28C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 28D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 28E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 28F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform. 28G ist eine Querschnittsansicht einer anderen Ausführungsform entsprechend der Linie A-A von 1.
    • 29A-29D zeigen eine der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 29A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 29B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 29C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 29D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. 29E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 29F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform. 29G ist eine Querschnittsansicht einer anderen Ausführungsform entsprechend der Linie A-A von 1.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Offenbarung bereitstellt. Es werden nachfolgend spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Ferner kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Verschiedene Elemente können der Einfachheit und Klarheit wegen willkürlich in verschiedenen Skalen gezeichnet sein.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden. Zusätzlich kann der Ausdruck „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • Ferner können bei dem folgenden Herstellungsprozess eine oder mehrere zusätzliche Operationen bei den beschriebenen Operationen vorhanden sein und kann die Reihenfolge von Operationen geändert sein. In der vorliegenden Offenbarung bedeutet ein Ausdruck „einer von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, soweit nicht das Gegenteil beschrieben ist. In der gesamten Offenbarung werden eine Source und ein Drain untereinander austauschbar verwendet und bezieht sich ein(e) Source/Drain auf ein(e) oder beide der Source und des Drains. In den folgenden Ausführungsformen können Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, wie sie bezüglich einer Ausführungsform (z. B. eine oder mehrere Figuren) beschrieben sind, in den anderen Ausführungsformen verwendet werden und kann eine ausführliche Beschreibung davon weggelassen werden.
  • Die offenbarten Ausführungsformen beziehen sich auf eine Halbleitervorrichtung, insbesondere eine Gatestruktur eines Gate-all-around-Feldeffekttransistors (GAA FET), und sein Herstellungsverfahren.
  • In der vorliegenden Offenbarung wird ein Verfahren zur Herstellung eines GAA FET und eines gestapelten Kanal-FET bereitgestellt. Es sei darauf hingewiesen, dass in der vorliegenden Offenbarung eine Source und ein Drain untereinander austauschbar verwendet werden und die Strukturen davon im Wesentlichen dieselben sind.
  • 1 zeigt eine isometrische Ansicht einer GAA FET-Halbleitervorrichtung, die eine der Stufen eines Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Eine oder mehrere Gate-Elektroden 100, die sich in der X-Richtung erstrecken, sind über einer oder mehreren Finnenstrukturen 35 angeordnet, die sich in der Y-Richtung erstrecken. Die X-Richtung ist im Wesentlichen senkrecht zu der Y-Richtung. Die Finnenstrukturen 35 sind auf einem Halbleitersubstrat 10 gebildet. Ein unterer Abschnitt der Finnenstruktur 35 ist in einer isolierenden Isolationsschicht 45 eingebettet, und die Gate-Elektrode 100 wickelt sich um Halbleiternanodrähte 20.
  • 2-16F zeigen beispielhafte sequentielle Prozesse zur Herstellung eines GAA FET gemäß Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Operationen vor, während und nach den Prozessen bereitgestellt werden können, die durch 2-16F gezeigt sind, und einige der nachstehend beschriebenen Operationen durch zusätzliche Ausführungsformen des Verfahrens ersetzt oder für diese entfernt werden können. Die Reihenfolge der Operationen/Prozesse kann untereinander austauschbar sein.
  • 2 zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Wie in 2 gezeigt ist, wird ein Halbleitersubstrat 10 bereitgestellt. In einigen Ausführungsformen weist das Substrat 10 eine einzelne kristalline Halbleiterschicht auf mindestens seinem Oberflächenabschnitt auf. Das Substrat 10 kann ein einzelnes kristallines Halbleitermaterial, wie etwa Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, umfassen, ohne jedoch darauf beschränkt zu sein. In bestimmten Ausführungsformen ist das Substrat 10 aus kristallinem Si hergestellt.
  • Das Substrat 10 kann in seiner Oberflächenregion eine oder mehrere Pufferschichten (nicht gezeigt) aufweisen. Die Pufferschichten können dazu dienen, die Gitterkonstante schrittweise von jener des Substrats zu jener der Source-/Drain-Regionen zu ändern. Die Pufferschichten können aus epitaxial gezüchteten einzelnen kristallinen Halbleitermaterialien, wie etwa Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP, gebildet sein, ohne jedoch darauf beschränkt zu sein.
  • Wie in 2 gezeigt ist, sind in einigen Ausführungsformen Verunreinigungsionen (Dotiermittel) 12 in ein Siliziumsubstrat 10 implantiert, um eine Wannenregion zu bilden. Die Ionenimplantation wird durchgeführt, um einen Punch-Through-Effekt zu verhindern. Das Substrat 10 kann verschiedene Regionen aufweisen, die geeignet mit Verunreinigungen (z. B. p- oder n-Leitfähigkeit) dotiert worden sind. Die Dotiermittel 12 sind zum Beispiel Bor (BF2) für einen n-Fin FET und Phosphor für einen p-Fin FET in einigen Ausführungsformen.
  • Wie in 3 gezeigt ist, wird dann eine erste Halbleiterschicht 20 über dem Substrat 10 gebildet. In einigen Ausführungsformen ist die erste Halbleiterschicht 20 aus einem ersten Halbleitermaterial gebildet. In einigen Ausführungsformen weist das erste Halbleitermaterial ein erstes Gruppe-IV-Element auf, und in anderen Ausführungsformen weist das erste Halbleitermaterial ein erstes Gruppe-IV-Element und ein zweites Gruppe-IV-Element auf. Die Gruppe IV-Elemente sind aus der Gruppe bestehend aus C, Si, Ge, Sn und Pb ausgewählt. In einigen Ausführungsformen ist das erste Gruppe IV-Element Si und ist das zweite Gruppe IV-Element Ge. In bestimmten Ausführungsformen ist das erste Halbleitermaterial Si1-xGex, wobei 0,3 ≤ x ≤ 0,9 gilt, und in anderen Ausführungsformen gilt 0,4 ≤ x ≤ 0,7.
  • Eine zweite Halbleiterschicht 25 ist darauffolgend über der ersten Halbleiterschicht 20 gebildet, wie in 4 gezeigt ist. In einigen Ausführungsformen ist die zweite Halbleiterschicht 25 aus einem zweiten Halbleitermaterial gebildet, das sich von dem ersten Halbleitermaterial unterscheidet. In einigen Ausführungsformen weist das zweite Halbleitermaterial ein erstes Gruppe-IV-Element auf, und in anderen Ausführungsformen weist das zweite Halbleitermaterial ein erstes Gruppe-IV-Element und ein zweites Gruppe-IV-Element auf. Die Gruppe IV-Elemente sind aus der Gruppe bestehend aus C, Si, Ge, Sn und Pb ausgewählt. In einigen Ausführungsformen ist das erste Gruppe IV-Element Si und ist das zweite Gruppe IV-Element Ge. In einigen Ausführungsformen sind die Mengen der Gruppe IV-Elemente in dem zweiten Halbleitermaterial anders als in dem ersten Halbleitermaterial. In einigen Ausführungsformen ist die Menge an Ge in dem ersten Halbleitermaterial größer als die Menge an Ge in dem zweiten Halbleitermaterial. In bestimmten Ausführungsformen ist das zweite Halbleitermaterial Si1-yGey, wobei 0,1 ≤ y ≤ 0,5, und x > y, und in anderen Ausführungsformen 0,2 ≤ y ≤ 0,4 gilt. In einigen Ausführungsformen ist y Null (ist das zweite Halbleitermaterial Si).
  • In einigen Ausführungsformen ist die zweite Halbleiterschicht 25 aus demselben Material wie das Halbleitersubstrat 10 hergestellt.
  • In einigen Ausführungsformen beträgt eine Dicke der ersten Halbleiterschicht 20 und der zweiten Halbleiterschicht 25 ungefähr 3 nm bis ungefähr 20 nm und ist eine Dicke der ersten Halbleiterschicht 20 größer als eine Dicke der zweiten Halbleiterschicht 25.
  • Die erste Halbleiterschicht 20 und die zweite Halbleiterschicht 25 können durch einen oder mehrere Epitaxie- oder epitaxiale (epi) Prozesse gebildet werden. Die Epitaxieprozesse umfassen CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE, Vapor-Phase Epitaxy) und/oder ultrahohe Vakuum-CVD (UHV-CVD), Molekularstrahlepitaxie und/oder andere geeignete Prozesse.
  • Als Nächstes werden in einigen Ausführungsformen zusätzliche erste Halbleiterschichten 20 und zweite Halbleiterschichten 25 in einer sich wiederholenden Sequenz gestapelt, wie in 5A gezeigt ist. In 5A sind drei sich wiederholende Sequenzen der ersten und zweiten Halbleiterschichten gezeigt, allerdings ist die Anzahl der sich wiederholenden Sequenzen nicht auf Drei beschränkt und kann so klein wie 2 sein, und sind in einigen Ausführungsformen 4-10 sich wiederholende Sequenzen gebildet. In anderen Ausführungsformen sind sich wiederholende Sequenzen der zweiten Halbleiterschicht 25 und der ersten Halbleiterschicht 20 gebildet, wie in 5B gezeigt ist. Durch Anpassen der Anzahl der gestapelten Schichten kann ein Treiberstrom der GAA FET-Vorrichtung eingestellt werden.
  • Wie in 5A gezeigt ist, ist in einer Ausführungsform die unterste erste Halbleiterschicht 20 aus SiGe mit einer Dicke A1 von ungefähr 5 nm bis ungefähr 20 nm hergestellt. Die unterste zweite Halbleiterschicht 25 ist aus Si mit einer Dicke B1 von ungefähr 3 nm bis ungefähr 18 nm hergestellt. In einigen Ausführungsformen ist die nächste erste Halbleiterschicht 20, die von dem Substrat 10 beabstandet ist, aus SiGe mit einer Dicke A2 von ungefähr 4 nm bis ungefähr 19 nm hergestellt, und ist die nächste zweite Halbleiterschicht 25, die von dem Substrat 10 beabstandet ist, aus Si mit einer Dicke B1 von ungefähr 4 nm bis ungefähr 19 nm hergestellt. In einigen Ausführungsformen ist die oberste erste Halbleiterschicht 20 aus SiGe mit einer Dicke A3 von ungefähr 3 nm bis ungefähr 18 nm hergestellt, und ist die oberste zweite Halbleiterschicht 25 aus Si mit einer Dicke B3 von ungefähr 5 nm bis ungefähr 20 nm hergestellt. In einigen Ausführungsformen sind die Dicken A1 und B3 ungefähr dieselbe, sind die Dicken A2 und B2 ungefähr dieselbe und sind die Dicken A3 und B1 ungefähr dieselbe. Die Dicken Al, A2 und A3 stehen in einer Beziehung A1 > A2 > A3. Die Dicken B1, B2 und B3 stehen in einer Beziehung B3 > B2 > Bi. In einigen Ausführungsformen ist mit zunehmender Entfernung von dem Substrat die Dicke jeder folgenden zweiten Halbleiterschicht 25 ungefähr 1 bis ungefähr 2 nm dicker als eine jeweilige vorherige zweite Halbleiterschicht. In einigen Ausführungsformen ist mit zunehmender Entfernung von dem Substrat die Dicke jeder folgenden ersten Halbleiterschicht 20 ungefähr 1 bis ungefähr 2 nm dünner als eine jeweilige vorherige erste Halbleiterschicht.
  • In einigen Ausführungsformen ist eine Maskenschicht 30 über der obersten Halbleiterschicht gebildet, wie in 6 gezeigt ist. Die Maskenschicht 30 umfasst in einigen Ausführungsformen eine erste Maskenschicht 32 und eine zweite Maskenschicht 34. Die erste Maskenschicht 32 ist eine Pad-Oxidschicht, die aus einem Siliziumoxid hergestellt ist, welche durch eine thermische Oxidation oder eine chemische Dampfabscheidung (CVD, Chemical Vapor Deposition) gebildet werden kann. Die zweite Maskenschicht 34 ist aus einem Siliziumnitrid hergestellt, welches durch CVD gebildet ist, einschließlich Niederdruck-CVD (LPCVD, Low Pressure Chemical Vapor Deposition) und plasmaverstärkte CVD (PECVD, Plasma Enhanced Chemical Vapor Deposition), physische Dampfabscheidung (PVD, Physical Vapor Deposition), Atomschichtabscheidung (ALD, Atomic Layer Deposition) oder einem sonstigen geeigneten Prozess. Die Maskenschicht 30 ist zu einer Maskenstruktur durch Verwenden von Strukturierungsoperationen einschließlich Photolithographie und Ätzen strukturiert.
  • Wie in 7 gezeigt ist, werden als Nächstes die gestapelten Schichten der ersten und zweiten Halbleiterschichten 20, 25 durch Verwenden der strukturierten Maskenschicht strukturiert, wodurch die gestapelten Schichten zu Finnenstrukturen 35 gebildet werden, die sich in der Y-Richtung erstrecken. In 7 sind zwei Finnenstrukturen 35 in der X-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf Zwei beschränkt und kann so klein wie Eins und Drei oder mehr sein. In einigen Ausführungsformen sind eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 35 gebildet, um die Strukturtreue bei den Strukturierungsoperationen zu verbessern. Wie in 7 gezeigt ist, weisen die Finnenstrukturen 35 obere Abschnitte auf, die durch die gestapelten Halbleiterschichten 20, 25 und die Wannenabschnitte 40 gebildet sind.
  • Die Breite Wi des oberen Abschnitts der Finnenstruktur 35 entlang der X-Richtung liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 40 nm und in anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 30 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur liegt in einigen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm.
  • Die gestapelte Finnenstruktur 35 kann durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, was das Erzeugen von Mustern ermöglicht, die zum Beispiel Abstände aufweisen, die kleiner als das, was ansonsten unter Verwendung eines einzigen direkten Photolithographieprozesses erhalten werden kann, sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die gestapelte Finnenstruktur 35 zu strukturieren.
  • Nachdem die Finnenstrukturen 35 gebildet sind, wird ein isolierendes Material einschließlich einer oder mehrerer Schichten von isolierendem Material über dem Substrat gebildet, so dass die Finnenstrukturen vollständig in der isolierenden Schicht eingebettet sind. Das isolierende Material für die isolierende Schicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, fluordotiertes Silikatglas (FSG) oder ein dielektrisches low-K-Material, das durch LPCVD (Low Pressure Chemical Vapor Deposition, chemische Dampfabscheidung mit niedrigem Druck), Plasma-CVD oder fließfähige CVD gebildet wird, umfassen. Eine Temperoperation kann nach dem Bilden der isolierenden Schicht durchgeführt werden. Dann wird eine Planarisierungsoperation, wie etwa ein chemisch-mechanisches Polier(CMP)-verfahren und/oder ein Rückätzverfahren, durchgeführt, so dass die obere Fläche der obersten zweiten Halbleiterschicht 25 von der isolierenden Materialschicht freigelegt wird. In einigen Ausführungsformen wird eine Finnenlinerschicht 50 über den Finnenstrukturen gebildet, bevor die isolierende Materialschicht gebildet wird. Die Finnenlinerschicht 50 ist aus Si3N4 oder einem siliziumnitridbasierten Material (z. B. SiON, SiCN oder SiOCN) hergestellt.
  • In einigen Ausführungsformen umfassen die Finnenlinerschichten 50 eine erste Finnenlinerschicht, die über dem Substrat 10 und Seitenwänden des unteren Teils 40 der Finnenstrukturen 35 gebildet ist, und eine zweite Finnenlinerschicht, die auf der ersten Finnenlinerschicht gebildet ist. Jede der Linerschichten weist in einigen Ausführungsformen eine Dicke von zwischen ungefähr 1 nm und ungefähr 20 nm auf. In einigen Ausführungsformen umfasst die erste Finnenlinerschicht Siliziumoxid und weist eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 5 nm auf, und umfasst die zweite Finnenlinerschicht Siliziumnitrid und weist eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 5 nm auf. Die Linerschichten können durch einen oder mehrere Prozesse, wie etwa physische Dampfabscheidung (PVD), chemische Dampfabscheidung (CVD) oder Atomschichtabscheidung (ALD) abgeschieden werden, wenngleich ein beliebiger akzeptabler Prozess verwendet werden kann.
  • Wie in 8 gezeigt ist, wird dann die isolierende Materialschicht ausgespart, um eine isolierende Isolationsschicht 45 zu bilden, so dass die oberen Abschnitte der Finnenstrukturen 35 freigelegt werden. Mit dieser Operation werden die Finnenstrukturen 35 durch die isolierende Isolationsschicht 45 elektrisch voneinander getrennt, was auch eine Flachgrabenisolation (STI, Shallow Trench Isolation) genannt wird.
  • In der Ausführungsform, die in 8 gezeigt ist, wird die isolierende Materialschicht 45 ausgespart, bis der obere Abschnitt der Wannenregion 40 freigelegt ist. In anderen Ausführungsformen ist der obere Abschnitt der Wannenregion 40 nicht freigelegt.
  • Nachdem die isolierende Isolationsschicht 45 gebildet ist, wird eine Opfer(Dummy-)-gatestruktur 52 in einigen Ausführungsformen gebildet, wie in 9A und 9B gezeigt ist. 9A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 9B ist eine Querschnittsansicht entlang der Finnenstruktur 35 in der Y-Richtung (entsprechend der Linie B-B von 1). 9A und 9B veranschaulichen eine Struktur, nachdem eine Opfergatestruktur 52 über den freigelegten Finnenstrukturen 35 gebildet ist. Die Opfergatestruktur 52 ist über einem Abschnitt der Finnenstrukturen 35 gebildet, welcher eine Kanalregion sein wird. Die Opfergatestruktur 52 definiert die Kanalregion des GAA FET. Die Opfergatestruktur 52 weist eine Opfergatedielektrikumsschicht 55 und eine Opfergateelektrodenschicht 60 auf. Die Opfergatedielektrikumsschicht 55 umfasst eine oder mehrere Schichten aus isolierendem Material, wie etwa ein siliziumoxidbasiertes Material. In einer Ausführungsform wird Siliziumoxid verwendet, das durch CVD gebildet ist. Die Dicke der Opfergatedielektrikumsschicht 55 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm.
  • Die Opfergatestruktur 52 wird durch erstes ganzflächiges Abscheiden der Opfergatedielektrikumsschicht über den Finnenstrukturen gebildet. Eine Opfergateelektrodenschicht wird dann ganzflächig auf der Opfergatedielektrikumsschicht und über den Finnenstrukturen abgeschieden, so dass die Finnenstrukturen vollständig in der Opfergateelektrodenschicht eingebettet werden. Die Opfergateelektrodenschicht 60 umfasst Silizium, wie etwa Polykristallinsilizium oder amorphes Silizium. Die Dicke der Opfergateelektrodenschicht 60 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm. In einigen Ausführungsformen wird die Opfergateelektrodenschicht 55 einer Planarisierungsoperation unterzogen. Die Opfergatedielektrikumsschicht und die Opfergateelektrodenschicht werden unter Verwendung von CVD einschließlich LPCVD und PECVD, PVD, ALD oder eines anderen geeigneten Prozesses abgeschieden. Danach wird eine Maskenschicht 62 über der Opfergateelektrodenschicht gebildet. Die Maskenschicht 62 umfasst eine Pad-Siliziumnitridschicht 65 und eine Siliziumoxidmaskenschicht 70.
  • Als Nächstes wird eine Strukturierungsoperation bei der Maskenschicht 62 durchgeführt und wird eine Opfergateelektrodenschicht 60 zu der Opfergatestruktur 52 strukturiert, wie in 9A und 9B gezeigt ist. Die Opfergatestruktur 52 weist die Opfergatedielektrikumsschicht 55, die Opfergateelektrodenschicht 60 (z. B. Polysilizium) und die Maskenschicht 62 einschließlich der Siliziumnitridpadschicht 65 und der Siliziumoxidmaskenschicht 65 auf. Durch Strukturieren der Opfergatestruktur werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten teilweise auf gegenüberliegenden Seiten der Opfergatestruktur freigelegt, wodurch Source-/Drain(S/D)-Regionen definiert werden. In dieser Offenbarung werden eine Source und ein Drain untereinander austauschbar verwendet und sind die Strukturen davon im Wesentlichen dieselben. In 9A und 9B ist eine Opfergatestruktur 52 gebildet, jedoch ist die Anzahl der Opfergatestrukturen nicht auf Eins beschränkt. In einigen Ausführungsformen sind zwei oder mehr Opfergatestrukturen in der Y-Richtung der Finnenstrukturen angeordnet. In bestimmten Ausführungsformen werden eine oder mehrere Dummy-Opfergatestrukturen auf beiden Seiten der Opfergatestrukturen gebildet, um die Strukturtreue zu verbessern.
  • Nachdem die Opfergatestruktur 52 gebildet ist, wird eine Deckschicht 75, die aus einem isolierenden Material hergestellt ist, konformal über den freigelegten Finnenstrukturen 35 und der Opfergatestruktur 52 gebildet, wie in 10A-10D gezeigt ist. 10A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 10B ist eine Querschnittsansicht entsprechend der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 10C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 10D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. Die Deckschicht 75 wird auf eine konformale Art abgeschieden, so dass sie derart gebildet wird, dass sie im Wesentlichen jeweils gleiche Dicken auf vertikalen Flächen, wie etwa die Seitenwände, horizontalen Flächen und der Oberseite der Opfergatestruktur aufweist. In einigen Ausführungsformen weist die Deckschicht 75 eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 20 nm auf, in anderen Ausführungsformen weist die Deckschicht 75 eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm auf.
  • In einigen Ausführungsformen umfasst die Deckschicht 75 eine erste Deckschicht und eine zweite Deckschicht. Die erste Deckschicht kann ein dielektrisches low-k-Material, wie etwa SiOC und/oder SiOCN, oder ein beliebiges sonstiges geeignetes dielektrisches Material umfassen, und die zweite Deckschicht kann ein oder mehrere von Si3N4, SiON und SiCN oder ein beliebiges sonstiges geeignetes dielektrisches Material umfassen. Die erste Deckschicht und die zweite Deckschicht sind in einigen Ausführungsformen aus verschiedenen Materialien hergestellt, so dass sie selektiv geätzt werden können. Die erste Deckschicht und die zweite Deckschicht können durch ALD oder CVD oder irgendein sonstiges geeignetes Verfahren gebildet werden.
  • Wie in 11-A-11D gezeigt ist, wird die Deckschicht 75 einem anisotropen Ätzen unterzogen, um die Deckschicht 75 zu entfernen, die über der Siliziumoxidmaskenschicht 70 und den Source-/Drain-Regionen gebildet ist, und dann werden in einigen Ausführungsformen die zweiten Halbleiterschichten 25 und der obere Abschnitt des Substrats 10 in den Source-/Drain-Regionen auf ungefähr die obere Fläche der isolierenden Isolationsschicht 45 herunter entfernt. 11A ist eine Querschnittsansicht entsprechend der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 11B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 11C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 11D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. Die zweiten Halbleiterschichten 25 und der obere Abschnitt des Substrats werden unter Verwendung einer geeigneten Ätzoperation entfernt. Wenn zum Beispiel die zweiten Halbleiterschichten 25 Si sind und die ersten Halbleiterschichten 20 Ge oder SiGe sind, können die zweiten Halbleiterschichten 25 selektiv unter Verwendung eines nassen Ätzmittels, wie etwa Ammoniumhydroxid(NH4OH)-, Tetramethylammoniumhydroxid(TMAH)-, Ethylendiaminpyrocatechol(EDP)- oder Kaliumhydroxid(KOH)-lösungen, ohne jedoch darauf beschränkt zu sein, entfernt werden. In einigen Ausführungsformen werden die zweiten Halbleiterschichten 25 entfernt, wenn ein p-pFET gebildet wird.
  • Wie in 11B gezeigt ist, ätzt in einigen Ausführungsformen das nasse Ätzmittel, das beim Entfernen der Abschnitte der zweiten Halbleiterschicht 25 in den Source-/Drain-Regionen verwendet wird, auch teilweise die ersten Halbleiterschichten 20. Die Menge der ersten Halbleiterschicht 20, die während dem Entfernen des zweiten Halbleiters geätzt wird, ist in den oberen ersten Halbleiterschichten 20 (die Schichten, die weiter von dem Halbleitersubstrat 10 entfernt sind) größer. Die oberen ersten Halbleiterschichten 20 werden dem nassen Ätzmittel während einem längeren Zeitraum als die unteren ersten Halbleiterschichten ausgesetzt.
  • Wie in 11C gezeigt ist, ist in einigen Ausführungsformen infolge des teilweisen Ätzens der ersten Halbleiterschichten 20 während dem Entfernen der zweiten Halbleiterschichten 25 in den Source-/Drain-Regionen die Dicke 11, t2, t3 jedes des Abschnitts der ersten Halbleiterschichten 20 in den Source-/Drain-Regionen im Wesentlichen dieselbe und sind die Räume Si, S2, S3 zwischen benachbarten ersten Halbleiterschichten 20 im Wesentlichen dieselben. Mit „im Wesentlichen dieselbe(n)“ ist gemeint, dass die Dicken jeder Schicht innerhalb von 5% zueinander liegen und die Entfernungen der Räume zwischen benachbarten Schichten innerhalb von 5% zueinander liegen.
  • In einigen Ausführungsformen werden die Deckschicht 75 und die Opfergatedielektrikumsschicht 55 vollständig in den Source-/Drain-Regionen unter Verwendung geeigneter Lithographie- und Ätztechniken entfernt.
  • In anderen Ausführungsformen werden die Finnenstrukturen in den Source-/Drain-Regionen bis ungefähr auf die obere Fläche der isolierenden Isolationsschicht 45 herunter ausgespart, wie in 11E gezeigt ist. Mit anderen Worten werden alle der ersten und zweiten Halbleiterschichten und der obere Abschnitt des Substrats 10 in den Source-/Drain-Regionen entfernt. 11E ist eine Querschnittsansicht entsprechend der Linie B-B von 1. In einigen Ausführungsformen werden die Finnenstrukturen durch eine Aussparungsätzoperation unter Verwendung geeigneter Ätzmittel ausgespart. In einigen Ausführungsformen ist die Aussparungsätzoperation eine Trockenätzoperation. In einigen Ausführungsformen werden die Finnenstrukturen in den Source-/Drain-Regionen ausgespart, wenn ein n-pFET gebildet wird.
  • Danach wird eine epitaxiale Source-/Drain-Schicht 80 gebildet, wie in 12A-12D gezeigt ist. 12A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 12B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 12C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 12D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
  • Die epitaxiale Source-/Drain-Schicht 80 umfasst eine oder mehrere Schichten von Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe, Ge für einen p-Kanal-FET. Für den p-Kanal-FET kann auch Bor (B) in der Source/dem Drain enthalten sein. Die epitaxialen Source-/Drain-Schichten 80 werden durch ein epitaxiales Züchtungsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy) gebildet. Wie in 12C gezeigt ist, werden die epitaxialen Source-/Drain-Schichten 80 um die Finnenstrukturen herum gezüchtet und fügen sich die gewachsenen epitaxialen Schichten über der isolierenden Isolationsschicht 45 zusammen und definieren darauffolgend eine Lücke 82 in einigen Ausführungsformen. Die epitaxiale Source-/Drain-Schicht 80 ist in Kontakt mit der Deckschicht 75 gebildet, die über Seitenflächen der Opfergatestruktur 52 angeordnet ist, wie in 12D gezeigt ist.
  • In einigen Ausführungsformen weist die epitaxiale Source-/Drain-Schicht 80 eine Rautenform, eine Sechseckform, andere Vieleckformen oder eine Halbkreisform im Querschnitt auf.
  • 12E und 12F zeigen eine andere Ausführungsform, wo die epitaxiale Source-/Drain-Schicht 80 auf der Struktur von 11E gebildet ist. 12E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 12F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • Danach wird eine Zwischendielektrikumsschicht (ILD, Interlayer Dielectric) 85 gebildet, wie in 13A-13D gezeigt ist. 13A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 13B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 13C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 13D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
  • Die Materialien für die ILD-Schicht 85 umfassen Verbindungen, die Si, O, C und/oder H umfassen, wie etwa Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie etwa Polymer, können für die ILD-Schicht 85 verwendet werden. Nachdem die ILD-Schicht 85 gebildet ist, wird eine Planarisierungsoperation, wie etwa chemisch-mechanisches Polieren (CMP), durchgeführt, so dass der obere Abschnitt der Opfergateelektrodenschicht 60 freigelegt wird. Das CMP entfernt auch einen Abschnitt der Deckschicht 75 und der Maskenschicht 62, die die obere Fläche der Opfergateelektrodenschicht 60 abdeckt.
  • 13E und 13F zeigen eine andere Ausführungsform, wo die ILD-Schicht 85 auf der Struktur von 12E und 12F gebildet ist. 13E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 13F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • Dann werden die Opfergateelektrodenschicht 60 und die Opfergatedielektrikumsschicht 55 entfernt, wodurch ein Gateraum 90 gebildet wird, in welchem die Kanalregionen der Finnenstrukturen freigelegt sind, wie in 14A-14D gezeigt ist. 14A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 14B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 14C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 14D ist eine Querschnittsansicht entsprechend der Linie D-D von 1
  • Die ILD-Schicht 85 schützt die S/D-Strukturen 80 während dem Entfernen der Opfergatestrukturen. Die Opfergatestrukturen können unter Verwendung von Plasmatrockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfergateelektrodenschicht 60 Polysilizium ist und die ILD-Schicht 85 Siliziumoxid ist, kann ein nasses Ätzmittel, wie etwa eine Tetramethylammoniumhydroxid(TMAH)-lösung, verwendet werden, um selektiv die Opfergateelektrodenschicht 60 zu entfernen. Die Opfergatedielektrikumsschicht 55 wird danach unter Verwendung von Plasmatrockenätzen und/oder Nassätzen entfernt.
  • 14E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 14F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform, wo die Opfergateelektrodenschicht 60 und die Opfergatedielektrikumsschicht von 13F entfernt sind.
  • Nachdem die Opfergatestruktur entfernt ist, werden die zweiten Halbleiterschichten 25 in den Finnenstrukturen entfernt, wodurch Nanodrähte der ersten Halbleiterschichten 20 gebildet werden, wie in 15A-15D gezeigt ist. 15A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 15B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 15C ist eine Querschnittsansicht entsprechend der Linie C-C von 1 15D ist eine Querschnittsansicht entsprechend der Linie D-D von 1
  • Die zweiten Halbleiterschichten 25 können unter Verwendung eines Ätzmittels entfernt oder geätzt werden, das selektiv die zweiten Halbleiterschichten 25 gegen die ersten Halbleiterschichten 20 ätzt. Wenn die zweiten Halbleiterschichten 25 Si sind und die ersten Halbleiterschichten 20 Ge oder SiGe sind, können die zweiten Halbleiterschichten 25 selektiv unter Verwendung eines nassen Ätzmittels, wie etwa Ammoniumhydroxid(NH4OH)-, Tetramethylammoniumhydroxid(TMAH)-, Ethylendiaminpyrocatechol(EDP)- oder Kaliumhydroxid(KOH)-lösungen, ohne jedoch darauf beschränkt zu sein, entfernt werden. In einigen Ausführungsformen wird die Ätzlösung auf eine Temperatur von ungefähr 60 °C oder höher erhitzt, wenn sie auf die zweiten Halbleiterschichten 25 aufgebracht wird. Wenn die zweiten Halbleiterschichten 25 Si sind und das Substrat 10 ein Siliziumsubstrat ist, entfernt das Ätzen der zweiten Halbleiterschichten 25 auch einen Abschnitt der Finnenstruktur, der unter der untersten ersten Halbleiterschicht 20 liegt. Wenn die zweiten Halbleiterschichten 25 und das Substrat 10 aus verschiedenen Materialien hergestellt sind, wird eine zusätzliche Ätzoperation in einigen Ausführungsformen durchgeführt, um einen Abschnitt der Finnenstruktur zu entfernen, der unter der untersten zweiten Halbleiterschicht 25 liegt, um die Struktur bereitzustellen, die in 15A und 15B gezeigt ist.
  • In einigen Ausführungsformen ätzt das nasse Ätzmittel, das beim Entfernen der Abschnitte der zweiten Halbleiterschicht 25 in den Kanalregionen verwendet wird, auch teilweise die ersten Halbleiterschichten 20. Die Menge der ersten Halbleiterschicht 20, die während dem Entfernen des zweiten Halbleiters geätzt wird, ist in den oberen ersten Halbleiterschichten 20 (die Schichten, die weiter von dem Halbleitersubstrat 10 entfernt sind) größer. Die oberen ersten Halbleiterschichten 20 werden dem nassen Ätzmittel während einem längeren Zeitraum als die unteren ersten Halbleiterschichten ausgesetzt. In einigen Ausführungsformen ist infolge des teilweisen Ätzens der ersten Halbleiterschichten 20 während dem Entfernen der zweiten Halbleiterschichten 25 in den Kanalregionen die resultierende Dicke t1', t2', t3' jedes ersten Halbleiternanodrahts 20 der Nanodrahtstruktur in den Kanalregionen ungefähr dieselbe und sind die Räume S1', S2', S3' zwischen benachbarten ersten Halbleiterschichten 20 im Wesentlichen dieselben. Mit „im Wesentlichen dieselbe(n)“ ist gemeint, dass die Dicken jeder Schicht innerhalb von 5% zueinander liegen und die Entfernung der Räume zwischen benachbarten Schichten innerhalb von 5% zueinander liegen.
  • 15E und 15F zeigen eine andere Ausführungsform, wobei die zweiten Halbleiterschichten 25 von der Struktur von 14F entfernt sind. 15E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 15F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken verwendet, um die zweite Halbleiterschicht 25 zu entfernen.
  • Die Querschnittsform der Halbleiternanodrähte 20 in der Kanalregion ist rechteckig gezeigt, kann jedoch eine beliebige Vieleckform (dreieckig, Raute usw.), eine Vieleckform mit abgerundeten Ecken, kreisförmig oder oval (vertikal oder horizontal) sein.
  • In anderen Ausführungsformen werden beliebige der zuvor beschriebenen Operationen derart abgeändert, dass die ersten Halbleiterschichten 20 durch Verwenden geeigneter Ätztechniken entfernt werden und Nanodrähte, die aus der zweiten Halbleiterschicht 25 hergestellt sind, erhalten werden, und werden die darauffolgenden Operationen des Bildens einer Gatedielektrikumsschicht und einer Gateelektrodenschicht auf einer Kanalnanodrahtstruktur durchgeführt, die Nanodrähte aufweist, die aus der zweiten Halbleiterschicht 25 hergestellt sind.
  • Nachdem die Halbleiternanodrähte der ersten Halbleiterschichten 20 gebildet sind, wird eine Gatedielektrikumsschicht 95 um jede Kanalschicht (Nanodraht) 20 herum gebildet und wird eine Gateelektrodenschicht 100 über der Gatedielektrikumsschicht 95 gebildet, wie in 16A-16D gezeigt ist. 16A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 16B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 16C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 16D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
  • 16E und 16F zeigen eine andere Ausführungsform, wo die Gatedielektrikumsschicht 95 und die Gateelektrodenschicht 100 auf der Struktur von 15F gebildet sind. 16E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 16F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • In bestimmten Ausführungsformen umfasst die Gatedielektrikumsschicht 95 eine oder mehrere Schichten eines dielektrischen Materials, wie etwa Siliziumoxid, Siliziumnitrid, oder eines dielektrischen high-k-Materials, eines anderen geeigneten dielektrischen Materials und/oder Kombinationen davon. Beispiele für dielektrische high-k-Materialien umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische high-k-Materialien und/oder Kombinationen davon. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 95 eine Grenzschicht, die zwischen den Kanalschichten und dem dielektrischen Material gebildet ist.
  • Die Gatedielektrikumsschicht 95 kann durch CVD, ALD oder ein beliebiges geeignetes Verfahren gebildet werden. In einer Ausführungsform wird die Gatedielektrikumsschicht 95 unter Verwendung eines hochkonformalen Abscheidungsprozesses, wie etwa ALD, gebildet, um das Bilden einer Gatedielektrikumsschicht sicherzustellen, die eine gleichmäßige Dicke um jede Kanalschicht herum aufweist. Die Dicke der Gatedielektrikumsschicht 95 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 6 nm. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 95 auch auf den freigelegten epitaxialen Source-/Drain-Schichten 80 gebildet.
  • Die Gateelektrodenschicht 100 ist derart auf der Gatedielektrikumsschicht 95 gebildet, dass sie jede Kanalschicht umgibt. Die Gate-Elektrode 100 weist eine oder mehrere Schichten aus leitfähigem Material, wie etwa Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon, auf.
  • Die Gateelektrodenschicht 100 kann durch CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren gebildet werden. Die Gateelektrodenschicht wird auch über der oberen Fläche der ILD-Schicht 85 abgeschieden. Die Gatedielektrikumsschicht und die Gateelektrodenschicht, die über der ILD-Schicht 85 gebildet sind, werden dann unter Verwendung von zum Beispiel CMP planarisiert, bis die obere Fläche der ILD-Schicht 85 offengelegt ist. In einigen Ausführungsformen wird nach der Planarisierungsoperation die Gateelektrodenschicht ausgespart und eine Deckisolierschicht (nicht gezeigt) über der ausgesparten Gate-Elektrode gebildet. Die Deckisolierschicht umfasst eine oder mehrere Schichten eines siliziumnitridbasierten Materials, wie etwa Si3N4. Die Deckisolierschicht kann durch Abscheiden eines Isoliermaterials gefolgt von einer Planarisierungsoperation gebildet werden.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Austrittsarbeitsanpassungsschichten (nicht gezeigt) zwischen der Gatedielektrikumsschicht 95 und der Gate-Elektrode 100 angeordnet. Die Austrittsarbeitsanpassungsschichten sind aus einem leitfähigen Material, wie etwa einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehreren dieser Materialien, hergestellt. Für den n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeitsanpassungsschicht verwendet, und für den p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeitsanpassungsschicht verwendet. Die Austrittsarbeitsanpassungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Ferner kann die Austrittsarbeitsanpassungsschicht separat für den n-FET und den p-FET gebildet werden, welche verschiedene Metallschichten verwenden können.
  • Danach können Kontaktlöcher (nicht gezeigt) in der ILD-Schicht 85 durch Verwenden von Trockenätzen gebildet werden. In einigen Ausführungsformen wird der obere Abschnitt der epitaxialen S/D-Schicht 80 geätzt. In einigen Ausführungsformen wird eine Silizidschicht über der epitaxialen S/D-Schicht 80 gebildet. Die Silizidschicht umfasst eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. Dann wird ein leitfähiges Material (nicht gezeigt) in den Kontaktlöchern gebildet. Das leitfähige Material umfasst eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Es versteht sich, dass die GAA FETs weitere CMOS-Prozesse unterlaufen, um verschiedene Merkmale, wie etwa Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten, Dielektrikumsschichten, Passivierungsschichten usw., zu bilden.
  • 17-29G zeigen mehrere Stufen der Herstellung einer FET-Halbleitervorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • Wie in 17 gezeigt ist, ist eine erste Halbleiterschicht 20 über einem Substrat 10 gebildet. Das Substrat 10 ist aus einem beliebigen der Materialien hergestellt, die zuvor in Verbindung mit 2 beschrieben wurden, und die erste Halbleiterschicht 20 ist aus einem beliebigen Material hergestellt, das zuvor in Verbindung mit 3 beschrieben wurde.
  • Eine zweite Halbleiterschicht 25 ist darauffolgend über der ersten Halbleiterschicht 20 gebildet, wie in 18 gezeigt ist. Die zweite Halbleiterschicht 25 ist aus einem beliebigen Material und durch einen beliebigen Prozess, die zuvor in Bezug auf 4 beschrieben wurden, hergestellt.
  • In einigen Ausführungsformen beträgt eine Dicke der ersten Halbleiterschicht 20 und der zweiten Halbleiterschicht 25 ungefähr 3 nm bis ungefähr 20 nm. In anderen Ausführungsformen beträgt eine Dicke der ersten Halbleiterschicht 20 und der zweiten Halbleiterschicht 25 ungefähr 5 nm bis ungefähr 15 nm.
  • Als Nächstes werden in einigen Ausführungsformen zusätzliche erste Halbleiterschichten 20 und zweite Halbleiterschichten 25 in einer sich wiederholenden Sequenz gestapelt, wie in 19A gezeigt ist. In 19A sind drei sich wiederholende Sequenzen der ersten und zweiten Halbleiterschichten gezeigt, allerdings ist die Anzahl der sich wiederholenden Sequenzen nicht auf Drei beschränkt und kann so klein wie 2 sein, und sind in einigen Ausführungsformen 4-10 sich wiederholende Sequenzen gebildet. In anderen Ausführungsformen sind sich wiederholende Sequenzen der zweiten Halbleiterschicht 25 und der ersten Halbleiterschicht 20 gebildet, wie in 19B gezeigt ist. Durch Anpassen der Anzahl der gestapelten Schichten kann ein Treiberstrom der GAA FET-Vorrichtung angepasst werden.
  • In einigen Ausführungsformen nimmt eine Dicke der ersten Halbleiterschichten 20 und der zweiten Halbleiterschichten 25 mit zunehmender Entfernung von dem Substrat 10 zu. In einigen Ausführungsformen ist jede folgende erste oder zweite Halbleiterschicht ungefähr 1 nm bis ungefähr 2 nm dicker als die vorherige jeweilige erste oder zweite Halbleiterschicht mit zunehmender Entfernung von dem Halbleitersubstrat.
  • Wie in 19A gezeigt ist, ist in einer Ausführungsform die unterste erste Halbleiterschicht 20 aus SiGe mit einer Dicke A1 von ungefähr 3 nm bis ungefähr 18 nm hergestellt. Die unterste zweite Halbleiterschicht 25 ist aus Si mit einer Dicke B1 von ungefähr 3 nm bis ungefähr 18 nm hergestellt. In einigen Ausführungsformen ist die nächste erste Halbleiterschicht 20, die von dem Substrat 10 beabstandet ist, aus SiGe mit einer Dicke A2 von ungefähr 4 nm bis ungefähr 19 nm hergestellt, und ist die nächste zweite Halbleiterschicht 25, die von dem Substrat 10 beabstandet ist, aus Si mit einer Dicke B2 von ungefähr 4 nm bis ungefähr 19 nm hergestellt. In einigen Ausführungsformen ist die oberste erste Halbleiterschicht 20 aus SiGe mit einer Dicke A3 von ungefähr 5 nm bis ungefähr 20 nm hergestellt, und ist die oberste zweite Halbleiterschicht 25 aus Si mit einer Dicke B3 von ungefähr 5 nm bis ungefähr 20 nm hergestellt. In einigen Ausführungsformen sind die Dicken A1 und B1 ungefähr dieselbe, sind die Dicken A2 und B2 ungefähr dieselbe und sind die Dicken A3 und B3 ungefähr dieselbe. In anderen Ausführungsformen gilt A1 ≠ B1, A2 ≠ B2, und A3 ≠ B3. In einigen Ausführungsformen ist die Dicke jeder folgenden ersten oder zweiten Halbleiterschicht ungefähr 1 bis ungefähr 2 nm dicker als eine jeweilige vorherige erste oder zweite Halbleiterschicht mit zunehmender Entfernung von dem Substrat.
  • In einigen Ausführungsformen ist eine Maskenschicht 30 über der obersten Halbleiterschicht gebildet, wie in 20 gezeigt ist. Die Maskenschicht 30 kann aus einem beliebigen der Materialien und durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 6 beschrieben wurden, gebildet sein.
  • Wie ferner in 20 gezeigt ist, werden als Nächstes die gestapelten Schichten der ersten und zweiten Halbleiterschichten 20, 25 durch Verwenden der strukturierten Maskenschicht strukturiert, wodurch die gestapelten Schichten zu Finnenstrukturen 35 gebildet werden, die sich in der Y-Richtung erstrecken. In 20 sind zwei Finnenstrukturen 35 in der X-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf Zwei beschränkt und kann so klein wie Eins und Drei oder mehr sein. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 35 gebildet, um die Strukturtreue in den Strukturierungsoperationen zu verbessern. Wie in 20 gezeigt ist, weisen die Finnenstrukturen 35 obere Abschnitte auf, die durch die gestapelten Halbleiterschichten 20, 25 und Wannenabschnitte 40 gebildet sind.
  • Die Breite W1 des oberen Abschnitts der Finnenstruktur 35 entlang der X-Richtung liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 40 nm und in anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 30 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur liegt in einigen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm. Die gestapelte Finnenstruktur 35 kann durch ein beliebiges geeignetes Verfahren strukturiert werden, das zuvor in Verbindung mit 7 beschrieben wurde.
  • Finnenlinerschichten 50 und Flachgrabenisolationsregionen (STI) 45 und die Finnenummantelung werden darauffolgend zwischen den Finnenstrukturen gebildet, wie in 21 gezeigt ist. Die Finnenlinerschichten 50 und die STI-Regionen 45 sind aus einem beliebigen der Materialien und durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 8 beschrieben wurden, gebildet.
  • Nachdem die STI-Regionen 45 gebildet sind, wird eine Opfer(Dummy-)-gatestruktur 52 in einigen Ausführungsformen gebildet, wie in 22A und 22B gezeigt ist. 22A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 22B ist eine Querschnittsansicht entlang der Finnenstruktur 35 in der Y-Richtung (entsprechend der Linie B-B von 1). 22A und 22B veranschaulichen eine Struktur, nachdem eine Opfergatestruktur 52 über den freigelegten Finnenstrukturen 35 gebildet ist. Die Opfergatestruktur 52 ist über einem Abschnitt der Finnenstrukturen 35 gebildet, welcher eine Kanalregion sein wird. Die Opfergatestruktur 52 definiert die Kanalregion des GAA FET. Die Opfergatestruktur 52 weist eine Opfergatedielektrikumsschicht 55 und eine Opfergateelektrodenschicht 60 auf. Die Opfergatedielektrikumsschicht 55 umfasst eine oder mehrere Schichten aus isolierendem Material, wie etwa ein siliziumoxidbasiertes Material. In einer Ausführungsform wird Siliziumoxid verwendet, das durch CVD gebildet wird. Die Dicke der Opfergatedielektrikumsschicht 55 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm. Die Opfergatestruktur 52 ist aus einem beliebigen der Materialien und durch einen beliebigen der Prozesse, die in Verbindung mit 9A und 9B beschrieben sind, gebildet.
  • In 22A und 22B ist eine Opfergatestruktur 52 gebildet, jedoch ist die Anzahl der Opfergatestrukturen nicht auf Eins beschränkt. In einigen Ausführungsformen sind zwei oder mehr Opfergatestrukturen in der Y-Richtung der Finnenstrukturen angeordnet. In bestimmten Ausführungsformen werden eine oder mehrere Dummy-Opfergatestrukturen auf beiden Seiten der Opfergatestrukturen gebildet, um die Strukturtreue zu verbessern.
  • Nachdem die Opfergatestruktur 52 gebildet ist, wird eine Deckschicht 75, die aus einem isolierenden Material hergestellt ist, konformal über den freigelegten Finnenstrukturen 35 und der Opfergatestruktur 52 gebildet, wie in 23A-23D gezeigt ist. 23A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 23B ist eine Querschnittsansicht entsprechend der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 23C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 23D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. Die Deckschicht 75 wird auf eine konformale Art abgeschieden, so dass sie derart gebildet wird, dass sie im Wesentlichen jeweils gleiche Dicken auf vertikalen Flächen, wie etwa die Seitenwände, horizontalen Flächen und der Oberseite der Opfergatestruktur aufweist. In einigen Ausführungsformen weist die Deckschicht 75 eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 20 nm auf, in anderen Ausführungsformen weist die Deckschicht 75 eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm auf. Die Deckschicht 75 ist aus einem beliebigen der Materialien und durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 10A-10D beschrieben wurden, hergestellt.
  • Wie in 24A-24D gezeigt ist, wird dann die Deckschicht 75 einem anisotropen Ätzen unterzogen, um die Deckschicht 75 zu entfernen, die über der Siliziumoxidmaskenschicht 70 und den Source-/Drain-Regionen gebildet ist, und werden dann in einigen Ausführungsformen die zweiten Halbleiterschichten 25 und der obere Abschnitt des Substrats 10 in den Source-/Drain-Regionen auf ungefähr die obere Fläche der isolierenden Isolationsschicht 45 herunter entfernt. 24A ist eine Querschnittsansicht entsprechend der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 24B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 24C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 24D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. Die zweiten Halbleiterschichten 25 und der obere Abschnitt des Substrats werden unter Verwendung einer geeigneten Ätzoperation entfernt. Wenn zum Beispiel die zweiten Halbleiterschichten 25 Si sind und die ersten Halbleiterschichten 20 Ge oder SiGe sind, können die zweiten Halbleiterschichten 25 selektiv unter Verwendung eines nassen Ätzmittels, wie etwa Ammoniumhydroxid(NH4OH)-, Tetramethylammoniumhydroxid(TMAH)-, Ethylendiaminpyrocatechol(EDP)- oder Kaliumhydroxid(KOH)-lösungen, ohne jedoch darauf beschränkt zu sein, entfernt werden. In einigen Ausführungsformen werden die zweiten Halbleiterschichten 25 entfernt, wenn ein p-pFET gebildet wird.
  • Wie in 24B gezeigt ist, ätzt in einigen Ausführungsformen das nasse Ätzmittel, das beim Entfernen der Abschnitte der zweiten Halbleiterschicht 25 in den Source-/Drain-Regionen verwendet wird, auch teilweise die ersten Halbleiterschichten 20. Die Menge der ersten Halbleiterschicht 20, die während dem Entfernen des zweiten Halbleiters geätzt wird, ist in den oberen ersten Halbleiterschichten 20 (die Schichten, die weiter von dem Halbleitersubstrat 10 entfernt sind) größer. Die oberen ersten Halbleiterschichten 20 werden dem nassen Ätzmittel während einem längeren Zeitraum als die unteren ersten Halbleiterschichten ausgesetzt. In einigen Ausführungsformen ist infolge des teilweisen Ätzens der ersten Halbleiterschichten 20 während dem Entfernen der zweiten Halbleiterschichten 25 in den Source-/Drain-Regionen die Dicke jedes des Abschnitts der ersten Halbleiterschichten 20 in den Source-/Drain-Regionen ungefähr dieselbe.
  • Wie in 24C gezeigt ist, ist in einigen Ausführungsformen infolge des teilweisen Ätzens der ersten Halbleiterschichten 20 während dem Entfernen der zweiten Halbleiterschichten 25 in den Source-/Drain-Regionen die Dicke t1'', t2'', t3'' jedes des Abschnitts der ersten Halbleiterschichten 20 in den Source-/Drain-Regionen im Wesentlichen dieselbe und nimmt die Entfernung der Räume S1'', S2'', S3'' zwischen benachbarten ersten Halbleiterschichten 20 mit zunehmender Entfernung von dem Substrat 10 entlang der Z-Richtung zu. Mit „im Wesentlichen dieselbe“ ist gemeint, dass die Dicken jeder Schicht innerhalb von 5% zueinander liegen. In einigen Ausführungsformen vergrößern sich die Räume um ungefähr 1 nm bis ungefähr 2 nm zwischen benachbarten ersten Halbleiterschichten 20 mit zunehmender Entfernung von dem Substrat 10 entlang der Z-Richtung.
  • In einigen Ausführungsformen werden die Deckschicht 75 und die Opfergatedielektrikumsschicht 55 vollständig in den Source-/Drain-Regionen unter Verwendung geeigneter Lithographie- und Ätztechniken entfernt.
  • In anderen Ausführungsformen werden die Finnenstrukturen in den Source-/Drain-Regionen bis ungefähr auf die obere Fläche der isolierenden Isolationsschicht 45 herunter ausgespart, wie in 24E gezeigt ist. Mit anderen Worten werden alle der ersten und zweiten Halbleiterschichten und der obere Abschnitt des Substrats 10 in den Source-/Drain-Regionen entfernt. 24E ist eine Querschnittsansicht entsprechend der Linie B-B von 1. In einigen Ausführungsformen werden die Finnenstrukturen durch eine Aussparungsätzoperation unter Verwendung geeigneter Ätzmittel ausgespart. In einigen Ausführungsformen ist die Aussparungsätzoperation eine Trockenätzoperation.
  • Danach wird eine epitaxiale Source-/Drain-Schicht 80 gebildet, wie in 25A-25D gezeigt ist. 25A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 25B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 25C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 25D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
  • Die epitaxiale Source-/Drain-Schicht 80 kann aus einem beliebigen der Materialien oder durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 12A-12F beschrieben wurden, hergestellt werden.
  • 25E und 25F zeigen eine andere Ausführungsform, wo die epitaxiale Source-/Drain-Schicht 80 auf der Struktur von 24E gebildet ist. 25E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 25F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • Danach wird eine Zwischendielektrikums-(ILD)-schicht 85 gebildet, wie in 26A-26D gezeigt ist. 26A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 26B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 26C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 26D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. Die ILD-Schicht 85 kann aus einem beliebigen der Materialien und durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 13A-13F beschrieben wurden, gebildet werden.
  • 26E und 26F zeigen eine andere Ausführungsform, wo die ILD-Schicht 85 auf der Struktur von 25E und 25F gebildet ist. 26E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 26F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • Dann werden die Opfergateelektrodenschicht 60 und die Opfergatedielektrikumsschicht 55 entfernt, wodurch ein Gateraum 90 gebildet wird, in welchem die Kanalregionen der Finnenstrukturen freigelegt sind, wie in 27A-27D gezeigt ist. 27A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 27B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 27C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 27D ist eine Querschnittsansicht entsprechend der Linie D-D von 1. Die ILD-Schicht 85 schützt die S/D-Strukturen 80 während dem Entfernen der Opfergatestrukturen. Die Opfergatestrukturen können durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 14A-14F beschrieben wurden, gebildet werden.
  • 27E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 27F ist eine Querschnittsansicht entsprechend der Linie B-B von 1 einer anderen Ausführungsform, wo die Opfergateelektrodenschicht 60 und die Opfergatedielektrikumsschicht von 26F entfernt sind.
  • Nachdem die Opfergatestruktur entfernt ist, werden die zweiten Halbleiterschichten 25 in den Finnenstrukturen entfernt, wodurch Nanodrähte der ersten Halbleiterschichten 20 gebildet werden, wie in 28A-28D gezeigt ist. 28A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 28B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 28C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 28D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
  • Die zweiten Halbleiterschichten 25 können unter Verwendung eines beliebigen der Materialien und durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 15A-i5F beschrieben wurden, unter Verwendung eines Ätzmittels entfernt oder geätzt werden, das selektiv die zweiten Halbleiterschichten 25 gegen die ersten Halbleiterschichten 20 ätzt. Wenn die zweiten Halbleiterschichten 25 Si sind und das Substrat 10 ein Siliziumsubstrat ist, entfernt das Ätzen der zweiten Halbleiterschichten 25 auch einen Abschnitt der Finnenstruktur, der unter der untersten ersten Halbleiterschicht 20 liegt. Wenn die zweiten Halbleiterschichten 25 und das Substrat 10 aus verschiedenen Materialien hergestellt sind, wird eine zusätzliche Ätzoperation in einigen Ausführungsformen durchgeführt, um einen Abschnitt der Finnenstruktur zu entfernen, der unter der untersten zweiten Halbleiterschicht 25 liegt, um die Struktur bereitzustellen, die in 28A und 28B gezeigt ist.
  • In einigen Ausführungsformen ätzt das nasse Ätzmittel, das beim Entfernen der Abschnitte der zweiten Halbleiterschicht 25 in den Kanalregionen verwendet wird, auch teilweise die ersten Halbleiterschichten 20. Die Menge der ersten Halbleiterschicht 20, die während dem Entfernen des zweiten Halbleiters geätzt wird, ist in den oberen ersten Halbleiterschichten 20 (die Schichten, die weiter von dem Halbleitersubstrat 10 entfernt sind) größer. Die oberen ersten Halbleiterschichten 20 werden dem nassen Ätzmittel während einem längeren Zeitraum als die unteren ersten Halbleiterschichten ausgesetzt. In einigen Ausführungsformen ist infolge des teilweisen Ätzens der ersten Halbleiterschichten 20 während dem Entfernen der zweiten Halbleiterschichten 25 in den Kanalregionen die resultierende Dicke t1''', t2''', t3''' jedes ersten Halbleiternanodrahts 20 der Nanodrahtstruktur in den Kanalregionen ungefähr dieselbe. Mit „im Wesentlichen dieselbe“ ist gemeint, dass die Dicken jeder Schicht innerhalb von 5% zueinander liegen.
  • In einigen Ausführungsformen sind entlang der Stapelrichtung der Nanodrähte 20 (Z-Richtung) die aufeinanderfolgenden Nanodrähte 20 weiter beabstandet. Wie in 28A gezeigt ist, ist die Entfernung S3''' zwischen dem obersten Nanodraht 20 und dem mittleren Nanodraht 20 größer als die Entfernung S2''' zwischen dem mittleren Nanodraht 20 und dem untersten Nanodraht 20 und ist die Entfernung S2''' größer als die Entfernung Si zwischen dem untersten Nanodraht 20 und der oberen Fläche der Flachgrabenisolierschicht 45. Mit anderen Worten gilt S3''' > S2''' > S1'''. In einigen Ausführungsformen vergrößern sich die Entfernungen um ungefähr 1 nm bis ungefähr 2 nm zwischen benachbarten ersten Halbleiterschichten 20 mit zunehmender Entfernung von dem Substrat 10 entlang der Z-Richtung.
  • 28E und 28F zeigen eine andere Ausführungsform, wo die zweiten Halbleiterschichten 25 von der Struktur von 27F entfernt sind. 28E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 28F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken verwendet, um die zweite Halbleiterschicht 25 zu entfernen.
  • Die Querschnittsform der Halbleiternanodrähte 20 in der Kanalregion ist rechteckig gezeigt, kann jedoch eine beliebige Vieleckform (dreieckig, Raute usw.), eine Vieleckform mit abgerundeten Ecken, kreisförmig oder oval (vertikal oder horizontal) sein.
  • In anderen Ausführungsformen sind beliebige der zuvor beschriebenen Operationen derart abgeändert, dass die ersten Halbleiterschichten 20 durch Verwenden von geeigneten Ätztechniken entfernt werden und Nanodrähte, die aus der zweiten Halbleiterschicht 25 hergestellt sind, erhalten werden. Und die darauffolgenden Operationen des Bildens einer Gatedielektrikumsschicht und einer Gateelektrodenschicht werden auf einer Kanalnanodrahtstruktur durchgeführt, die Nanodrähte aufweist, die aus der zweiten Halbleiterschicht 25 hergestellt sind.
  • In einigen Ausführungsformen werden die ersten Halbleiterschichten in der Kanalregion über einigen Finnenstrukturen 35 entfernt und werden die zweiten Halbleiterschichten über der Kanalregion anderer Finnenstrukturen 35 entfernt, wie in 28G gezeigt ist. In einigen Ausführungsformen wird eine zweite Finnenstruktur maskiert, während die zweiten Halbleiterschichten in der Kanalregion einer ersten Finnenstruktur entfernt werden, und wird dann die erste Finnenstruktur maskiert, während die ersten Halbleiterschichten in der Kanalregion der ersten Finnenstruktur entfernt werden, um die Struktur bereitzustellen, die in 28G gezeigt ist. In einigen Ausführungsformen wird eine erste Nanodrahtstruktur 37 einschließlich eines Stapels der ersten Nanodrähte 20 über einer ersten Finnenstruktur 35 gebildet und wird eine zweite Nanodrahtstruktur 39 einschließlich eines Stapels der zweiten Nanodrähte 25 über einer zweiten Finnenstruktur 35' gebildet. In einigen Ausführungsformen wird der obere Abschnitt der Finnenstruktur 35 unter eine unterste Halbleiterschicht 20 geätzt, wie in 28G gezeigt ist.
  • In einigen Ausführungsformen sind die Dicken t1'''', t2'''', t3'''' der ersten Nanodrähte 20 und die Dicken t1''''', t2''''', t3'''' der zweiten Nanodrähte 25 im Wesentlichen dieselbe. In einigen Ausführungsformen sind entlang der Nanodrahtstapelrichtung (Z-Richtung) die aufeinanderfolgenden ersten Nanodrähte 20 und die zweiten Nanodrähte 25 weiter beabstandet. Wie in 28G gezeigt ist, ist die Entfernung S3'''' zwischen dem obersten Nanodraht 20 und dem mittleren Nanodraht 20 größer als die Entfernung S2'''' zwischen dem mittleren Nanodraht 20 und dem untersten Nanodraht 20 in der ersten Nanodrahtstruktur 37 und ist die Entfernung S2'''' größer als die Entfernung S1'''' zwischen dem untersten Nanodraht 20 und der oberen Fläche des Grabenabschnitts 40 der Finnenstruktur 35. Mit anderen Worten gilt S3'''' > S2'''' > S1''''. Gleichermaßen ist das Beabstandungsverhältnis der zweiten Nanodrähte 25 in der zweiten Nanodrahtstruktur S3''''' > S2''''' > S1'''''. Mit „im Wesentlichen dieselbe“ ist gemeint, dass die Dicken jeder Schicht innerhalb von 5% zueinander liegen. In einigen Ausführungsformen vergrößern sich die Räume um ungefähr 1 nm bis ungefähr 2 nm zwischen benachbarten ersten Halbleiterschichten 20 mit zunehmender Entfernung von dem Substrat 10 entlang der Z-Richtung.
  • In einigen Ausführungsformen ist die erste Nanodrahtstruktur 37 ein Teil eines p-FET und ist die zweite Nanodrahtstruktur 39 Teil eines n-FET.
  • Nachdem die Halbleiternanodrähte der ersten Halbleiterschichten 20 gebildet sind, wird eine Gatedielektrikumsschicht 95 um jede Kanalschicht (Nanodraht) 20 herum gebildet und wird eine Gateelektrodenschicht 100 über der Gatedielektrikumsschicht 95 gebildet, wie in 29A-29D gezeigt ist. 29A ist eine Querschnittsansicht entlang der Gate-Elektrode in der X-Richtung (entsprechend der Linie A-A von 1). 29B ist eine Querschnittsansicht entlang der Finnenstruktur in der Y-Richtung (entsprechend der Linie B-B von 1). 29C ist eine Querschnittsansicht entsprechend der Linie C-C von 1. 29D ist eine Querschnittsansicht entsprechend der Linie D-D von 1.
  • 29E und 29F zeigen eine andere Ausführungsform, wo die Gatedielektrikumsschicht 95 und die Gateelektrodenschicht 100 auf der Struktur von 28F gebildet sind. 29E ist eine Querschnittsansicht entsprechend der Linie C-C von 1 und 29F ist eine Querschnittsansicht entsprechend der Linie B-B von 1.
  • 29G zeigt eine andere Ausführungsform, wo die Gatedielektrikumsschicht 95 und die Gateelektrodenschicht 100 auf der Struktur von 28G gebildet sind.
  • Die Gatedielektrikumsschicht 95 und die Gateelektrodenschicht 100 sind aus einem beliebigen der Materialien und durch einen beliebigen der Prozesse, die zuvor in Verbindung mit 16A-16F beschrieben wurden, gebildet.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Austrittsarbeitsanpassungsschichten (nicht gezeigt) zwischen der Gatedielektrikumsschicht 95 und der Gate-Elektrode 100 angeordnet, wie zuvor beschrieben wurde. Danach können Kontaktlöcher (nicht gezeigt) in der ILD-Schicht 85 durch Verwenden von Trockenätzen gebildet werden. In einigen Ausführungsformen wird der obere Abschnitt der epitaxialen S/D-Schicht 80 geätzt. In einigen Ausführungsformen wird eine Silizidschicht über der epitaxialen S/D-Schicht 80 gebildet. Die Silizidschicht umfasst eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. Dann wird ein leitfähiges Material (nicht gezeigt) in den Kontaktlöchern gebildet. Das leitfähige Material umfasst eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Es versteht sich, dass die GAA FETs weitere CMOS-Prozesse unterlaufen, um verschiedene Merkmale, wie etwa Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten, Dielektrikumsschichten, Passivierungsschichten usw., zu bilden.
  • In bestimmten Ausführungsformen ist die Halbleitervorrichtung ein n-GAA FET. In anderen Ausführungsformen ist die Halbleitervorrichtung ein p-GAA FET. In einigen Ausführungsformen sind ein oder mehrere n-GAA FETs und ein oder mehrere p-GAA FETs auf demselben Substrat 10 bereitgestellt.
  • In Ausführungsformen der vorliegenden Offenbarung wird durch Variieren der Dicken der ersten und zweiten Halbleiterschichten eine gleichmäßige Enddicke der Nanodrähte nach der Nanodraht-Release-Ätzoperation beibehalten. Die Ausführungsformen der vorliegenden Offenbarung stellen eine verbesserte Kontrolle der Abmessungen von Nanodrähten in der Kanalregion von Halbleitervorrichtungen bereit und stellen die Freigabe aller Nanodrähte in einer Nanodrahtstruktur sicher. Die Ausführungsformen der vorliegenden Offenbarung können für Nanoschichten zusätzlich zu Nanodrähten angepasst werden. Die Ausführungsformen der vorliegenden Offenbarung kompensieren den Verlust der Nanodrahtdicke, der aus der Nassätz-Nanodraht-Releaseoperation resultiert, wodurch die Halbleitervorrichtungsleistungsfähigkeit verbessert wird.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hierin erörtert worden sind, kein konkreter Vorteil für alle Ausführungsformen oder Beispiele nötig ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Eine Ausführungsform der Offenbarung ist ein Verfahren zur Herstellung einer Halbleitervorrichtung, das das Bilden einer gestapelten Struktur aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd in einer ersten Richtung über einem Substrat gestapelt werden, umfasst. Eine Dicke der ersten gebildeten Halbleiterschichten nimmt in jeder ersten Halbleiterschicht weiter von dem Substrat in der ersten Richtung beabstandet zu. Die gestapelte Struktur wird zu einer Finnenstruktur strukturiert, die sich entlang einer zweiten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung ist. Es wird ein Abschnitt der zweiten Halbleiterschichten zwischen benachbarten ersten Halbleiterschichten entfernt und es wird eine Gatestruktur gebildet, die sich in einer dritten Richtung über einem ersten Abschnitt der ersten Halbleiterschichten erstreckt, so dass sich die Gatestruktur um die ersten Halbleiterschichten wickelt. Die dritte Richtung ist im Wesentlichen senkrecht sowohl zu der ersten Richtung als auch der zweiten Richtung. Jede der ersten Halbleiterschichten an dem ersten Abschnitt der ersten Halbleiterschichten weist eine im Wesentlichen selbe Dicke auf. In einer Ausführungsform umfasst das Verfahren das Bilden von Source-/Drain-Regionen über einem zweiten Abschnitt der ersten Halbleiterschichten, die auf gegenüberliegenden Seiten der Gatestruktur liegen, so dass sich die Source-/Drain-Regionen um die ersten Halbleiterschichten wickeln. In einer Ausführungsform nimmt eine Dicke der zweiten gebildeten Halbleiterschichten in jeder zweiten Halbleiterschicht weiter von dem Substrat in der ersten Richtung beabstandet zu. In einer Ausführungsform weist jede der ersten Halbleiterschichten an dem zweiten Abschnitt der ersten Halbleiterschichten eine im Wesentlichen selbe Dicke auf. In einer Ausführungsform sind benachbarte erste Halbleiterschichten in der ersten Richtung mit zunehmender Entfernung der ersten Halbleiterschicht von dem Substrat in der ersten Richtung weiter beabstandet. In einer Ausführungsform umfasst das Entfernen eines Abschnitts der zweiten Halbleiterschichten zwischen benachbarten ersten Halbleiterschichten eine isotrope Ätzoperation. In einer Ausführungsform umfasst das Verfahren das Bilden einer isolierenden Isolationsschicht über der Finnenstruktur, das Bilden einer Deckschicht über der isolierenden Isolationsschicht, das Strukturieren der Deckschicht, um eine Öffnung und verbleibende Grenzabschnitte zu bilden, und das Aussparen der isolierenden Isolationsschicht durch die Öffnung, um eine zentrale Region der Finnenstruktur freizulegen, so dass Endregionen der Finnenstruktur in der isolierenden Isolationsschicht vergraben bleiben, und liegt der Abschnitt der zweiten Halbleiterschichten, der zwischen benachbarten ersten Halbleiterschichten entfernt wird, in der zentralen Region. In einer Ausführungsform umfasst das Bilden der Gatestruktur das Bilden einer konformalen Gatedielektrikumsschicht, die sich um die ersten Halbleiterschichten wickelt; und das Bilden einer Gateelektrodenschicht auf der Gatedielektrikumsschicht, die sich um die ersten Halbleiterschichten wickelt. In einer Ausführungsform ist die erste Halbleiterschicht aus SiGe hergestellt und ist die zweite Halbleiterschicht aus Si hergestellt.
  • Eine andere Ausführungsform der Offenbarung ist ein Verfahren zur Herstellung einer Halbleitervorrichtung, das das Bilden einer gestapelten Struktur aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd in einer ersten Richtung über einem Substrat gestapelt werden, umfasst. Eine Dicke jeder ersten Halbleiterschicht in der gestapelten Struktur ist geringer als eine Dicke beliebiger erster Halbleiterschichten, die näher bei dem Halbleitersubstrat liegen, und eine Dicke jeder zweiten Halbleiterschicht in der gestapelten Struktur ist größer als eine Dicke beliebiger zweiter Halbleiterschichten, die näher bei dem Substrat liegen. Die gestapelte Struktur wird zu einer Finnenstruktur strukturiert, die sich entlang einer zweiten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung ist. Ein erster Abschnitt der ersten Halbleiterschichten wird zwischen benachbarten zweiten Halbleiterschichten entfernt. Jede zweite Halbleiterschicht weist nach dem Entfernen des ersten Abschnitts der ersten Halbleiterschichten eine im Wesentlichen selbe Dicke auf. Eine Gatestruktur, die sich in einer dritten Richtung erstreckt, ist über einem ersten Abschnitt der zweiten Halbleiterschichten gebildet, so dass sich die Gatestruktur um die zweiten Halbleiterschichten wickelt. Die dritte Richtung ist im Wesentlichen senkrecht sowohl zu der ersten Richtung als auch der zweiten Richtung. In einer Ausführungsform sind benachbarte zweite Halbleiterschichten im Wesentlichen um eine gleiche Entfernung in der ersten Richtung an dem ersten Abschnitt der zweiten Halbleiterschichten beabstandet. In einer Ausführungsform umfasst das Bilden der Gatestruktur das Bilden einer konformalen Gatedielektrikumsschicht, die sich um die zweiten Halbleiterschichten wickelt, und das Bilden einer Gateelektrodenschicht auf der Gatedielektrikumsschicht, die sich um die zweiten Halbleiterschichten wickelt. In einer Ausführungsform umfasst das Verfahren das Bilden einer isolierenden Isolationsschicht über der Finnenstruktur, das Bilden einer Deckschicht über der isolierenden Isolationsschicht, das Strukturieren der Deckschicht, um eine Öffnung und verbleibende Grenzabschnitte zu bilden, und das Aussparen der isolierenden Isolationsschicht durch die Öffnung, um eine zentrale Region der Finnenstruktur freizulegen, so dass Endregionen der Finnenstruktur in der isolierenden Isolationsschicht vergraben bleiben, und liegt der Abschnitt der ersten Halbleiterschichten, der zwischen benachbarten ersten Halbleiterschichten entfernt wird, in der zentralen Region. In einer Ausführungsform wird der erste Abschnitt der ersten Halbleiterschichten, der zwischen benachbarten zweiten Halbleiterschichten entfernt wird, durch isotropes Ätzen der ersten Halbleiterschichten zwischen benachbarten zweiten Halbleiterschichten entfernt. In einer Ausführungsform umfasst das Verfahren das Bilden von Source-/Drain-Regionen über einem zweiten Abschnitt der zweiten Halbleiterschichten, die auf gegenüberliegenden Seiten der Gatestruktur liegen, so dass sich die Source-/Drain-Regionen um die zweiten Halbleiterschichten wickeln.
  • Eine andere Ausführungsform der Offenbarung ist ein Verfahren zur Herstellung einer Halbleitervorrichtung, das das Bilden einer gestapelten Struktur aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd in einer ersten Richtung über einem Substrat gestapelt werden, umfasst. Eine Dicke der gebildeten ersten Halbleiterschichten nimmt in jeder ersten Halbleiterschicht, die von dem Substrat in der ersten Richtung beabstandet ist, zu, und eine Dicke der gebildeten zweiten Halbleiterschichten nimmt in jeder zweiten Halbleiterschicht, die von dem Substrat in der ersten Richtung beabstandet ist, zu. Die gestapelte Struktur wird zu mehreren Finnenstrukturen strukturiert, die sich entlang einer zweiten Richtung erstrecken, die im Wesentlichen senkrecht zu der ersten Richtung ist, wobei die mehreren Finnenstrukturen entlang einer dritten Richtung angeordnet sind. Die dritte Richtung ist im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung. Die ersten Halbleiterschichten werden zwischen benachbarten zweiten Halbleiterschichten in einem ersten Abschnitt einer ersten Finnenstruktur entfernt. Jede zweite Halbleiterschicht an dem ersten Abschnitt der ersten Finnenstruktur weist nach dem Entfernen der ersten Halbleiterschichten eine im Wesentlichen gleiche Dicke auf. Die zweiten Halbleiterschichten werden zwischen benachbarten ersten Halbleiterschichten in einem ersten Abschnitt einer zweiten Finnenstruktur entfernt. Jede erste Halbleiterschicht in dem ersten Abschnitt der zweiten Finnenstruktur weist nach dem Entfernen der zweiten Halbleiterschichten eine im Wesentlichen gleiche Dicke auf. Es wird eine Gatestruktur gebildet, die sich in der dritten Richtung über dem ersten Abschnitt der ersten Finnenstruktur erstreckt, so dass sich die Gatestruktur um die zweiten Halbleiterschichten wickelt, und über dem ersten Abschnitt der zweiten Finnenstruktur erstreckt, so dass sich die Gatestruktur um die ersten Halbleiterschichten wickelt. In einer Ausführungsform umfasst das Verfahren das Bilden von Source-/Drain-Regionen über zweiten Abschnitten der ersten Finnenstruktur, die auf gegenüberliegenden Seiten der Gatestruktur liegen, so dass sich die Source-/Drain-Regionen um die zweiten Halbleiterschichten wickeln, und das Bilden von Source-/Drain-Regionen über zweiten Abschnitten der zweiten Finnenstruktur, die auf gegenüberliegenden Seiten der Gatestruktur liegen, so dass sich die Source-/Drain-Regionen um die ersten Halbleiterschichten wickeln. In einer Ausführungsform ist die Gatestruktur eine Opfergatestruktur und umfasst das Verfahren nach dem Bilden der Source-/Drain-Regionen das Entfernen der Opfergatestruktur zum Bilden eines Gateraums und das Bilden einer high-k-Gatedielektrikumsschicht und einer Metallgateelektrodenschicht in dem Gateraum. In einer Ausführungsform wickeln sich die high-k-Gatedielektrikumsschicht und die Metallgateelektrodenschicht um die zweiten Halbleiterschichten in der ersten Finnenstruktur und wickeln sich um die ersten Halbleiterschichten in der zweiten Finnenstruktur. In einer Ausführungsform ist die erste Halbleiterschicht aus einem anderen Material als das Substrat hergestellt und ist die zweite Halbleiterschicht aus einem selben Material wie das Substrat hergestellt.
  • Eine andere Ausführungsform der Offenbarung ist eine Halbleitervorrichtung, die eine Finnenstruktur aufweist, die über einem Halbleitersubstrat angeordnet ist, die sich in einer ersten Richtung erstreckt. Eine Nanodrahtstruktur weist mehrere beabstandete Nanodrähte auf, die in einer zweiten Richtung über einem ersten Abschnitt der Finnenstruktur angeordnet sind, wobei die zweite Richtung im Wesentlichen senkrecht zu der ersten Richtung ist, wobei jeder Nanodraht eine im Wesentlichen selbe Dicke in der zweiten Richtung aufweist, und eine Entfernung zwischen benachbarten Nanodrähten in der zweiten Richtung mit zunehmender Entfernung von dem Halbleitersubstrat entlang der zweiten Richtung zunimmt. Eine Gateelektrodenstruktur ist um jeden der mehreren Nanodrähte über dem ersten Abschnitt der Finnenstruktur gewickelt. In einer Ausführungsform weist die Halbleitervorrichtung Source-/Drain-Regionen auf, die über einem zweiten Abschnitt der Finnenstruktur angeordnet sind, die auf gegenüberliegenden Seiten der Gatestruktur entlang der ersten Richtung liegen. In einer Ausführungsform wickeln sich die Source-/Drain-Regionen um jeden der mehreren Nanodrähte. In einer Ausführungsform weist die Gatestruktur eine high-k-Gatedielektrikumsschicht und eine Gatemetallelektrodenschicht auf. In einer Ausführungsform weist die Halbleitervorrichtung eine zweite Finnenstruktur auf, die über dem Substrat angeordnet ist und in einer dritten Richtung angeordnet ist, die im Wesentlichen senkrecht zu der ersten und der zweiten Richtung ist. In einer Ausführungsform ist eine Nanodrahtstruktur, die mehrere beabstandete Nanodrähte aufweist, die in der zweiten Richtung angeordnet sind, über jeder der Finnenstrukturen angeordnet. In einer Ausführungsform weist jeder Nanodraht im Wesentlichen dieselbe Dicke in der zweiten Richtung auf, und nimmt eine Entfernung zwischen benachbarten Nanodrähten in der zweiten Richtung mit zunehmender Entfernung von dem Halbleitersubstrat entlang der zweiten Richtung zu. In einer Ausführungsform erstreckt sich die Gateelektrodenstruktur über jede der Finnenstrukturen.
  • Eine andere Ausführungsform der Offenbarung ist eine Halbleitervorrichtung, die eine erste Finnenstruktur, die sich in einer ersten Richtung erstreckt, die über einem Halbleitersubstrat angeordnet ist, und eine zweite Finnenstruktur, die sich in der ersten Richtung erstreckt, die über dem Halbleitersubstrat angeordnet ist, aufweist. Die zweite Finnenstruktur ist von der ersten Finnenstruktur in einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, beabstandet. Eine erste Nanodrahtstruktur weist mehrere beabstandete erste Nanodrähte auf, die in einer dritten Richtung über einem ersten Abschnitt der ersten Finnenstruktur angeordnet sind, wobei die dritte Richtung im Wesentlichen senkrecht zu der ersten Richtung und der zweiten Richtung ist. Eine zweite Nanodrahtstruktur weist mehrere beabstandete zweite Nanodrähte auf, die in der dritten Richtung über einem ersten Abschnitt der zweiten Finnenstruktur angeordnet sind. Jeder erste Nanodraht weist im Wesentlichen dieselbe Dicke in der dritten Richtung auf, und eine Entfernung zwischen benachbarten ersten Nanodrähten in der dritten Richtung nimmt mit zunehmender Entfernung von dem Halbleitersubstrat entlang der dritten Richtung zu. Eine Gateelektrodenstruktur erstreckt sich in der zweiten Richtung, die über der ersten Nanodrahtstruktur und der zweiten Nanodrahtstruktur angeordnet ist. In einer Ausführungsform wickelt sich die Gateelektrodenstruktur um jeden der ersten Nanodrähte und der zweiten Nanodrähte. In einer Ausführungsform weist jeder zweite Nanodraht im Wesentlichen dieselbe Dicke in der dritten Richtung auf, und nimmt eine Entfernung zwischen benachbarten zweiten Nanodrähten in der dritten Richtung mit zunehmender Entfernung von dem Halbleitersubstrat entlang der dritten Richtung zu. In einer Ausführungsform weist die Halbleitervorrichtung Source-/Drain-Regionen auf, die über der ersten Finnenstruktur und der zweiten Finnenstruktur auf gegenüberliegenden Seiten der Gatestruktur angeordnet sind. In einer Ausführungsform wickeln sich die Source-/Drain-Regionen um jeden der ersten Nanodrähte und der zweiten Nanodrähte. In einer Ausführungsform weist die Gateelektrodenstruktur eine high-k-Gatedielektrikumsschicht und eine Gatemetallelektrodenschicht auf. In einer Ausführungsform sind die ersten Nanodrähte und die zweiten Nanodrähte aus verschiedenen Materialien hergestellt. In einer Ausführungsform sind die ersten Nanodrähte aus Si hergestellt und sind die zweiten Nanodrähte aus SiGe hergestellt. In einer Ausführungsform sind die zweiten Nanodrähte in einer gestaffelten Bildung in der dritten Richtung bezüglich der ersten Nanodrähte angeordnet. In einer Ausführungsform sind die ersten Nanodrähte und die zweiten Nanodrähte aus einem selben Material wie das Halbleitersubstrat hergestellt.
  • Eine andere Ausführungsform der Offenbarung ist eine Halbleitervorrichtung, die mehrere Finnenstrukturen aufweist, die über einem Halbleitersubstrat angeordnet sind. Eine Gateelektrodenstruktur überquert über eine Kanalregion jede der mehreren Finnenstrukturen, und eine Source-/Drain-Struktur ist über jeder Finne der mehreren Finnenstrukturen auf gegenüberliegenden Seiten der Gateelektrodenstruktur angeordnet. Jede Kanalregion weist mehrere beabstandete Nanodrähte auf, die entlang einer ersten Richtung angeordnet sind, die sich von einer oberen Fläche jeder Finnenstruktur der mehreren Finnenstrukturen weg erstrecken. Jeder Nanodraht weist eine im Wesentlichen selbe Dicke in der ersten Richtung auf, und eine Entfernung zwischen benachbarten Nanodrähten in der ersten Richtung nimmt mit zunehmender Entfernung von den oberen Flächen der Finnenstrukturen entlang der ersten Richtung zu. In einer Ausführungsform sind die Nanodrähte, die über einer Finnenstruktur der mehreren Finnenstrukturen angeordnet sind, aus einem anderen Material als die Nanodrähte, die über einer anderen Finnenstruktur der mehreren Finnenstrukturen angeordnet sind, hergestellt.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen oder Beispiele, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen oder Beispiele verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer gestapelten Struktur aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd in einer ersten Richtung über einem Substrat gestapelt werden, wobei eine Dicke der gebildeten ersten Halbleiterschichten jeder ersten Halbleiterschicht mit zunehmendem Abstand von dem Substrat in der ersten Richtung zunimmt; Strukturieren der gestapelten Struktur zu einer Finnenstruktur, die sich entlang einer zweiten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung ist; Entfernen eines Abschnitts der zweiten Halbleiterschichten zwischen benachbarten ersten Halbleiterschichten; und Bilden einer Gatestruktur, die sich in einer dritten Richtung über einem ersten Abschnitt der ersten Halbleiterschichten erstreckt, so dass die Gatestruktur die ersten Halbleiterschichten umschließt, wobei die dritte Richtung im Wesentlichen senkrecht sowohl zu der ersten Richtung als auch der zweiten Richtung ist, wobei jede der ersten Halbleiterschichten an dem ersten Abschnitt der ersten Halbleiterschichten eine im Wesentlichen selbe Dicke aufweist.
  2. Verfahren nach Anspruch 1, ferner umfassend ein Bilden von Source-/Drain-Regionen über einem zweiten Abschnitt der ersten Halbleiterschichten, die auf entgegengesetzten Seiten der Gatestruktur liegen, so dass die Source-/Drain-Regionen die ersten Halbleiterschichten umschließen.
  3. Verfahren nach Anspruch 1 oder 2, wobei eine Dicke der gebildeten zweiten Halbleiterschichten mit jeder zweiten Halbleiterschicht weiter von dem Substrat in der ersten Richtung beabstandet zunimmt.
  4. Verfahren nach einem der vorherigen Ansprüche, wobei jede der ersten Halbleiterschichten an dem zweiten Abschnitt der ersten Halbleiterschichten eine im Wesentlichen selbe Dicke aufweist.
  5. Verfahren nach einem der vorherigen Ansprüche, wobei benachbarte erste Halbleiterschichten in der ersten Richtung mit zunehmender Entfernung der ersten Halbleiterschicht von dem Substrat in der ersten Richtung weiter beabstandet sind.
  6. Verfahren nach einem der vorherigen Ansprüche, wobei das Entfernen eines Abschnitts der zweiten Halbleiterschichten zwischen benachbarten ersten Halbleiterschichten eine isotrope Ätzoperation umfasst.
  7. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend: Bilden einer isolierenden Isolationsschicht über der Finnenstruktur; Bilden einer Deckschicht über der isolierenden Isolationsschicht; Strukturieren der Deckschicht, um eine Öffnung und verbleibende Grenzabschnitte zu bilden; und Aussparen der isolierenden Isolationsschicht durch die Öffnung, um eine zentrale Region der Finnenstruktur freizulegen, so dass Endregionen der Finnenstruktur in der isolierenden Isolationsschicht vergraben bleiben, und wobei sich der Abschnitt der zweiten Halbleiterschichten, der zwischen benachbarten ersten Halbleiterschichten entfernt wird, in der zentralen Region befindet.
  8. Verfahren nach einem der vorherigen Ansprüche, wobei das Bilden der Gatestruktur Folgendes umfasst: Bilden einer konformalen Gatedielektrikumsschicht, die die ersten Halbleiterschichten umschließt; und Bilden einer Gateelektrodenschicht auf der Gatedielektrikumsschicht, die die ersten Halbleiterschichten umschließt.
  9. Verfahren nach einem der vorherigen Ansprüche, wobei die erste Halbleiterschicht aus SiGe hergestellt ist und die zweite Halbleiterschicht aus Si hergestellt ist.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer gestapelten Struktur aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd in einer ersten Richtung über einem Substrat gestapelt werden, wobei eine Dicke jeder ersten Halbleiterschicht in der gestapelten Struktur geringer als eine Dicke jeder ersten Halbleiterschicht ist, die näher bei dem Halbleitersubstrat liegt, und eine Dicke jeder zweiten Halbleiterschicht in der gestapelten Struktur größer als eine Dicke jeder zweiten Halbleiterschicht ist, die näher bei dem Substrat liegt; Strukturieren der gestapelten Struktur zu einer Finnenstruktur, die sich entlang einer zweiten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung ist; Entfernen eines ersten Abschnitts der ersten Halbleiterschichten zwischen benachbarten zweiten Halbleiterschichten, wobei jede zweite Halbleiterschicht nach dem Entfernen des ersten Abschnitts der ersten Halbleiterschichten eine im Wesentlichen selbe Dicke aufweist; und Bilden einer Gatestruktur, die sich in einer dritten Richtung über einem ersten Abschnitt der zweiten Halbleiterschichten erstreckt, so dass die Gatestruktur die zweiten Halbleiterschichten umschließt, wobei die dritte Richtung im Wesentlichen senkrecht sowohl zu der ersten Richtung als auch der zweiten Richtung ist.
  11. Verfahren nach Anspruch 10, wobei benachbarte zweite Halbleiterschichten um eine im Wesentlichen selbe Entfernung in der ersten Richtung an dem ersten Abschnitt der zweiten Halbleiterschichten beabstandet sind.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Bilden der Gatestruktur Folgendes umfasst: Bilden einer konformalen Gatedielektrikumsschicht, die die zweiten Halbleiterschichten umschließt; und Bilden einer Gateelektrodenschicht auf der Gatedielektrikumsschicht, die die zweiten Halbleiterschichten umschließt.
  13. Verfahren nach einem der Ansprüche 10 bis 12, ferner umfassend: Bilden einer isolierenden Isolationsschicht über der Finnenstruktur; Bilden einer Deckschicht über der isolierenden Isolationsschicht; Strukturieren der Deckschicht, um eine Öffnung und verbleibende Grenzabschnitte zu bilden; und Aussparen der isolierenden Isolationsschicht durch die Öffnung, um eine zentrale Region der Finnenstruktur freizulegen, so dass Endregionen der Finnenstruktur in der isolierenden Isolationsschicht vergraben bleiben, und wobei sich der Abschnitt der ersten Halbleiterschichten, der zwischen benachbarten ersten Halbleiterschichten entfernt wird, in der zentralen Region befindet.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei der erste Abschnitt der ersten Halbleiterschichten, der zwischen benachbarten zweiten Halbleiterschichten entfernt wird, durch isotropes Ätzen der ersten Halbleiterschichten zwischen benachbarten zweiten Halbleiterschichten entfernt wird.
  15. Verfahren nach einem der Ansprüche 10 bis 14, ferner umfassend ein Bilden von Source-/Drain-Regionen über einem zweiten Abschnitt der zweiten Halbleiterschichten, die auf entgegengesetzten Seiten der Gatestruktur liegen, so dass die Source-/Drain-Regionen die zweiten Halbleiterschichten umschließen.
  16. Halbleitervorrichtung, die Folgendes aufweist: eine Finnenstruktur, die über einem Halbleitersubstrat angeordnet ist, die sich in einer ersten Richtung erstreckt; eine Nanodrahtstruktur umfassend mehrere beabstandete Nanodrähte, die in einer zweiten Richtung über einem ersten Abschnitt der Finnenstruktur angeordnet sind, wobei die zweite Richtung im Wesentlichen senkrecht zu der ersten Richtung ist, wobei jeder Nanodraht eine im Wesentlichen selbe Dicke in der zweiten Richtung aufweist, und eine Entfernung zwischen benachbarten Nanodrähten in der zweiten Richtung mit zunehmender Entfernung von dem Halbleitersubstrat entlang der zweiten Richtung zunimmt; und eine Gateelektrodenstruktur, die jeden der mehreren Nanodrähte über dem ersten Abschnitt der Finnenstruktur umschließt.
  17. Halbleitervorrichtung nach Anspruch 16, die ferner Source-/Drain-Regionen aufweist, die über einem zweiten Abschnitt der Finnenstruktur angeordnet sind und auf entgegengesetzten Seiten der Gatestruktur entlang der ersten Richtung liegen.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die Source-/Drain-Regionen jeden der mehreren Nanodrähte umschließen.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei die Gatestruktur eine high-k-Gatedielektrikumsschicht und eine Gatemetallelektrodenschicht aufweist.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, die ferner eine zweite Finnenstruktur aufweist, die über dem Substrat angeordnet ist und in einer dritten Richtung angeordnet ist, die im Wesentlichen senkrecht zu der ersten und der zweiten Richtung ist.
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