DE102021102943A1 - Verfahren zum herstellen eines halbleiterbauelements und halbleiterbauelement - Google Patents

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Yu-chen Wei
Feng-Inn Wu
Tzi-Yi Shieh
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Abstract

In einem Verfahren zum Herstellen eines Halbleiterbauelements wird eine Opfer-Gatestruktur auf einem Substrat ausgebildet. Die Opfer-Gatestruktur umfasst eine Opfer-Gate-Elektrode. Eine erste dielektrische Schicht wird über der Opfer-Gatestruktur ausgebildet. Eine zweite dielektrische Schicht wird über der ersten dielektrischen Schicht ausgebildet. Die zweite und die erste dielektrische Schicht werden planarisiert und vertieft, und ein oberer Abschnitt der Opfer-Gatestruktur wird freigelegt, während ein unterer Abschnitt der Opfer-Gatestruktur in der ersten dielektrischen Schicht eingebettet ist. Eine dritte dielektrische Schicht wird über der freigelegten Opfer-Gatestruktur und über der ersten dielektrischen Schicht ausgebildet. Eine vierte dielektrische Schicht wird über der dritten dielektrischen Schicht ausgebildet. Die vierte und die dritte dielektrische Schicht werden planarisiert, und die Opfer-Gate-Elektrode wird freigelegt und ein Teil der dritten dielektrischen Schicht verbleibt auf der vertieften ersten dielektrischen Schicht. Die Opfer-Gate-Elektrode wird entfernt.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/046,247 , eingereicht am 30. Juni 2020, deren gesamter Inhalt durch Verweis hierin aufgenommen wird.
  • HINTERGRUND
  • Mit dem Fortschreiten der Halbleiterindustrie zu Nanometertechnologie-Prozessknoten im Bestreben nach höherer Bauelemente-Dichte, höherer Leistung und niedrigeren Kosten haben Herausforderungen bei Herstellung und Entwurf zur Entwicklung dreidimensionaler Entwürfe geführt, wie etwa Multigate-Feldeffekttransistoren (FETs), einschließlich Finnen-FETs (FinFETs) und Gate-rundum-FETs (GAA-FETs bzw. Gate-all-around-FETs). Bei einem FinFET ist eine Gate-Elektrode zu drei Seitenflächen eines Kanalbereichs benachbart, wobei eine Gate-Dielektrikum-Schicht dazwischen angeordnet ist. Eine Gate-Elektrode eines FinFET umfasst eine oder mehrere Schichten aus metallischem Material, die durch eine Gate-Ersetzungstechnik ausgebildet werden.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16 zeigt eines der Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17A, 17B, 17C und 17D zeigen verschiedene Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 18A, 18B, 18C, 18D und 18E zeigen verschiedene Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 19A, 19B, 19C und 19D zeigen eines der verschiedenen Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 20A, 20B und 20C zeigen eines der verschiedenen Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 21A, 21B und 21C zeigen eines der verschiedenen Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 22A, 22B und 22C zeigen eines der verschiedenen Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 23A, 23B und 23C zeigen die verschiedenen Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 24A, 24B und 24C zeigen die verschiedenen Stadien eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen bzw. -beispiele zur Umsetzung unterschiedlicher Merkmale der Erfindung bereitstellt. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Ausführungsformen bzw. -beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Beispielsweise sind die Abmessungen von Elementen nicht auf die offenbarten Bereiche oder Werte beschränkt, sondern können von den Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängen. Außerdem kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • Bei einer Gate-Ersetzungstechnik wird eine Opfer-Gatestruktur, die eine (zum Beispiel aus Polysilizium hergestellte) Opfer-Gate-Elektrode umfasst, zuerst über einem Kanalbereich ausgebildet und anschließend durch eine Metall-Gate-Struktur ersetzt. Bei der Gate-Ersetzungstechnik werden verschiedene Planarisierungsvorgänge, beispielsweise chemischmechanische Polierprozesse, eingesetzt, um eine dielektrische Schicht, eine Polysiliziumschicht und/oder eine metallische Schicht zu planarisieren. Darüber hinaus wird bei einigen FinFET-Bauelementen nach dem Gate-Ersetzungsprozess, um eine Metall-Gate-Struktur auszubilden, ein oberer Abschnitt der Metall-Gate-Struktur vertieft und über der vertieften Gatestruktur eine Abdeckisolierschicht ausgebildet, um die Isolation zwischen der Metall-Gate-Elektrode und benachbarten leitfähigen Kontakten sicherzustellen. In der vorliegenden Offenbarung wird ein Verfahren zum Unterdrücken eines Muldenbildungsproblems (Dishing) bei einem CMP-Vorgang und zum Verbessern der Isolationseigenschaften einer Abdeckisolierschicht bereitgestellt.
  • 1-16 zeigen einen sequenziellen Prozess zum Herstellen eines FET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 1-16 gezeigten Prozessen bereitgestellt sein können und einige der nachstehend beschriebenen Vorgänge bei zusätzlichen Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein.
  • Wie in 1 gezeigt, werden Fremdstoffionen (Dotierstoffe) 12 in ein Siliziumsubstrat 10 implantiert, um einen Wannenbereich auszubilden. Die Ionenimplantation wird durchgeführt, um den Durchstoßeffekt zu verhindern.
  • In einer Ausführungsform umfasst das Substrat 10 eine einkristalline Halbleiterschicht zumindest auf seinem Oberflächenabschnitt. Das Substrat 10 kann ein einkristallines Halbleitermaterial wie Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP enthalten, ist jedoch nicht darauf beschränkt. In dieser Ausführungsform ist das Substrat 10 aus Si hergestellt.
  • Das Substrat 10 kann in seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht gezeigt) aufweisen. Die Pufferschichten können dazu dienen, die Gitterkonstante allmählich von einer Gitterkonstante des Substrats zu einer Gitterkonstante der Source-/Drain-Bereiche zu ändern. Die Pufferschichten können aus epitaktisch aufgewachsenen einkristallinen Halbleitermaterialien wie Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP gebildet sein, sind jedoch nicht auf diese Materialien beschränkt. In einer bestimmten Ausführungsform umfasst das Substrat 10 Siliziumgermanium-Pufferschichten (SiGe-Pufferschichten), die epitaktisch auf das Siliziumsubstrat 10 aufgewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atomprozent Germanium für die unterste Pufferschicht auf 70 Atomprozent Germanium für die oberste Pufferschicht ansteigen.
  • Das Substrat 10 kann verschiedene Bereiche umfassen, die in geeigneter Weise mit Fremdstoffen (z. B. für p- oder n-Leitung) dotiert worden sind. Die Dotierstoffe 12 sind zum Beispiel Bor (BF2) für einen n-FinFET und Phosphor für einen p-FinFET.
  • In 2 wird eine Maskenschicht 15 auf dem Substrat 10 ausgebildet. In einigen Ausführungsformen umfasst die Maskenschicht 15 eine erste Maskenschicht 15A und eine zweite Maskenschicht 15B. In einigen Ausführungsformen wird die erste Maskenschicht 15A aus Siliziumnitrid hergestellt und die zweite Maskenschicht 15B aus Siliziumoxid hergestellt. In anderen Ausführungsformen wird die erste Maskenschicht 15A aus Siliziumoxid hergestellt und die zweite Maskenschicht 15B aus Siliziumnitrid (SiN) hergestellt. Die erste und die zweite Maskenschicht werden durch chemische Gasphasenabscheidung (CVD - Chemical Vapor Deposition), einschließlich Niederdruck-CVD (LPCVD - Low-Pressure-CVD) und plasmaunterstützter CVD (PECVD - Plasma-enhanced CVD), physikalische Gasphasenabscheidung (PVD - Physical Vapor Deposition), Atomlagenabscheidung (ALD - Atomic Layer Deposition) oder einen anderen geeigneten Prozess ausgebildet. Die Maskenschicht 15 wird unter Verwendung von Strukturierungsvorgängen, einschließlich Fotolithografie und Ätzen, zu einer Maskenstruktur strukturiert.
  • Als Nächstes wird das Substrat 10, wie in 3 gezeigt, unter Verwendung der strukturierten Maskenschicht 15 zu Finnenstrukturen 20 strukturiert, die sich in X-Richtung erstrecken. In 3 sind in Y-Richtung zwei Finnenstrukturen 20 angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf zwei beschränkt, sondern kann auch lediglich eins oder drei oder mehr betragen. Bei einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 20 ausgebildet, um die Strukturtreue bei den Strukturierungsvorgängen zu verbessern.
  • Die Finnenstrukturen 20 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Beispielsweise können die Finnenstrukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnenstrukturen zu strukturieren.
  • Nach dem Ausbilden der Finnenstrukturen wird eine Isoliermaterialschicht, die eine oder mehrere Schichten aus Isoliermaterial umfasst, derart auf dem Substrat ausgebildet, dass die Finnenstrukturen vollständig in der Isolierschicht eingebettet sind. Das Isoliermaterial für die Isolierschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, SiCN, fluordotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem k-Wert, jeweils durch LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder fließfähige CVD ausgebildet, enthalten. Nach der Ausbildung der Isolierschicht kann ein Tempervorgang durchgeführt werden. Dann wird ein Planarisierungsvorgang wie zum Beispiel ein chemischmechanisches Polierverfahren (CMP-Verfahren) und/oder ein Rückätzverfahren derart durchgeführt, dass die oberen Oberflächen der Finnenstrukturen 20, wie in 4 gezeigt, von der Isoliermaterialschicht 30 freigelegt werden.
  • In einigen Ausführungsformen werden vor dem Ausbilden der Isoliermaterialschicht 30, wie in 4 gezeigt, eine oder mehrere Auskleidungsschichten 22 über der Struktur aus 3 ausgebildet. Die Auskleidungsschicht 22 enthält Siliziumnitrid, SiON, SiCN, SiOCN und/oder Siliziumoxid.
  • Dann wird, wie in 5 gezeigt, die Isoliermaterialschicht 30 vertieft, um derart eine Isolationsisolierschicht 30 auszubilden, dass die oberen Abschnitte der Finnenstrukturen 20 freigelegt werden. Bei diesem Vorgang werden die Finnenstrukturen 20 durch die Isolationsisolierschicht 30, welche auch als flache Grabenisolation (STI - Shallow Trench Isolation) bezeichnet wird, elektrisch voneinander isoliert. Der untere Abschnitt 11 der Finnenstrukturen ist in der Isolationsisolierschicht 30 eingebettet.
  • Nach dem Ausbilden der Isolationsisolierschicht 30 wird, wie in 6 gezeigt, eine dielektrische Opfer-Gateschicht 42 ausgebildet. Die dielektrische Opfer-Gateschicht 42 umfasst eine oder mehrere Schichten aus Isoliermaterial, etwa einem siliziumoxidbasierten Material. In einer Ausführungsform wird durch CVD gebildetes Siliziumoxid verwendet. In einigen Ausführungsformen liegt die Dicke der dielektrischen Opfer-Gateschicht 42 in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm.
  • 7 veranschaulicht eine Struktur nach dem Ausbilden einer Opfer-Gatestruktur 40 über den freiliegenden Finnenstrukturen 20. Die Opfer-Gatestruktur umfasst eine Opfer-Gate-Elektrode 44 und eine dielektrische Opfer-Gateschicht 42. Die Opfer-Gatestruktur 40 wird über einem Abschnitt der Finnenstrukturen ausgebildet, welcher dazu vorgesehen ist, ein Kanalbereich zu sein. Die Opfer-Gatestruktur 40 wird ausgebildet, indem zuerst die dielektrische Opfer-Gateschicht 42 flächendeckend über die Finnenstrukturen abgeschieden wird. Eine Opfer-Gate-Elektrodenschicht wird dann flächendeckend derart auf die dielektrische Opfer-Gateschicht und über die Finnenstrukturen abgeschieden, dass die Finnenstrukturen vollständig in der Opfer-Gate-Elektrodenschicht eingebettet sind. Die Opfer-Gate-Elektrodenschicht enthält Silizium, beispielsweise Polysilizium oder amorphes Silizium. In einigen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht einem Planarisierungsvorgang unterzogen. Die dielektrische Opfer-Gateschicht und die Opfer-Gate-Elektrodenschicht werden unter Verwendung von CVD, einschließlich LPCVD und PECVD, PVD, ALD oder eines anderen geeigneten Prozesses abgeschieden. Anschließend wird eine Maskenschicht über der Opfer-Gate-Elektrodenschicht ausgebildet. Die Maskenschicht umfasst eine SiN-Übergangsschicht 46 und eine Siliziumoxid-Maskenschicht 48.
  • Als Nächstes wird ein Strukturierungsvorgang an der Maskenschicht durchgeführt, und die Opfer-Gate-Elektrodenschicht wird wie in 7 gezeigt zu einer Opfer-Gatestruktur 40 strukturiert. Die Strukturierungsvorgänge der Opfer-Gatestruktur 40 werden nachstehend ausführlicher erläutert.
  • In einigen Ausführungsformen umfasst die Opfer-Gatestruktur 40 eine dielektrische Opfer-Gateschicht 42, die Opfer-Gate-Elektrodenschicht 44 (z. B. aus Polysilizium), die SiN-Übergangsschicht 46 und die Siliziumoxid-Maskenschicht 48. Durch Strukturieren der Opfer-Gatestruktur 40 werden obere Abschnitte der Finnenstrukturen 20 auf gegenüberliegenden Seiten der Opfer-Gatestruktur 40 teilweise freigelegt, wodurch Source-/Drain-Bereiche (S/D-Bereiche) definiert werden, wie in 7 gezeigt. In dieser Offenbarung werden Source und Drain austauschbar verwendet und weisen im Wesentlichen dieselbe Struktur auf. In 7 wird eine einzige Opfer-Gatestruktur ausgebildet, die Anzahl von Opfer-Gatestrukturen ist jedoch nicht auf eins beschränkt. In einigen Ausführungsformen sind in X-Richtung zwei oder mehr Opfer-Gatestrukturen angeordnet. In einigen Ausführungsformen werden auf beiden Seiten der Opfer-Gatestrukturen eine oder mehrere Dummy-Opfer-Gatestrukturen ausgebildet, um die Strukturtreue zu verbessern.
  • Nach dem Ausbilden der Opfer-Gatestruktur 40 wird eine Deckschicht 45 aus Isoliermaterial für Seitenwandabstandshalter 45 unter Verwendung von CVD oder anderen geeigneten Verfahren konform ausgebildet, wie in 8 gezeigt. Die Deckschicht 45 wird derart auf konforme Weise abgeschieden, dass sie mit im Wesentlichen gleicher Dicke auf vertikalen Oberflächen wie den Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfer-Gatestruktur ausgebildet wird. In einigen Ausführungsformen wird die Deckschicht 45 mit einer Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 10 nm abgeschieden. In einer Ausführungsform ist das Isoliermaterial der Deckschicht 45 ein siliziumnitridbasiertes Material, wie etwa SiN, SiON, SiOCN oder SiCN und Kombinationen davon.
  • Wie in 9 gezeigt, werden ferner Seitenwandabstandshalter 45 auf gegenüberliegenden Seitenwänden der Opfer-Gatestrukturen ausgebildet, und anschließend werden die Finnenstrukturen der S/D-Bereiche bis unter die obere Oberfläche der Isolationsisolierschicht 30 vertieft. Nach dem Ausbilden der Deckschicht 45 wird ein anisotropes Ätzen an der Deckschicht 45 durchgeführt, zum Beispiel unter Verwendung von reaktivem Ionenätzen (RIE - Reactive Ion Etching). Während des anisotropen Ätzprozesses wird ein Großteil des Isoliermaterials von horizontalen Oberflächen entfernt, wobei die dielektrische Abstandshalterschicht auf vertikalen Oberflächen wie den Seitenwänden der Opfer-Gatestrukturen und den Seitenwänden der freiliegenden Finnenstrukturen zurückbleibt. Die Maskenschicht 48 kann von den Seitenwandabstandshaltern freigelegt werden. In einigen Ausführungsformen kann anschließend ein isotropes Ätzen durchgeführt werden, um das Isoliermaterial von den oberen Abschnitten des S/D-Bereichs der freiliegenden Finnenstrukturen 20 zu entfernen.
  • Anschließend werden die Finnenstrukturen der S/D-Bereiche durch Verwenden eines Trockenätzens und/oder eines Nassätzens bis unter die obere Oberfläche der Isolationsisolierschicht 30 vertieft. Wie in 9 gezeigt, verbleiben die auf den S/D-Bereichen der freiliegenden Finnenstrukturen (Finnenseitenwände) ausgebildeten Seitenwandabstandshalter 45 teilweise. In anderen Ausführungsformen werden die auf den S/D-Bereichen der freiliegenden Finnenstrukturen ausgebildeten Seitenwandabstandshalter 45 hingegen vollständig entfernt. Im Fall eines GAA-FET werden nach dem Vertiefen der S/D-Bereiche innere Abstandshalter ausgebildet.
  • Anschließend werden, wie in 10 gezeigt, epitaktische Source-/Drain-Schichten (S/D-Schichten) 50 ausgebildet. Die epitaktische S/D-Schicht 50 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder aus Si, SiGe, Ge, GeSn und SiGeSn für einen p-Kanal-FET. Die S/D-Schichten 50 werden durch ein epitaktisches Aufwachsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaxie (MBE - Molecular Beam Epitaxy) ausgebildet.
  • Wie in 10 gezeigt, wachsen die epitaktischen S/D-Schichten jeweils aus den vertieften Finnenstrukturen hervor. In einigen Ausführungsformen vereinigen sich die aufgewachsenen epitaktischen Schichten über der Isolationsisolierschicht und bilden einen Hohlraum 52 aus.
  • Nachfolgend wird eine isolierende Auskleidungsschicht 60 als Ätzstoppschicht ausgebildet und dann eine Zwischenschichtdielektrikumschicht (ILD-Schicht) 65 ausgebildet, wie in 11 gezeigt. Die isolierende Auskleidungsschicht 60 ist aus einem siliziumnitridbasierten Material wie SiN hergestellt und dient in nachfolgenden Ätzvorgängen als Kontaktätzstoppschicht. Die Materialien für die ILD-Schicht 65 umfassen Verbindungen, die Si, O, C und/oder H enthalten, wie beispielsweise Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 65 können organische Materialien wie beispielsweise Polymere verwendet werden. Nach dem Ausbilden der ILD-Schicht 65 wird ein Planarisierungsvorgang, etwa ein CMP, derart ausgeführt, dass der obere Abschnitt der Opfer-Gate-Elektrodenschicht 44 freigelegt wird, wie in 11 gezeigt.
  • Als Nächstes werden, wie in 12 gezeigt, die Opfer-Gate-Elektrodenschicht 44 und die dielektrische Opfer-Gateschicht 42 entfernt, wodurch die Finnenstrukturen in einem Gate-Raum 49 freigelegt werden. Die ILD-Schicht 65 schützt die S/D-Strukturen 50 während der Entfernung der Opfer-Gatestrukturen. Die Opfer-Gatestrukturen können unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 44 aus Polysilizium ist und die ILD-Schicht 65 aus Siliziumoxid ist, kann ein Nassätzmittel, etwa eine TMAH-Lösung, verwendet werden, um die Opfer-Gate-Elektrodenschicht 54 selektiv zu entfernen. Danach wird die dielektrische Opfer-Gateschicht 42 unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt.
  • Nach dem Entfernen der Opfer-Gatestrukturen wird eine Gate-Dielektrikum-Schicht 82 um die freigelegten Finnenstrukturen 20 herum ausgebildet, und eine Gate-Elektrodenschicht 88 wird auf der Gate-Dielektrikum-Schicht 82 ausgebildet, wie in 13 gezeigt.
  • In bestimmten Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 82 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material und/oder Kombinationen davon. Beispiele für Materialien mit hohem k-Wert umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete dielektrische Materialien mit hohem k-Wert und/oder Kombinationen davon. In einigen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 82 eine zwischen den Kanalschichten und dem dielektrischen Material ausgebildete Grenzflächenschicht.
  • Die Gate-Dielektrikum-Schicht 82 kann durch CVD, ALD oder ein beliebiges geeignetes Verfahren ausgebildet werden. In einer Ausführungsform wird die Gate-Dielektrikum-Schicht 82 unter Verwendung eines hochkonformen Abscheidungsprozesses, wie zum Beispiel ALD, ausgebildet, um sicherzustellen, dass die Gate-Dielektrikum-Schicht mit einer gleichmäßigen Dicke auf den Kanalbereichen ausgebildet wird. In einigen Ausführungsformen liegt die Dicke der Gate-Dielektrikum-Schicht 82 in einem Bereich von ungefähr 1 nm bis ungefähr 6 nm.
  • Die Gate-Elektrodenschicht 88 wird auf der Gate-Dielektrikum-Schicht 82 ausgebildet. Die Gate-Elektrode 88 umfasst eine oder mehrere Schichten aus leitfähigem Material, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 88 kann durch CVD, ALD, Galvanisieren oder ein anderes geeignetes Verfahren ausgebildet werden. Die Gate-Elektrodenschicht wird auch über der oberen Oberfläche der ILD-Schicht 65 abgeschieden. Die Gate-Dielektrikum-Schicht und die Gate-Elektrodenschicht, die über der ILD-Schicht 65 ausgebildet worden sind, werden dann zum Beispiel unter Verwendung von CMP planarisiert, bis die obere Oberfläche der ILD-Schicht 65 zum Vorschein gebracht wird.
  • Nach dem Planarisierungsvorgang wird die Gate-Elektrodenschicht 88 vertieft und eine Abdeckisolierschicht 90 über der vertieften Gate-Elektrode 88 ausgebildet, wie in 13 gezeigt. In einigen Ausführungsformen umfasst die Abdeckisolierschicht 90 eine oder mehrere Schichten aus einem siliziumnitridbasierten Material, etwa SiN. Die Abdeckisolierschicht 90 kann durch Abscheiden eines Isoliermaterials gefolgt von einem Planarisierungsvorgang ausgebildet werden.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Austrittsarbeitseinstellungsschichten (nicht gezeigt) zwischen der Gate-Dielektrikum-Schicht 82 und der Gate-Elektrode 88 angeordnet. Die Austrittsarbeitseinstellungsschichten sind aus einem leitfähigen Material hergestellt, wie zum Beispiel einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET wird TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und/oder TaSi als Austrittsarbeitseinstellungsschicht verwendet, und für den p-Kanal-FET wird WN, WCN, W, Ru, Co, TiN und/oder TiSiN als Austrittsarbeitseinstellungsschicht verwendet. Die Austrittsarbeitseinstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess ausgebildet werden. Außerdem können Austrittsarbeitseinstellungsschichten separat für den n-Kanal-FET und den p-Kanal-FET ausgebildet werden, wobei dafür verschiedene Metallschichten verwendet werden können.
  • Anschließend werden, wie in 14 gezeigt, unter Anwendung eines Trockenätzens Kontaktlöcher 110 in der ILD-Schicht 65 ausgebildet. In einigen Ausführungsformen wird der obere Abschnitt der epitaktischen S/D-Schicht 50 geätzt.
  • Wie in 15 gezeigt, wird eine Silizidschicht 120 über der epitaktischen S/D-Schicht 50 ausgebildet. Die Silizidschicht enthält WSi, CoSi, NiSi, TiSi, MoSi und/oder TaSi. Dann wird, wie in 16 gezeigt, ein leitfähiges Material 130 in den Kontaktlöchern ausgebildet. Das leitfähige Material 130 enthält Co, Ni, W, Ti, Ta, Cu, Al, TiN und/oder TaN.
  • Es versteht sich, dass die FinFETs weiteren CMOS-Prozessen unterzogen werden, um verschiedene Merkmale wie etwa Kontakte/Durchkontaktierungen, Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten usw. auszubilden.
  • 17A-18E zeigen verschiedene Ansichten eines ausführlich beschriebenen sequenziellen Prozesses aus 11-12 gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 17A-18E gezeigten Prozessen bereitgestellt sein können und einige der nachstehend beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein. Materialien, Prozesse, Verfahren, Abmessungen und/oder Ausgestaltungen, die anhand der vorstehenden Ausführungsformen erläutert wurden, können auf die folgenden Ausführungsformen angewendet werden, und auf deren ausführliche Beschreibung kann verzichtet werden.
  • Nach dem Ausbilden einer oder mehrerer Opfer-Gatestrukturen entsprechend 10 wird eine erste dielektrische Schicht 62 derart ausgebildet, dass sie die Opfer-Gatestrukturen vollständig bedeckt, außerdem wird eine zweite dielektrische Schicht 64, die aus einem anderen Material als die erste dielektrische Schicht 62 hergestellt ist, über der ersten dielektrischen Schicht 62 ausgebildet, wie in 17A gezeigt. In einigen Ausführungsformen umfassen die Opfer-Gatestrukturen, wie in 17A gezeigt, feine Strukturen, die Kurzkanal-FETs entsprechen (z. B. Gate-Länge Lg ≤ 20 nm) und grobe bzw. große Strukturen, die Lang kanal - FETs entsprechen (z. B. 50 nm ≤ Lg ≤ 500 nm). Ferner variiert in einigen Ausführungsformen der Abstand zwischen benachbarten Opfer-Gatestrukturen zwischen der gleichen Breite wie die feinen Strukturen bis ungefähr 2-5-mal die Breite der feinen Strukturen, bis zwischen 50 nm bis ungefähr 500 nm.
  • In einigen Ausführungsformen ist die erste dielektrische Schicht 62 aus einem siliziumoxidbasierten Material wie etwa Siliziumoxid, SiON und SiOC hergestellt. In einigen Ausführungsformen ist die zweite dielektrische Schicht 64 aus einem siliziumnitridbasierten Material wie etwa Siliziumnitrid, SiON und SiCN hergestellt. In einigen Ausführungsformen ist die Dicke der zweiten dielektrischen Schicht 64 geringer als die erste dielektrische Schicht 62. Die erste und die zweite dielektrische Schicht werden durch LPCVD, Plasma-CVD, ALD oder beliebige andere geeignete Dünnschichtbildungsverfahren ausgebildet. In einigen Ausführungsformen wird keine zweite dielektrische Schicht ausgebildet.
  • Dann werden, wie in 17B gezeigt, ein oder mehrere Planarisierungsvorgänge an der ersten und der zweiten dielektrischen Schicht durchgeführt, um die Opfer-Gate-Elektroden 44 (Polysiliziumschicht) der Opfer-Gatestrukturen freizulegen. In einigen Ausführungsformen umfasst der Planarisierungsvorgang einen CMP-Vorgang. Während des Planarisierungsvorgangs werden auch die Hartmaskenschichten 46 und 48 entfernt.
  • In einigen Ausführungsformen umfasst der Planarisierungsvorgang einen ersten CMP-Prozess, hauptsächlich zum Ätzen der zweiten dielektrischen Schicht 64, und einen nachfolgenden zweiten CMP-Prozess zum Ätzen der ersten dielektrischen Schicht 62, der endet, wenn die Polysiliziumschicht der Opfer-Gate-Elektrode freigelegt ist.
  • Als Nächstes wird, wie in 17C gezeigt, die verbleibende erste dielektrische Schicht 62 durch einen oder mehrere Ätzvorgänge (z. B. Plasma-Trockenätzvorgänge) vertieft, um obere Abschnitte der Opfer-Gatestrukturen freizulegen. In einigen Ausführungsformen beträgt nach dem Planarisierungsvorgang das Vertiefungsausmaß D11 ungefähr 10 % bis ungefähr 30 % der ursprünglichen Tiefe D10 der ersten dielektrischen Schicht 62, ebenfalls von der Oberseite der Opfer-Gatestrukturen gemessen. In einigen Ausführungsformen liegt D10 in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm. In einigen Ausführungsformen liegt D11 in einem Bereich von ungefähr 10 nm bis ungefähr 60 nm, in anderen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 35 nm.
  • Nachfolgend wird, wie in 17D gezeigt, eine dritte dielektrische Schicht 66 derart ausgebildet, dass sie die Opfer-Gatestrukturen vollständig bedeckt, außerdem wird eine vierte dielektrische Schicht 68, die aus einem anderen Material als die dritte dielektrische Schicht 66 hergestellt ist, über der dritten dielektrischen Schicht 66 ausgebildet.
  • In einigen Ausführungsformen ist die dritte dielektrische Schicht 66 aus einem siliziumnitridbasierten Material wie etwa Siliziumnitrid, SiON und SiCN hergestellt. In einigen Ausführungsformen wird die Siliziumnitridschicht mit einigen Fremdstoffen dotiert (Diffusionssiliziumnitriddünnschicht). In einigen Ausführungsformen ist die vierte dielektrische Schicht 68 aus einem siliziumoxidbasierten Material wie etwa Siliziumoxid, SiON, TEOS und SiOC hergestellt. Die dritte und die vierte dielektrische Schicht werden durch LPCVD, Plasma-CVD, ALD, fließfähige CVD oder beliebige andere geeignete Dünnschichtbildungsverfahren ausgebildet. In einigen Ausführungsformen liegt die Abscheidetemperatur in einem Bereich von ungefähr 400 °C bis ungefähr 600 °C.
  • In einigen Ausführungsformen ist die Dicke der dritten dielektrischen Schicht 66 kleiner als die vierte dielektrische Schicht 68. In einigen Ausführungsformen liegt die Dicke der dritten dielektrischen Schicht 66 in einem Bereich von ungefähr 50 nm bis ungefähr 100 nm. In einigen Ausführungsformen beträgt die Dicke der dritten dielektrischen Schicht 66 2-3-mal die Tiefe der Tiefe D11. Wenn die Dicke kleiner als dieser Bereich ist, kann die Ebenheit der dielektrischen Schichten nach dem nachfolgenden Planarisierungsvorgang (CMP) unzureichend sein; wenn die Dicke größer als dieser Bereich ist, können dagegen manche Strukturen mit geringerer Strukturdichte an Muldenbildungsproblemen leiden und die Abscheidungs- und/oder Polierzeit kann zunehmen, was die Herstellungskosten erhöht. Um die Ebenheit nach dem nachfolgenden Planarisierungsprozess (CMP-Prozess) zu verbessern, liegt in einigen Ausführungsformen die Dicke der vierten dielektrischen Schicht 68 in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm.
  • Dann werden, wie in 18A-18C gezeigt, Planarisierungsvorgänge an der ersten und der zweiten dielektrischen Schicht durchgeführt, um die Opfer-Gate-Elektroden 44 der Opfer-Gatestrukturen freizulegen. In einigen Ausführungsformen umfassen die Planarisierungsvorgänge einen ersten CMP-Prozess, einen zweiten CMP-Prozess und einen dritten CMP-Prozess, die in dieser Reihenfolge nacheinander durchgeführt werden. In dem ersten bis dritten CMP-Vorgang werden verschiedene Aufschlämmungen und/oder CMP-Polierkissen verwendet.
  • In dem ersten CMP-Vorgang wird hauptsächlich die vierte dielektrische Schicht 68 geätzt. Durch Einsatz einer Endpunkterfassungstechnik stoppt der erste CMP-Vorgang an der Oberfläche der dritten dielektrischen Schicht 66. In einigen Ausführungsformen ist eine Abwärtskraft des CMP-Kopfes vergleichsweise gering, nämlich in allen Zonen in einem Bereich von ungefähr mehr als 0,1 bis ungefähr 2 psi, um den Endpunkt zu erfassen und an der dritten dielektrischen Schicht 66 zu stoppen, um das Muldenbildungsproblem zu unterdrücken. Wenn die Abwärtskraft über diesem Bereich liegt, können in einem oxidreichen Gebiet Muldenbildungsprobleme auftreten. In einigen Ausführungsformen umfasst die bei dem ersten CMP-Vorgang verwendete Aufschlämmung ein CeO2-haltiges Schleifmittel, das Siliziumoxid mit einer hohen Ätzrate (z. B. 30-160 nm/min) ätzt und Siliziumnitrid nicht wesentlich ätzt.
  • In einigen Ausführungsformen wird nach dem Erfassen des Endpunkts ungefähr 10-30 Sekunden lang ein zusätzliches Überpolieren (Überätzen) durchgeführt. Wie in 18A gezeigt, verbleiben in einigen Ausführungsformen aufgrund der Topografie der oberen Oberfläche der dritten dielektrischen Schicht 66 zurückbleibende Abschnitte der vierten dielektrischen Schicht.
  • Der zweite CMP-Vorgang ätzt hauptsächlich die dritte dielektrische Schicht 66 und stoppt durch Einsatz einer Endpunkterfassungstechnik an der Opfer-Gate-Elektrodenschicht 44 (Polysiliziumschicht). In einigen Ausführungsformen ist eine Abwärtskraft des CMP-Kopfes vergleichsweise gering, nämlich in einem Bereich von ungefähr größer als null bis ungefähr 3 psi. In einigen Ausführungsformen wird nach dem Erfassen des Endpunkts ungefähr 5-15 Sekunden lang (bzw. für ungefähr 3-9 % der Hauptätzzeit) ein zusätzliches Überpolieren durchgeführt. Wenn die Überpolierzeit zu kurz ist, kann die dritte dielektrische Schicht 66 auf der Opfer-Gate-Elektrode 44 verbleiben; wenn die Überpolierzeit zu lang ist, kann in einem Abschnitt mit großen Räumen (siehe 18D) ein Muldenbildungsproblem auftreten. In einigen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht 44 in dem zweiten CMP-Vorgang geringfügig um ungefähr 0,5 nm bis ungefähr 2,5 nm geätzt.
  • In einigen Ausführungsformen ätzt der dritte CMP-Vorgang sowohl die dritte dielektrische Schicht 66 als auch die Opfer-Gate-Elektrodenschicht 44. Der dritte CMP-Vorgang ist zeitgesteuert. In einigen Ausführungsformen liegt die Ätzzeit des dritten CMP-Vorgangs in einem Bereich von ungefähr 5 s bis ungefähr 15 s. In einigen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht 44 in dem zweiten CMP-Vorgang um 0,5 nm bis ungefähr 5 nm geätzt. In einigen Ausführungsformen liegt die nach dem dritten CMP-Prozess verbleibende dritte dielektrische Schicht 66 in einem Bereich von ungefähr 15 nm bis ungefähr 30 nm. Die Struktur aus 18C entspricht der Struktur aus 11, und die ILD-Schicht 65 umfasst die erste dielektrische Schicht 62 und die verbleibende dritte dielektrische Schicht 66. In einigen Ausführungsformen weist die bei dem dritten CMP verwendete Aufschlämmung für Siliziumnitrid eine vergleichsweise hohe Ätzrate (z. B. 20-50 nm/min) auf und für Polysilizium eine vergleichsweise niedrige Ätzrate auf. In einigen Ausführungsformen beträgt die Dicke D12 der verbleibenden dritten dielektrischen Schicht ungefähr 10 % bis ungefähr 30 % der Höhe D13 der Opfer-Gatestruktur von der oberen Oberfläche der Isolationsisolierschicht aus, welche in einigen Ausführungsformen ungefähr 90 nm bis ungefähr 180 nm beträgt. In einigen Ausführungsformen liegt D12 in einem Bereich von ungefähr 9 nm bis ungefähr 54 nm, in anderen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 35 nm.
  • In einigen Ausführungsformen kann, wie in 18D gezeigt, in einem Abschnitt mit großen Räumen oder einem Abschnitt mit groben Strukturen (Abstand zwischen benachbarten Opfer-Gatestrukturen ungefähr 50 nm oder mehr (zum Beispiel bis ungefähr 500 nm)) zwischen den Opfer-Gatestrukturen Muldenbildung beobachtet werden. In einigen Ausführungsformen liegt das Muldenbildungsausmaß D20, gemessen der Oberseite der benachbarten Opfer-Gatestrukturen, in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm. In einigen Ausführungsformen liegt die Differenz zwischen der maximalen Dicke (z. B. bei einer dichten Struktur beobachtet) und der minimalen Dicke (Beobachtet z. B. bei groben Strukturen) der verbleibenden dritten dielektrischen Schicht 66 in einem Bereich von ungefähr 2 nm bis ungefähr 10nm.
  • In dem ersten bis dritten CMP-Prozess werden aufgrund der Erfordernis einer hohen Planarisierungswirksamkeit CMP-Polierkissen mit einer hohen oder mittleren Härte (z. B. Härte > 50 (Shore-Härte D)) verwendet. Wenn die Härte kleiner als ungefähr 50 ist, ist es möglich, dass das Polieren keine gute Planarisierungswirksamkeit ergibt, dass bei Strukturbereichen mit geringer Dichte der Muldenbildungseffekt auftritt und dass die dritte dielektrische Schicht 66 auf der ersten dielektrischen Schicht 62 aufgrund des Muldenbildungseffekts entfernt wird und die dielektrische Schicht 62 in den nachfolgenden Prozessen nicht schützt. Da der CMP-Prozess in dem ersten bis dritten CMP-Prozess hauptsächlich Siliziumnitrid ätzt, umfasst ein Reinigungsprozess nach der CMP ferner einen Vorreinigungsprozess (z. B. Plattenschwabbeln), einen Waferreinigungsprozess mit Ultraschall (Megaschall), einen Bürstenaufbereitungsprozess und einen Reinigungsprozess mit IPA (Isopropanol). In einigen Ausführungsformen umfasst der Bürstenaufbereitungsprozess einen ersten Schritt und einen zweiten Schritt. In einigen Ausführungsformen umfasst der erste Schritt die Verwendung eines Schwabbelvorgangs mit einer sauren Lösung mit einem oder mehreren Chelatbildnern, um während des Polierens Metallionen einzufangen, und der zweite Schritt umfasst eine basische Lösung (z. B. NH4OH), um überschüssiges organisches Material zu entfernen.
  • Nach den CMP-Vorgängen werden, ähnlich wie in 12, die Opfer-Gate-Elektrodenschicht 44 und die dielektrische Opfer-Gateschicht 42 entfernt, um Gate-Räume 49 auszubilden, wie in 18E gezeigt.
  • Die vorstehenden Planarisierungsvorgänge aus 17A-18C können auf Planarisierungsvorgänge für andere unterhalb liegende Strukturen, wie z. B. Finnenstrukturen, Metall-Gate-Elektroden und Kontakt- und Verschaltungsstrukturen, angewendet werden.
  • 19A-22C zeigen verschiedene Ansichten eines ausführlich beschriebenen sequenziellen Prozesses aus 12-13 gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 19A-22E gezeigten Prozessen bereitgestellt sein können und einige der nachstehend beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein. Materialien, Prozesse, Verfahren, Abmessungen und/oder Ausgestaltungen, die anhand der vorstehenden Ausführungsformen erläutert wurden, können auf die folgenden Ausführungsformen angewendet werden, und auf deren ausführliche Beschreibung kann verzichtet werden.
  • 19A-19D zeigen verschiedene Ansichten nach dem Entfernen der Opfer-Gatestruktur (Opfer-Gate-Elektrode 44 und dielektrische Opfer-Gateschicht 42), wodurch ein Gate-Raum 49 ausgebildet wird, wie unter Bezugnahme auf 12 beschrieben wurde. 19A ist eine Schnittansicht entlang X1-X1 in 19D (eine Draufsicht bzw. Projektionsansicht), 19B ist eine Schnittansicht entlang Y1-Y1 in 19D und 19C ist eine Schnittansicht entlang Y2-Y2 in 19D. In einigen Ausführungsformen wird vor dem Ausbilden der ILD-Schicht 65 eine als Ätzstoppschicht dienende isolierende Auskleidungsschicht 60 ausgebildet. In einigen Ausführungsformen enthält die isolierende Auskleidungsschicht 60 Siliziumnitrid.
  • In einigen Ausführungsformen wird ein oberer Abschnitt des Gateseitenwandabstandshalters 45 vertieft, wie in 19B und 19C gezeigt. In einigen Ausführungsformen werden die Gateseitenwandabstandshalter 45 während der Entfernung der dielektrischen Opfer-Gateschicht vertieft, in anderen Ausführungsformen werden eine oder mehrere Trocken- und/oder Nassätzvorgänge durchgeführt, um die Gateseitenwandabstandshalter 45 zu vertiefen. In einigen Ausführungsformen ist nach dem Vertiefen der Gateseitenwandabstandhalter 45 die oberste Oberfläche nur aus einem siliziumnitridbasierten Material (z. B. Siliziumnitrid) hergestellt (Schichten 60 und 66).
  • 20A, 20B und 20C sind vergrößerte Ansichten der Gate-Räume nach dem Ausbilden der Metall-Gate-Strukturen. 20A entspricht einem Kurzkanal-FET mit Gate-Elektroden von SRAM-Zellen (Zellen eines statischen RAM) (z. B. 4 nm ≤ Lg ≤ 10 nm), 20B entspricht einem Mittelkanal-FET mit Gate-Elektroden von Logikschaltungen (z. B. 12 nm ≤ Lg ≤ 20 nm), und 20C entspricht einem Langkanal-FET (50 nm ≤ Lg ≤ 500 nm).
  • Wie in 20A-20C gezeigt, wird eine Grenzflächenschicht 81 auf den Kanalbereichen der Finnenstrukturen 20 ausgebildet und eine Gate-Dielektrikum-Schicht 82 über der Grenzflächenschicht und der Innenwand der Gateseitenwandabstandshalter 45 ausgebildet. In einigen Ausführungsformen wird die Gate-Dielektrikum-Schicht 82 über den oberen Oberflächen der Ätzstoppschicht 60 und der zusätzlichen dielektrischen Schicht 66 ausgebildet. In einigen Ausführungsformen wird die Gate-Dielektrikum-Schicht 82 durch einen ALD-Prozess ausgebildet, um eine Schicht konform über einer Struktur mit hohem Aspektverhältnis auszubilden. In einigen Ausführungsformen liegt das Aspektverhältnis (Höhe zu Bodendurchmesser bzw. -fläche) des Gate-Raums 49 in einem Bereich von ungefähr 7 bis ungefähr 25.
  • Dann wird über der Gate-Dielektrikum-Schicht 82 eine Sperrschicht 83 ausgebildet. In einigen Ausführungsformen umfasst die Sperrschicht 83 eine oder mehrere Schichten aus Ta, TaN, Ti, TiN oder TiSiN. In einigen Ausführungsformen liegt die Dicke der Sperrschicht in einem Bereich von ungefähr 1 nm bis ungefähr 3 nm. In einigen Ausführungsformen wird die Sperrschicht 83 nicht ausgebildet. In einigen Ausführungsformen ist die Dicke der Sperrschicht 83 am Boden dicker als an den Seiten. In einigen Ausführungsformen beträgt die Dicke der Sperrschicht 83 am Boden ungefähr 0,5-mal bis dreimal die Dicke an den Seiten.
  • Ferner werden über der Sperrschicht 83 eine oder mehrere erste Austrittsarbeitseinstellungsmaterialschichten (WFM-Schichten) ausgebildet. In einigen Ausführungsformen ist die erste WFM-Schicht 84 ein p-leitendes WFM-Material, zum Beispiel WN, WCN, W, Ru, Co, TiN oder TiSiN. In einigen Ausführungsformen liegt die Dicke der ersten WFM-Schicht in einem Bereich von ungefähr 0,5 nm bis ungefähr 10 nm, in anderen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 2 nm. In einigen Ausführungsformen beträgt die Dicke der ersten WFM-Schicht 84 am Boden ungefähr 0,8-mal bis zweimal die Dicke an der Seite. Wenn die erste WFM-Schicht aus TiN hergestellt wird, wird die TiN-Schicht aus einem Quellgas gebildet, das TiCl4 und NH3 enthält. In einigen Ausführungsformen enthält die TiN-Schicht Cl als Fremdstoff. In einigen Ausführungsformen liegt die Ti-Konzentration in der TiN-Schicht in einem Bereich von ungefähr 10 Atomprozent bis ungefähr 80 Atomprozent. Wenn die Ti-Konzentration zu klein ist, nimmt der Widerstand der TiN-Schicht zu; wenn die Ti-Konzentration zu hoch ist, kann Ti-Diffusion verschiedene Probleme (z. B. Durchstoß) verursachen.
  • Ferner werden eine oder mehrere zweite WFM-Schichten 85 über der ersten WFM-Schicht 84 ausgebildet. In einigen Ausführungsformen ist die zweite WFM-Schicht 85 ein n-leitendes WFM-Material wie zum Beispiel TiAl, TiSiAl, TiAlC, TaAl oder TaAlC. In einigen Ausführungsformen liegt die Dicke der zweiten WFM-Schicht in einem Bereich von ungefähr 0,5 nm bis ungefähr 6 nm, in anderen Ausführungsformen in einem Bereich von ungefähr 2 nm bis ungefähr 5 nm. In einigen Ausführungsformen beträgt die Dicke der zweiten WFM-Schicht 85 am Boden einmal bis dreimal die Dicke an der Seite. Nach dem Ausbilden der WFM-Schichten wird eine Hauptmetallschicht 86 über den WFM-Schichten ausgebildet. In einigen Ausführungsformen wird vor dem Ausbilden der Hauptmetallschicht eine Haftschicht (nicht gezeigt) über den WFM-Schichten ausgebildet. In einigen Ausführungsformen enthält die Haftschicht Ta, WCN, TaN, Ti, TiN und/oder TiSiN. Die Hauptmetallschicht 86 enthält W, Ta, Sn, Nb, Ru, Co oder Mo. In bestimmten Ausführungsformen wird W verwendet. In einigen Ausführungsformen wird die Hauptmetallschicht 86 durch einen ALD-Prozess ausgebildet, der Metallhalogenidgase (Chloridgase) (z. B. WCl5, TaCl5, SnCl4, NbCl5 oder MoCl4) verwendet. In einigen Ausführungsformen umfasst die Hauptmetallschicht 86 ein fluorfreies Metall, zum Beispiel fluorfreies W, das aus WCl5 als Quellgas gebildet wird. In einigen Ausführungsformen wird in einem n-FET die erste WFM-Schicht (p-leitende Materialschicht) nicht ausgebildet.
  • In einigen Ausführungsformen füllt, wie in 20A gezeigt, die zweite WFM-Schicht 85 den Gate-Raum vollständig und in dem Gate-Raum wird keine Hauptmetallschicht (z. B. W-Schicht) ausgebildet. In einigen Ausführungsformen werden die leitfähigen Schichten ferner konform in dem Gate-Raum ausgebildet und füllen somit bei einem Langkanal-FET, wie in 20C gezeigt, den Gate-Raum nicht vollständig. In einem solchen Fall werden eine oder mehrere Isolierschichten 89 ausgebildet, um den verbleibenden Raum des Gate-Raums zu füllen, wie in 20C gezeigt. Die Isolierschicht 89 wird durch einen oder mehrere Abscheidungs- und CMP-Vorgänge ausgebildet. In einigen Ausführungsformen enthält die Isolierschicht 89 Siliziumnitrid.
  • Dann wird, wie in 21A-21C gezeigt, ein oberer Abschnitt der in dem Gate-Raum ausgebildeten leitfähigen Schicht durch einen oder mehrere Ätzvorgänge vertieft. In einigen Ausführungsformen werden bei den Ätzvorgängen außerdem ein oberer Teil der Seitenwandabstandshalter 45 und/oder ein oberer Abschnitt der Gate-Dielektrikum-Schicht 82 geätzt. In einigen Ausführungsformen liegen die Oberseiten der WFM-Schichten niedriger als die Oberseite der Gate-Dielektrikum-Schicht 82. In anderen Ausführungsformen liegt die Oberseite der Hauptmetallschicht 86 höher als die Oberseite einer der WFM-Schichten oder beider WFM-Schichten. In dem Langkanal-FET wird die Isolierschicht 89, wie in 21C gezeigt, nicht wesentlich geätzt.
  • Wie in 22A-22C gezeigt, wird ferner eine Gateabdeckisolierschicht 90 in über den vertieften leitfähigen Schichten und der vertieften Gate-Dielektrikum-Schicht 82 ausgebildet. In einigen Ausführungsformen enthält die Gateabdeckisolierschicht 90 Siliziumnitrid, SiON und/oder SiOCN oder ein beliebiges anderes geeignetes Material. In einem wie in 22C gezeigten Langkanal-FET füllt die Gateabdeckisolierschicht 90 den Raum zwischen dem Gateseitenwandabstandshalter 45 und der Isolierschicht 89. In einigen Ausführungsformen weisen die leitfähigen Schichten 83-86 der Gate-Elektrode und die Gate-Dielektrikum-Schicht 82 einen U-förmigen Querschnitt auf.
  • 23A-23C zeigen verschiedene Ansichten eines ausführlich beschriebenen sequenziellen Prozesses aus 21A-21C bis 22A-22C zum Ausbilden der Gateabdeckisolierschichten 90 gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 23A-23C gezeigten Prozessen bereitgestellt sein können und einige der nachstehend beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein. Materialien, Prozesse, Verfahren, Abmessungen und/oder Ausgestaltungen, die anhand der vorstehenden Ausführungsformen erläutert wurden, können auf die folgenden Ausführungsformen angewendet werden, und auf deren ausführliche Beschreibung kann verzichtet werden.
  • Nach dem Ausbilden der Vertiefungen, wie in 21A-21C gezeigt, werden, wie in 23A gezeigt, eine oder mehrere Isolierschichten 90L für die Gateabdeckisolierschichten in den Vertiefungen und über den ILD-Schichten 62 und 66 ausgebildet. In einigen Ausführungsformen umfassen die Metall-Gate-Strukturen Kurzkanal-Gate-Elektroden entsprechend 22A, Mittelkanal-Gate-Elektroden entsprechend 22B und Langkanal-Gate-Elektroden entsprechend 22C. Ferner werden in einigen Ausführungsformen Finnenendabdeckschichten 92 und 94 über Randabschnitten der Finnenstrukturen ausgebildet (in 23A-23C nicht gezeigt).
  • In einigen Ausführungsformen enthält die Isolierschicht 90L Siliziumnitrid, SiON und/oder SiOCN oder ein beliebiges anderes geeignetes Material, das durch LPCVD, Plasma-CVD, ALD oder ein beliebiges anderes geeignetes Dünnschichtbildungsverfahren gebildet wird.
  • Dann werden, wie in 23B und 23C gezeigt, ein oder mehrere Planarisierungsvorgänge, beispielsweise ein CMP-Prozess, durchgeführt, um die Isolierschicht 90L zu planarisieren, wodurch die Gateabdeckisolierschichten 90 ausgebildet werden. In einigen Ausführungsformen wird während des Planarisierungsvorgangs auch die auf der ersten dielektrischen Schicht 62 verbleibende dritte dielektrische Schicht 66 entfernt. In einigen Ausführungsformen verbleibt ein Rückstand der dritten dielektrischen Schicht 66' auf der ersten dielektrischen Schicht 62. Die Dicke des Rückstands der dritten dielektrischen Schicht 66' beträgt in einigen Ausführungsformen ungefähr 0,2 nm bis ungefähr 0,5 nm.
  • 24A-24C zeigen verschiedene Ansichten eines ausführlich beschriebenen sequenziellen Prozesses aus 14-16 zum Ausbilden der Source-/Drain-Kontakte (und eines Gatekontakts) gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 24A-24C gezeigten Prozessen bereitgestellt sein können und einige der nachstehend beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein. Materialien, Prozesse, Verfahren, Abmessungen und/oder Ausgestaltungen, die anhand der vorstehenden Ausführungsformen erläutert wurden, können auf die folgenden Ausführungsformen angewendet werden, und auf deren ausführliche Beschreibung kann verzichtet werden.
  • Nach dem Ausbilden der Abdeckisolierschichten 90 wird eine zweite ILD-Schicht 100 über der ersten ILD-Schicht 65 (62) und den Metall-Gate-Strukturen mit der Gateabdeckisolierschicht ausgebildet, wie in 24A gezeigt. Die zweite ILD-Schicht 100 enthält Siliziumoxid, SiOC, SiOCN oder ein beliebiges anderes geeignetes dielektrisches Material.
  • Dann werden unter Verwendung eines oder mehrerer Lithografie- und Ätzvorgänge, wie in 24B gezeigt, eine Source-/Drain-Kontaktöffnung 110 und eine Gatekontaktöffnung 115 gebildet. In einigen Ausführungsformen werden auch ein Teil der epitaktischen Source-/Drain-Schicht 50 und ein Teil der Metall-Gate-Elektrode geätzt.
  • Als Nächstes werden, wie in 24C gezeigt, eine oder mehrere leitfähige Schichten in den Öffnungen 110 und 115 ausgebildet, und ein Planarisierungsvorgang wird durchgeführt, um einen Source-/Drain-Kontakt 130 und einen Gatekontakt 135 auszubilden.
  • Wie in 24B und 24C gezeigt, kann die Gateabdeckisolierschicht 90 die Gate-Elektrode und den Source-/Drain-Kontakt 130 selbst dann elektrisch trennen, wenn die Position der Source-/Drain-Öffnung nicht perfekt mit den unterhalb liegenden Strukturen ausgerichtet ist.
  • Die vorliegend beschriebenen verschiedenen Ausführungsformen bzw. -beispiele bieten gegenüber dem Stand der Technik mehrere Vorteile. In den Ausführungsformen der vorliegenden Offenbarung können Muldenbildungsprobleme wirksam unterdrückt werden, da der in einem Gate-Ersetzungsprozess verwendete Planarisierungsvorgang mehrere Dünnschichtbildungsprozesse und mehrere CMP-Vorgänge umfasst.
  • Es versteht sich, dass vorliegend nicht notwendigerweise alle Vorteile erörtert wurden, dass kein bestimmter Vorteil für alle Ausführungsformen bzw. -beispiele benötigt wird und dass andere Ausführungsformen bzw. -beispiele andere Vorteile bieten können.
  • Entsprechend einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen eines Halbleiterbauelements eine Opfer-Gatestruktur auf einem Substrat ausgebildet. Die Opfer-Gatestruktur umfasst eine Opfer-Gate-Elektrode. Eine erste dielektrische Schicht wird über der Opfer-Gatestruktur ausgebildet. Eine zweite dielektrische Schicht wird über der ersten dielektrischen Schicht ausgebildet. Die zweite und die erste dielektrische Schicht werden derart planarisiert und vertieft, dass ein oberer Abschnitt der Opfer-Gatestruktur freigelegt wird, während ein unterer Abschnitt der Opfer-Gatestruktur in der ersten dielektrischen Schicht eingebettet ist. Eine dritte dielektrische Schicht wird über der freigelegten Opfer-Gatestruktur und über der ersten dielektrischen Schicht ausgebildet. Eine vierte dielektrische Schicht wird über der dritten dielektrischen Schicht ausgebildet. Die vierte und die dritte dielektrische Schicht werden derart planarisiert, dass die Opfer-Gate-Elektrode freigelegt wird und ein Teil der dritten dielektrischen Schicht auf der vertieften ersten dielektrischen Schicht verbleibt. Die Opfer-Gate-Elektrode wird entfernt. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen enthält die erste dielektrische Schicht ein siliziumoxidbasiertes Material und die zweite dielektrische Schicht enthält ein siliziumnitridbasiertes Material, das sich von der ersten dielektrischen Schicht unterscheidet. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen enthält die dritte dielektrische Schicht ein siliziumnitridbasiertes Material und die vierte dielektrische Schicht enthält ein siliziumoxidbasiertes Material, das sich von der dritten dielektrische Schicht unterscheidet. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst das Planarisieren und Vertiefen der zweiten und der ersten dielektrischen Schicht einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der zweiten dielektrischen Schicht, einen zweiten CMP-Prozess zum Ätzen der ersten dielektrischen Schicht, der endet, wenn die Opfer-Gate-Elektrode freigelegt ist, und einen dritten Ätzprozess zum Vertiefen der ersten dielektrischen Schicht. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst das Planarisieren der vierten und der dritten dielektrischen Schicht einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der vierten dielektrischen Schicht, einen zweiten CMP-Prozess zum Ätzen der dritten dielektrischen Schicht, der endet, wenn die Opfer-Gate-Elektrode freigelegt ist, und einen dritten CMP-Prozess zum Vertiefen der dritten dielektrischen Schicht und der Opfer-Gate-Elektrode. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst der erste CMP-Prozess eine Endpunkterfassung und ein erstes Überpolieren nach Erfassung eines Endpunkts, der zweite CMP-Prozess umfasst eine Endpunkterfassung und ein zweites Überpolieren nach Erfassung eines Endpunkts, und der dritte CMP-Prozess ist ohne Verwendung einer Endpunkterfassung zeitgesteuert. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen wird das zweite Überpolieren 5-15 Sekunden lang durchgeführt.
  • Entsprechend einer weiteren Ausführungsform der vorliegenden Offenbarung werden in einem Verfahren zum Herstellen eines Halbleiterbauelements Opfer-Gatestrukturen auf einem Substrat ausgebildet. Jede der Opfer-Gatestrukturen weist eine Opfer-Gate-Elektrode auf, und ein oberer Abschnitt jeder der Opfer-Gatestrukturen wird freigelegt, während ein unterer Abschnitt jeder der Opfer-Gatestrukturen in einer ersten dielektrischen Schicht eingebettet ist. Eine zweite dielektrische Schicht wird über den freigelegten Opfer-Gatestrukturen und über der ersten dielektrischen Schicht ausgebildet. Eine dritte dielektrische Schicht wird über der zweiten dielektrischen Schicht ausgebildet. Die dritte und die zweite dielektrische Schicht werden derart planarisiert, dass die Opfer-Gate-Elektrode freigelegt wird und ein Teil der zweiten dielektrischen Schicht auf der vertieften ersten dielektrischen Schicht verbleibt. Die Opfer-Gate-Elektrode wird von jeder der Opfer-Gatestrukturen entfernt, wodurch Gate-Räume gebildet werden. Ein Muldenbildungsausmaß in einem Gebiet mit groben Strukturen beträgt 1 nm bis 5 nm, wobei in dem Gebiet mit groben Strukturen ein Abstand zwischen benachbarten Opfer-Gatestrukturen 50 nm oder mehr beträgt. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen enthält die zweite dielektrische Schicht ein siliziumnitridbasiertes Material und die dritte dielektrische Schicht enthält ein siliziumoxidbasiertes Material, das sich von der zweiten dielektrischen Schicht unterscheidet. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst das Planarisieren der dritten und der zweiten dielektrischen Schicht: einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der dritten dielektrischen Schicht, einen zweiten CMP-Prozess zum Ätzen der zweiten dielektrischen Schicht, der endet, wenn die Opfer-Gate-Elektrode freigelegt ist, und einen dritten CMP-Prozess zum Vertiefen der zweiten dielektrischen Schicht und der Opfer-Gate-Elektrode. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst der erste CMP-Prozess eine Endpunkterfassung und ein erstes Überpolieren nach Erfassung eines Endpunkts, der zweite CMP-Prozess umfasst eine Endpunkterfassung und ein zweites Überpolieren nach Erfassung eines Endpunkts, und der dritte CMP-Prozess ist ohne Verwendung einer Endpunkterfassung zeitgesteuert. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen wird das zweite Überpolieren 5-15 Sekunden lang durchgeführt. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst der zweite CMP-Prozess Einstellen einer Abwärtskraft des CMP-Kopfs auf größer als null und höchstens 3 psi. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst der erste CMP-Prozess die Verwendung von Schleifmitteln, die CeO2 enthalten. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen ätzte der zweite CMP-Prozess auch die Opfer-Gate-Elektrode. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen wird ferner eine Gate-Dielektrikum-Schicht in jedem der Gate-Räume ausgebildet, werden leitfähige Schichten auf der Gate-Dielektrikum-Schicht ausgebildet, werden die Gate-Dielektrikum-Schicht und die leitfähigen Schichten vertieft, um vertiefte Gate-Elektroden auszubilden, und wird eine Gateabdeckisolierschicht auf jeder der vertieften Gate-Elektroden ausgebildet. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen wird während des Ausbildens der Gateabdeckisolierschicht eine vierte dielektrische Schicht auf jeder der vertieften Gate-Elektroden und über der verbleibenden dritten dielektrischen Schicht ausgebildet, und wird ein Planarisierungsvorgang durchgeführt, um einen Teil der vierten dielektrischen Schicht und der verbleibenden dritten dielektrischen Schicht zu entfernen, um die vertiefte erste dielektrische Schicht freizulegen.
  • Entsprechend einem weiteren Aspekt der vorliegenden Offenbarung werden in einem Verfahren zum Herstellen eines Halbleiterbauelements unterhalb liegende Strukturen auf einem Substrat ausgebildet. Ein oberer Abschnitt jeder der unterhalb liegenden Strukturen wird freigelegt, während ein unterer Abschnitt jeder der unterhalb liegenden Strukturen in einer ersten dielektrischen Schicht eingebettet ist. Eine zweite dielektrische Schicht wird über den freigelegten unterhalb liegenden Strukturen und über der ersten dielektrischen Schicht ausgebildet. Eine dritte dielektrische Schicht wird über der zweiten dielektrischen Schicht ausgebildet, und die dritte und die zweite dielektrischen Schicht werden derart planarisiert, dass die unterhalb liegenden Strukturen freigelegt werden und ein Teil der zweiten dielektrischen Schicht auf der vertieften ersten dielektrischen Schicht verbleibt. Das Planarisieren der dritten und der zweiten dielektrischen Schicht umfasst einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der dritten dielektrischen Schicht, einen zweiten CMP-Prozess zum Ätzen der zweiten dielektrischen Schicht, der endet, wenn ein Teil der unterhalb liegenden Struktur freigelegt ist, und einen dritten CMP-Prozess zum Vertiefen der zweiten dielektrischen Schicht und der unterhalb liegenden Strukturen. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen umfasst der erste CMP-Prozess eine erste Endpunkterfassung und ein erstes Überpolieren nach Erfassung des ersten Endpunkts, der zweite CMP-Prozess umfasst eine zweite Endpunkterfassung und ein zweites Überpolieren nach Erfassung des zweiten Endpunkts, und der dritte CMP-Prozess ist ohne Verwendung einer Endpunkterfassung zeitgesteuert. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen wird das zweite Überpolieren 5-15 Sekunden lang durchgeführt. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen enthält die zweite dielektrische Schicht Siliziumnitrid und die dritte dielektrische Schicht enthält Siliziumoxid. In einer oder mehreren der vorstehenden und der folgenden Ausführungsformen enthält die erste dielektrische Schicht Siliziumoxid.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen bzw. - beispiele, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen bzw. -beispiele zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/046247 [0001]

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Ausbilden einer Opfer-Gatestruktur auf einem Substrat, wobei die Opfer-Gatestruktur eine Opfer-Gate-Elektrode umfasst; Ausbilden einer ersten dielektrischen Schicht über der Opfer-Gatestruktur; Ausbilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Planarisieren und Vertiefen der zweiten und der ersten dielektrischen Schicht derart, dass ein oberer Abschnitt der Opfer-Gatestruktur freigelegt wird, während ein unterer Abschnitt der Opfer-Gatestruktur in der ersten dielektrischen Schicht eingebettet ist, Ausbilden einer dritten dielektrischen Schicht über der freigelegten Opfer-Gatestruktur und über der ersten dielektrischen Schicht; Ausbilden einer vierten dielektrischen Schicht über der dritten dielektrischen Schicht; Planarisieren der vierten und der dritten dielektrischen Schicht derart, dass die Opfer-Gate-Elektrode freigelegt wird und ein Teil der dritten dielektrischen Schicht auf der vertieften ersten dielektrischen Schicht verbleibt; und Entfernen der Opfer-Gate-Elektrode.
  2. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht ein siliziumoxidbasiertes Material enthält und die zweite dielektrische Schicht ein siliziumnitridbasiertes Material enthält, das sich von der ersten dielektrischen Schicht unterscheidet.
  3. Verfahren nach Anspruch 1 oder 2, wobei die dritte dielektrische Schicht ein siliziumnitridbasiertes Material enthält und die vierte dielektrische Schicht ein siliziumoxidbasiertes Material enthält, das sich von der dritten dielektrische Schicht unterscheidet.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das Planarisieren und Vertiefen der zweiten und der ersten dielektrischen Schicht umfasst: einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der zweiten dielektrischen Schicht; einen zweiten CMP-Prozess zum Ätzen der ersten dielektrischen Schicht, der endet, wenn die Opfer-Gate-Elektrode freigelegt ist, und einen dritten Ätzprozess zum Vertiefen der ersten dielektrischen Schicht.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei das Planarisieren der vierten und der dritten dielektrischen Schicht umfasst: einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der vierten dielektrischen Schicht; einen zweiten CMP-Prozess zum Ätzen der dritten dielektrischen Schicht, der endet, wenn die Opfer-Gate-Elektrode freigelegt ist; und einen dritten CMP-Prozess zum Vertiefen der dritten dielektrischen Schicht und der Opfer-Gate-Elektrode.
  6. Verfahren nach Anspruch 5, wobei: der erste CMP-Prozess eine erste Endpunkterfassung und ein erstes Überpolieren nach Erfassung des ersten Endpunkts umfasst, der zweite CMP-Prozess eine zweite Endpunkterfassung und ein zweites Überpolieren nach Erfassung des zweiten Endpunkts umfasst, und der dritte CMP-Prozess ohne Verwendung einer Endpunkterfassung zeitgesteuert ist.
  7. Verfahren nach Anspruch 6, wobei das zweite Überpolieren 5-15 Sekunden lang durchgeführt wird.
  8. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Ausbilden von Opfer-Gatestrukturen auf einem Substrat, wobei jede der Opfer-Gatestrukturen eine Opfer-Gate-Elektrode aufweist und ein oberer Abschnitt jeder der Opfer-Gatestrukturen freigelegt wird, während ein unterer Abschnitt jeder der Opfer-Gatestrukturen in einer ersten dielektrischen Schicht eingebettet ist; Ausbilden einer zweiten dielektrischen Schicht über den freigelegten Opfer-Gatestrukturen und über der ersten dielektrischen Schicht; Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht; Planarisieren der dritten und der zweiten dielektrischen Schicht derart, dass die Opfer-Gate-Elektrode freigelegt wird und ein Teil der zweiten dielektrischen Schicht auf der vertieften ersten dielektrischen Schicht verbleibt; und Entfernen der Opfer-Gate-Elektroden von jeder der Opfer-Gatestrukturen, wodurch Gate-Räume gebildet werden, wobei ein Muldenbildungsausmaß in einem Gebiet mit groben Strukturen 1 nm bis 5 nm beträgt, wobei in dem Gebiet mit groben Strukturen ein Abstand zwischen benachbarten Opfer-Gatestrukturen 50 nm oder mehr beträgt.
  9. Verfahren nach Anspruch 8, wobei die zweite dielektrische Schicht ein siliziumnitridbasiertes Material enthält und die dritte dielektrische Schicht ein siliziumoxidbasiertes Material enthält, das sich von der zweiten dielektrischen Schicht unterscheidet.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Planarisieren der dritten und der zweiten dielektrischen Schicht umfasst: einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der dritten dielektrischen Schicht; einen zweiten CMP-Prozess zum Ätzen der zweiten dielektrischen Schicht, der endet, wenn die Opfer-Gate-Elektrode freigelegt ist; und einen dritten CMP-Prozess zum Vertiefen der zweiten dielektrischen Schicht und der Opfer-Gate-Elektrode.
  11. Verfahren nach Anspruch 10, wobei der zweite CMP-Prozess Einstellen einer Abwärtskraft des CMP-Kopfs auf größer als null und höchstens 3 psi umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei der erste CMP-Prozess die Verwendung von Schleifmitteln umfasst, die CeO2 enthalten.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei der zweite CMP-Prozess die Opfer-Gate-Elektrode ätzt.
  14. Verfahren nach einem der Ansprüche 8 bis 13, ferner umfassend: Ausbilden einer Gate-Dielektrikum-Schicht in jedem der Gate-Räume; Ausbilden von leitfähigen Schichten auf der Gate-Dielektrikum-Schicht; Vertiefen der Gate-Dielektrikum-Schicht und der leitfähigen Schichten, um vertiefte Gate-Elektroden auszubilden; und Ausbilden einer Gateabdeckisolierschicht auf jeder der vertieften Gate-Elektroden.
  15. Verfahren nach Anspruch 14, wobei: das Ausbilden der Gateabdeckisolierschicht umfasst: Ausbilden einer vierten dielektrischen Schicht auf jeder der vertieften Gate-Elektroden und über der verbleibenden dritten dielektrischen Schicht; und Durchführen eines Planarisierungsvorgangs, um einen Teil der vierten dielektrischen Schicht und der verbleibenden dritten dielektrischen Schicht zu entfernen, um die vertiefte erste dielektrische Schicht freizulegen.
  16. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Ausbilden von unterhalb liegenden Strukturen über einem Substrat, wobei ein oberer Abschnitt jeder der unterhalb liegenden Strukturen freigelegt wird, während ein unterer Abschnitt jeder der unterhalb liegenden Strukturen in einer ersten dielektrischen Schicht eingebettet ist; Ausbilden einer zweiten dielektrischen Schicht über den freigelegten unterhalb liegenden Strukturen und über der ersten dielektrischen Schicht; Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht; und Planarisieren der dritten und der zweiten dielektrischen Schicht derart, dass die unterhalb liegenden Strukturen freigelegt werden und ein Teil der zweiten dielektrischen Schicht auf der vertieften ersten dielektrischen Schicht verbleibt; und wobei das Planarisieren der dritten und der zweiten dielektrischen Schicht umfasst: einen ersten chemisch-mechanischen Polierprozess (CMP-Prozess) zum Ätzen der dritten dielektrischen Schicht; einen zweiten CMP-Prozess zum Ätzen der zweiten dielektrischen Schicht, der endet, wenn ein Teil der unterhalb liegend Strukturen freigelegt ist; und einen dritten CMP-Prozess zum Vertiefen der zweiten dielektrischen Schicht und der unterhalb liegenden Strukturen.
  17. Verfahren nach Anspruch 16, wobei: der erste CMP-Prozess eine erste Endpunkterfassung und ein erstes Überpolieren nach Erfassung des ersten Endpunkts umfasst, der zweite CMP-Prozess eine zweite Endpunkterfassung und ein zweites Überpolieren nach Erfassung des zweiten Endpunkts umfasst, und der dritte CMP-Prozess ohne Verwendung einer Endpunkterfassung zeitgesteuert ist.
  18. Verfahren nach Anspruch 17, wobei das zweite Überpolieren 5-15 Sekunden lang durchgeführt wird.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei die zweite dielektrische Schicht Siliziumnitrid enthält und die dritte dielektrische Schicht Siliziumoxid enthält.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei die erste dielektrische Schicht Siliziumoxid enthält.
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