TW202203384A - 製造半導體元件之方法 - Google Patents

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Abstract

在一種製造記憶體元件的方法中，犧牲閘極結構被形成在基材上方。犧牲閘極結構包含犧牲閘極電極。第一介電層被形成在犧牲閘極上方。第二介電層形成在第一介電層上方。第二介電層與第一介電層被平坦化與凹陷，並且犧牲閘極結構的上部分被暴露，同時犧牲閘極結構的下部分被嵌入在第一介電層。第三介電層被形成在被暴露之犧牲閘極結構上方以及第一介電層上方。第四介電層形成在該第三介電層上方。第四介電層與第三介電層被平坦化使得犧牲閘極電極被暴露並且部分之第三介電層剩餘在凹陷之第一介電層上。犧牲閘極電極被移除。

Description

半導體元件之製造方法及半導體元件
無
當半導體工業進入奈米技術製程節點，為了追求更高元件密度、高效能以及低成本，來自製造及設計議題的挑戰最終導致三維設計，例如多閘極場效電晶體(multi-gate field effect transistor)，包含鰭式FET(fin FET, FinFET)及環繞式閘極(gate-all-around, GAA)FET，的開發。在FinFET中，閘極電極鄰近通道區的三個側面，並且閘極介電層介於閘極電極與通道區之間。FinFET的閘極電極包含一或多個藉由閘極取代技術所形成的金屬材料層。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭露。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所示的一個元件或特徵與另一（另外）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。另外術語「由…製成」可以同時具有「包括」或「包含由…組成」的意義。
在閘極取代技術中，犧牲閘極結構包含犧牲閘極電極(由，例如多晶矽製成)首先被形成在通道區上方並且隨後被金屬閘極結構取代。在閘極取代技術中，多種平坦化操作，例如化學機械拋光製程，被實施以平坦化介電層、多晶矽層及/或金屬層。進一步來說，在一些FinFET元件中，在閘極取代製程形成金屬閘極結構之後，金屬閘極結構的上部分被凹陷並且蓋絕緣層被形成在凹陷閘極結構上方以保證金屬閘極電極與鄰近導電接點之間的隔離。在本揭露中，一種在CMP操作中可抑制碟形凹陷問題並且提升蓋絕緣層的隔離性能之方法被提供。
第1圖至第16圖為根據本揭露的一些實施例所顯示製造FET元件的一系列製程。應當被理解的是，額外的操作可以在如第1圖至第16圖所示之製程之前、過程中及之後被提供，並且在額外實施例之方法中，下文敘述中的一些操作可以被取代或淘汰。操作/製程的順序是可以相互交換的。
如第1圖所示，雜質離子(摻雜物)12被布植進入矽基材10中以形成井區。離子布植被執行以避免衝穿效應。
在一個實施例中，基材10至少在其表面部位上包含單晶半導體層。基材10可以包含單晶半導體材料例如，但並不僅限於，Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在此實施例中，基材10由Si製成。
基材10可以在其表面區中包含，一或多個緩衝層(未示出)。緩衝層可以逐漸改變自基材至源極/汲極區之晶格常數。緩衝層可以由磊晶生長單晶半導體材料被形成，單晶半導體材料例如，但並不僅限於，Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在一個特定實施例中，基材10包含矽鍺(silicon germanium, SiGe)緩衝層磊晶生長在矽基材10上。SiGe緩衝層中的鍺濃度可以增加自最底部緩衝層為30鍺原子百分比至最頂部緩衝層為70鍺原子百分比。
基材10可以包含被合適地摻雜雜質的多種區(例如，p型或n型導電率)。摻雜物12，例如硼(BF2 )，形成為n型FinFET並且磷形成為p型FinFET。
在第2圖中，遮罩層15被形成在基材10上方。在一些實施例中，遮罩層15包含第一遮罩層15A及第二遮罩層15B。在一些實施例中，第一遮罩層15A由氮化矽製成並且第二遮罩層15B由氧化矽製成。在其他一些實施例中，第一遮罩層15A由氧化矽製成並且第二遮罩層15B由氮化矽(SiN)製成。第一遮罩層15A及第二遮罩層15B藉由化學氣相沉積(chemical vapor deposition, CVD)，包含低壓CVD(low pressure CVD, LPCVD)及電漿增強CVD(plasma enhanced CVD, PECVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(atomic layer deposition, ALD)或其他合適製程被形成。遮罩層15利用圖案化製程包含光微影及蝕刻被圖案化為遮罩圖案。
接著，如第3圖所示，基材10藉由圖案化後遮罩層15被圖案化為在X方向延展之鰭式結構20。在第3圖中，兩個鰭式結構20沿著Y方向被排列。然而鰭式結構20的數目並不僅限於兩個，並且可最少具有一個以及三個或三個以上。在一些實施例中，一或多個虛鰭式結構被形成在鰭式結構20的兩側以提升圖案化操作中的圖案保真度。
鰭式結構20可以藉由任何合適方法被圖案化。舉例來說，鰭式結構20可以利用一或多次光微影製程，包含雙圖案化或多圖案化製程被圖案化。一般來說，雙圖案化或多圖案化製程結合光微影及自對準製程，允許被創造之圖案具有，例如，小於由單次、直接的光微影製程可以獲得的間隙之間隙25。舉例來說，在一個實施例中，犧牲層被形成在基材10上方並且利用光微影製程被圖案化。間隔物22利用自對準製程被形成在圖案化的犧牲層的旁邊。犧牲層接著被移除，並且留下間隔物22用以圖案化鰭式結構20。
在鰭式結構20被形成之後，絕緣材料層包含一或多個層之絕緣材料被形成在基材10上方使得鰭式結構20被完全嵌入絕緣層中。絕緣材料層30之絕緣材料可以包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟矽酸鹽玻璃(fluorine-doped silicate glass, FSG)或低k介電材料，藉由LPCVD(低壓化學氣相沉積)、電漿(CVD)或可流動CVD形成。退火操作可以在形成絕緣層後被執行。接著，平坦化操作，例如化學機械拋光(chemical mechanical polishing, CMP)方法及/或回蝕方法，被執行使得鰭式結構20的頂表面從絕緣材料層30被暴露，如第4圖所示。
接著，如第5圖所示，絕緣材料層30被凹陷以形成隔離絕緣材料層30使得鰭式結構20的頂表面被暴露。因為這個操作，鰭式結構20藉由隔離絕緣材料層30彼此之間電性地隔開，其也可以稱為淺溝槽隔離(shallow trench isolation, STI)。鰭式結構20的下部位11被嵌入隔離絕緣材料層30中。
在隔離絕緣材料層30被形成之後，犧牲閘極介電層42被形成，如第6圖所示。犧牲閘極介電層42包含一或多個層的絕緣材料，例如氧化矽基材料。在一個實施例中，氧化矽由CVD製程所形成。在一些實施例中，犧牲閘極介電層42的厚度在約1 nm至約5 nm的範圍中。
第7圖為繪示在犧牲閘極結構40被形成在暴露的鰭式結構20之結構。犧牲閘極結構40包含犧牲閘極電極層44以及犧牲閘極介電層42。犧牲閘極結構40被形成在鰭式結構20的一部位的上方，其將成為通道區。犧牲閘極結構40藉由在鰭式結構20上方第一毯式沉積犧牲閘極介電層42而被形成。犧牲閘極電極層44接著被毯式沉積在犧牲閘極介電層42上並且於鰭式結構20上方，使得鰭式結構20完全被嵌入犧牲閘極電極層44中。犧牲閘極電極層44包含矽，例如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層44遭受平坦化操作。犧牲閘極介電層42及犧牲閘極電極層44利用CVD，包含LPCVD及PECVD、PVD、ALD或其他合適製程被沉積。隨後，遮罩層被形成在犧牲閘極電極層44上方。遮罩層包含SiN墊層46及氧化矽遮罩層48。
接著，圖案化操作被執行在遮罩層上並且犧牲閘極電極層44被圖案化成為犧牲閘極結構40，如第7圖所示。犧牲閘極結構40之圖案化操作將在下文被詳細解釋。
在一些實施例中，犧牲閘極結構40包含犧牲閘極介電層42、犧牲閘極電極層44(例如，多晶矽)、SiN墊層46及氧化矽遮罩層48。藉由圖案化犧牲閘極結構40，鰭式結構20的上部位被部分地暴露在與犧牲閘極結構40相對的側面，因此定義源極/汲極(source/drain, S/D)區，如第7圖所示。在本揭露中，源極及汲極被可互換地使用並且其結構實質上相同。在第7圖中，一個犧牲閘極結構40被形成，但犧牲閘極結構40的數目並不僅限於一個。在一些實施例中，兩個或更多犧牲閘極結構40可以沿著X方向被排列。在特定一些實施例中，一或多個虛閘極結構被形成在犧牲閘極結構40的兩側面上以提升圖案保真度。
在犧牲閘極結構40被形成之後，側壁間隔物45的絕緣材料毯狀層藉由CVD或其他合適的方法被保形地形成，如第8圖所示。毯狀層(側壁間隔物45)被以保形的方式沉積使得其被形成以具有實質上在垂直表面，例如側壁、水平表面及犧牲閘極結構40的頂表面具有相等的厚度。在一些實施例中，毯狀層(側壁間隔物45)被沉積以具有厚度在約2 nm至約10 nm的範圍中。在一個實施例中，毯狀層(側壁間隔物45)的絕緣材料為氮化矽基材料，例如SiN、SiON、SiOCN或SiCN及其組合。
進一步來說，如第9圖所示，側壁間隔物45被形成在犧牲閘極結構40相對的側面上，並且隨後，S/D區之鰭式結構20被向下凹陷至隔離絕緣材料層30之頂表面的下方。在毯狀層(側壁間隔物45)被形成之後，非等向性蝕刻被執行在毯狀層(側壁間隔物45)上利用，例如，反應離子蝕刻(reactive ion etching, RIE)。在非等向性蝕刻製程的過程中，大多數的絕緣材料自水平表面被移除，留下在垂直表面，例如犧牲閘極結構40之側壁及暴露鰭式結構20之側壁的介電間隔層。遮罩層48可以由側壁間隔物45之間被暴露。在一些實施例中，各向同性蝕刻可以隨後被執行以自暴露鰭式結構20之S/D區的頂部位移除介電材料。
隨後，鰭式結構20的S/D區被向下凹陷至隔離絕緣材料層30的頂表面下方，藉由利用乾式蝕刻及/或濕式蝕刻。如第9圖所示，側壁間隔物45被形成在部分剩餘的鰭式結構20(鰭片側壁)被暴露之S/D區上。然而，在其他一些實施例中，側壁間隔物45形成在完全被移除之被暴露的鰭式結構20之S/D區上。在GAA FET的情況下，在S/D區被凹陷之後，內部間隔物被形成。
隨後，如第10圖所示，源極/汲極(S/D)磊晶層50被形成。S/D磊晶層50包含一或多個層，n通道FET為Si、SiC及SiCP的層或者p通道FET為Si、SiGe、Ge、GeSn及SiGeSn的層。S/D磊晶層50藉由利用CVD、ALD或分子束磊晶(molecular beam epitaxy, MBE)之磊晶生長方法被形成。
如第10圖所示，S/D磊晶層50分別生長自凹陷鰭式結構20。在一些實施例中，生長磊晶層在隔離絕緣材料層30上方合併並且形成孔洞52。
隨後，絕緣襯裡層60，做為蝕刻停止層，被形成並且層間介電(interlayer dielectric, ILD)層65形成，如第11圖所示。絕緣襯裡層60由氮化矽基材料製成，例如SiN並且在隨後蝕刻操作中做為接觸蝕刻停止層。ILD層65的材料包含具有Si、O、C及/或H的化合物，例如氧化矽、SiOCH及SiOC。有機材料，例如聚合物可以用於ILD層65。在ILD層65被形成後，平坦化製程例如CMP被執行，使得犧牲閘極結構44的頂部位被暴露，如第11圖所示。
接著，如第12圖所示，犧牲閘極電極層44及犧牲閘極介電層42被移除，因此暴露在閘極間隙49中的鰭式結構20。ILD層65在移除犧牲閘極結構40的過程中保護S/D結構50。犧牲閘極結構40可以藉由電漿乾式蝕刻及/或濕式蝕刻被移除。犧牲閘極電極層44為多晶矽並且ILD層為氧化矽，濕蝕刻劑例如TMAH溶液可以被用於選擇性地移除犧牲閘極電極層44。犧牲閘極介電層42隨後利用電漿乾式蝕刻及/或濕式蝕刻被移除。
在犧牲閘極結構被移除後，閘極介電層82被形成並圍繞在暴露的鰭式結構20周圍，並且閘極電極層88被形成在閘極介電層82上，如第13圖所示。
在特定一些實施例中，閘極介電層82包含一或多個層之介電材料，例如氧化矽、氮化矽或高k介電材料、其他合適之介電材料及/或其組合。高k介電材料之例子包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiP、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿鋁(HfO2 -Al2 O3 )合金、其他合適高k材料及/或其組合。在一些實施例中，閘極介電層82包含形成在通道層與介電材料之間的介面層。
閘極介電層82可以藉由CVD、ALD或任何合適方法被形成。在一個實施例中，閘極介電層82利用高度保形沉積製程例如ALD被形成以確保形成在通道區上之閘極介電層具有均勻厚度。在一些實施例中，閘極介電層82的厚度在約1 nm至約6 nm的範圍中。
閘極電極層88被形成在閘極介電層82上。閘極電極層88包含一或多個層之導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料及/或其組合。
閘極電極層88藉由CVD、ALD、電鍍或其他合適方法被形成。閘極電極層88也被沉積在ILD層65之頂表面上方。形成在ILD層65上方之閘極介電層82及閘極電極層88接著被平坦化，利用例如，CMP，直到ILD層65的頂表面被顯露。
在平坦化操作之後，閘極電極層88被凹陷並且蓋絕緣層90被形成在凹陷閘極電極層88上方，如第13圖所示。在一些實施例中，蓋絕緣層90包含一或多個氮化矽基材料層，例如SiN。蓋絕緣層90可以藉由沉積絕緣材料並隨後進行平坦化操作而被形成。
在本揭露的特定一些實施例中，一或多個功函數調整層(未示出)被插在閘極介電層82及閘極電極層88之間。功函數調整層由導電材料製成例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或包含前述材料之二層或更多層。對於n通道FET，一或多個TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi用於功函數調整層，並且p通道FET，一或多個WN、WCN、W、Ru、Co、TiN或TiSiN被用於功函數調整層。功函數調整層可以藉由ALD、PVD、CVD、電子束蒸鍍或其他合適製程被形成。進一步來說，功函數調整層可以分別形成n通道FET及p通道FET，其可以使用不同金屬層被形成。
隨後，接觸開口110利用乾式蝕刻被形成在ILD層65中，如第14圖所示。在一些實施例中，S/D磊晶層50的上部位被蝕刻。
矽化物層120被形成在S/D磊晶層50上方，如第15圖所示。矽化物層120包含一或多個材料如WSi、CoSi、NiSi、TiSi、MoSi及TaSi。接著，導電材料130被形成在開口110中，如第16圖所示。導電材料130包含一或多個材料如Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN。
應當被理解的是，FinFET進一步經歷了CMOS製程已形成多種特徵如接觸點/通孔、內部連接金屬層、介電層、鈍化層等。
第17A圖至第18E圖為繪示根據本揭露的一些實施例的在第11圖至第12圖所示之系列製程細節的多種視角。應當被理解的是，額外的操作可以在第17A圖至第18E圖所繪示之製程之前、過程中及之後被提供，並且在額外一些實施例中，一些如下所述之操作可以被取代或淘汰。操作/製程的順序是可以互相交換的。材料、製程、方法、維度及/或如前述實施例所述之配置可以被應用在隨後的一些實施例，並且對其知詳細描述可以被省略。
在根據第10圖所形成之一或多個犧牲閘極結構之後，第一介電層62被形成以完全覆蓋犧牲閘極結構並且第二介電層64由不同於第一介電層62之材料製成，其被進一步地形成在第一介電層62上方，如第17A圖所示。在一些實施例中，如第17A圖所示，犧牲閘極結構40包含對應於短通道FET(例如，閘極長度Lg≦20 nm)之細圖案並且粗圖案或大圖案對應於長通道FET(例如，50 nm≦Lg≦500 nm)。進一步來說，在一些實施例中，相鄰犧牲閘極結構40之間的間隙寬度相同並在約為細圖案寬度的2-5倍之間變化，其介於約50 nm至約500 nm之間。
在一些實施例中，第二介電層62由氧化矽基材料製成，例如氧化矽、SiON及SiOC。在一些實施例中，第二介電層64由氮化矽基材料製成，例如氮化矽、SiON及SiCN。在一些實施例中，第二介電層64的厚度小於第一介電層62。第一介電層62與第二介電層64藉由LPCVD、電漿CVD、ALD或任何其他合適薄膜形成方法被形成。在一些實施例中，第二介電層64沒有被形成。
接著，如第17B圖所示，一或多次平坦化操作在第一介電層62及第二介電層64上被執行以暴露犧牲閘極結構40之犧牲閘極電極層44(多晶矽層)。在一些實施例中，平坦化操作包含CMP操作。在平坦化操作的過程中，硬遮罩層(SiN墊層46)及48也被移除。
在一些實施例中，平坦化操作包含第一CMP製程以主要地蝕刻第二介電層64並且隨後跟隨第二CMP製程以蝕刻第一介電層62，其在當犧牲閘極電極層44之多晶矽層被暴露時結束。
接著，如第17C圖所示，剩餘的第一介電層62被凹陷以暴露犧牲閘極結構40的上部分，藉由一或多次蝕刻(例如，電漿乾式蝕刻)操作。在一些實施例中，在平坦化操作後，凹陷量深度D11約為第一介電層62之原始深度D10的約10%至約30%，其自犧牲閘極結構40之頂部被測量。在一些實施例中，深度D10在約100 nm至約200 nm的範圍中。在一些實施例中，深度D11在約10 nm至約60 nm的範圍中，並且在另外一些實施例在約20 nm至約35 nm的範圍中。
隨後，如第17D圖所示，第三介電層66被形成以完全覆蓋犧牲閘極結構40並且第四介電層68由不同於第三介電層66之材料製成，其進一步被形成在第三介電層66上方。
在一些實施例中，第三介電層66由氮化矽基材料製成，例如氮化矽、SiON及SiCN。在一些實施例中，氮化矽層以一些摻雜物被摻雜(擴散氮化矽薄膜)。在一些實施例中，第四介電層68由氧化矽基材料製成，例如氧化矽、SiON、TEOS及SiOC。第三介電層66及第四介電層68藉由LPCVD、電漿CVD、ALD、可流動CVD或任何其他薄膜形成方法被形成。在一些實施例中，沉積溫度在約400 ℃至約600 ℃的範圍中。
在一些實施例中，第三介電層66的厚度小於第四介電層68。在一些實施例中，第三介電層66的厚度介於約50 nm至約100 nm的範圍中。在一些實施例中，第三介電層66的深度為深度D11的2-3倍。當厚度小於此區間，介電層在隨後平坦化操作(CMP)後之平坦度將不足夠，並且當厚度大於此區間，一些低圖案密度之圖案可能承受碟型凹陷問題並且其沉積及/或拋光時間將增加，其將增加製造成本。在一些實施例中，第四介電層68的厚度介於約100 nm至約200 nm的範圍中以提升在隨後平坦化操作(CMP)後之平坦度。
接著，如第18A圖至第18C圖所示，平坦化操作被實施在第一介電層62及第二介電層64上以暴露犧牲閘極結構40之犧牲閘極電極層44。在一些實施例中，平坦化操作包含第一CMP製程、第二CMP製程以及第三CMP製程並依序被執行。在第一CMP製程至第三CMP製程中，不同漿體及/或CMP墊被使用。
在第一CMP製程中，第四介電層68被主要地蝕刻。第一CMP操作在第三介電層66表面終止藉由使用終點偵測技術。在一些實施例中，CMP頭之向下作用力相對性的在最低約0.1 psi至最高約2 psi的範圍中，使所有區之檢測終點停止在第三介電層66以抑制碟型凹陷問題。當向下作用力高於此範圍，碟型凹陷問題可能產生在富氧區。在一些實施例中，使用於第一CMP操作之漿體包含具有CeO2 之磨料，其以較高蝕刻率(例如，30-160 nm/min)蝕刻氧化矽並且實質上不蝕刻氮化矽。
在一些實施例中，額外的過度拋光(過度蝕刻)在終點被偵測後被執行約10-30秒。如第18A圖所示，在一些實施例中，第四介電層68的剩餘部分因為第三介電層66之頂表面的形貌而被留下。
第二CMP操作主要蝕刻第三介電層66，並且藉由使用終點偵測技術停止在犧牲閘極電極層44(多晶矽層)。在一些實施例中，CMP頭的向下作用力相對性的在最低約0 psi至最高約3 psi的範圍中。在一些實施例中，額外的過度拋光(過度蝕刻)在終點被偵測後被執行約5-15秒(或主要蝕刻時間之約3-9%)。當過度拋光時間過短，第三介電層66可被留在犧牲閘極電極層44上，並且當過度拋光時間過長，碟型凹陷問題可能發生在大空間部位(見第18D圖)。在一些實施例中，在第二CMP操作中，犧牲閘極電極層44在約0.5 nm至約2.5 nm的範圍量之間被些微蝕刻。
在一些實施例中，第三CMP操作同時蝕刻第三介電層66及犧牲閘極電極層44。第三CMP操作被以時間控制。在一些實施例中，第三CMP操作在約5秒至約15秒的範圍中。在一些實施例中，在第二CMP操作中，犧牲閘極電極層44在約0.5 nm至約5 nm的範圍量之間被蝕刻。在一些實施例中，在第三CMP製程過後剩餘的第三介電層66在約15 nm至約30 nm範圍中。第18C圖之結構是根據第11圖之結構並且ILD層65包含第一介電層62及剩餘的第三介電層66。在一些實施例中，用於第三CMP之漿體對氮化矽有相對高的蝕刻率(例如，20-50 nm/min)以及對多晶矽有相對低的蝕刻率。在一些實施例中，從隔離絕緣材料層30的頂表面起算，剩餘第三介電層66之深度D12在犧牲閘極結構之深度D13的約10%至約30%的範圍中，在一些實施例中，深度D13在約90 nm至約180 nm的範圍中。在一些實施例中，深度D12在約9 nm至約54 nm的範圍中以及在約20 nm至約35 nm的範圍中。
在一些實施例中，在介於犧牲閘極結構40之間的粗圖案部位或大空間部位(相鄰犧牲閘極結構40之距離在約50 nm或更大者(最大可達，例如，約500 nm))，碟型凹陷可以如第18D圖所示被觀察到。在一些實施例中，量測之相鄰犧牲閘極結構頂部之碟型凹陷深度D20在約1 nm至約5 nm的範圍中。在一些實施例中，在剩餘第三介電層66之最大厚度(被觀察到的，例如，細圖案)及最小厚度(被觀察到的，例如，粗圖案)之間的差異在約2 nm至約10 nm的範圍中。
在第一至第三CMP製程中，CMP墊具有高等或中等的硬度(例如，硬度＞50(蕭氏硬度))其被用以達到高平坦化效率要求。當硬度小於約50，拋光可能無法提供好的平坦化效率，碟型凹陷可能在低密度圖案區發生，並且在第一介電層62上的第三介電層66可能因為碟型凹陷效應被移除，並且在隨後製程中不保護第一介電層62。進一步來說，在第一至第三CMP製程中，因為CMP製程主要蝕刻氮化矽，預CMP清潔製程包含預清潔製程(例如，滾筒拋光)、超聲波(超音波)晶圓清潔製程、刷平修整製程以及IPA(異丙醇)清潔製程。在一些實施例中，刷平修整製程包含第一步驟及第二步驟。在一些實施例中，第一步驟包含使用一或多種螯合劑進行酸性溶液拋光操作以在拋光過程中捕捉金屬離子，並且第二步驟包含基底溶液(例如，NH4 OH)以移除過多的有機材料。
在CMP操作之後，類似於第12圖，犧牲閘極電極層44及犧牲閘及介電層42被移除，以形成閘極間隙49，如第18E圖所示。
前述第17A圖至第18C圖之平坦化操作可以應用於其他下文所述之結構，例如鰭式結構、金屬閘極電極及接觸點與線結構。
第19A圖至第22C圖為繪示根據本揭露的一些實施例的在第12圖至第13圖所示之系列製程細節的多種視角。應當被理解的是，額外的操作可以在第19A圖至第22C圖所繪示之製程之前、過程中及之後被提供，並且在額外一些實施例中，一些如下所述之操作可以被取代或淘汰。操作/製程的順序是可以互相交換的。材料、製程、方法、維度及/或如前述實施例所述之配置可以被應用在隨後的一些實施例，並且對其知詳細描述可以被省略。
第19A圖至第19D圖為繪示在移除犧牲閘極結構(犧牲閘極電極層44及犧牲閘及介電層42)之後的多種視角，因此形成閘極間隙49，根據第12圖的敘述。第19A圖為根據第19D圖(平面或投影視角)之沿割線X1-X1方向之割面圖，第19B圖為根據第19D圖之沿割線Y1-Y1方向之割面圖，第19C圖為根據第19D圖之沿割線Y2-Y2方向之割面圖。在一些實施例中，絕緣襯裡層60作為蝕刻停止層，其先於ILD層65被形成。在一些實施例中，絕緣襯裡層60包含氮化矽。
在一些實施例中，閘極側壁間隔物45之上部位被凹陷，如第19B圖及第19C圖所示。在一些實施例中，閘極側壁間隔物45在移除犧牲閘極介電層的過程中被凹陷，並且在其他一些實施例中，一或多次乾式及/或濕式蝕刻操作被執行以凹陷閘極側壁間隔物45。在一些實施例中，在閘極側壁間隔物45被凹陷之後，最頂部表面由只具有氮化矽基之材料(例如，氮化矽)製成(絕緣襯裡層60及第三介電層66)。
在第20A圖、第20B圖及第20C圖為在金屬閘極結構被形成之後，閘極間隙49的放大視角。第20A圖對應至短通道FET，其包含靜態隨機存取記憶體(static random access memory, SRAM)單元之閘極電極(例如，4 nm≦Lg≦10 nm)，第20B圖對應至中等通道FET，其包含邏輯電路之閘極電極(例如，12 nm≦Lg≦20 nm)，並且第20C圖對應至長通道FET (例如，50 nm≦Lg≦500 nm)。
如第20A圖至第20C圖所示，介面層81被形成在鰭式結構20之通道區上並且閘極介電層82被形成在介面層及閘極側壁間隔物45的內壁上方。在一些實施例中，閘極介電層82被形成在蝕刻停止層絕緣襯裡層60的上表面以及額外的第三介電層66上方。在一些實施例中，閘極介電層82介由ALD製程被形成以保形地形成一個層在高深寬比值之結構上方。在一些實施例中，閘極間隙49之深寬比值(高度/底部直徑或面積)在約7至約25的範圍中。
接著，阻障層83被形成在閘極介電層82。在一些實施例中，阻障層83包含Ta、TaN、Ti、TiN及TiSiN的一或多個層。在一些實施例中，阻障層的厚度在約1 nm至約3 nm的範圍中。在一些實施例中，阻障層83未被形成。在一些實施例中，底部的阻障層83的厚度厚於側邊阻障層83的厚度。在一些實施例中，底部的阻障層83的厚度為側邊阻障層83的厚度的約0.5倍至約3倍之間。
進一步來說，一或多個第一功函數調整材料(work function adjustment material, WFM)層84被形成在阻障層83上方。在一些實施例中，第一WFM層84為p型WFM材料，例如WN、WCN、W、Ru、Co、TiN或TiSiN。在一些實施例中，第一WFM層的厚度在約0.5 nm至約10 nm的範圍中，並且在另外一些實施例中，在約1 nm至約2 nm的範圍中。在一些實施例中，第一WFM層84在底部的厚度在側邊厚度的約0.8倍至約2倍的範圍中。當第一WFM層84由TiN製成時，TiN層被形成自包含TiCl4 及NH3 的來源氣體。在一些實施例中，TiN層包含Cl雜質。在一些實施例中，TiN層中的Ti濃度在約10原子百分比至約80原子百分比的範圍中。當Ti濃度過低，TiN層的電阻將增加，並且當Ti濃度過高，Ti擴散可能造成多種問題(例如，衝穿)。
進一步來說，一或多個第二WFM層85被形成在第一WFM層84上方。在一些實施例中，第二WFM層85是n型WFM材料，例如TiAl、TiSiAl、TiAlC、TaAl或TaAlC。在一些實施例中，第二WFM層85的厚度在約0.5 nm至約6 nm的範圍中，並且在另外一些實施例中，在約2 nm至約5 nm的範圍中。在一些實施例中，第二WFM層85在底部的厚度為側邊厚度的相同厚度至最高約3倍厚度的範圍中。在WFM層被形成之後，主體金屬層86被形成在WFM層上方。在一些實施例中，在主體金屬層86被形成之前，黏著層(未示出)先被形成在WFM層上方。在一些實施例中，黏著層包含一或多種材料，如Ta、WCN、TaN、Ti、TiN或TiSiN。主體金屬層86包含W、Ta、Sn、Nb、Ru、Co或Mo。在特定一些實施例中，W被使用。在一些實施例中，主體金屬層86藉由ALD製程利用金屬鹵化物(氯化物)氣體(例如，WCl5 、TaCl5 、SnCl4 、NbCl5 或MoCl4 )而被形成。在一些實施例中，主體金屬層86包含無氟金屬，例如，無氟鎢藉由WCl5 作為來源氣體形成。在一些實施例中，在n型FET中，第一WFM層84(p型材料層)未被形成。
在一些實施例中，如第20A圖所示，第二WFM層85完全填充閘極間隙並且沒有主體金屬層86(例如，鎢層)被形成在閘極間隙中。進一步來說，在一些實施例中，導電層被保形地形成在閘極間隙中並且因此未完全填充顯示於第20C圖中之長通道FET的閘極間隙。在此案例中，一或多個絕緣層89被形成以填充閘極間隙之剩餘空間，如第20C圖所示。絕緣層89藉由一或多次沉積及CMP操作被形成。在一些實施例中，絕緣層89包含氮化矽。
接著，如第21A圖至第21C圖所示，形成在閘極間隙中的導電層的頂部位藉由一或多次蝕刻操作被凹陷。在一些實施例中，在蝕刻操作中，側壁間隔物45的頂部分及/或閘極介電層82的頂部位也被蝕刻。在一些實施例中，多個WFM層的頂部低於閘極介電層82的頂部。在一些實施例中，主體金屬層86的頂部高於兩個或兩個WFM層之其中一者的頂部。在長通道FET中，絕緣層89並未實質上被蝕刻，如第21C圖所示。
進一步來說，如第22A圖至第22C圖所示，閘極蓋絕緣層90被形成在被凹陷之導電層及被凹陷之閘極介電層82上方。在一些實施例中，閘極蓋絕緣層90包含氮化矽、SiON及/或SiOCN或其他合適材料。在如第22C圖中所示之長通道FET，閘極蓋絕緣層90填充介於閘極側壁間隔物45及絕緣層89之間的間隔。在一些實施例中，閘極電極之導電層(阻障層83、第一功函數調整材料層84、第二功函數調整材料層85、主體金屬層86)及閘極介電層82具有U型割面。
第23A圖至第23C圖為繪示根據本揭露的一些實施例之第21A圖至第21C圖到第22A圖至第22C圖所示之形成閘極蓋絕緣層90之依序的過程細節的多個視角。應當被理解的是，額外的操作可以在第23A圖至第23C圖所繪示之製程之前、過程中及之後被提供，並且在額外一些實施例中，一些如下所述之操作可以被取代或淘汰。操作/製程的順序是可以互相交換的。材料、製程、方法、維度及/或如前述實施例所述之配置可以被應用在隨後的一些實施例，並且對其知詳細描述可以被省略。
在如第21A圖至第21C圖中的凹陷被形成之後，閘極蓋絕緣層90之一或多個絕緣層90L被形成在凹陷的ILD層62及第三介電層66上方，如第23A圖中所示。在一些實施例中，金屬閘極結構包含對應至第22A圖之短通道閘極電極、對應至第22B圖之中等通道閘極電極及對應至第22C圖之長通道閘極電極。進一步來說，在一些實施例中，鰭片終端覆蓋層92及94被形成在鰭式結構20的邊緣部位上方(在第23A圖至第23C圖中未示出)。
在一些實施例中，絕緣層90L包含氮化矽、SiON及/或SiOCN或任何其他合適材料，藉由LPCVD、電漿CVD、ALD或任何其他合適薄膜形成方法被形成。
接著，如第23B圖及第23C圖中，一或多次平坦化操作，例如CMP製程，被執行以平坦化絕緣層90L，因此形成閘極蓋絕緣層90。在一些實施例中，在平坦化操作的過程中，被遺留在第一介電層62上方之第三介電層66也被移除。在一些實施例中，第三介電層66之殘留物66’遺留在第一介電層62上。在一些實施例中，第三介電層66之殘留物66’的厚度在約0.2 nm至約0.5 nm的範圍中。
第24A圖至第24C圖為繪示根據本揭露的一些實施例之第14圖至第16圖所示之形成源極/汲極接觸點(以及閘極接觸點)之依序的過程細節的多個視角。應當被理解的是，額外的操作可以在第24A圖至第24C圖所繪示之製程之前、過程中及之後被提供，並且在額外一些實施例中，一些如下所述之操作可以被取代或淘汰。操作/製程的順序是可以互相交換的。材料、製程、方法、維度及/或如前述實施例所述之配置可以被應用在隨後的一些實施例，並且對其知詳細描述可以被省略。
在閘極蓋絕緣層90被形成之後，第二ILD層100被形成在第一ILD層65(第一介電層62)及具有閘極蓋絕緣層90之金屬閘極結構上方，如第24A圖所示。第二ILD層100包含氧化矽、SiOC、SiOCN或任何其他合適介電材料。
接著，源極/汲極接觸開口110以及閘極接觸開口115藉由一或多次微影及蝕刻操作被形成，如第24B圖所示。在一些實施例中，源極/汲極磊晶層50的部分及金屬閘極電極的部分也被蝕刻。
接著，如第24C圖所示，一或多個導電層被形成在開口110及115中並且平坦化操作被執行以形成源極/汲極接觸點130與閘極接觸點135。
如第24B圖及第24C圖中所示，即使源極/汲極開口110位置未完美的與底下結構對齊，閘極蓋絕緣層90可以電性地分開閘極電極及源極/汲極接觸接觸點130。
在本文所揭露的多種實施例及示例中，提供幾個超越現有技術之優點。在本揭露的一些實施例中，因為在閘極取代製程中所使用的平坦化操作包含形成多個薄膜的製程以及多個CMP操作，其可以有效地抑制碟型凹陷問題。
應當理解的是，並所有在此被討論的優點皆為必要的，沒有特定優點需要存在在每一個實施例或是例中，並且其他實施例或示例可能提供不同優點。
根據本揭露的一個實施例，一種製造半導體元件之方法中，犧牲閘極結構形成在基材上方。犧牲閘極結構包含犧牲閘極電極。第一介電層形成在犧牲閘極結構上方。第二介電層形成在第一介電層上方。第二介電層與第一介電層被平坦化並且凹陷使得犧牲閘極結構的上部分被暴露，同時犧牲閘極結構的下部分被嵌入在第一介電層。第三介電層形成在被暴露之犧牲閘極結構上方以及第一介電層上方。第四介電層形成在第三介電層上方。第四介電層與第三介電層被平坦化使得犧牲閘極電極被暴露並且部分之第三介電層剩餘在凹陷之第一介電層上。移除該犧牲閘極電極。在在一或多個前述及隨後實施例中，第一介電層包含氧化矽基底材料，且第二介電層包含氮化矽基底材料與第一介電層不同。在一或多個前述及隨後實施例中，第三介電層包含氮化矽基底材料，且第四介電層包含氧化矽基底材料與第三介電層不同。在一或多個前述及隨後實施例中，平坦化並且凹陷第二介電層與第一介電層包含第一化學機械拋光製程用以蝕刻第二介電層，第二化學機械拋光製程用以蝕刻第一介電層，其於犧牲閘極電極被暴露時終止，以及第三蝕刻製程用以凹陷第一介電層。在一或多個前述及隨後實施例中，平坦化第四介電層與第三介電層包含第一化學機械拋光(chemical mechanical polishing, CMP)製程用以蝕刻第四介電層，第二化學機械拋光製程用以蝕刻第三介電層，其於犧牲閘極電極被暴露時終止，以及第三化學機械拋光製程用以凹陷第三介電層以及犧牲閘極電極。在一或多個前述及隨後實施例中，第一化學機械拋光製程包含第一終止點偵測以及在第一終止點偵測之後的第一過度拋光，第二化學機械拋光製程包含第二終止點偵測以及在第二終止點偵測之後的第二過度拋光，以及第三化學機械拋光製程被時間控制而不使用終止點偵測。在一或多個前述及隨後實施例中，第二過度拋光被執行5-15秒。
根據本揭露的另一個實施例，一種製造半導體元件之方法中，犧牲閘極結構形成在基材上方。每一犧牲閘極結構包含犧牲閘極電極，並且每一犧牲閘極結構的上部分被暴露，同時每一犧牲閘極結構的下部分被嵌入於第一介電層中。第二介電層形成在被暴露的犧牲閘極結構上方以及第一介電層上方。第三介電層形成在第二介電層上方。第三介電層以及第二介電層被平坦化使得犧牲閘極電極被暴露並且部分的第二介電層剩餘在凹陷的第一介電層。犧牲閘極電極自每一犧牲閘極結構被移除，藉以形成閘極間隙。在粗圖案區域之凹陷量在約1 nm至約5 nm，其中在粗圖案區中，在鄰近的犧牲閘極結構之間的距離大於或等於50 nm。在一或多個前述及隨後實施例中，第二介電層包含氮化矽基底材料，並且第三介電層包含氧化矽基底材料與第二介電層不同。在一或多個前述及隨後實施例中，平坦化第三介電層以及第二介電層包含：第一化學機械拋光製程用以蝕刻第三介電層，第二化學機械拋光製程用以蝕刻第二介電層，其於犧牲閘極電極被暴露時終止，以及第三化學機械拋光製程用以凹陷第二介電層以及犧牲閘極電極。在一或多個前述及隨後實施例中，第一CMP製程包含一終止點偵測以及在偵測到終止點後的第一過度拋光，第二CMP製程包含終止點偵測以及在偵測到終止點後的第二過度拋光，並且第三CMP製程包含不使用終止點偵測的時間控制。在一或多個前述及隨後實施例中，第二過度拋光被執行以5-15秒。在一或多個前述及隨後實施例中，第二化學機械拋光製程包含設定化學機械拋光頭的下壓力在大於零至3 psi。在一或多個前述及隨後實施例中，第一化學機械拋光製程包含使用含CeO2 的磨料。在一或多個前述及隨後實施例中，第二化學機械拋光製程蝕刻犧牲閘極電極。在一或多個前述及隨後實施例中，進一步包含，閘極介電層形成在每一閘極間隙中，導電層形成在閘極介電層上，閘極介電層以及導電層凹陷以形成凹陷閘極電極，以及閘極蓋絕緣層形成在每一凹陷閘極電極上。在一或多個前述及隨後實施例中，形成閘極蓋絕緣層包含：第四介電層形成在每一凹陷閘極電極上並且在剩餘之第三介電層上方，以及平坦化操作被執行以移除部分的第四介電層以及剩餘之第三介電層以暴露凹陷之第一介電層。
根據本揭露的另一個實施例，一種製造半導體元件之方法中底層結構被形成在一基材上方。每一底層結構的上部分被暴露，同時每一底層結構的下部分被嵌入第一介電層。第二介電層形成在被暴露之底結構上方以及第一介電層上方。第三介電層形成在第二介電層上方，並且第三介電層以及第二介電層被平坦化使得底層結構被暴露，並且部分的第二介電層剩餘在凹陷之第一介電層上。平坦化第三介電層以及第二介電層包含第一化學機械拋光(chemical mechanical polishing, CMP)製程用以蝕刻第三介電層，第二化學機械拋光製程用以蝕刻第二介電層，其在底層結構被暴露時終止，以及第三化學機械拋光製程用以凹陷第二介電層以及底層結構。在一或多個前述及隨後實施例中，第一CMP製程包含第一終止點偵測以及在第一終止點偵測之後的第一過度拋光，第二CMP製程包含第二終止點偵測以及在第二終止點偵測之後的第二過度拋光，以及第三CMP製程被時間控制而不使用終止點偵測。在一或多個前述及隨後實施例中，第二過度拋光被執行5-15秒。在一或多個前述及隨後實施例中，第二介電層包含氮化矽，並且第三介電層包含氧化矽。在一或多個前述及隨後實施例中，第一介電層包含氧化矽。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下於本文作出各種改變、代替及替換。
10:基材 11:下部位 12:摻雜物 15,48:遮罩層 15A:第一遮罩層 15B:第二遮罩層 20:鰭式結構 22:間隔物 25:間隙 30:絕緣材料層 40:犧牲閘極結構 42:犧牲閘極介電層 44:犧牲閘極電極層 45:側壁間隔物 46:SiN墊層 49:閘極間隙 50:源極/汲極磊晶層 52:孔洞 60:絕緣襯裡層 62:第一介電層 64:第二介電層 65:層間介電層 66:第三介電層 66’:殘留物 68:第四介電層 81:介面層 82:閘極介電層 83:阻障層 84:第一功函數調整材料層 85:第二功函數調整材料層 86:主體金屬層 88:閘極電極層 89:絕緣層 90:蓋絕緣層 92,94:鰭片終端覆蓋層 110,115:開口 120:矽化物層 130,135:接觸點 D10,D11,D12,D13,D20:深度 X,Y:方向 X1-X1,Y1-Y1,Y2-Y2:割線
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭露之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第2圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第3圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第4圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第5圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第6圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第7圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第8圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第9圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第10圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第11圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第12圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第13圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第14圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第15圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第16圖為根據本揭露之一些實施例的半導體元件製造之一系列階段中的一個階段的示意圖。 第17A圖、第17B圖、第17C圖及第17D圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中的多個製程的示意圖。 第18A圖、第18B圖、第18C圖、第18D圖及第18E圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中的多個階段的示意圖。 第19A圖、第19B圖、第19C圖及第19D圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中多個階段的其中一個階段的示意圖。 第20A圖、第20B圖及第20C圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中多個階段的其中一個階段的示意圖。 第21A圖、第21B圖及第21C圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中多個階段的其中一個階段的示意圖。 第22A圖、第22B圖及第22C圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中多個階段的其中一個階段的示意圖。 第23A圖、第23B圖及第23C圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中的多個階段的示意圖。 第24A圖、第24B圖及第24C圖為根據本揭露之一些實施例的半導體元件製造之一系列製程中的多個階段的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10:基材
22:間隔物
30:絕緣材料層
45:側壁間隔物
50:源極/汲極磊晶層
60:絕緣襯裡層
65:層間介電層
82:閘極介電層
88:閘極電極層
90:蓋絕緣層
120:矽化物層
130:導電材料

Claims (20)

  1. 一種製造半導體元件之方法，包含： 形成一犧牲閘極結構在一基材上方，該犧牲閘極結構包含一犧牲閘極電極； 形成一第一介電層在該犧牲閘極結構上方； 形成一第二介電層在該第一介電層上方； 平坦化並且凹陷該第二介電層與該第一介電層使得該犧牲閘極結構的一上部分被暴露，同時該犧牲閘極結構的一下部分被嵌入在該第一介電層； 形成一第三介電層在被暴露之該犧牲閘極結構上方以及該第一介電層上方； 形成一第四介電層在該第三介電層上方； 平坦化該第四介電層與該第三介電層使得該犧牲閘極電極被暴露並且部分之該第三介電層剩餘在凹陷之該第一介電層上；以及 移除該犧牲閘極電極。
  2. 如請求項1所述之方法，其中該第一介電層包含一氧化矽基底材料，且該第二介電層包含一氮化矽基底材料與該第一介電層不同。
  3. 如請求項1所述之方法，其中該第三介電層包含一氮化矽基底材料，且該第四介電層包含一氧化矽基底材料與該第三介電層不同。
  4. 如請求項1所述之方法，其中該平坦化並且凹陷該第二介電層與該第一介電層包含： 一第一化學機械拋光製程用以蝕刻該第二介電層； 一第二化學機械拋光製程用以蝕刻該第一介電層，其於該犧牲閘極電極被暴露時終止；以及 一第三蝕刻製程用以凹陷該第一介電層。
  5. 如請求項1所述之方法，其中該平坦化該第四介電層與該第三介電層包含： 一第一化學機械拋光製程用以蝕刻該第四介電層； 一第二化學機械拋光製程用以蝕刻該第三介電層，其於該犧牲閘極電極被暴露時終止；以及 一第三化學機械拋光製程用以凹陷該第三介電層以及該犧牲閘極電極。
  6. 如請求項5所述之方法，其中： 該第一化學機械拋光製程包含一第一終止點偵測以及在該第一終止點偵測之後的一第一過度拋光； 該第二化學機械拋光製程包含一第二終止點偵測以及在該第二終止點偵測之後的一第二過度拋光；以及 該第三化學機械拋光製程被時間控制而不使用一終止點偵測。
  7. 如請求項6所述之方法，其中該第二過度拋光被執行5-15秒。
  8. 一種製造半導體元件之方法，包含： 形成複數個犧牲閘極結構在一基材上方，其中每一該些犧牲閘極結構包含一犧牲閘極電極，以及每一該些犧牲閘極結構的一上部分被暴露，同時每一該些犧牲閘極結構的一下部分被嵌入於一第一介電層中； 形成一第二介電層在被暴露的該些犧牲閘極結構上方以及該第一介電層上方； 形成一第三介電層在該第二介電層上方； 平坦化該第三介電層以及該第二介電層使得該犧牲閘極電極被暴露並且部分的該第二介電層剩餘在凹陷的該第一介電層；以及 自每一該些犧牲閘極結構移除該犧牲閘極電極，藉以形成複數個閘極間隙； 其中在一粗圖案區域之一凹陷量在約1 nm至約5 nm，其中在該粗圖案區中，在鄰近的該些犧牲閘極結構之間的一距離大於或等於50 nm。
  9. 如請求項8所述之方法，其中該第二介電層包含一氮化矽基底材料，並且該第三介電層包含一氧化矽基底材料與該第二介電層不同。
  10. 如請求項8所述之方法，其中該平坦化該第三介電層以及該第二介電層包含： 一第一化學機械拋光製程用以蝕刻該第三介電層； 一第二化學機械拋光製程用以蝕刻該第二介電層，其於該犧牲閘極電極被暴露時終止；以及 一第三化學機械拋光製程用以凹陷該第二介電層以及該犧牲閘極電極。
  11. 如請求項10所述之方法，其中該第二化學機械拋光製程包含設定一化學機械拋光頭的一下壓力在大於零至3 psi。
  12. 如請求項10所述之方法，其中該第一化學機械拋光製程包含使用含CeO2 的複數個磨料。
  13. 如請求項10所述之方法，其中該第二化學機械拋光製程蝕刻該犧牲閘極電極。
  14. 如請求項8所述之方法，進一步包含： 形成一閘極介電層在每一該些閘極間隙中； 形成複數個導電層在該閘極介電層上； 凹陷該閘極介電層以及該些導電層以形成凹陷閘極電極；以及 形成一閘極蓋絕緣層在每一該些凹陷閘極電極上。
  15. 如請求項14所述之方法，其中： 該形成該閘極蓋絕緣層包含： 形成一第四介電層在每一該些凹陷閘極電極上並且在剩餘之該第三介電層上方；以及 執行一平坦化操作以移除部分的該第四介電層以及剩餘之該第三介電層以暴露凹陷之該第一介電層。
  16. 一種製造半導體元件之方法，包括： 形成複數個底層結構在一基材上方，其中每一該些底層結構的一上部分被暴露，同時每一該些底層結構的一下部分被嵌入一第一介電層； 形成一第二介電層在被暴露之該些底結構上方以及該第一介電層上方； 形成一第三介電層在該第二介電層上方；以及 平坦化該第三介電層以及該第二介電層使得該些底層結構被暴露，並且部分的該第二介電層剩餘在凹陷之該第一介電層上； 其中該平坦化該第三介電層以及該第二介電層包含： 一第一化學機械拋光製程用以蝕刻該第三介電層； 一第二化學機械拋光製程用以蝕刻該第二介電層，其在該些底層結構被暴露時終止；以及 一第三化學機械拋光製程用以凹陷該第二介電層以及該底層結構。
  17. 如請求項16所述之方法，其中： 該第一化學機械拋光製程包含一第一終止點偵測以及在該第一終止點偵測之後的一第一過度拋光； 該第二化學機械拋光製程包含一第二終止點偵測以及在該第二終止點偵測之後的一第二過度拋光；以及 該第三化學機械拋光製程被時間控制而不使用一終止點偵測。
  18. 如請求項17所述之方法，其中該第二過度拋光被執行5-15秒。
  19. 如請求項16所述之方法，其中該第二介電層包含氮化矽，並且該第三介電層包含氧化矽。
  20. 如請求項16所述之方法，其中該第一介電層包含氧化矽。
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