TW201913758A - 半導體元件及其製作方法 - Google Patents

半導體元件及其製作方法 Download PDF

Info

Publication number
TW201913758A
TW201913758A TW106142790A TW106142790A TW201913758A TW 201913758 A TW201913758 A TW 201913758A TW 106142790 A TW106142790 A TW 106142790A TW 106142790 A TW106142790 A TW 106142790A TW 201913758 A TW201913758 A TW 201913758A
Authority
TW
Taiwan
Prior art keywords
fin
fin structure
pair
structures
layer
Prior art date
Application number
TW106142790A
Other languages
English (en)
Other versions
TWI681448B (zh
Inventor
江國誠
王志豪
朱熙甯
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201913758A publication Critical patent/TW201913758A/zh
Application granted granted Critical
Publication of TWI681448B publication Critical patent/TWI681448B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

形成第一鰭式場效電晶體和第二鰭式場效電晶體在基板上的方法包含分別形成第一鰭式場效電晶體的第一鰭式結構和第二鰭式場效電晶體的第二鰭式結構在基板上。第一鰭式結構和第二鰭式結構分別具有實質上相等的第一垂直尺寸和第二垂直尺寸。此方法更包含修改第一鰭式結構，使得第一鰭式結構的第一垂直尺寸小於第二鰭式結構的第二垂直尺寸，並且在修改的第一鰭式結構和第二鰭式結構上沉積介電質層。此方法更包含在介電質層上形成多晶矽結構，並在多晶矽結構的側壁上選擇性地形成間隔物。

Description

用於半導體元件的鰭式結構
本揭露是關於一種半導體元件及其製作方法。
隨著半導體技術的進步，對更高的存儲容量、更快的處理系統、更高的性能和更低的成本的需求日益增加。為了滿足這些要求，半導體工業繼續縮小半導體元件的尺寸，例如包含平面金屬氧化物半導體場效應電晶體(planar metal oxide semiconductor field effect transistors,planer MOSFETs)和鰭式場效電晶體(fin field effect transistors,finFETs)的金屬氧化物半導體場效應電晶體(MOSFETs)。上述的縮小趨勢增加了半導體製造製程的複雜性。
根據本揭露之一態樣係提供一種半導體元件的製造方法，包含下列步驟：分別形成第一鰭式場效電晶體的第一鰭式結構和第二鰭式場效電晶體的第二鰭式結構於基板上，其中第一鰭式結構和第二鰭式結構分別具有實質上相等的第一垂直尺寸和第二垂直尺寸；修改第一鰭式結構，使得第一鰭式 結構的第一垂直尺寸小於第二鰭式結構的第二垂直尺寸；沉積介電質層於修改的第一鰭式結構和第二鰭式結構上；形成多晶矽結構在介電質層上；以及選擇性地形成間隔物該多晶矽結構的側壁上。
根據本揭露之另一態樣係提供一種半導體元件的製造方法，包含下列步驟：分別形成第一鰭式場效電晶體的第一對鰭式結構和第二鰭式場效電晶體的第二對鰭式結構在基板上，其中第一對鰭式結構的鰭片至鰭片間距小於第二對鰭式結構的鰭片至鰭片間距；修改第一對鰭式結構，使得第一對鰭式結構的第一垂直尺寸小於第二對鰭式結構的第二垂直尺寸；形成多晶矽結構在修改的第一對鰭式結構和第二對鰭式結構上；選擇性形成間隔物在多晶矽結構的側壁上；以及形成介電質層在多晶矽結構和間隔物下。
根據本揭露之另一態樣係提供一種半導體元件。此半導體元件包含第一鰭式場效電晶體、第二鰭式場效電晶體、閘極結構、間隔物、介電質層和基板。第一鰭式場效電晶體與第二鰭式場效電晶體在基板上。第一鰭式場效電晶體包含：第一鰭式結構與第一磊晶區域。第一鰭式結構具有第一垂直尺寸。第一磊晶區域在第一鰭式結構上。第二鰭式場效電晶體包含：第二鰭式結構與第二磊晶區域。第二鰭式結構具有大於第一垂直尺寸的第二垂直尺寸。第二磊晶區域在第二鰭式結構上。閘極結構在第一鰭式結構和第二鰭式結構上。間隔物在閘極結構的側壁上。介電質層在閘極結構和間隔物下。
100A、100B、200A、200B‧‧‧裝置
102‧‧‧基板
104、106、106*、206‧‧‧鰭式場效電晶體
108‧‧‧淺溝槽隔離區域
108*‧‧‧絕緣材料層
108s‧‧‧彎曲頂表面
110‧‧‧閘極結構
112‧‧‧間隔物
112t、122t、126t、128t、646t‧‧‧厚度
114、116、214、216‧‧‧鰭式結構
118、120、218、218*、220‧‧‧磊晶區域
122‧‧‧介電質層
124‧‧‧閘電極
125、125*‧‧‧介電質層
126‧‧‧蝕刻停止層
128‧‧‧層間介電質層
130、132、132*‧‧‧接觸結構
134、138‧‧‧矽化物層
136、140‧‧‧導電區域
215、217‧‧‧界面
300‧‧‧方法
305、310、315、320、325、330、335、340、345、350‧‧‧操作
442、444、1058、1060‧‧‧硬掩模層
646‧‧‧薄硬掩膜層
648、1056t‧‧‧垂直尺寸
650‧‧‧凹陷區域
752‧‧‧掩模區域
1056‧‧‧多晶矽結構
1262、1264‧‧‧接觸開口
Lg‧‧‧水平尺寸
H1、H2‧‧‧高度
P1、P2‧‧‧間距
W、W1、W2‧‧‧寬度
X‧‧‧X軸
Y‧‧‧Y軸
Z‧‧‧Z軸
當與附圖一起閱讀時，可由下面的詳細描述中很好地理解本揭露的各方面。值得注意的是，按照行業的慣例，各種特徵並沒有按比例繪製。事實上，為了清楚的討論，可以任意地增加或減少各種特徵的尺寸。
第1A圖至第1B圖和第2A圖至第2B圖是根據部分實施例中鰭式場效電晶體的立體視圖。
第3圖是根據部分實施例中用於製造鰭式場效電晶體的方法的流程圖。
第4A圖至第13A圖是根據部分實施例在其製造過程的各個階段的鰭式場效電晶體的立體視圖。
第4B圖至第13B圖是根據部分實施例的鰭式場效電晶體的立體視圖。
現在將參考附圖描述說明性實施例。在附圖中，相同的附圖標號通常表示相同的、功能上相似的和/或結構上相似的元件。
以下公開內容提供了用於實現所提供主題之不同特徵的許多不同實施例或示例。以下描述元件和配置的具體示例以簡化本揭露。這些僅僅是示例，而不是限制性的。例如，在下面的描述中在第二特徵上方形成第一特徵可以包括其中形成的第一特徵和第二特徵為直接接觸的實施例，並且還可以 包括其中可以形成附加特徵於第一特徵和第二特徵之間，使得第一特徵和第二特徵可能不是直接接觸的實施例。如本文所使用的，在第二特徵上形成第一特徵意味著第一特徵形成為與第二特徵直接接觸。此外，本揭露可以重複各種示例中的附圖標號和/或文字。這種重複本身不表示所討論的各種實施例和/或配置之間的關係。
在本文中可以使用例如「下」、「在...下面」、「上」、「在...上面」等之類的空間相對術語，以便於描述一個元件或特徵與另一元件的關係(一個或多個)或特徵，如圖所示。空間相對術語旨在包括除了附圖中所示的方向之外的使用或操作中之裝置的不同方向。此裝置可以以其他方式定向(旋轉90度或在其他方向)，並且本文中使用的空間相對描述同樣可以相應地被解釋。
鰭片可以透過任何合適的方法圖案化。例如，可以使用一個或多個光蝕刻製程來圖案化鰭片，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程將光蝕刻和自對準製程結合在一起，從而允許形成例如具有比使用單個直接光蝕刻製程可獲得的間距更小的間距的圖案。例如，在實施例中，在基板上方形成犧牲層並使用光蝕刻製程進行圖案化。使用自對準方法在圖案化犧牲層旁邊形成間隔物。隨後移除犧牲層，接著便可以使用殘留的間隔物來圖案化鰭片。
應理解，說明書中「一個實施例」、「示例性實施例」、「示例性」表示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可以不一定包括此特定的特徵、 結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當描述之特定特徵、結構或特性與一實施例相關聯時，不論是否明確地描述，在本領域技術人員的知識範圍內，將可結合其他實施例來實現這種特徵、結構或特性。
應當理解，本文中的措辭或術語是為了描述而不是限制的目的，因此，本說明書的術語或措辭將由相關領域的技術人員在本文的教導中解釋。
如本文所用，術語「選擇性」是指在相同蝕刻條件下，兩種材料的蝕刻速率的比率。
如本文所用，除非另有說，明術語「約」表示給定量的值變化±10%的值。
如本文所用，術語「基板」描述了在其上添加後續材料層的材料。基板本身可以被圖案化。添加在基板頂部的材料可以被圖案化或者可以保持未圖案化。此外，基板可以是寬陣列的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基板可以由非導電材料製成，例如，玻璃或藍寶石晶圓。
如本文所用，術語「高k」是指高介電常數。在半導體元件結構和製造製程的領域中，高k是指大於二氧化矽(SiO2)的介電常數(例如大於3.9)的介電常數。
如本文所使用的，術語「低k」是指小介電常數。在半導體元件結構和製造製程的領域中，低k是指小於二氧化矽(SiO2)介電常數(例如小於3.9)的介電常數。
如本文所用，術語「p型」定義為摻雜有p型摻雜劑(例如硼)的結構、層和/或區域。
如本文所用，術語「n型」定義為摻雜有n型摻雜劑(例如磷)的結構、層和/或區域。
如本文所使用的，術語「垂直」意指垂直於基板的表面。
如本文所使用的，術語「臨界尺寸」是指鰭式場效電晶體和/或積體電路的元件的最小特徵尺寸(例如，線寬)。
如本文所用，術語「實質上」表示給定量的值變化±1%至±5%的值。
本揭露提供了用於在同一基板上同時製造具有不同鰭式結構的半導體元件的示例結構和方法。
第1A圖是根據部分實施例之裝置100A的立體視圖。裝置100A可被包含於微處理器、記憶體單元或其他積體電路中。將理解，第1A圖中裝置100A的視圖是為了說明的目的而繪示，並且可能不按比例繪製。
裝置100A可以形成在基板102上，並且可以包括如第1A圖所示的鰭式場效電晶體(field effect transistors,FETs)104、106。裝置100A還可以包括淺溝槽隔離(shallow trench isolation,STI)區域108、閘極結構110和設置在閘極結構110相對側上的間隔物112。
在部分實施例中，鰭式場效電晶體104可以是具有多個鰭式結構114的多鰭片鰭式場效電晶體，並且鰭式場效電晶體106可以是具有一個鰭式結構116的單鰭片鰭式場效電晶體。雖然第1A圖僅繪示一個多鰭片鰭式場效電晶體104和一個單鰭片鰭式場效電晶體106，裝置100A可以具有與鰭式場效 電晶體104類似的一個或多個多鰭片鰭式場效電晶體，並且可以具有與鰭式場效電晶體106類似的一個或多個單鰭片場效應電晶體。在部分實施例中，與單鰭片鰭式場效電晶體(例如鰭式場效電晶體106)相比，多鰭片鰭式場效電晶體(例如鰭式場效電晶體104)可用於大電流驅動裝置(例如，電源)，因為它們的有效溝道寬度較大。在部分實施例中，與多鰭片鰭式場效電晶體(例如鰭式場效電晶體104)相比，單鰭片鰭式場效電晶體(例如鰭式場效電晶體106)可以用於高密度裝置(例如，高密度記憶體裝置)，因為它們的裝置面積較小。
在部分實施例中，與裝置100A的單鰭片鰭式場效電晶體的鰭式結構的高度相比，裝置100A的多鰭片鰭式場效電晶體的鰭式結構可以具有較小的高度。例如，根據部分實施例，每個鰭式結構114的高度H1可以小於鰭式結構116的高度H2。在部分實施例中，高度H1可以在約20nm(奈米)至約40nm的範圍內，並且高度H2可以在約50nm至約60nm的範圍內。在部分實施例中，高度H1、H2之間的差可以在約20nm至約50nm的範圍內。在部分實施例中，鰭式場效電晶體104可以具有從約18nm至約24nm範圍內的鰭片至鰭片間距P1。
可以選擇鰭式場效電晶體104的高度H1和鰭片至鰭片間距P1，使得在鰭式場效電晶體104、106中同時形成一個或多個元件(例如，淺溝槽隔離區域108、多晶矽結構、閘極結構110)的處理步驟適合在相鄰鰭式結構114之間的高深寬比空間中進行處理。例如，在部分實施例中，可選擇鰭式場效電晶體104的高度H1和鰭片至鰭片間距P1，以使得用於形成 鰭式場效電晶體104、106的淺溝槽隔離區域108和/或閘極結構110的共享製程步驟(例如，沉積、蝕刻)適用於形成鰭式結構114之間的高深寬比空間中淺溝槽隔離區域108的部分和/或閘極結構110的部分。
基板102可以是可在其上形成鰭式場效電晶體104、106的物理材料。基板102可以是半導體材料，例如但不限於矽。在部分實施例中，基板102包括晶體矽基板(例如晶片)。在部分實施例中，基板102包括(i)例如鍺的基本半導體；(ii)包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導體；(iii)包含碳鍺化矽、矽鍺、磷砷化鎵、磷銦化鎵、砷銦化鎵、磷砷銦化鎵、砷銦化鋁和/或砷鎵化鋁的合金半導體；或(iv)其組合。此外，可以根據設計要求(例如，p型基板或n型基板)來摻雜基板102。在部分實施例中，基板102可摻雜有p型摻雜劑(例如硼、銦、鋁或鎵)或n型摻雜劑(例如磷或砷)。
淺溝槽隔離區域108可以提供鰭式場效電晶體104、106彼此之間的電隔離，以及從與基板102積體或沉積到基板102上之相鄰的主動元件和被動元件(本文並未繪示)的電隔離。淺溝槽隔離區域108可由介電質材料製成。在部分實施例中，淺溝槽隔離區域108可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass,FSG)、低k介電質材料和/或其它合適的絕緣材料。在部分實施例中，淺溝槽隔離區域108可以包括多層結構。
鰭式結構114、116可以沿著Y軸並穿過閘極結構 110。在淺溝槽隔離區域108之上延伸之部分的鰭式結構114、116可以被閘極結構110覆蓋。在部分實施例中，鰭式結構114、116可以包括類似於基板102的材料。在部分實施例中，鰭式結構114、116可以由基板102的光蝕刻圖案和蝕刻而形成。依據部分實施例，鰭式結構114、116可以分別具有範圍在約5nm至約10nm內的寬度W1、W2。在部分實施例中，寬度W1、W2可以彼此相等或不同。基於本揭露的內容，將理解鰭式結構114、116的其它寬度和材料皆在本揭露的申請範圍和精神內。
在部分實施例中，磊晶區域118、120可以分別生長在淺溝槽隔離區域108上延伸之部分的鰭式結構114、116上，並且不在閘極結構110的下面，如第1A圖所示。磊晶區域118、120可以包括磊晶生長的半導體材料。在部分實施例中，磊晶生長的半導體材料與基板102的材料相同。在部分實施例中，磊晶生長的半導體材料包括與基板102的材料不同的材料。磊晶生長的半導體材料可以包括：(i)半導體材料，例如鍺或矽；(ii)化合物半導體材料，例如砷化鎵和/或砷鎵化鋁；或(iii)半導體合金，例如矽鍺和/或磷砷化鎵。在部分實施例中，磊晶區域118、120可具有之約5nm至約15nm的厚度於淺溝槽隔離區域108上方且分別圍繞部分的鰭式結構114、116。
在部分實施例中，磊晶區域118、120可以透過(i)化學氣相沉積(chemical vapor deposition,CVD)，例如透過低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、原子層化學氣相沉積(atomic layer chemical vapor deposition,ALCVD)、超高真空化學氣相沉積(ultrahigh vacuum chemical vapor deposition,UHVCVD)、減壓化學氣相沉積(reduced pressure chemical vapor deposition,RPCVD)或任何合適的化學氣相沉積；(ii)分子束磊晶(molecular beam epitaxy,MBE)製程；(iii)任何合適的磊晶製程；或(iv)其組合。在部分實施例中，可以透過磊晶沉積/部分蝕刻製程來生長磊晶區域118、120，其將磊晶沉積/局部蝕刻製程重複至少一次。這種重複的沉積/部分蝕刻製程也被稱為「循環沉積蝕刻(cyclic deposition-etch,CDE)製程」。在部分實施例中，磊晶區域118、120可以透過選擇性磊晶生長(selective epitaxial growth,SEG)生長，其中加入蝕刻氣體以促進半導體材料在鰭式結構114、116的暴露表面上但不會在絕緣材料(例如淺溝槽隔離區域108的介電質材料)上的選擇性生長。
在部分實施例中，磊晶區域118、120皆可以是p型或n型。在部分實施例中，磊晶區域118、120可以相對於彼此具有相反的摻雜類型。在部分實施例中，p型磊晶區域118、120可以包括矽鍺，並且可以在磊晶生長製程期間原位摻雜例如硼、銦或鎵的p型摻雜劑。對於p型原位摻雜，可以使用p型摻雜前驅物，例如但不限於乙硼烷(B2H6)、三氟化硼(BF3)和/或其它p型摻雜前驅物。
在部分實施例中，每個p型磊晶區域118、120皆可以具有包括矽鍺的多個子區域(未示出)，並且可以基於例 如摻雜濃度、磊晶生長製程條件和/或鍺相對於矽的相對濃度而彼此不同。在部分實施例中，每個子區域可以具有彼此相似或不同的厚度，並且厚度可以在約0.5nm至約5nm的範圍內。在一些實施例中，最靠近鰭式結構114、116頂表面的子區域中的鍺原子百分比可以小於最遠離鰭式結構114、116頂表面的子區域中的鍺原子百分比。在一些實施例中最靠近鰭式結構114、116頂表面的子區域可以包括在約15原子百分比至約35原子百分比的範圍內的鍺，而最遠離鰭式結構114、116頂表面的子區域可以包括在約25原子百分比至約50原子百分比的範圍內的鍺，而在子區域中任何剩餘的原子百分比均為矽。
p型磊晶區域118、120的多個子區域可以在約10托(Torr)至約300Torr的壓力和約500℃至約700℃的溫度下磊晶生長，使用反應氣體例如作為蝕刻劑的鹽酸HCl、作為鍺前驅物的鍺烷(GeH4)、作為矽前驅物的二氯矽烷(dichlorosilane,DCS)和/或矽烷(SiH4)、作為硼摻雜劑前驅物的乙硼烷(B2H6)、以及氫(H2)和/或氮(N2)。為了在多個子區域中實現不同濃度的鍺，根據一些實施例，鍺與矽前驅物的流速之比可以在它們各自的生長過程期間變化。例如，在最接近鰭式結構114、116的頂表面的子區域的磊晶生長期間，可以使用約9至約25範圍內的鍺與矽前驅體流速比，而在最遠離鰭式結構114、116的頂表面的子區域的磊晶生長期間，可以使用小於約6的鍺與矽前軀體流速比。
根據部分實施例，p型磊晶區域118、120的多個子區域可以具有相對於彼此不同的p型摻雜劑濃度。例如，最 接近鰭式結構114、116的頂表面的子區域可以是未摻雜的，或者可以具有比最遠離鰭式結構114、116的頂表面的子區域摻雜劑濃度(例如，摻雜劑濃度在約1×1020至約3×1022原子/cm3的範圍內)更低的摻雜劑濃度(例如，摻雜劑濃度小於約8×1020原子/cm3)。
在部分實施例中，n型磊晶區域118、120可以包括矽，並且可以在使用例如磷或砷的n型摻雜劑的磊晶生長製程期間原位摻雜。對於n型原位摻雜，可以使用n型摻雜前驅物，例如但不限於磷化氫(PH3)、砷化氫(AsH3)和/或其它n型摻雜前驅物。在部分實施例中，n型磊晶區域118、120中的每一個可以具有多個n型子區域。除了摻雜劑的種類之外，多個n型子區域的厚度、相對於矽之鍺的濃度、摻雜劑濃度和/或磊晶生長過程條件皆可以類似於多個p型子區域。
基於本揭露的內容，將理解用於多個n型和/或p型子區域的其它材料、厚度、鍺濃度和摻雜劑濃度皆在本揭露的申請範圍和精神內。
鰭式結構114、116分別是鰭式場效電晶體104、106的載流結構。沿著部分的鰭式結構114、116且分別覆蓋鰭式結構114、116的磊晶區域118、120被配置為用作源極/汲極(S/D)區域。鰭式場效電晶體104、106的溝道區域(未示出)可以形成在閘極結構110下方其各自之部分的鰭式結構114、116中。
閘極結構110可以包括介電質層122和閘電極124。另外，在部分實施例中，閘極結構110可以包括另一介 電質層125。閘極結構110可以具有在約5nm至約30nm的範圍內的水平尺寸Lg(例如，閘極長度)。閘極結構110可以透過閘極替換製程形成。
在部分實施例中，介電質層122與閘電極124相鄰並與其接觸。介電質層122可具有約1nm至約5nm範圍內的厚度122t。介電質層122可以包括氧化矽，並且可以透過化學氣相沉積、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、電子束蒸發或其它合適的製程形成。在部分實施例中，介電質層122可以包括(i)氧化矽層、氮化矽層和/或氮氧化矽層，(ii)高k介電質材料，例如氧化鉿(HfO2)、氧化鈦(TiO2)、鉿鋯氧化物(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)，(iii)具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)或鎦(Lu)的氧化物的高k介電質材料、或(iv)其組合。高k介電質層可以透過原子層沉積和/或其它合適的方法形成。在部分實施例中，介電質層122可以包括單層或堆疊的絕緣材料層。基於本揭露的內容，應理解用於介電質層122的其它材料和形成方法皆在本揭露的申請範圍和精神內。
在部分實施例中，可在淺溝槽隔離區域108和間隔物112之間以及淺溝槽隔離區域108和閘極結構110之間形 成介電質層125以作為中間層。介電質層125可以具有類似於介電質層122的組成。在部分實施例中，介電質層122、125可以用作閘極結構110的閘極介電質層。在部分實施例中，介電質層125的厚度可以小於介電質層122的厚度122t。
閘電極124可以包括閘極功函數金屬層(未示出)和閘極金屬填充層(未示出)。在部分實施例中，閘極功函數金屬層設置在介電質層122上。閘極功函數金屬層可以包括單個金屬層或堆疊的金屬層。堆疊的金屬層可以包括具有彼此相似或不同的功函數的金屬。在部分實施例中，閘極功函數金屬層可以包括例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、氮碳化鉭(TaCN)、鈦鋁(TiAl)、氮鋁化鈦(TiAlN)、氮化鎢(WN)、金屬合金和/或其組合。閘極功函數金屬層可以使用例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍或其組合的合適的製程來形成。在部分實施例中，閘極功函數金屬層的厚度在約2nm至約15nm的範圍內。基於本揭露的內容，應理解閘極功函數金屬層的其它材料、形成方法和厚度皆在本揭露的申請範圍和精神內。
閘極金屬填充層可以包括單個金屬層或堆疊的金屬層。堆疊的金屬層可以包括彼此不同的金屬。在部分實施例中，閘極金屬填充層可以包括合適的導電材料，例如鈦(Ti)、銀(Ag)、鋁(Al)、氮鋁化鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、 氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、鈷(Co)、鎳(Ni)、碳化鈦(TiC)、碳鋁化鈦(TiAlC)、碳鋁化鉭(TaAlC)、金屬合金和/或其組合。閘極金屬填充層可以透過原子層沉積、物理氣相沉積、化學氣相沉積或其它合適的沉積製程形成。基於本揭露的內容，應理解閘極金屬填充層的其它材料和形成方法皆在本揭露的申請範圍和精神內。
間隔物112可以形成閘極結構110的側壁並與介電質層122接觸。間隔物112可以包括絕緣材料，例如氧化矽、氮化矽、低k材料或其組合。間隔物112可以具有介電常數小於3.9(例如，小於3.5、3或2.8)的低k材料。在部分實施例中，每個間隔物112可以具有在約7nm至約10nm範圍內的厚度112t。基於本揭露的內容，應理解間隔物112的其它材料和厚度皆在本揭露的申請範圍和精神內。
請返回參考第1A圖，根據部分實施例，裝置100A還可以包括蝕刻停止層126(etch stop layer,ESL)、層間介電質層128(interlayer dielectric,ILD)和分別對應鰭式場效電晶體104和106的源極/汲極(S/D)接觸結構130、132。
蝕刻停止層126可以被配置為保護閘極結構110和/或不與源極/汲極(S/D)接觸結構130、132接觸的部分的磊晶區域118、120。此保護可提供於例如在層間介電質層128和/或源極/汲極接觸結構130、132的形成期間。蝕刻停止層126可以設置在間隔物112的側面。在部分實施例中，蝕刻停止層126可以包括例如氮化矽(SiNx)、氧化矽(SiOx)、氮 氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、氮化硼(BN)、氮硼化矽(SiBN)、氮硼碳化矽(SiCBN)或其組合。在部分實施例中，蝕刻停止層126可以包括透過由低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)和化學氣相沉積(CVD)形成的氮化矽或氧化矽，或由高深寬比製程(high-aspect-ratio process,HARP)形成的氧化矽。在部分實施例中，蝕刻停止層126具有在約3nm至10nm或約10nm至約30nm範圍內的厚度126t。基於本揭露的內容，應理解用於蝕刻停止層126的其它材料、形成方法和厚度皆在本揭露的申請範圍和精神內。
層間介電質層128可以設置在蝕刻停止層126上，並且可以包括使用適合於可流動的介電質材料的沉積方法(例如，可流動的氧化矽、可流動的氮化矽、可流動的氮氧化矽、可流動的碳化矽或可流動的碳氧化矽)。例如，可流動的氧化矽可以使用可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)沉積。在部分實施例中，介電質材料是氧化矽。在部分實施例中，層間介電質層128可具有在約50nm至約200nm範圍內的厚度128t。基於本揭露的內容，應理解用於層間介電質層128的其它材料、厚度和形成方法皆在本揭露的申請範圍和精神內。
源極/汲極接觸結構130、132可以被配置為將鰭式場效電晶體104、106各自的源極/汲極區域電連接到裝置100A和/或積體電路的其他元件。源極/汲極接觸結構130、132 可以形成在層間介電質層128內。源極/汲極接觸結構130可以包括金屬矽化物層134和位於金屬矽化物層134上方的導電區域136，並且源極/汲極接觸結構132可以包括金屬矽化物層138和位於金屬矽化物層138上方的導電區域140。在部分實施例中，可以在金屬矽化物層134和導電區域136之間以及金屬矽化物層138和導電區域140之間存在導電襯墊(未示出)。導電襯墊可以被配置為擴散阻擋層，以防止在形成導電區域136、140期間將不必要的原子和/或離子擴散到鰭式場效電晶體104、106的源極/汲極區域。在部分實施例中，導電襯墊可以包括單層或堆疊的導電材料，例如氮化鈦(TiN)、鈦(Ti)、鎳(Ni)、氮化鉭(TaN)、鉭(Ta)或其組合。在部分實施例中，導電襯墊可以用作粘合促進層、膠層、底漆層、保護層和/或成核層。根據部分實施例，導電襯墊的厚度可以在約1nm至約2nm的範圍內。
在部分實施例中，矽化物層134、138可以包括金屬矽化物，並且可以分別在導電區域136、140與相對應的鰭式場效電晶體104、106的源極/汲極區域之間提供低電阻介面。用於形成金屬矽化物的金屬可例如是鈷(Co)、鈦(Ti)或鎳(Ni)。
在部分實施例中，導電區域136、140可以包括導電材料，例如鎢(W)、鋁(Al)或鈷(Co)。在部分實施例中，導電區域136、140可各自具有平均水平尺寸(例如，寬度)在約15nm至約25nm的範圍內，並且可以在約400nm至約600nm的範圍內各自具有平均垂直尺寸(例如，高度)。基 於本揭露的內容，應理解用於導電襯墊、矽化物層134、138以及導電區域136、140的其它材料和尺寸皆在本揭露的申請範圍和精神內。
第1B圖是根據部分實施例中裝置100B的立體視圖。第1B圖中具有與第1A圖中相同標號的元件已描述如上。裝置100B可以包括在微處理器、記憶體單元或其他積體電路中。應理解第1B圖中的裝置100B的視圖係被繪示用於說明的目的，並且可能不是按比例繪製的。
裝置100B可以形成在基板102上，並且可以包括如第1B圖所示的鰭式場效電晶體104、106*。裝置100A還可以包括淺溝槽隔離區域108、閘極結構110、設置在閘極結構110相對側上的間隔物112、蝕刻停止層126、層間介電質層128和接觸結構130、132*。對於上述討論的鰭式場效電晶體106和接觸結構132*分別適用於鰭式場效電晶體106*和接觸結構132*，除非另有說明。
在部分實施例中，鰭式場效電晶體104可以是具有多個鰭式結構114的多鰭片鰭式場效電晶體，鰭式場效電晶體106可以是具有多個鰭式結構116的多鰭片鰭式場效電晶體。雖然第1B圖僅繪示一個多鰭片鰭式場效電晶體104和一個多鰭片鰭式場效電晶體106*，然而裝置100B可以具有與鰭式場效電晶體104、106*相似的一個或多個多鰭片鰭式場效電晶體。在部分實施例中，在裝置100B中，鰭式場效電晶體104中的每一個鰭式結構114的高度H1可小於鰭式場效電晶體106*中的每一個鰭式結構116的高度H2。在部分實施例中，高 度H1可以在約20nm至約40nm的範圍內，並且高度H2可以在約50nm至約60nm的範圍內。在部分實施例中，高度H1和H2之間的差可以在約20nm至約50nm的範圍內。在部分實施例中，鰭式場效電晶體104的鰭片至鰭片間距P1可能小於鰭式場效電晶體106*的鰭片至鰭片間距P2。在部分實施例中，鰭片至鰭片間距P1可以在約18nm至約24nm的範圍內，鰭片至鰭片間距P2可以在約24nm至約34nm的範圍內。
可以選擇鰭式場效電晶體104、106*的高度和鰭片至鰭片間距，使得可同時形成鰭式場效電晶體104、106*中一個或多個組件(例如，淺溝槽隔離區域108、多晶矽結構、閘極結構110)的共享的製程步驟適用在鰭式場效電晶體104中相鄰的鰭式結構114之間的高深寬比空間中和鰭式場效電晶體106*中相鄰的鰭式結構116之間的高深寬比空間中。
第2A圖是根據部分實施例的裝置200A的立體視圖。第2A圖中具有與第1A圖中相同標號的元件已描述如上。裝置200A可以包括在微處理器、記憶體單元或其他積體電路中。應理解第2A圖中的裝置200A的視圖僅被繪示用於說明的目的，並且可能不按比例繪製。
裝置200A可以形成在基板102上，並且可以包括如第2A圖所示的鰭式場效電晶體204、206。裝置200A可以進一步包括淺溝槽隔離區域108、閘極結構110、設置在閘極結構110相對側上的間隔物112、蝕刻停止層126、層間介電質層128和接觸結構130、132。除非另有說明，否則上述鰭式場效電晶體104、106的描述分別適用於鰭式場效電晶體204、206。
鰭式場效電晶體204可以包括鰭式結構214和磊晶源極/汲極(S/D)區域218，並且鰭式場效電晶體206可以包括鰭式結構216和磊晶源極/汲極區域220。除非另有說明，否則上述鰭式結構114、116的描述適用於鰭式結構214、216，且上述磊晶區域118、120的描述適用於磊晶源極/汲極區域218、220。鰭式結構214、216可以沿Y軸並穿透過閘極結構110。
在部分實施例中，在執行回蝕刻處理於並非位於閘極結構110下方之部份的鰭式結構214、216後，可以從鰭式結構214、216的頂表面磊晶形成源極/汲極區域218、220。源極/汲極區域218、220可以分別形成具有與鰭式結構214、216相應的界面215、217。在部分實施例中，界面215、217與淺溝槽隔離區域108的頂表面在同一平面上。在部分實施例中，界面215、217是高於或低於在淺溝槽隔離區域108和基板102之間形成的界面109的水平面。
在部分實施例中，鰭式場效電晶體204的磊晶源極/汲極區域218可以如第2A圖所示未被合併。另外或替代地鰭式結構214，鰭式場效電晶體204可以具有合併的磊晶源極/汲極區域218*，如第2B圖所示。第2B圖是根據部分實施例的裝置200B的立體視圖。第2B圖中具有與第1A圖和第2A圖中相同標號的元件已描述如上。除非另有說明，否則上述磊晶源極/汲極區域218的描述適用於磊晶源極/汲極區域218*。
第1A圖至第1B圖和第2A圖至第2B圖繪示一個閘極結構110。然而，基於本揭露的內容，應理解裝置100A、 100B、200A和/或200B可以具有與閘極結構110相似並且平行的附加閘極結構。此外，裝置100A、100B、200A和/或200B可以透過使用例如閘極接觸結構、導電通孔、導電線、介電質層、鈍化層等的其他結構元件而被併入到積體電路中，然而為了清楚起見於此省略。基於本揭露的內容，應理解淺溝槽隔離區域108、間隔物112、鰭式結構114、116、214和216以及磊晶區域118、120、218、220和218*的橫截面形狀是說明性的而不是用以限制的。
第3圖是根據部分實施例之用於製造裝置100A和/或裝置100B的示例性方法300的流程圖。為了說明的目的，第3圖所示的操作將參考第4A圖至第13A圖、第4B圖至第13B圖所示之裝置100A、100B的示例性製造製程來描述。第4A圖至第13A圖和第4B圖至第13B圖是分別根據裝置100A、100B之部分實施例在其製造的各個階段的立體視圖。操作可以以不同的順序執行，也可以因特定應用而不執行。應當理解，方法300並不會產生完整的裝置100A、100B。因此，應當理解，可以在方法300之前、之中和之後提供額外的製程，並且一些其它製程可以僅在本文中簡要描述。第4A圖至第13A圖、第4B圖至第13B圖中具有與第1A圖至第1B圖、第2A圖至第2B圖中相同標號的元件已描述如上。
在操作305中，形成第一鰭式場效電晶體和第二鰭式場效電晶體的鰭式結構在基板上。例如，如第4A圖和第4B圖所示，鰭式場效電晶體104的鰭式結構114和鰭式場效電晶體106、106*的鰭式結構116形成在基板102上。可以透過 在未蝕刻的基板102上形成圖案化的硬掩模層442、444以蝕刻基板102來形成鰭式結構114、116。在部分實施例中，硬掩模層442可以是包括例如使用熱氧化製程形成的氧化矽的薄膜。在部分實施例中，硬掩模層444可以使用例如低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)形成的氮化矽。在部分實施例中，鰭式結構114、116各自可具有小於約30nm的鰭片寬度W。
參考第3圖，在操作310中，沉積用於淺溝槽隔離區域的絕緣材料層，並且去除圖案化的硬掩模層。例如，絕緣材料層108*可以被覆蓋式沉積在第4A圖和第4B圖的結構上，接著進行化學機械平坦化(chemical mechanical polishing,CMP)製程以形成第5A圖和第5B圖的結構。化學機械平坦化製程可以去除圖案化的硬掩模層442、444以及部分的絕緣材料層108*，以使絕緣材料層108*的頂表面與鰭式結構114、116的頂表面實質上共平面，如第5A圖和第5B圖所示。
在部分實施例中，絕緣材料層108*可以包括例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃或低k介電質材料。在部分實施例中，可以使用可流動的化學氣相沉積(FCVD)製程、高密度電漿(high-density-plasma,HDP)化學氣相沉積製程或使用矽烷(SiH4)和氧(O2)作為反應前驅物以沉積絕緣材料層108*。在部分實施例中，絕緣材料層108*可以使用次大氣化學氣相沉積(sub-atmospheric,SACVD)製程或高深寬比製程(HARP)形成，其中製程氣 體可以包括四乙氧基矽烷(TEOS)和/或臭氧(O3)。在部分實施例中，可以使用旋塗介電質(spin-on-dielectric,SOD)，例如氫倍半矽氧烷(hydrogen silsesquioxane,HSQ)或甲基倍半矽氧烷(methyl silsesquioxane,MSQ)來形成絕緣材料層108*。
參考第3圖，在操作315中，在第二鰭式場效電晶體的鰭式結構上形成硬掩模層，並且第一鰭式場效電晶體的鰭式結構的一部分被回蝕刻。例如，絕緣材料層可以被覆蓋式沉積在第5A圖和第5B圖所示的結構上，然後使用光蝕刻法和乾蝕刻製程(例如，反應離子蝕刻製程)進行圖案化以在鰭式場效電晶體106、106*上形成薄硬掩模層646，分別如第6A圖和第6B圖所示。薄硬掩模層646可以包括例如氧化矽、氮化矽、氮氧化矽或低k介電質材料。在部分實施例中，薄硬掩模層646可以使用化學氣相沉積、原子層沉積、高密度電漿化學氣相沉積製程或適合用於沉積薄絕緣材料層的製程進行沉積。在部分實施例中，薄硬掩模層646可以具有範圍從約2nm至約8nm(例如，約3nm、約5nm或約7nm)的厚度。基於本揭露的內容，應理解用於薄硬掩模層646的其它厚度和材料皆在本揭露的申請範圍和精神內。
形成薄硬掩模層646之後可接著執行鰭式場效電晶體104的鰭式結構114的回蝕刻製程，以在絕緣材料層108*內形成凹陷區域650。鰭式結構114可以從絕緣材料層108*的頂表面被回蝕刻一垂直尺寸648。在部分實施例中，垂直尺寸648可以在約20nm至約50nm的範圍內。回蝕製程可以包括乾 蝕刻製程(例如，使用氯基蝕刻劑的反應離子蝕刻製程)。薄硬掩模層646可以防止鰭式結構116在鰭式結構114的回蝕刻製程期間被回蝕刻，並且因此有利於形成不同高度的鰭式結構，例如鰭式結構114的高度H1範圍約20nm至約40nm，鰭式結構116的高度H2在約50nm至約60nm的範圍內。在部分實施例中，在鰭式結構114的回蝕刻製程期間，薄硬掩模層646的厚度可以被減小到範圍從約1nm到約3nm的厚度646t。
參考第3圖，在操作320中，在第一鰭式場效電晶體蝕刻後的鰭式結構上形成遮罩區域。例如，絕緣材料層可以被覆蓋式沉積在如第6A圖和第6B圖所示的結構上，然後進行化學機械平坦化製程以形成如第7A圖和第7B圖所示的掩模區域752。可以執行化學機械平坦化製程直到掩模區域752、絕緣材料層108*和鰭式結構116的頂表面實質上共平面。在部分實施例中，絕緣材料層108*和鰭式結構116的頂表面可以用作化學機械平坦化製程的停止層。在部分實施例中，可以使用乾和/或濕蝕刻製程替換化學機械平坦化製程組合或與化學機械平坦化製程組合以形成掩模區域752。掩模區域752可以包括例如氧化矽、氮化矽、氮氧化矽、低k介電質材料或合適的絕緣材料。在部分實施例中，用於形成掩模區域752的絕緣材料層可以使用化學氣相沉積、原子層沉積、高密度電漿化學氣相沉積製程或用於沉積絕緣材料層的合適製程來沉積。基於本揭露的內容，應理解用於掩模區域752的其它材料皆在本揭露的申請範圍和精神內。
參考第3圖，在操作325中，形成淺溝槽隔離區 域。例如，如第8A圖和第8B圖所示，形成淺溝槽隔離區域108。淺溝槽隔離區域108可以透過如第7A圖和第7B圖所示之回蝕刻絕緣材料層108*的結構來形成。在部分實施例中，掩模區域752可能在絕緣材料層108*的回蝕刻期間被蝕刻。用於回蝕刻絕緣材料層108*的蝕刻劑可以具有與掩模區域752和絕緣材料層108*類似的蝕刻選擇性。
可以例如透過乾蝕刻製程、濕蝕刻製程或其組合來執行絕緣材料層108*的回蝕刻。在一些實施例中，乾蝕刻製程可以包括使用具有八氟環丁烷(C4F8)、氬(Ar)、氧(O2)、氦(He)、三氟甲烷(CHF3)、氦(He)、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯(Cl2)和氧(O2)、溴化氫(HBr)、氧(O2)、氦(He)、或其組合的氣體混合物的電漿乾蝕刻於壓力範圍為約1mTorr(毫托)至約5mTorr。在一些實施例中，濕蝕刻方法可以包括使用稀釋的氫氟酸(diluted hydrofluoric acid,DHF)處理，過氧化銨混合物(ammoniumperoxide mixture,APM)、硫酸過氧化物混合物(sulfuric peroxide mixture,SPM)、熱去離子水(hot deionized water)或其組合。在部分實施例中，濕蝕刻製程可以包括使用氨(NH3)和氫氟酸(HF)作為蝕刻劑和惰性氣體例如氬(Ar)、氙(Xe)、氦(He)或組合的蝕刻製程。在一些實施例中，在蝕刻製程中使用的氫氟酸和氨的流速可以各自為約10sccm(每分鐘標準毫升，standard cubic centimeters per minute)至約100sccm(例如，約20sccm、30sccm或40sccm)。在部分實施例中，蝕刻製程可以在約 5mTorr至約100mTorr(例如，約20mTorr，約30mTorr或約40mTorr)的壓力下和約50℃至約120℃的高溫下進行。
參考第3圖，在操作330中，沉積介電質層。例如，如第9A圖和第9B圖所示，介電質層125*可以被覆蓋式沉積在第8A圖和第8B圖的結構上。介電質層125*可以在隨後的處理中形成介電質層125(如第1A圖至第1B圖和第2A圖至第2B圖所示)。介電質層125*可以包括合適的介電質材料，例如氧化矽，並且可以使用合適的介電質材料沉積製程(例如化學氣相沉積製程或原子層沉積)進行沉積。
參考第3圖，在操作335中，在第一鰭式場效電晶體和第二鰭式場效電晶體的鰭式結構上形成多晶矽結構和磊晶區域。例如，可以形成如第10A圖和第10B圖所示的多晶矽結構1056和磊晶區域118、120。多晶矽結構1056可以形成在第9A圖和第9B圖的結構上。在部分實施例中，多晶矽結構1056的垂直尺寸1056t可以在約90nm至約200nm的範圍內。在部分實施例中，多晶矽結構1056和硬掩模層1058、1060可以在隨後的閘極替換製程中被替代以形成上述的閘極結構110。
在部分實施例中，多晶矽結構1056可以透過多晶矽的覆蓋式沉積形成，隨後光蝕刻和蝕刻沉積的多晶矽。沉積製程可以包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、其它合適的沉積方法或其組合。光蝕刻可以包括光阻塗層(例如旋塗)、軟烘烤、掩模對準、曝光、曝光後烘烤、顯影光阻、漂洗、乾燥(例如硬烘焙)、其它合 適的製程或其組合。蝕刻製程可以包括乾蝕刻、濕蝕刻和/或其它蝕刻方法(例如，反應離子蝕刻)。
在部分實施例中，可以在多晶矽結構1056上圖案化硬掩模層1058、1060，以保護多晶矽結構1056不受後續處理步驟的影響。硬掩模層1058、1060可以包括絕緣材料，例如氮化矽。
在硬掩模層1058、1060形成之後，可以在多晶矽結構1056的側壁上形成間隔物112。間隔物112可以選擇性地形成在多晶矽結構1056的側壁上，並且可以不形成在第9A圖和第9B圖的介電質層125*上。間隔物112的選擇性形成可以包括表面處理和沈積製程。表面處理可以包括將介電質層125*和多晶矽結構1056暴露於抑製劑以在介電質層125*的頂表面上形成抑制層(未示出)，並在多晶矽結構1056的側壁上形成H-或F-封端的表面(H- or F-terminated surface)。抑制層可以具有羥基封端的表面(hydroxyl-terminated surface)。H-或F-封端的表面可以促進間隔物112的材料的沉積。表面處理可以進一步包括透過將疏水性成分(例如，具有碳的成分)包含在羥基封端的表面上而將羥基封端的表面選擇性地轉化為疏水性表面。在一些實施例中，在約45℃下進行的蝕刻製程可用於從羥基封端的表面除去原生的氧化物以將羥基封端的表面轉化為疏水表面。在部分實施例中，使用例如三氟化氮、氨、氟化氫、其它合適的氣體和/或其組合的處理氣體進行蝕刻製程。在部分實施例中，使用三氟化氮和氫氣的組合氣體進行蝕刻製程。在部分實施例中，使用氟化氫和氨的組 合氣體進行蝕刻製程。疏水表面可以防止間隔物112的材料沉積在介電質層125*上。表面處理之後接著沉積間隔物112的材料。
在部分實施例中，間隔物112的材料可以使用例如化學氣相沉積或原子層沉積製程進行沉積。表面處理可以在沉積過程之前或期間進行。沉積過程之後可以是例如氧電漿處理以去除介電質層125*的頂表面上的疏水成分和抑制層。在部分實施例中，間隔物112可以包括(i)介電質材料，例如氧化矽、碳化矽、氮化矽、氮氧化矽，(ii)氧化物材料，(iii)氮化物材料，(iv)低k材料，或(v)其組合。在部分實施例中，介電質層125*可以包括氧化矽，並且間隔物112可以包括氮化矽。
選擇性地形成間隔物112後可接著蝕刻未被多晶矽結構1056和間隔物112覆蓋之區域的介電質層125*，以形成介電質層125(第10A圖和第10B圖所示)。蝕刻可以包括使用例如稀釋的氫氟酸的濕蝕刻製程。此蝕刻製程可能從鰭式結構114、116的頂表面蝕刻原生的氧化物。在部分實施例中，此蝕刻製程可能蝕刻部分的淺溝槽隔離區域108，並且因此形成淺溝槽隔離區域108的彎曲頂表面108s。
蝕刻介電質層125*之後可以分別在鰭式結構114、116上生長磊晶區域118、120。在部分實施例中，磊晶區域118、120可以透過(i)化學氣相沉積(CVD)、例如透過低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、超高真空化學氣相沉積(UHVCVD)、減壓化 學氣相沉積(RPCVD)或任何合適的化學氣相沉積；(ii)分子束磊晶(molecular beam epitaxy,MBE)製程；(iii)任何合適的磊晶製程；或(iv)其組合。在部分實施例中，可以透過磊晶沉積/局部蝕刻製程來生長磊晶區域118、120，其將磊晶沉積/局部蝕刻製程至少重複一次。這種重複的沉積/局部蝕刻製程也被稱為「循環沉積蝕刻(CDE)製程」。在部分實施例中，磊晶區域118、120可以透過選擇性磊晶生長(SEG)生長，其中加入蝕刻氣體以促進半導體材料在鰭式結構114、116的暴露表面上但不在絕緣材料(例如淺溝槽隔離區域108的介電質材料)上的選擇性生長。
在部分實施例中，磊晶區域118、120可以皆是p型或n型。在部分實施例中，磊晶區域118、120可以相對於彼此具有相反的摻雜類型。在部分實施例中，p型磊晶區域118、120可以包括矽鍺，並且可以在使用p型摻雜劑例如硼、銦或鎵的磊晶生長製程期間原位摻雜。對於p型原位摻雜，可以使用p型摻雜前驅物，例如但不限於乙硼烷(B2H6)、三氟化硼(BF3)和/或其它p型摻雜前驅物。在部分實施例中，n型磊晶區域118、120可以包括矽，並且可以在使用n型摻雜劑例如磷或砷的磊晶生長製程期間原位摻雜。對於n型原位摻雜，可以使用n型摻雜前驅物，例如但不限於磷化氫(PH3)、砷化氫(AsH3)和/或其它n型摻雜前驅物。
在部分實施例中，替換磊晶區域118、120的生長，蝕刻介電質層125*之後可接著回蝕刻鰭式結構114、116以形成鰭式結構214、216，如上文參照第2A圖和第2B圖。形 成鰭式結構214、216之後可接著磊晶生長如上所述之源極/汲極區域218、220、218*。
參考第3圖，在操作340中，多晶矽結構被閘極結構替換。例如，可以在移除多晶矽結構1056之後形成如第11A圖和第11B圖所示的閘極結構110。在部分實施例中，在移除多晶矽結構1056之前，可以形成如第11A圖和第11B圖所示的蝕刻停止層126和層間介電質層128。在部分實施例中，蝕刻停止層126可以包括例如氮化矽(SiNx)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、氮化硼(BN)、氮硼化矽(SiBN)、氮硼碳化矽(SiCBN)或其組合。在部分實施例中，蝕刻停止層126可以包括透過低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、化學氣相沉積(CVD)或原子層沉積(ALD)形成的氮化矽。在部分實施例中，層間介電質層128可以包括介電質材料。可以使用適合可流動介電質材料(例如，可流動的氧化矽)的沉積方法來沉積層間介電質層128的介電質材料。例如，層間介電質層128可以使用可流動化學氣相沉積(FCVD)沉積可流動的氧化矽。
可以使用乾蝕刻製程(例如，反應離子蝕刻)或濕蝕刻製程移除多晶矽結構1056和硬掩模層1058、1060。在部分實施例中，用於蝕刻多晶矽結構1056和硬掩模層1058、1060的氣體蝕刻劑可以包括氯、氟或溴。在一些實施例中，可以使用氨水(NH4OH)濕蝕刻來移除多晶矽結構1056，或者可以使用乾蝕刻接著進行濕蝕刻製程來移除多晶矽結構 1056。
閘極結構110的形成可以包括介電質層122的沉積。介電質層122可以包括氧化矽，並且可以透過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、電子束蒸發、或其他合適的方法形成。在部分實施例中，介電質層122可以包括(i)氧化矽層、氮化矽層和/或氮氧化矽層，(ii)高k介電質材料，例如氧化鉿(HfO2)、氧化鈦(TiO2)、鉿鋯氧化物(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)，(iii)具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)或鎦(Lu)的氧化物的高k介電質材料、或(iv)其組合。高k介電質層可以透過原子層沉積和/或其它合適的方法形成。在部分實施例中，介電質層122可以包括單層或堆疊的絕緣材料層。
沉積介電質層122之後可以接著沉積閘電極124。閘電極124可以包括單個金屬層或堆疊的金屬層。堆疊的金屬層可以包括彼此不同的金屬。在部分實施例中，閘電極124可以包括合適的導電材料，例如鈦(Ti)、銀(Ag)、鋁(Al)、氮鋁化鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、 銅(Cu)、鎢(W)、鈷(Co)、鎳(Ni)、碳化鈦(TiC)、碳鋁化鈦(TiAlC)、碳鋁化鉭(TaAlC)、金屬合金和/或其組合。閘電極124可以透過原子層沉積、物理氣相沉積、化學氣相沉積或其它合適的沉積製程形成。
沉積的介電質層122和閘電極124可以透過化學機械平坦化製程平坦化。化學機械平坦化製程可以使介電質層122和閘電極124的頂表面與層間介電質層128的頂表面共平面，如第11A圖和第11B圖所示。
參考第3圖，在操作345中，在磊晶區上形成源極/汲極接觸開口。例如，如第12A圖和第12B圖所示，源極/汲極接觸開口1262、1264可以分別形成在磊晶區域118、120上。源極/汲極接觸開口1262、1264的形成可以包括(i)移除磊晶區域118、120上部分的層間介電質層128，(ii)移除被蝕刻之層間介電質層128下方的部分的蝕刻停止層126。移除部分的層間介電質層128可以包括使用光蝕刻法進行圖案化，以暴露層間介電質層128的頂表面上對應於將要被移除之部分的層間介電質層128的區域。部分的層間介電質層128可以透過乾蝕刻製程移除。在部分實施例中，乾蝕刻製程可以是氟基的製程。
蝕刻層間介電質的製程可以包括兩個步驟。在第一蝕刻步驟中，可以使用四氟化碳(CF4)氣體以約50sccm至約500sccm的流速進行蝕刻。在第二蝕刻步驟中，可以使用包含六氟丁二烯(C4F6)氣體的氣體混合物進行蝕刻，流速範圍為約5sccm至約50sccm，氬(Ar)氣體為約100sccm至約 500sccm，氧(O2)氣體流速為約5sccm至約50sccm。在部分實施例中，第一蝕刻步驟和第二蝕刻步驟中的每一個皆可以在約1秒至約60秒的範圍內進行。在部分實施例中，第一蝕刻步驟和第二蝕刻步驟中的每一個皆可以在約10℃至約100℃的溫度範圍內，在約3mTorr至約500mTorr的壓力範圍內，並且在射頻功率約300W(瓦)至約800W的範圍內進行。在部分實施例中，第一蝕刻步驟具有比第二蝕刻步驟更高的蝕刻速率。
蝕刻部分的層間介電質層128之後可接著對被蝕刻之層間介電質層128下方的部分的蝕刻停止層126進行乾蝕刻。在部分實施例中，蝕刻停止層126的這些部分可以分為兩步驟蝕刻。在第一蝕刻步驟中，可以使用包含二氟甲烷(CH2F2)氣體和四氟化碳(CF4)氣體的氣體混合物進行蝕刻，其中二氟甲烷(CH2F2)氣體的流速為約5sccm至約50sccm，而四氟化碳(CF4)氣體的流速為約10sccm至約100sccm。在第二蝕刻步驟中，可以使用包含氟甲烷(CH3F)氣體、氬(Ar)氣體和氫(H2)氣體的氣體混合物進行蝕刻，其中氟甲烷(CH3F)氣體的流速約5sccm至約50sccm，而氬(Ar)氣體的流速約100sccm至約500sccm，氫(H2)氣體的流速為約100sccm至約500sccm。在部分實施例中，第一蝕刻步驟和第二蝕刻步驟中的每一個皆可以在約1秒至約60秒的範圍內進行。在部分實施例中，第一蝕刻步驟和第二蝕刻步驟中的每一個皆可以在約10℃至約100℃的溫度範圍內，在約10mTorr至約100mTorr的壓力範圍內，並且在射頻功率約 500W至約800W範圍內進行。在部分實施例中，第一蝕刻步驟具有比第二蝕刻步驟更高的蝕刻速率。
在部分實施例中，形成源極/汲極接觸開口1262、1264之後可接著形成如第12A圖和第12B圖所示的金屬矽化物層134、138。在部分實施例中，用於形成金屬矽化物的金屬可以包括鈷、鈦或鎳。在部分實施例中，透過原子層沉積或化學氣相沉積製程沉積氮化鈦、鈦、鎳、鈷或其組合，以形成沿源極/汲極接觸開口1262、1264的表面的擴散阻擋層(未示出)。沉積擴散阻擋層後，接著在約700℃至約900℃的溫度下進行快速熱退火製程，以形成金屬矽化物層134、138。
參考第3圖，在操作350中，形成源極/汲極接觸結構於源極/汲極接觸開口中。例如，如第13A圖和第13B圖所示，源極/汲極接觸結構130、132、132*可以形成在接觸開口1262、1264中。在接觸結構130、132分別形成的導電區域136、140可以包括沉積導電區域136、140的材料。可以使用例如物理氣相沉積、化學氣相沉積或原子層沉積，在第12A圖和第12B圖的結構上進行導電區域136、140的材料的覆蓋式沉積。在部分實施例中，導電區域136、140可以包括導電材料，例如鎢、鋁、鈷、銅或合適的導電材料。
沉積導電區域136、140的材料之後可接著執行化學機械平坦化製程，以使導電區域136、140的頂表面與層間介電質層128的頂表面共平面。在部分實施例中，化學機械平坦化製程可以使用矽或具有研磨料濃度約0.1%至約3%的鋁 磨料。在一些實施例中，對於導電區域136、140中的鎢(W)金屬，矽或鋁研磨料可以具有pH值小於7，或者對於導電區域136、140中的鈷(Co)或銅(Cu)金屬，矽或鋁研磨料可以具有pH值大於7。
上述實施例描述了在同一基板上同時製造具有不同鰭式結構的半導體元件的結構和方法。這樣的實施例提供了使用共同的處理步驟來製造具有不同的鰭片高度和相對於彼此之鰭片至鰭片間距的方法，以同時形成鰭式場效電晶體的一個或多個組件(例如，淺溝槽隔離區域、多晶矽結構、閘極結構)。與其它習知用於製造不同型態之鰭式結構的方法相比，在同一基板上同時製造具有不同型態之鰭式結構的鰭式場效電晶體有助於實現更簡單和更具成本效益的製造製程。
在部分實施例中，在基板上形成第一鰭式場效電晶體和第二鰭式場效電晶體的方法包括分別在基板上形成第一鰭式場效電晶體的第一鰭式結構和第二鰭式場效電晶體的第二鰭式結構。第一鰭式結構和第二鰭式結構分別具有大致相等的第一垂直尺寸和第二垂直尺寸。此方法還包括修改第一鰭式結構，使得第一鰭式結構的第一垂直尺寸小於第二鰭式結構的第二垂直尺寸，並且在修改的第一鰭式結構和第二鰭式結構上沉積介電質層。此方法還包括在介電質層上形成多晶矽結構，並在多晶矽結構的側壁上選擇性地形成間隔物。
在部分實施例中，在基板上形成第一鰭式場效電晶體和第二鰭式場效電晶體的方法包括分別在基板上形成第一鰭式場效電晶體的第一對鰭式結構和第二鰭式場效電晶體 的第二對鰭式結構，其中第一對鰭式結構的鰭片至鰭片間距小於第二對鰭式結構的鰭片至鰭片間距。此方法還包括修改第一對鰭式結構，使得第一對鰭式結構的第一垂直尺寸小於第二對鰭式結構的第二垂直尺寸，並且在修改的第一對鰭式結構和第二對鰭式結構上方形成多晶矽結構。此方法還包括在多晶矽結構的側壁上選擇性地形成間隔物，並在多晶矽結構和間隔物之下形成介電質層。
在部分實施例中，半導體元件在基板上包括第一鰭式場效電晶體和第二鰭式場效電晶體。第一鰭式場效電晶體包括具有第一垂直尺寸和位於第一鰭式結構上的第一磊晶區域。第二鰭式場效電晶體包括具有大於第一垂直尺寸的第二垂直尺寸和位於第二鰭式結構上的第二磊晶區域。半導體元件還包括在第一鰭式結構和第二鰭式結構上方的閘極結構，在閘極結構側壁上的間隔物，以及在閘極結構和間隔物下方的介電質層。
在部分實施例中，在基板上形成第一鰭式場效電晶體和第二鰭式場效電晶體的方法包括分別在基板上形成第一鰭式場效電晶體的第一鰭式結構和第二鰭式場效電晶體的第二鰭式結構。第一鰭式結構和第二鰭式結構分別具有彼此相等的第一垂直尺寸和第二垂直尺寸。此方法還包括修改第一鰭式結構，使得第一鰭式結構的第一垂直尺寸小於第二鰭式結構的第二垂直尺寸，並且在修改的第一鰭式結構和第二鰭式結構上方形成多晶矽結構。此方法還包括在多晶矽結構的側壁上選擇性地形成間隔物，使修改的第一鰭式結構和第二鰭式結構凹 陷，以及在凹陷之修改的第一鰭式結構和凹陷之第二鰭式結構上形成磊晶源極/汲極區。
在部分實施例中，在基板上形成第一鰭式場效電晶體和第二鰭式場效電晶體的方法包括分別在基板上形成第一鰭式場效電晶體的第一對鰭式結構和第二鰭式場效電晶體的第二對鰭式結構，其中第一對鰭式結構的鰭片至鰭片間距小於第二對鰭式結構的鰭片至鰭片間距。此方法還包括修改第一對鰭式結構，使得第一對鰭式結構的第一垂直尺寸小於第二對鰭式結構的第二垂直尺寸，使修改的第一鰭式結構和第二鰭式結構凹陷，並且在凹陷之修改的第一鰭式結構上形成合併的磊晶源極/汲極區域，以及在凹陷的第二鰭式結構上形成磊晶源極/汲極區域。
在部分實施例中，半導體元件在基板上包括第一鰭式場效電晶體和第二鰭式場效電晶體。第一鰭式場效電晶體包括一對鰭式結構，其具有第一垂直尺寸和在此對鰭式結構上合併的源極/汲極磊晶區域。第二鰭式場效電晶體具有大於第一垂直尺寸的第二垂直尺寸和在第二鰭式結構上的源極/汲極磊晶區域。半導體元件還包括在第一鰭式結構和第二鰭式結構上方的閘極結構，在閘極結構的側壁上的間隔物，以及閘極結構和間隔物下方的介電質層。
前面的公開內容概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本揭露的方面。本領域技術人員應當理解，他們可以容易地將本揭露內容作為基礎，以設計或修改其它過程和結構，以用於執行具有與本文介紹之相同目 的和/或實現相同優點的實施例。本領域技術人員還應該意識到，這種等同的結構不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在此進行各種改變、替換和變更。

Claims (20)

  1. 一種半導體元件的製作方法，包含：分別形成一第一鰭式場效電晶體的一第一鰭式結構和一第二鰭式場效電晶體的一第二鰭式結構於一基板上，其中該第一鰭式結構和該第二鰭式結構分別具有實質上相等的一第一垂直尺寸和一第二垂直尺寸；修改該第一鰭式結構，使得該第一鰭式結構的該第一垂直尺寸小於該第二鰭式結構的該第二垂直尺寸；沉積一介電質層於修改的該第一鰭式結構和該第二鰭式結構上；形成一多晶矽結構在該介電質層上；以及選擇性地形成一間隔物在該多晶矽結構的一側壁上。
  2. 如請求項1所述之方法，其中修改該第一鰭式結構包含：沉積一絕緣材料層在該第一鰭式結構的一頂表面上和該第二鰭式結構的一頂表面上；圖案化沉積的該絕緣材料層以暴露該第一鰭式結構的該頂表面並掩蔽該第二鰭式結構的該頂表面；以及蝕刻該第一鰭式結構的一部分。
  3. 如請求項1所述之方法，其中修改該第一鰭式結構包含：沉積一第一絕緣材料層在該第一鰭式結構、該第二鰭式結構和該基板上； 平坦化該第一絕緣材料層，使得該第一絕緣材料層的一頂表面與該第一鰭式結構的一頂表面和該第二鰭式結構的一頂表面實質上共平面；沉積一第二絕緣材料層在該第一鰭式結構的該頂表面、該第二鰭式結構的該頂表面和平坦化的該第一絕緣材料層上；圖案化該第二絕緣材料層以暴露該第一鰭式結構的該頂表面並掩蔽該第二鰭式結構的該頂表面；蝕刻該第一鰭式結構的一部分；以及移除圖案化的該第二絕緣材料層。
  4. 如請求項1所述之方法，更包含形成一淺溝槽隔離區域，其中形成該淺溝槽隔離區域包含：沉積一絕緣材料層在該第一鰭式結構、該第二鰭式結構和該基板上；平面化該絕緣材料層，使得該絕緣材料層的一頂表面與該第一鰭式結構的該頂表面和該第二鰭式結構的該頂表面實質上共平面；形成一絕緣區域在修改的該第一鰭式結構上，使得該絕緣區域、該第二鰭式結構和平坦化的該絕緣材料層的該些頂表面實質上彼此共平面；以及蝕刻平坦化的該絕緣材料層，使得平坦化的該絕緣材料層的該頂表面在修改的該第一鰭式結構的該頂表面和該第二鰭式結構的該頂表面下。
  5. 如請求項1所述之方法，其中該第一垂直尺寸和該第二垂直尺寸之間的差為約20奈米至約50奈米。
  6. 如請求項1所述之方法，其中選擇性地形成該間隔物在該多晶矽結構的該側壁上包含在該介電質層與該多晶矽結構的該側壁上進行表面處理。
  7. 如請求項1所述之方法，其中選擇性地形成該間隔物在該多晶矽結構的該側壁上包含：形成一抑制層在該介電質層上；將一疏水成分摻入該抑制層中；沉積一間隔材料在該多晶矽結構的該側壁上；以及移除該抑制層和該疏水成分。
  8. 如請求項1所述之方法，更包含蝕刻修改之部分的該第一對鰭式結構與該第二對鰭式結構上的該介電質層；以及形成複數個磊晶區域在修改的該第一鰭式結構和該第二鰭式結構上。
  9. 如請求項1所述之方法，更包含將該多晶矽結構替換為一閘極結構。
  10. 如請求項1所述之方法，更包含形成複數個磊晶區域在修改的該第一鰭式結構和該第二鰭式結構上。
  11. 一種半導體元件的製作方法，包含：分別形成一第一鰭式場效電晶體的一第一對鰭式結構和一第二鰭式場效電晶體的一第二對鰭式結構在一基板上，其中該第一對鰭式結構的一鰭片至鰭片間距小於該第二對鰭式結構的一鰭片至鰭片間距；修改該第一對鰭式結構，使得該第一對鰭式結構的一第一垂直尺寸小於該第二對鰭式結構的一第二垂直尺寸；形成一多晶矽結構在修改的該第一對鰭式結構和該第二對鰭式結構上方；選擇性形成一間隔物在該多晶矽結構的一側壁上；以及形成一介電質層在該多晶矽結構和該間隔物下。
  12. 如請求項11所述之方法，其中該第一對鰭式結構的該鰭片至鰭片間距為約18奈米至約24奈米，該第二對鰭式結構的該鰭片至鰭片間距為約25奈米至約34奈米。
  13. 如請求項11所述之方法，其中該第一垂直尺寸和該第二垂直尺寸之間的差為約20奈米至約50奈米。
  14. 如請求項11所述之方法，其中修改該第一對鰭式結構包含：沉積一絕緣材料層在該第一對鰭式結構的一頂表面和該第二對鰭式結構的一頂表面上；圖案化沉積的該絕緣材料層以暴露該第一對鰭式結構的 該頂表面並且掩蔽該第二對鰭式結構的該頂表面；以及蝕刻該第一對鰭式結構的一部分。
  15. 如請求項11所述之方法，其中形成該介電質層在該多晶矽結構和該間隔物下包含：形成複數個淺溝槽隔離區域在該基板上；沉積一介電質材料層在修改的該第一對鰭式結構、該第二對鰭式結構和該些淺溝槽隔離區域上；形成該多晶矽結構和該間隔物在該介電質材料層上；以及蝕刻修改之部分的該第一對鰭式結構、該第二對鰭式結構和該些淺溝槽隔離區域上的該介電質材料層。
  16. 如請求項11所述之方法，更包含形成複數個磊晶區域在修改的該第一對鰭式結構和該第二對鰭式結構上。
  17. 一種半導體元件，包含：一第一鰭式場效電晶體在一基板上，該第一鰭式場效電晶體包含：一第一鰭式結構，其具有一第一垂直尺寸；以及一第一磊晶區域在該第一鰭式結構上；一第二鰭式場效電晶體在該基板上，該第二鰭式場效電晶體包含：一第二鰭式結構，其具有大於該第一垂直尺寸的一 第二垂直尺寸；以及一第二磊晶區域在該第二鰭式結構上；一閘極結構在該第一鰭式結構和該第二鰭式結構上方；一間隔物在該閘極結構的複數個側壁上；以及一介電質層在該閘極結構和該間隔物下。
  18. 如請求項17所述之半導體元件，其中該第一垂直尺寸和該第二垂直尺寸之間的差為約20奈米至約50奈米。
  19. 如請求項17所述之半導體元件，更包含：一淺溝槽隔離區域，設置在該基板上，且位於該第一鰭式結構與該第二鰭式結構之間；一蝕刻停止層，設置在該第一磊晶區域、該第二磊晶區域和該淺溝槽隔離區域上；以及一層間介電質層，設置在該蝕刻停止層上。
  20. 如請求項17所述之半導體元件，更包含複數個源極/汲極接觸結構，電性連接於該第一鰭式結構、該第二鰭式結構、該第一磊晶區域與該第二磊晶區域。
TW106142790A 2017-08-30 2017-12-06 半導體元件及其製作方法 TWI681448B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762552236P 2017-08-30 2017-08-30
US62/552,236 2017-08-30
US15/724,519 US10541319B2 (en) 2017-08-30 2017-10-04 Fin structures having varied fin heights for semiconductor device
US15/724,519 2017-10-04

Publications (2)

Publication Number Publication Date
TW201913758A true TW201913758A (zh) 2019-04-01
TWI681448B TWI681448B (zh) 2020-01-01

Family

ID=65437383

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106142790A TWI681448B (zh) 2017-08-30 2017-12-06 半導體元件及其製作方法

Country Status (4)

Country Link
US (3) US10541319B2 (zh)
KR (1) KR102058218B1 (zh)
CN (1) CN109427671B (zh)
TW (1) TWI681448B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170092522A (ko) * 2014-09-08 2017-08-11 더 리서치 파운데이션 포 더 스테이트 유니버시티 오브 뉴욕 금속 격자 및 이의 측정 방법
US10541319B2 (en) 2017-08-30 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structures having varied fin heights for semiconductor device
US10269803B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
US10658362B2 (en) * 2017-11-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and fabricating method thereof
US10388570B2 (en) * 2017-12-18 2019-08-20 International Business Machines Corporation Substrate with a fin region comprising a stepped height structure
US10941301B2 (en) * 2017-12-28 2021-03-09 Tokyo Ohka Kogyo Co., Ltd. Surface treatment method, surface treatment agent, and method for forming film region-selectively on substrate
CN114864577A (zh) * 2018-06-07 2022-08-05 联华电子股份有限公司 半导体结构及其制作方法
US10957781B2 (en) * 2018-07-31 2021-03-23 International Business Machines Corporation Uniform horizontal spacer
US10755964B1 (en) * 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
DE102020123264B4 (de) * 2020-03-30 2022-11-10 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und Verfahren zu dessen Herstellung
KR102298350B1 (ko) 2020-07-23 2021-09-06 주식회사 아미코스메틱 마이크로바이옴을 이용한 맞춤형 건강기능식품 제조 및 추천 정보를 제공하는 방법 및 장치
KR20220049088A (ko) * 2020-10-13 2022-04-21 삼성전자주식회사 반도체 장치

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
KR20080001444A (ko) 2006-06-29 2008-01-03 주식회사 하이닉스반도체 선택적 산화막 형성방법
US8759904B2 (en) 2011-08-24 2014-06-24 GlobalFoundries, Inc. Electronic device having plural FIN-FETs with different FIN heights and planar FETs on the same substrate
US8723272B2 (en) * 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US9087687B2 (en) 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
GB2532895B (en) * 2012-02-21 2016-07-13 Pragmatic Printing Ltd Substantially planar electronic devices and circuits
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US9318367B2 (en) 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US9299843B2 (en) 2013-11-13 2016-03-29 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
KR102175854B1 (ko) 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9391077B2 (en) * 2014-02-10 2016-07-12 International Business Machines Corporation SiGe and Si FinFET structures and methods for making the same
US9530777B2 (en) * 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate
WO2015142847A1 (en) * 2014-03-17 2015-09-24 Tufts University Integrated circuit with multi-threshold bulk finfets
US20150340468A1 (en) 2014-05-21 2015-11-26 Globalfoundries Inc. Recessed channel fin device with raised source and drain regions
US20150372107A1 (en) 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Semiconductor devices having fins, and methods of forming semiconductor devices having fins
KR102245133B1 (ko) 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
US9704974B2 (en) 2015-04-16 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Process of manufacturing Fin-FET device
KR102310076B1 (ko) 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
US9379025B1 (en) * 2015-06-19 2016-06-28 International Business Machines Corporation Method of forming source/drain contacts in unmerged FinFETs
US9722079B2 (en) 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9947592B2 (en) * 2015-11-16 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9484306B1 (en) * 2015-11-17 2016-11-01 International Business Machines Corporation MOSFET with asymmetric self-aligned contact
US9397006B1 (en) 2015-12-04 2016-07-19 International Business Machines Corporation Co-integration of different fin pitches for logic and analog devices
US9431399B1 (en) * 2015-12-15 2016-08-30 International Business Machines Corporation Method for forming merged contact for semiconductor device
US9577066B1 (en) 2016-02-26 2017-02-21 Globalfoundries Inc. Methods of forming fins with different fin heights
US9704751B1 (en) 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US9805989B1 (en) * 2016-09-22 2017-10-31 International Business Machines Corporation Sacrificial cap for forming semiconductor contact
US10541319B2 (en) 2017-08-30 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structures having varied fin heights for semiconductor device

Also Published As

Publication number Publication date
KR102058218B1 (ko) 2019-12-20
US11387347B2 (en) 2022-07-12
CN109427671A (zh) 2019-03-05
TWI681448B (zh) 2020-01-01
US10541319B2 (en) 2020-01-21
US20190067450A1 (en) 2019-02-28
KR20190024539A (ko) 2019-03-08
US11133401B2 (en) 2021-09-28
US20200152773A1 (en) 2020-05-14
CN109427671B (zh) 2021-07-13
US20190067451A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
TWI681448B (zh) 半導體元件及其製作方法
US10985072B2 (en) Etch profile control of polysilicon structures of semiconductor devices
KR102042728B1 (ko) 반도체 디바이스용 게이트 구조체
US20240088261A1 (en) Field effect transistors with dual silicide contact structures
TW202029302A (zh) 半導體元件的製造方法
CN112713118A (zh) 半导体装置的形成方法
US20220367288A1 (en) Fin isolation structures of semiconductor devices
KR102184593B1 (ko) 반도체 디바이스를 위한 게이트 구조물
CN108231680B (zh) 半导体装置的制造方法
US20220344495A1 (en) Fin structures having varied fin heights for semiconductor device