CN109427671A - 用于半导体器件的鳍结构 - Google Patents

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Abstract

在衬底上形成第一和第二场效应晶体管(finFET)的方法包括：在衬底上分别形成第一和第二finFET的第一和第二鳍结构。第一和第二鳍结构具有彼此大致相等的相应的第一和第二垂直尺寸。该方法还包括修改第一鳍结构，从而使得第一鳍结构的第一垂直尺寸小于第二鳍结构的第二垂直尺寸，并且在修改的第一鳍结构和第二鳍结构上沉积介电层。该方法还包括在介电层上形成多晶硅结构并且在多晶硅结构的侧壁上选择性地形成间隔件。本发明的实施例还涉及用于半导体器件的鳍结构。

Description

用于半导体器件的鳍结构
技术领域
本发明的实施例涉及用于半导体器件的鳍结构。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求已经增加。为了满足这些需求，半导体工艺持续地按比例缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET和鳍式场效应晶体管(finFET)。这种按比例缩小增加了半导体制造工艺的复杂性。
发明内容
本发明的实施例提供了一种在衬底上形成第一场效应晶体管和第二场效应晶体管(finFET)的方法，所述方法包括：在所述衬底上分别形成所述第一场效应晶体管和所述第二场效应晶体管的第一鳍结构和第二鳍结构，所述第一鳍结构和所述第二鳍结构具有彼此相等的相应的第一垂直尺寸和第二垂直尺寸；修改所述第一鳍结构，使得所述第一鳍结构的所述第一垂直尺寸小于所述第二鳍结构的所述第二垂直尺寸；在修改的第一鳍结构和所述第二鳍结构上沉积介电层；在所述介电层上形成多晶硅结构；以及在所述多晶硅结构的侧壁上选择性地形成间隔件。
本发明的另一实施例提供了一种在衬底上形成第一场效应晶体管和第二场效应晶体管(finFET)的方法，所述方法包括：在所述衬底上分别形成所述第一场效应晶体管和所述第二场效应晶体管的第一对鳍结构和第二对鳍结构，其中，所述第一对鳍结构的鳍至鳍间距小于所述第二对鳍结构的鳍至鳍间距；修改所述第一对鳍结构，使得所述第一对鳍结构的第一垂直尺寸小于所述第二对鳍结构的第二垂直尺寸，在修改的第一对鳍结构和所述第二对鳍结构上方形成多晶硅结构；在所述多晶硅结构的侧壁上选择性地形成间隔件；以及在所述多晶硅结构和所述间隔件下方形成介电层。
本发明的又一实施例提供了一种半导体器件，包括：第一场效应晶体管(finFET)，位于衬底上，所述第一场效应晶体管包括：第一鳍结构，具有第一垂直尺寸；以及第一外延区域，位于所述第一鳍结构上；第二场效应晶体管，位于所述衬底上，所述第二场效应晶体管包括：第二鳍结构，具有大于所述第一垂直尺寸的第二垂直尺寸；以及第二外延区域，位于所述第二鳍结构上；栅极结构，位于所述第一鳍结构和所述第二鳍结构上方；间隔件，位于所述栅极结构的侧壁上；以及介电层，位于所述栅极结构和所述间隔件下方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B和图2A至图2B示出了根据一些实施例的鳍式场效应晶体管(finFET)的等轴视图。
图3是根据一些实施例的用于制造finFET的方法的流程图。
图4A至图13A是根据一些实施例的处于其制造工艺的各个阶段的finFET的等轴视图。
图4B至图13B是根据一些实施例的finFET的等轴视图。
将参照随后的附图描述示出的实施例。在附图中，相同的参照标号通常表示相同的、功能相同的和/或结构相同的元件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件意味着形成与第二部件直接接触的第一部件。此外，本发明可在各个实施例中重复参照标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可以通过任何合适的方法图案化鳍。例如，可以使用包括双重图案化和多重图案化工艺的一个或多个光刻工艺图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后可以使用剩余的间隔件图案化鳍。
应该注意，在说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性的”等的引用指示所描述的实施例可以包括特定的部件、结构或特性，但是不是每个实施例都必须包括特定的部件、结构或特性。此外，这种短语不一定是指相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，无论是否明确描述，结合其它实施例来实现这种部件、结构或特性将在本领域技术人员的知识范围内。
应该理解，这里的措辞或术语是为了描述的目的而不是限制的目的，从而使得本说明书的术语或措辞由相关领域的技术人员根据本文的教导来解释。
如本文使用的，术语“选择性”是指在相同蚀刻条件下的两种材料的蚀刻速率的比率。
本文使用的术语“约”表示给定量的值相对于该值的±10％变化，除非另有说明。
如本文使用的，术语“衬底”描述了添加至随后的材料层的材料。衬底本身可以被图案化。添加在衬底的顶部的材料可以被图案化或可以保持未被图案化。此外，该衬底可以是各种各样的半导体材料，诸如例如硅、锗、砷化镓、磷化铟等。可选地，该衬底可以由非导电材料制成，诸如例如，玻璃或蓝宝石晶圆。
如本文使用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指介电常数大于SiO2的介电常数(例如，大于3.9)。
如本文使用的，术语“低k”是指小的介电常数。在半导体器件结构和制造工艺的领域中，低k是指介电常数小于SiO2的介电常数(例如小于3.9)。
如本文使用的，术语“p型”限定掺杂有p型掺杂剂(诸如例如硼)的结构、层和/或区域。
如本文使用的，术语“n型”限定掺杂有n型掺杂剂(诸如例如磷)的结构、层和/或区域。
如本文使用的，术语“垂直”意味着标称垂直于衬底的表面。
如本文使用的，术语“临界尺寸”是指finFET和/或集成电路的元件的最小部件尺寸(例如，线宽度)。
如本文使用的，术语“基本”表示给定量的值相对于该值的±1％至±5％变化。
本发明提供了用于同时在同一衬底上制造具有不同鳍结构的半导体器件的示例结构和方法。
图1A是根据一些实施例的器件100A的等轴视图。器件100A可以包括在微处理器、存储器单元或其它集成电路中。应该注意，图1A中的器件100A的视图示出为用于说明的目的，并且可能不按比例绘制。
如图1A所示，器件100A可以形成在衬底102上并且可以包括鳍式场效应晶体管(FET)104和106。器件100A还可以包括浅沟槽隔离(STI)区域108、栅极结构110和设置在栅极结构110的相对侧上的间隔件112。
在一些实施例中，finFET 104可以是具有多个鳍结构114的多鳍finFET并且finFET 106可以是具有鳍结构116的单鳍finFET。虽然图1A示出了一个多鳍finFET 104和一个单鳍finFET 106，器件100A可以具有与finFET 104类似的一个或多个多鳍finFET并且可以具有与finFET 106类似的一个或多个单鳍finFET。在一些实施例中，诸如例如finFET104的多鳍finFET可以用于高电流驱动器件(例如，电流源)，因为与诸如例如finFET 106的单鳍finFET相比，它们的有效沟道宽度更大。在一些实施例中，诸如例如finFET 106的单鳍finFET可以用于高密度器件(例如，高密度存储器器件)，因为与诸如例如finFET 104的多鳍finFET相比，它们的器件面积更小。
在一些实施例中，与器件100A的单鳍finFET的鳍结构的高度相比，器件100A的多鳍finFET的鳍结构可以具有更小的高度。例如，根据一些实施例，鳍结构114的每个均可以具有比鳍结构116的高度H2更短的高度H1。在一些实施例中，高度H1可以在从约20nm至约40nm的范围，并且高度H2可以在从约50nm至约60nm的范围。在一些实施例中，高度H1和H2之间的差可以在从约20nm至约50nm的范围。在一些实施例中，finFET 104可以具有在从约18nm至约24nm的范围的鳍至鳍间距P1。
可以选择finFET 104的高度H1和鳍至鳍间距P1，从而使得共享适用于在邻近的鳍结构114之间的高高宽比间隔中处理的工艺步骤以同时形成finFET 104和106一个或多个组件(例如，STI区域108、多晶硅结构、栅极结构110)。例如，在一些实施例中，可以选择finFET 104的高度H1和鳍至鳍间距P1，从而使得共享适用于在鳍结构114之间的高高宽比间隔中形成部分STI区域108和/或部分栅极结构110的工艺步骤(例如，沉积、蚀刻)以用于形成finFET 104和106的STI区域108和/或栅极结构110。
衬底102可以是在其上形成finFET 104和106的物理材料。衬底102可以是半导体材料，诸如但不限于硅。在一些实施例中，衬底102包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102包括(i)元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)它们的组合。此外，取决于设计需求(例如，p型衬底或n型衬底)，可以掺杂衬底102。在一些实施例中，可以用p型掺杂剂(例如硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)掺杂衬底102。
STI区域108可以提供finFET 104和106彼此的电隔离以及与衬底102集成或沉积至衬底102上的相邻的有源和无源元件(此处未示出)的电隔离。STI区域108可以由介电材料制成。在一些实施例中，STI区域108可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料。在一些实施例中，STI区域108可以包括多层结构。
鳍结构114和116可以沿着Y轴横穿并且穿过栅极结构110。在STI区108之上延伸的鳍结构114和116的部分可以由栅极结构110包裹。在一些实施例中，鳍结构114和116可以包括与衬底102类似的材料。在一些实施例中，鳍结构114和116可以由衬底102的光刻图案化和蚀刻形成。根据一些实施例，鳍结构114和116可以具有在从约5nm至约10nm的范围内的相应的宽度W1和W2。在一些实施例中，宽度W1和W2可以彼此相等或不同。基于本文公开的内容，应该意识到，用于鳍结构114和116的其它宽度和材料在本发明的范围和精神内。
在一些实施例中，如图1A示出的，可以在STI区域108之上延伸并且没有位于栅极结构110下面的相应的鳍结构114和116的部分上生长外延区域118和120。外延区域118和120可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料是与衬底102的材料相同的材料。在一些实施例中，外延生长的半导体材料包括与衬底102的材料不同的材料。外延生长的半导体材料可以包括：(i)半导体材料，诸如例如锗或硅；(ii)化合物半导体材料，诸如例如砷化镓和/或砷化铝镓；或(iii)半导体合金，诸如例如硅锗和/或磷砷化镓。在一些实施例中，外延区域118和120的每个均可以具有在STI区域108之上的鳍结构114和116的相应部分周围的在从约5nm至约15nm的范围内的厚度。
在一些实施例中，可以通过(i)化学汽相沉积(CVD)(诸如例如通过低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)它们的组合生长外延区域118和120。在一些实施例中，可以通过外延沉积/部分蚀刻工艺生长外延区域118和120，其重复外延沉积/部分蚀刻工艺至少一次。这种重复的沉积/部分蚀刻工艺也称为“循环沉积蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)生长外延区域118和120，其中，添加蚀刻气体以促进鳍结构114和116的暴露表面上但不在绝缘材料(例如，STI区域108的介电材料)上的半导体材料的选择性生长。
在一些实施例中，外延区域118和120可以是p型或n型。在一些实施例中，外延区域118和120可以是彼此相反的掺杂类型。在一些实施例中，p型外延区域118和120可以包括SiGe，并且可以使用p型掺杂剂(诸如例如硼、铟或镓)在外延生长工艺期间原位掺杂。对于p型原位掺杂，可以使用诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)的p型掺杂前体和/或其它p型掺杂前体。
在一些实施例中，p型外延区域118和120中的每个均可以具有可以包括SiGe的多个子区域(未示出)，并且可以基于例如掺杂浓度、外延生长工艺条件和/或Ge相对于Si的相对浓度而彼此不同。在一些实施例中，每个子区域均可以具有彼此类似或不同的厚度，并且该厚度可以在从约0.5nm至约5nm的范围内。在一些实施例中，最靠近鳍结构114和116的顶面的子区域中的Ge原子百分比可以小于离鳍结构114和116的顶面最远的子区域中的Ge原子百分比。在一些实施例中，最靠近鳍结构114和116的顶面的子区域可以包括在从约15原子百分比至约35原子百分比的范围内的Ge，而离鳍结构114和116的顶面最远的子区域可以包括在从约25原子百分比至约50原子百分比的范围内的Ge，其中，子区域中的任何剩余的原子百分比为Si。
p型外延区域118和120的多个子区域可以在约10托至约300托的压力下以及在约500℃至约700℃的温度下使用反应气体外延生长，反应气体诸如作为蚀刻剂的HCl、作为Ge前体的GeH4、作为Si前体的二氯硅烷(DCS)和/或SiH4、作为B掺杂剂前体的B2H6、H2和/或N2。根据一些实施例，为了在多个子区域中实现Ge的不同浓度，Ge与Si前体的流率比率可以在它们相应的生长工艺期间变化。例如，在最靠近鳍结构114和116的顶面的子区域的外延生长期间，可以使用在从约9至约25的范围内的Ge与Si前体的流率比率，而在离鳍结构114和116的顶面最远的子区域的外延生长期间可以使用小于约6的Ge与Si前体的流率比率。
根据一些实施例，p型外延区域118和120的多个子区域可以具有彼此不同的p型掺杂剂浓度。例如，最靠近鳍结构114和116的顶面的子区域可以是未掺杂的，或者可以具有比离鳍结构114和116的顶面最远的子区域的掺杂剂浓度(例如，掺杂剂浓度在从约1x1020至约3x1022原子/cm3的范围内)更低的掺杂剂浓度(例如，小于约8x1020原子/cm3)。
在一些实施例中，n型外延区域118和120可以包括Si，并且可以使用n型掺杂剂(诸如例如磷或砷)在外延生长工艺期间原位掺杂。对于n型原位掺杂，可以使用诸如但不限于磷化氢(PH3)、砷化氢(AsH3)的n型掺杂前体和/或其它n型掺杂前体。在一些实施例中，n型外延区域118和120的每个均可以具有多个n型子区域。除了掺杂剂的类型之外，多个n型子区域可以与多个p型子区域的厚度、相对于Si的相对Ge浓度、掺杂剂浓度和/或外延生长工艺条件类似。
基于本文公开的内容，应该意识到，用于多个n型和/或p型子区域的其它材料、厚度、Ge浓度和掺杂剂浓度均在本发明的范围和精神内。
鳍结构114和116是用于相应的finFET 104和106的载流结构。外延区域118和120以及由相应的外延区域118和120覆盖的鳍结构114和116的部分被配置为用作相应的finFET 104和106的源极/漏极(S/D)区域。
可以在相应的鳍结构114和116的位于栅极结构110下面的部分中形成finFET 104和106的沟道区域(未示出)。
栅极结构110可以包括介电层122和栅电极124。此外，在一些实施例中，栅极结构110可以包括另一介电层125。根据一些实施例，栅极结构110可以具有在从约5nm至约30nm的水平尺寸(例如，栅极长度)Lg。可以通过栅极替换工艺形成栅极结构110。
在一些实施例中，介电层122邻近于栅电极124并且与栅电极124接触。介电层122可具有在约1nm至约5nm的范围内的厚度122t。介电层122可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理汽相沉积(PVD)、电子束蒸发或其它合适的工艺形成。在一些实施例中，介电层122可以包括(i)氧化硅、氮化硅和/或氧氮化硅层，(ii)高k介电材料，诸如例如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)，(iii)具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)的氧化物的高k介电材料，或(iv)它们的组合。可以通过ALD和/或其它合适的方法形成高k介电层。在一些实施例中，介电层122可以包括绝缘材料层的单层或堆叠件。基于本文公开的内容，应该意识到，用于介电层122的其它材料和形成方法均在本发明的范围和精神内。
在一些实施例中，介电层125可以形成为STI区域108和间隔件112之间以及STI区域108和栅极结构110之间的中间层。介电层125可以具有与介电层122类似的组成。在一些实施例中，介电层122和125可以用作栅极结构110的栅极介电层。在一些实施例中，介电层125可以具有小于介电层122的厚度122t的厚度。
栅电极124可以包括栅极功函金属层(未示出)和栅极金属填充层(未示出)。在一些实施例中，栅极功函金属层设置在介电层122上。栅极功函金属层可以包括单个金属层或金属堆叠层。金属堆叠层可以包括具有彼此类似或不同的功函数的金属。在一些实施例中，栅极功函金属层可以包括例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金和/或它们的组合。栅极功函金属层可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。在一些实施例中，栅极功函金属层具有在从约2nm至约15nm的范围内的厚度。基于本文公开的内容，应该意识到，栅极功函金属层的其它材料、形成方法和厚度均在本发明的范围和精神内。
栅极金属填充层可以包括单个金属层或金属堆叠层。金属堆叠层可以包括彼此不同的金属。在一些实施例中，栅极金属填充层可以包括合适的导电材料，诸如例如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、Zr、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金和/或它们的组合。可以通过ALD、PVD、CVD或其它合适的沉积工艺形成栅极金属填充层。基于本文公开的内容，应该意识到，用于栅极金属填充层的其它材料和形成方法均在本发明的范围和精神内。
间隔件112可以形成栅极结构110的侧壁并且与介电层122接触。间隔件112可以包括绝缘材料，诸如例如氧化硅、氮化硅、低k材料或它们的组合。间隔件112可以具有介电常数小于3.9(例如，小于3.5、3或2.8)的低k材料。在一些实施例中，每个间隔件112均可以具有在在从约7nm至约10nm的范围内的厚度112t。基于本文公开的内容，应该意识到，用于间隔件112的其它材料和厚度均在本发明的范围和精神内。
回参照图1A，根据一些实施例，器件100A还可以包括相应的finFET104和106的蚀刻停止层(ESL)126、层间电介质(ILD)128以及源极/漏极(S/D)接触结构130和132。
ESL 126可以被配置为保护没有与源极/漏极(S/D)接触结构130和132接触的栅极结构110和/或外延区域118和120的部分。可以例如在ILD层128和/或S/D接触结构130和132的形成期间提供这种保护。ESL 126可以设置在间隔件112的侧上。在一些实施例中，ESL126可以包括例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、硅氮化硼(SiBN)、硅碳氮化硼(SiCBN)或它们的组合。在一些实施例中，ESL 126可以包括通过低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、化学汽相沉积(CVD)形成的氮化硅或氧化硅或通过高高宽比工艺(HARP)形成的氧化硅。在一些实施例中，ESL 126具有在从约3nm至10nm或从约10nm至约30nm的范围内的厚度126t。基于本文公开的内容，应该意识到，用于ESL 126的其它材料、形成方法和厚度均在本发明的范围和精神内。
ILD层128可以设置在ESL 126上，并且可以包括使用适用于可流动介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅或可流动碳氧化硅)的沉积方法沉积的介电材料。例如，可流动的氧化硅可以使用可流动CVD(FCVD)沉积。在一些实施例中，介电材料是氧化硅。在一些实施例中，ILD层128可以具有在从约50nm到约200nm的范围内的厚度128t。基于本文公开的内容，应该意识到，用于ILD层128的其它材料、厚度和形成方法均在本发明的范围和精神内。
S/D接触结构130和132可以被配置为将finFET 104和106的相应的S/D区域电连接至器件100A和/或集成电路的其它元件。可以在ILD层128内形成S/D接触结构130和132。S/D接触结构130可以包括金属硅化物层134和位于金属硅化物层134上方的导电区域136，并且S/D接触结构132可以包括金属硅化物层138和位于金属硅化物层138上方的导电区域140。在一些实施例中，在金属硅化物层134和导电区域136之间以及金属硅化物层138和导电区域140之间可以存在导电衬垫(未示出)。导电衬垫可被配置为扩散阻挡，以在导电区域136和140的形成期间防止不期望的原子和/或离子扩散至finFET 104和106的S/D区域中。在一些实施例中，导电衬垫可以包括诸如例如TiN、Ti、Ni、TaN、Ta或它们的组合的导电材料的单层或堆叠件。在一些实施例中，导电衬垫可以用作增粘层、胶层、底漆层、保护层和/或成核层。根据一些实施例，导电衬垫可以具有在从约1nm至约2nm的范围内的厚度。
在一些实施例中，硅化物层134和138可以包括金属硅化物并且可以在相应的导电区域136和140以及对应的finFET 104和106的S/D区域之间提供低电阻界面。用于形成金属硅化物的金属的实例是Co、Ti或Ni。
在一些实施例中，导电区域136和140可以包括导电材料，诸如例如W、Al或Co。在一些实施例中，导电区域136和140的每个均可以具有在从约15nm至约25nm的范围内的平均水平尺寸(例如，宽度)，并且每个均可以具有在从约400nm至约600nm的范围内的平均垂直尺寸(例如，高度)。基于本文公开的内容，应该意识到，用于导电衬垫、硅化物层134和138以及导电区域136和140的其它材料和尺寸均在本发明的范围和精神内。
图1B是根据一些实施例的器件100B的等轴视图。以上描述了与图1A中的元件具有相同注释的图1B中的元件。器件100B可以包括在微处理器、存储器单元或其它集成电路中。应该意识到，图1B中的器件100B的视图示出为用于说明的目的，并且可以不按比例绘制。
器件100B可以形成在衬底102上，并且可以包括如图1B所示的finFET104和106*。器件100B还可以包括浅沟槽隔离(STI)区域108、栅极结构110、设置在栅极结构110的相对侧的间隔件112、ESL 126，ILD层128和接触结构130和132*。除非另有说明，否则finFET 106和接触结构132的上述讨论适用于相应的finFET 106*和接触结构132*。
在一些实施例中，finFET 104可以是具有多个鳍结构114的多鳍finFET，并且finFET106*可以是具有鳍结构116的多鳍finFET。虽然图1B示出了一个多鳍finFET 104和一个多鳍finFET 106*，但是器件100B可以具有与finFET 104和106*类似的一个或多个多鳍finFET。在一些实施例中，与器件100B的finFET 106*的鳍结构116的每个的高度H2相比，finFET 104的鳍结构114的每个均可以具有更小的高度H1。在一些实施例中，高度H1可以在从约20nm至约40nm的范围内，并且高度H2可以在从约50nm至约60nm的范围内。在一些实施例中，高度H1和H2之间的差可以在从约20nm至约50nm的范围内。在一些实施例中，与finFET106*的鳍至鳍间距P2相比，finFET 104的鳍至鳍间距P1可以更小。在一些实施例中，鳍至鳍间距P1可以在从约18nm至约24nm的范围内，并且鳍至鳍间距P2可以在从约24nm至约34nm的范围内。
可以选择finFET 104和106*的高度和鳍至鳍间距，从而使得共享适用于在finFET104的邻近的鳍结构114之间以及在finFET 106*的邻近的鳍结构116之间的高高宽比间隔中处理的工艺步骤以同时形成finFETs 104和106*的一个或多个组件(例如，STI区域108、多晶硅结构、栅极结构110)。
图2A是根据一些实施例的器件200A的等轴视图。以上描述了与图1A的元件具有相同注释的图2A的元件。器件200A可以包括在微处理器、存储器单元或其它集成电路中。应该意识到，图2A中的器件200A的视图示出为用于说明的目的，并且可以不按比例绘制。
器件200A可以形成在衬底102上，并且可以包括如图2A所示的finFET204和206。器件200A还可以包括浅沟槽隔离(STI)区域108、栅极结构110、设置在栅极结构110的相对侧上的间隔件112、ESL 126、ILD层128和接触结构130和132。除非另有说明，否则finFET 104和106的上述讨论适用于相应的finFET 204和206。
finFET 204可以包括鳍结构214和外延源极/漏极(S/D)区域218并且finFET 206可以包括鳍结构216和外延S/D区域220。除非另有说明，否则鳍结构114和116的上述讨论适用于鳍结构214和216并且外延区域118和120的讨论适用于外延S/D区域218和220。鳍结构214和216可以沿着Y轴横穿并且穿过栅极结构110。
在一些实施例中，可以在对鳍结构214和216的没有位于栅极结构110下面的部分实施回蚀刻工艺之后从鳍结构214和216的顶面外延形成S/D区域218和220。S/D区域218和220可以与鳍结构214和216形成相应的界面215和217。在一些实施例中，界面215和217与STI区域108的顶面在同一平面上。在一些实施例中，界面215和217位于STI区域108和衬底102之间形成的界面109之上或者之下的水平。
在一些实施例中，如图2A中所示，finFET 204的外延S/D区域218可以未合并。除了外延S/D区域218之外或外延S/D区域218作为可选方式，finFET 204可以具有如图2B所示的合并的外延S/D区域218*。图2B是根据一些实施例的器件200B的等轴视图。以上描述了与图1A和图2A的元件具有相同注释的图2B的元件。除非另有说明，否则外延S/D区域218的上述讨论适用于外延S/D 218*。
图1A至图1B和图2A至图2B示出了一个栅极结构110。然而，基于本文公开的内容，应该意识到，器件100A、100B、200A和/或200B可以具有与栅极结构110类似并且平行的额外的栅极结构。此外，可以通过使用其它结构组件(诸如为了清楚的目的而被省略的栅极接触结构、导电通孔、导线、介电层、钝化层等)将器件100A、100B、200A和/或200B结合至集成电路中。基于本文公开的内容，应该意识到，STI区域108、间隔件112、鳍结构114、116、214和216以及外延区域118、120、218、220和218*的截面形状是说明性的并且不旨在限制。
图3是根据一些实施例的用于制造器件100A和/或100B的示例方法300的流程图。为了说明的目的，将参照如图4A至图13A以及图4B至图13B分别示出的用于制造器件100A和100B的示例制造工艺来描述图3中示出的操作。图4A至图13A和图4B至图13B是根据一些实施例的处于它们的各个制造阶段的相应的器件100A和100B的等轴视图。操作可以以不同的顺序实施或者可以根据特定的应用实施。应该注意，方法300没有产生完整的器件100A和100B。因此，应该理解，可以在方法300之前，期间和之后提供额外的工艺，并且可以仅在此简要地描述一些其它工艺。以上描述了与图1A至图1B和图2A至图2B的元件具有相同注释的图4A至图13A和图4B至图13B的元件。
在操作305中，在衬底上形成第一和第二finFET的鳍结构。例如，如图4A和图4B所示，在衬底102上形成finFET 104的鳍结构114和finFET106和106*的鳍结构116。可以通过形成在未刻蚀的衬底102上的图案化的硬掩模层442和444蚀刻衬底102来形成鳍结构114和116。在一些实施例中，硬掩模层442可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。在一些实施例中，硬掩模层444可以使用例如低压化学汽相沉积(LPCVD)或等离子体增强CVD(PECVD)由氮化硅形成。在一些实施例中，鳍结构114和116的每个均可以具有小于约30nm的鳍宽度W。
参照图3，在操作310中，沉积用于STI区域的绝缘材料层，并且去除图案化的硬掩模层。例如，可以在图4A和图4B的结构上毯式沉积绝缘材料层108*并且随后是化学机械抛光(CMP)工艺以形成图5A和5B的结构。如图5A和图5B所示，CMP工艺可以去除图案化的硬掩模层442和444以及绝缘材料层108*的部分，以使绝缘材料层108*的顶面与鳍结构114和116的顶面基本共面。
在一些实施例中，绝缘材料层108*可以包括例如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在一些实施例中，可使用硅烷(SiH4)和氧(O2)作为反应前体，使用可流动化学汽相沉积(FCVD)工艺、高密度等离子体(HDP)CVD工艺来沉积绝缘材料层108*。在一些实施例中，可使用次大气压CVD(SACVD)工艺或高高宽比工艺(HARP)来形成绝缘材料层108*，其中，工艺气体可包括正硅酸乙酯(TEOS)和/或臭氧(O3)。在一些实施例中，可以使用旋涂电介质(SOD)来形成绝缘材料层108*，电介质诸如例如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
参照图3，在操作315中，在第二finFET的鳍结构上形成硬掩模层，并且回蚀刻第一finFET的鳍结构的部分。例如，可以在图5A和图5B的结构上毯式沉积绝缘材料层，并且之后，使用光刻和干刻蚀工艺(例如，反应离子刻蚀工艺)图案化绝缘材料层以在如相应的图6A和图6B所示的finFETs 106和106*上形成薄硬掩模层646。薄硬掩模层646可以包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料。在一些实施例中，可以使用CVD、ALD、HDP、CVD工艺或用于沉积绝缘材料的薄层的合适工艺来沉积薄硬掩模层646。在一些实施例中，薄硬掩模层646可以具有在从约2nm至约8nm(例如，约3nm、约5nm或约7nm)的范围的厚度。基于本文公开的内容，应该意识到，用于薄硬掩模层646的其它厚度和材料均在本发明的范围和精神内。
薄硬掩模层646的形成之后可以是finFET 104的鳍结构114的回蚀刻工艺，以在绝缘材料层108*内形成凹进区域650。可以从绝缘材料层108*的顶面回蚀刻鳍结构114垂直尺寸648。在一些实施例中，垂直尺寸648可以在从约20nm至约50nm的范围内。回蚀刻工艺可以包括干蚀刻工艺(例如，使用基于氯的蚀刻剂的反应离子蚀刻工艺)。薄硬掩模层646可以防止鳍结构116在鳍结构114的回蚀刻工艺期间被回蚀刻，并且因此有助于形成不同高度的鳍结构，诸如例如鳍结构114的高度H1在从约20nm至约40nm的范围，并且鳍结构116的高度H2在从约50nm至约60nm的范围。在一些实施例中，在鳍结构114的回蚀刻工艺期间，薄硬掩模层646的厚度可以减小至在从约1nm至约3nm的范围的厚度646t。
参照图3，在操作320中，在第一finFET的回蚀刻的鳍结构上形成掩蔽区域。例如，可以在图6A和图6B的结构上毯式沉积绝缘材料层并且随后是CMP工艺以形成如图7A和图7B所示的掩蔽区域752。可以实施CMP工艺直至掩蔽区域752、绝缘材料层108*和鳍结构116的顶面基本共面。在一些实施例中，绝缘材料层108*和鳍结构116的顶面可以用作CMP停止层。在一些实施例中，可以使用干和/或湿蚀刻工艺代替CMP工艺或与CMP工艺结合来形成掩蔽区域752。掩蔽区域752可以包括例如氧化硅、氮化硅、氮氧化硅、低k介电材料或合适的绝缘材料。在一些实施例中，可以使用CVD、ALD、HDP CVD工艺或用于沉积绝缘材料层的合适工艺来沉积用于形成掩蔽区域752的绝缘材料层。基于本文公开的内容，应该意识到，用于掩蔽区域752的其它材料均在本发明的范围和精神内。
参照图3，在操作325中，形成STI区域。例如，如图8A和图8B所示，形成STI区域108。STI区域108可以通过回蚀刻图7A和图7B所示的结构的绝缘材料层108*形成。在一些实施例中，可以在绝缘材料层108*的回蚀刻期间蚀刻掩蔽区域752。用于回蚀刻绝缘材料层108*的蚀刻剂可以具有与掩蔽区域752和绝缘材料层108*类似的蚀刻选择性。
可以例如通过干蚀刻工艺、湿蚀刻工艺或它们的组合来实施绝缘材料层108*的回蚀刻。在一些实施例中，干蚀刻工艺可以包括使用具有在从约1mTorr至约5mTorr的范围的压力的八氟环丁烷(C4F8)、氩(Ar)、氧(O2)和氦(He)、三氟甲烷(CHF3)和He、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯气(Cl2)和O2、溴化氢(HBr)、O2和He或它们的组合的气体混合物的等离子体干蚀刻。在一些实施例中，湿蚀刻工艺可以包括使用稀释的氢氟酸(DHF)处理、过氧化铵混合物(APM)、过氧化氢混合物(SPM)、热去离子水(DI水)或它们的组合。在一些实施例中，湿蚀刻工艺可以包括使用可以使用氨(NH3)和氢氟酸(HF)作为蚀刻剂和惰性气体(诸如例如Ar、氙(Xe)、He或它们的组合)的蚀刻工艺。在一些实施例中，蚀刻工艺中使用的HF和NH3的流率的每个均可以在从约10sccm至约100sccm(例如，约20sccm、30sccm或40sccm)的范围。在一些实施例中，可以在约5mTorr至约100mTorr(例如，约20mTorr、约30mTorr或约40mTorr)的范围的压力下和约50℃至约120的范围的高温下实施蚀刻工艺。
参照图3，在操作330中，沉积介电层。例如，如图9A和图9B所示，可以在图8A和图8B的结构上毯式沉积介电层125*。介电层125*可以在随后的工艺中形成介电层125(如图1A至图1B和图2A至图2B所示)。介电层125*可以包括合适的介电材料，诸如例如氧化硅，并且可以使用诸如例如CVD或ALD的合适的介电材料沉积工艺来沉积。
参照图3，在操作335中，在第一和第二finFET的鳍结构上形成多晶硅结构和外延区域。例如，多晶硅结构1056以及外延区域118和120可以如图10A和图10B所示形成。可以在图9A和图9B的结构上形成多晶硅结构1056。在一些实施例中，多晶硅结构1056的垂直尺寸1056t可以在从约90nm至约200nm的范围内。在一些实施例中，在随后的工艺期间，可以在栅极替换工艺中替换多晶硅结构760以及硬掩模层1058和1060，以形成以上讨论的栅极结构110。
在一些实施例中，可以通过多晶硅的毯式沉积形成多晶硅结构1056，随后是沉积的多晶硅的光刻和蚀刻。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其它合适的沉积方法或它们的组合。光刻可以包括光刻胶涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如硬烘烤)、其它合适的工艺或它们的组合。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其它蚀刻方法(例如，反应离子蚀刻)。
在一些实施例中，可以在多晶硅结构1056上图案化硬掩模层1058和1060以保护多晶硅结构1056免受随后工艺步骤的影响。硬掩模层1058和1060可以包括诸如例如氮化硅的绝缘材料。
硬掩模层1058和1060的形成随后是多晶硅结构1056的侧壁上的间隔件112的形成。间隔件112可以选择性地形成在多晶硅结构1056的侧壁上，并且可以不形成在图9A和图9B的介电层125*上。间隔件112的选择性形成可以包括表面处理和沉积工艺。表面处理可以包括将介电层125*和多晶硅结构1056暴露于抑制剂，以在介电层125*的顶面上形成抑制层(未示出)，并且在多晶硅结构1056的侧壁上形成H-或F-封端的表面。抑制层可以具有羟基封端的表面。H-或F-封端的表面可以促进间隔件112的材料的沉积。表面处理可以进一步包括通过将疏水组分(例如，具有碳的组分)包括至羟基封端的表面，将羟基封端的表面选择性地转化为疏水表面。在一些实施例中，可以使用在约45℃下实施的蚀刻工艺来从羟基封端的表面除去原生氧化物，以将羟基封端的表面转化为疏水表面。在一些实施例中，使用诸如例如三氟化氮、氨、氟化氢、其它合适的气体和/或它们的组合的工艺气体来实施蚀刻工艺。在一些实施例中，蚀刻工艺使用三氟化氮和氢气的组合气体来实施。在一些实施例中，使用氟化氢和氨的组合气体来实施蚀刻工艺。疏水表面可以防止间隔件112的材料在介电层125*上的沉积。表面处理随后可以是间隔件112的材料的沉积。
在一些实施例中，可以使用例如CVD或ALD沉积间隔件112的材料。可以在沉积工艺之前和期间实施表面处理。沉积工艺随后是例如氧等离子体处理以去除介电层125*的顶面上的疏水性组分和抑制层。在一些实施例中，间隔件112可以包括(i)介电材料，诸如例如氧化硅、碳化硅、氮化硅、氮氧化硅，(ii)氧化物材料，(iii)氮化物材料，(iv)低k材料，或(v)它们的组合。在一些实施例中，介电层125*可以包括氧化硅，并且间隔件112可以包括氮化硅。
间隔件112的选择性形成随后是通过从未由多晶硅结构1056和间隔件112覆盖的区域蚀刻介电层125*形成介电层125(如图10A和图10B所示)。蚀刻工艺可以包括使用例如稀释的HF的湿蚀刻工艺。该蚀刻工艺可以蚀刻来自鳍结构114和116的顶面的原生氧化物。在一些实施例中，该蚀刻工艺可以蚀刻STI区域108的部分并且因此形成STI区域108的弯曲顶面108s。
介电层125*的蚀刻随后是相应的鳍结构114和116上的外延区域118和120的生长。在一些实施例中，可以通过(i)化学汽相沉积(CVD)(例如低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)它们的组合生长外延区域118和120。在一些实施例中，可以通过外延沉积/部分蚀刻工艺生长外延区域118和120，其重复外延沉积/部分蚀刻工艺至少一次。这种重复的沉积/部分蚀刻工艺也称为“循环沉积蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)生长外延区域118和120，其中，添加蚀刻气体以促进鳍结构114和116的暴露表面上但不在绝缘材料(例如，STI区域108的介电材料)上的半导体材料的选择性生长。
在一些实施例中，外延区域118和120可以是p型或n型。在一些实施例中，外延区域118和120可以是彼此相反的掺杂类型。在一些实施例中，p型外延区域118和120可以包括SiGe，并且可以使用p型掺杂剂(诸如例如硼、铟或镓)在外延生长工艺期间原位掺杂。对于p型原位掺杂，可以使用诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)的p型掺杂前体和/或其它p型掺杂前体。在一些实施例中，n型外延区域118和120可以包括Si，并且可以使用n型掺杂剂(诸如例如磷或砷)在外延生长工艺期间原位掺杂。对于n型原位掺杂，可以使用诸如但不限于磷化氢(PH3)、砷化氢(AsH3)的n型掺杂前体和/或其它n型掺杂前体。
在一些实施例中，代替外延区域118和120的生长，在介电层125*的蚀刻随后可以是鳍结构114和116的回蚀刻以形成鳍结构214和216，如以上参照图2A和图2B讨论的。如以上讨论的，鳍结构214和216的形成随后可以是S/D区域218、220和218*的外延生长。
参照图3，在操作340中，用栅极结构替换多晶硅结构。例如，可以在去除多晶硅结构1056之后形成如图11A和11B所示的栅极结构110。在一些实施例中，如图11A和11B所示，在多晶硅结构1056的去除之前，形成ESL 126和ILD层128。在一些实施例中，ESL 126可以包括例如SiNx、SiON、SiC、SiCN、BN、SiBN、SiCBN或它们的组合。在一些实施例中，ESL 126可以包括通过低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、化学汽相沉积(CVD)或原子层沉积(ALD)形成的氮化硅。在一些实施例中，ILD层128可以包括介电材料。可以使用适用于可流动介电材料(例如，可流动氧化硅)的沉积方法来沉积ILD层128的介电材料。例如，可以使用可流动CVD(FCVD)沉积用于ILD层128的可流动氧化硅。
可以使用干蚀刻工艺(例如，反应离子蚀刻)或湿蚀刻工艺来实施多晶硅结构1056以及硬掩模层1058和1060的去除。在一些实施例中，用于蚀刻多晶硅结构1056以及硬掩模层1058和1060的气体蚀刻剂可以包括氯、氟或溴。在一些实施例中，可以使用NH4OH湿蚀刻来去除多晶硅结构1056，或可以使用干蚀刻以及随后的湿蚀刻工艺来去除多晶硅结构1056。
栅极结构110的形成可以包括介电层122的沉积。介电层122可以包括氧化硅并且可以通过CVD、原子层沉积(ALD)、物理汽相沉积(PVD)、电子束蒸发或其它合适的工艺形成。在一些实施例中，介电层122可以包括(i)氧化硅、氮化硅和/或氧氮化硅层，(ii)高k介电材料，诸如例如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物的高k介电材料，或(iv)它们的组合。可以通过ALD和/或其它合适的方法形成高k介电层。在一些实施例中，介电层122可以包括绝缘材料层的单层或堆叠件。
介电层122的沉积随后可以是栅电极124的沉积。栅电极124可以包括单个金属层或金属堆叠层。金属堆叠层可以包括彼此不同的金属。在一些实施例中，栅电极124可以包括合适的导电材料，诸如例如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和/或它们的组合。可以通过ALD、PVD、CVD或其它合适的沉积工艺形成栅电极124。
可以通过CMP工艺平坦化沉积的介电层122和栅电极124。如图11A和11B所示，CMP工艺可以使介电层122和栅电极124的顶面与ILD层128的顶面共面。
参照图3，在操作345中，在外延区域上形成S/D接触开口。例如，如图12A和12B所示，可以在相应的外延区域114和116上形成S/D接触开口1262和1266。S/D接触开口1262和1266的形成可以包括(i)去除位于外延区域118和120上面的ILD层128的部分，(ii)去除位于ILD层128的蚀刻部分下面的ESL 126的部分。ILD层128的部分的去除可以包括使用光刻图案化以暴露对应于ILD层128的将要去除的部分的ILD层128的顶面上的区。可以通过干蚀刻工艺去除ILD层128的部分。在一些实施例中，干蚀刻工艺可以是基于氟的工艺。
ILD蚀刻工艺可以包括两个步骤。在第一蚀刻步骤中，可以使用流率在从约50sccm至约500sccm的范围的CF4气体实施蚀刻。在第二蚀刻步骤中，可以使用包括流率在从约5sccm至约50sccm的范围的C4F6气体、流率在从约100sccm至约500sccm的范围的Ar气体和流率在从约5sccm至约50sccm的范围的O2气体实施蚀刻。在一些实施例中，第一和第二蚀刻步骤的每个均可以实施在从约1秒至约60秒的范围的时间周期。在一些实施例中，第一和第二蚀刻步骤的每个均可以在约10℃至约100℃的范围的温度下、在从约3mTorr至约500mTorr的范围的压力下和在从约300W至约800W的范围的RF功率下实施。在一些实施例中，第一蚀刻步骤具有比第二蚀刻步骤更高的蚀刻速率。
ILD层128的部分的蚀刻随后可以是位于ILD层128的蚀刻部分下面的ESL 126的部分的干蚀刻。在一些实施例中，可以用两个步骤蚀刻ESL126的这些部分。在第一蚀刻步骤中，可以使用气体混合物实施蚀刻，气体混合物包括流率在从约5sccm至约50sccm的范围的二氟甲烷(CH2F2)气体和流率在从约10sccm至约100sccm的范围的四氟化碳(CF4)气体。在第二蚀刻步骤中，可以使用气体混合物实施蚀刻，气体混合物包括流率在从约5sccm至约50sccm的氟代甲烷(CH3F)气体、流率在从约100sccm至约500sccm的Ar气体和流率在从约100sccm至约500sccm的H2气体。在一些实施例中，第一和第二蚀刻步骤的每个均可以实施在从约1秒至约60秒的范围的时间周期。在一些实施例中，第一和第二蚀刻步骤的每个均可以在约10℃至约100℃的范围的温度下、在从约10mTorr至约100mTorr的范围的压力下和在从约500W至约800W的RF功率下实施。在一些实施例中，第一蚀刻步骤具有比第二蚀刻步骤更高的蚀刻速率。
在一些实施例中，如图12A和图12B所示，S/D接触开口1262和1266的形成随后可以是金属硅化物层134和138的形成。在一些实施例中，用于形成金属硅化物的金属可以包括Co、Ti或Ni。在一些实施例中，通过ALD或CVD沉积TiN、Ti、Ni、Co或它们的组合，以沿着S/D接触开口1262和1266的表面形成扩散阻挡层(未示出)。该扩散阻挡层的沉积随后是在从约700℃至约900℃的范围内的温度下的快速热退火工艺以形成金属硅化物层134和138。
参照图3，在操作350中，在S/D接触开口中形成S/D接触结构。例如，如图13A和图13B所示，可以在接触开口1262和1266中形成S/D接触结构130、132和132*。相应的接触结构130和132的导电区域136和140的形成可以包括导电区域136和140的材料的沉积。可以在图12A和图12B的结构上使用例如PVD、CVD或ALD来实施导电区域136和140的材料的沉积。在一些实施例中，导电区域136和140可以包括诸如例如W、Al、Co、Cu的导电材料或合适的导电材料。
导电区域136和140的材料的沉积随后是CMP工艺以使导电区域136和140的顶面与ILD层128的顶面共面。在一些实施例中，CMP工艺可以使用磨料浓度在从约0.1％至约3％的范围的硅或铝磨料。在一些实施例中，硅或铝磨料对于导电区域136和140中的W金属可以具有小于7的pH值，或对于导电区域136和140中的钴(Co)或铜(Cu)金属可以具有大于7的pH值。
上述实施例描述了用于在同一衬底上同时制造具有不同鳍结构的半导体器件的结构和方法。这种实施例提供了制造具有彼此不同的鳍高度和鳍至鳍间距的finFET的方法，使用共享的工艺步骤来同时形成finFET的一个或多个组件(例如，STI区域、多晶硅结构、栅极结构)。与用于制造不同配置的鳍结构的其它方法相比，在同一衬底上同时制造具有不同配置的鳍结构的finFET有助于实现更简单和更具成本效益的制造工艺。
在一些实施例中，在衬底上形成第一和第二finFET的方法包括：在衬底上分别形成第一和第二finFET的第一和第二鳍结构。第一和第二鳍结构具有彼此大致相等的相应的第一和第二垂直尺寸。该方法还包括修改第一鳍结构，从而使得第一鳍结构的第一垂直尺寸小于第二鳍结构的第二垂直尺寸，并且在修改的第一鳍结构和第二鳍结构上沉积介电层。该方法还包括在介电层上形成多晶硅结构并且在多晶硅结构的侧壁上选择性地形成间隔件。
在一些实施例中，在衬底上形成第一和第二finFET的方法包括：在衬底上分别形成第一和第二finFET的第一和第二对鳍结构，其中，第一对鳍结构的鳍至鳍间距小于第二对鳍结构的鳍至鳍间距。该方法还包括修改第一对鳍结构，从而使得第一对鳍结构的第一垂直尺寸小于第二对鳍结构的第二垂直尺寸，并且在修改的第一对鳍结构和第二对鳍结构上方形成多晶硅结构。该方法还包括在多晶硅结构的侧壁上选择性地形成间隔件，并且在多晶硅结构和间隔件下方形成介电层。
在一些实施例中，半导体器件包括位于衬底上的第一和第二finFET。第一finFET包括具有第一垂直尺寸的第一鳍结构和位于第一鳍结构上的第一外延区域。第二finFET包括具有大于第一垂直尺寸的第二垂直尺寸的第二鳍结构和位于第二鳍结构上的第二外延区域。该半导体器件还包括位于第一和第二鳍结构上方的栅极结构、位于栅极结构的侧壁上的间隔件以及在位于栅极结构和间隔件下方的介电层。
在一些实施例中，在衬底上形成第一和第二finFET的方法包括：在衬底上分别形成第一和第二finFET的第一和第二鳍结构。第一和第二鳍结构具有彼此相等的相应的第一和第二垂直尺寸。该方法还包括修改第一鳍结构，从而使得第一鳍结构的第一垂直尺寸小于第二鳍结构的第二垂直尺寸，并且在修改的第一鳍结构和第二鳍结构上方形成多晶硅结构。该方法还包括在多晶硅结构的侧壁上选择性地形成间隔件，使修改的第一鳍结构和第二鳍结构凹进，以及在凹进的修改的第一鳍结构和凹进的第二鳍结构上形成外延源极/漏极区域。
在一些实施例中，在衬底上形成第一和第二finFET的方法包括：在衬底上分别形成第一和第二finFET的第一和第二对鳍结构，其中，第一对鳍结构的鳍至鳍间距小于第二对鳍结构的鳍至鳍间距。该方法还包括修改第一对鳍结构，从而使得第一对鳍结构的第一垂直尺寸小于第二对鳍结构的第二垂直尺寸，使修改的第一鳍结构和第二鳍结构凹进，以及在凹进的修改的第一鳍结构上形成合并的外延源极/漏极区域并且在凹进的第二鳍结构上形成外延源极/漏极区域。
在一些实施例中，半导体器件包括位于衬底上的第一和第二finFET。第一finFET包括一对鳍结构(其具有第一垂直尺寸)以及位于该对鳍结构上的合并源极/漏极外延区域。第二finFET包括第二鳍结构(其具有大于第一垂直尺寸的第二垂直尺寸)以及位于第二鳍结构上的源极/漏极外延区域。该半导体器件还包括位于第一和第二鳍结构上方的栅极结构、位于栅极结构的侧壁上的间隔件以及位于栅极结构和间隔件下方的介电层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种在衬底上形成第一场效应晶体管和第二场效应晶体管(finFET)的方法，所述方法包括：
在所述衬底上分别形成所述第一场效应晶体管和所述第二场效应晶体管的第一鳍结构和第二鳍结构，所述第一鳍结构和所述第二鳍结构具有彼此相等的相应的第一垂直尺寸和第二垂直尺寸；
修改所述第一鳍结构，使得所述第一鳍结构的所述第一垂直尺寸小于所述第二鳍结构的所述第二垂直尺寸；
在修改的第一鳍结构和所述第二鳍结构上沉积介电层；
在所述介电层上形成多晶硅结构；以及
在所述多晶硅结构的侧壁上选择性地形成间隔件。
2.根据权利要求1所述的方法，其中，修改所述第一鳍结构包括：
在所述第一鳍结构和所述第二鳍结构的顶面上沉积绝缘材料层；
图案化沉积的绝缘材料层以暴露所述第一鳍结构的顶面并且掩蔽所述第二鳍结构的顶面；以及
蚀刻所述第一鳍结构的部分。
3.根据权利要求1所述的方法，其中，修改所述第一鳍结构包括：
在所述第一鳍结构和所述第二鳍结构以及所述衬底上沉积第一绝缘材料层；
平坦化所述第一绝缘材料层，使得所述第一绝缘材料层的顶面与所述第一鳍结构和所述第二鳍结构的顶面共面；
在所述第一鳍结构和所述第二鳍结构以及平坦化的第一绝缘材料层的顶面上沉积第二绝缘材料层；
图案化所述第二绝缘材料层以暴露所述第一鳍结构的顶面并且掩蔽所述第二鳍结构的顶面；
蚀刻所述第一鳍结构的部分；以及
去除图案化的第二绝缘材料层。
4.根据权利要求1所述的方法，还包括形成浅沟槽隔离(STI)区域，其中，形成所述浅沟槽隔离区域包括：
在所述第一鳍结构和所述第二鳍结构以及所述衬底上沉积绝缘材料层；
平坦化所述绝缘材料层，使得所述绝缘材料层的顶面与所述第一鳍结构和所述第二鳍结构的顶面共面；
在修改的第一鳍结构上形成绝缘区域，使得所述绝缘区域、所述第二鳍结构、平坦化的绝缘材料层的顶面彼此共面；以及
蚀刻所述平坦化的绝缘材料层，从而使得所述平坦化的绝缘材料层的顶面位于所述修改的第一鳍结构和所述第二鳍结构的顶面之下。
5.根据权利要求1所述的方法，其中，所述第一垂直尺寸和所述第二垂直尺寸之间的差在从20nm至50nm的范围。
6.根据权利要求1所述的方法，其中，在所述多晶硅结构的侧壁上选择性地形成所述间隔件包括对所述介电层和对所述多晶硅结构的侧壁实施表面处理。
7.根据权利要求1所述的方法，其中，在所述多晶硅结构的侧壁上选择性地形成所述间隔件包括：
在所述介电层上形成抑制层；
将疏水组分结合至所述抑制层；
在所述多晶硅结构的侧壁上沉积间隔件材料；以及
去除所述抑制层和所述疏水组分。
8.根据权利要求1所述的方法，还包括：
蚀刻所述介电层的位于所述修改的第一鳍结构和所述第二鳍结构上的部分；以及
在所述修改的第一鳍结构和所述第二鳍结构上形成外延区域。
9.一种在衬底上形成第一场效应晶体管和第二场效应晶体管(finFET)的方法，所述方法包括：
在所述衬底上分别形成所述第一场效应晶体管和所述第二场效应晶体管的第一对鳍结构和第二对鳍结构，
其中，所述第一对鳍结构的鳍至鳍间距小于所述第二对鳍结构的鳍至鳍间距；
修改所述第一对鳍结构，使得所述第一对鳍结构的第一垂直尺寸小于所述第二对鳍结构的第二垂直尺寸，
在修改的第一对鳍结构和所述第二对鳍结构上方形成多晶硅结构；
在所述多晶硅结构的侧壁上选择性地形成间隔件；以及
在所述多晶硅结构和所述间隔件下方形成介电层。
10.一种半导体器件，包括：
第一场效应晶体管(finFET)，位于衬底上，所述第一场效应晶体管包括：
第一鳍结构，具有第一垂直尺寸；以及
第一外延区域，位于所述第一鳍结构上；
第二场效应晶体管，位于所述衬底上，所述第二场效应晶体管包括：
第二鳍结构，具有大于所述第一垂直尺寸的第二垂直尺寸；以及
第二外延区域，位于所述第二鳍结构上；
栅极结构，位于所述第一鳍结构和所述第二鳍结构上方；
间隔件，位于所述栅极结构的侧壁上；以及
介电层，位于所述栅极结构和所述间隔件下方。
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