CN104637820A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本发明公开了一种制造半导体器件的方法和半导体器件，所述方法包括步骤：形成沿着第一方向延伸的初始鳍式有源图案；形成覆盖初始鳍式有源图案的下部的器件隔离图案；形成沿着第二方向延伸并在初始鳍式有源图案上交叉的栅极结构；形成具有第一区和第二区的鳍式有源图案；利用选择性外延生长工艺在第二区上形成初始杂质掺杂图案；以及利用等离子体掺杂工艺通过注入杂质形成杂质掺杂图案，其中第一区的上表面处于第一水平，第二区的上表面处于低于第一水平的第二水平。

Description

制造半导体器件的方法和半导体器件
相关申请的交叉引用
本专利申请要求于2013年11月14日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2013-0138426的优先权，该申请的内容以引用方式全文并入本文中。
技术领域
本发明构思一般性涉及一种制造半导体器件的方法和通过该方法制造的半导体器件，具体而言，涉及一种利用等离子体掺杂工艺制造半导体器件的方法和通过该方法制造的半导体器件。
背景技术
现在，半导体器件因为它们具有许多有益特征而广泛用于电子工业中，所述有益特征诸如可以小型化、多功能性和低制造成本等。这些半导体器件包括存储器器件、逻辑器件和/或同时执行各种功能的混合器件。
响应于对小型半导体器件的增长的需求，半导体器件的图案尺寸变得非常小。如果图案尺寸非常小，则应该减小用于制造这些半导体器件的加工裕量。因此，由于减小的加工裕量(诸如光刻工艺的曝光裕量)导致形成较小的图案变得非常困难。
另外，对形成高速半导体器件的需求也增大了。因此，已进行各种研究以满足对形成小型半导体器件和高速半导体器件的需求。
特定半导体器件包括鳍结构，诸如鳍式场效应晶体管(FinFET)。制造这些鳍结构的方法包括利用等离子体工艺的掺杂。例如，参见美国专利No.8,409,939、No.8,298,925和No.8,124,507,它们的每一个的全文以引用方式并入本文。
发明内容
本发明构思的一方面是提供了一种利用等离子体掺杂工艺制造半导体器件的方法以及通过该方法制造的半导体器件。该半导体器件可具有鳍式场效应晶体管(FinFET)。
在一个示例实施例中，该方法可包括步骤：通过部分地蚀刻衬底形成初始鳍式有源图案，该初始鳍式有源图案沿着第一方向延伸；形成覆盖初始鳍式有源图案的下部的器件隔离图案；形成在初始鳍式有源图案上交叉的栅极结构，该栅极结构沿着第二方向延伸，并且初始鳍式有源图案具有未被栅极结构覆盖的暴露的上部；通过蚀刻初始鳍式有源图案的暴露的上部形成具有第一区和第二区的鳍式有源图案，第一区位于栅极结构下方，第二区位于栅极结构的两侧，其中第一区具有侧壁表面，第二区具有上表面；利用等离子体掺杂工艺在第一区的侧壁表面和第二区的上表面形成杂质掺杂区；以及利用选择性外延生长工艺在第二区上形成杂质掺杂图案，其中第一区的上表面处于第一水平，第二区的上表面处于低于第一水平的第二水平。
该方法还可包括在等离子体掺杂工艺之后将衬底退火，并且其中杂质掺杂区在第一区的侧壁表面的厚度和在第二区的上表面的厚度实质上相等。
杂质掺杂区沿着第一区的侧壁表面和沿着第二区的上表面可具有实质上均匀的厚度。
将衬底退火的方法可包括：在第一温度对杂质掺杂区执行第一热处理；以及在高于第一温度的第二温度对杂质掺杂区执行第二热处理。
第一热处理可包括选自快速热退火(RTA)、快速热氧化、等离子体退火和微波退火中的至少一种。
第二热处理可包括选自尖峰RTA、闪光(flash)RTA和激光退火中的至少一个。
等离子体掺杂工艺可包括：将杂质气体供应至衬底；形成等离子体，以将杂质气体中的杂质离子化；以及通过向衬底供应偏压将离子化的杂质注入第一区的侧壁和第二区的上表面中。
杂质气体可包括硼(B)。
杂质气体还可包括碳(C)。
杂质掺杂图案可具有压应力。
杂质气体可包括选自砷(As)和磷(P)中的至少一个。
杂质掺杂图案可具有张应力。
等离子体掺杂工艺还可包括将稀释气体供应至衬底。
稀释气体可包括选自氩(Ar)、氖(Ne)、氦(He)、氢(H)、氪(Kr)和氙(Xe)中的至少一种元素。
所述方法还可包括去除形成在第二区的上表面的杂质掺杂区。
形成杂质掺杂图案的方法还可包括：在选择性外延生长工艺期间利用原位工艺将至少一种杂质供应至杂质掺杂图案。
所述方法还可包括去除在等离子体掺杂工艺期间形成的副产物。
所述方法还可包括在等离子体掺杂工艺之后在杂质掺杂区上形成钝化层。
形成钝化层的方法可包括将氧等离子体供应至杂质掺杂区。
所述方法还可包括在等离子体掺杂工艺之后执行敲入(knock-in)工艺。可利用选自氩(Ar)、氖(Ne)、氦(He)、氢(H)、氪(Kr)和氙(Xe)中的至少一个执行敲入工艺。
形成栅极结构的方法可包括：在初始鳍式有源图案上依次形成介电层和材料层；在材料层上形成沿着第二方向延伸的掩模图案；通过利用掩模图案作为蚀刻掩模对材料层和介电层进行蚀刻来形成线图案和介电层图案；以及在线图案和介电层图案的侧壁上形成间隔件。
所述方法还可包括：通过去除栅极结构的一部分形成沟槽，以暴露器件隔离图案的一部分和鳍式有源图案的第一区；在暴露在沟槽中的器件隔离图案和第一区上共形地形成介电层图案；以及在介电层图案上形成填充沟槽的栅电极。
在另一示例实施例中，一种制造半导体器件的方法包括步骤：制备衬底；在衬底上形成鳍式有源图案，鳍式有源图案沿着第一方向延伸，并具有第一部分和第二部分，其中第一部分从第二部分向上延伸并具有侧壁表面，并且第一部分的上表面处于第一水平，第二部分的上表面处于低于第一水平的第二水平；形成覆盖鳍式有源图案的下部的器件隔离图案；形成在鳍式有源图案上交叉的栅极结构，栅极结构沿着垂直于第一方向的第二方向延伸，其中第一部分位于栅极结构下方，第二部分位于栅极结构的两侧；以及利用等离子体掺杂工艺在第一部分的侧壁表面和第二部分的上表面形成杂质掺杂区。杂质掺杂区沿着第一区的侧壁表面的厚度和沿着第二区的上表面的厚度可实质上相等且均匀。
该方法还可包括利用选择性外延生长工艺在第二区上形成杂质掺杂图案。
在一个实施例中，杂质掺杂图案的各个杂质掺杂带的宽度实质上均匀。
等离子体掺杂工艺还可包括：将杂质气体供应至衬底；形成等离子体，以将杂质气体中的杂质离子化；以及通过将偏压供应至衬底将离子化的杂质注入第一区的侧壁和第二区的上表面中。
形成栅极结构的步骤还可包括：在初始鳍式有源图案上依次形成介电层和材料层；在材料层上形成沿着第二方向延伸的掩模图案；通过利用掩模图案作为蚀刻掩模对材料层和介电层进行蚀刻来形成线图案和介电层图案；以及在线图案和介电层图案的侧壁上形成间隔件。
在本发明构思的另一示例实施例中，一种制造半导体器件的方法可包括步骤：通过部分地蚀刻衬底形成初始鳍式有源图案，该初始鳍式有源图案沿着第一方向延伸；形成覆盖初始鳍式有源图案的下部的器件隔离图案；形成在初始鳍式有源图案上交叉的图案结构，该图案结构沿着第二方向延伸，并且初始鳍式有源图案具有未被图案结构覆盖的暴露的上部；通过蚀刻初始鳍式有源图案的暴露的上部形成具有第一区和第二区的鳍式有源图案，第一区位于图案结构下方并具有上表面，第二区位于图案结构的两侧并具有上表面；利用选择性外延生长工艺在第二区上形成初始杂质掺杂图案；以及通过利用等离子体掺杂工艺注入杂质从初始杂质掺杂图案形成杂质掺杂图案，其中第一区的上表面处于第一水平，第二区的上表面处于低于第一水平的第二水平。
所述方法还可包括在等离子体掺杂工艺之后将杂质掺杂图案退火。
将杂质掺杂图案退火的方法可包括选自尖峰RTA、闪光RTA和激光退火中的至少一种。
所述方法还可包括执行离子束掺杂工艺，以将杂质注入杂质掺杂图案中。
在本发明构思的另一示例实施例中，一种半导体器件，可包括：鳍式有源图案，其从衬底突出并沿着第一方向延伸，该鳍式有源图案包括具有第一竖直厚度并具有侧壁的第一区和具有第二竖直厚度并具有上表面的第二区，第二竖直厚度小于第一竖直厚度；图案结构，其在鳍式有源图案的第一区上交叉，该图案结构沿着第二方向延伸；以及杂质掺杂图案，其在鳍式有源图案的第二区上具有杂质浓度，其中杂质掺杂图案沿着第一区的侧壁的杂质浓度实质上均匀。
该半导体器件还可包括覆盖鳍式有源图案的下部的器件隔离图案，其中第一区的上表面高于器件隔离图案的上表面，并且第二区的上表面低于器件隔离图案的上表面。
杂质掺杂图案的上表面可高于器件隔离图案的上表面，但低于图案结构的上表面。
杂质掺杂图案的侧壁的杂质浓度可高于杂质掺杂图案的底部的杂质浓度。
第一区的侧壁的杂质浓度可高于第二区的上表面的杂质浓度。
附图说明
通过对如附图中示出的示例实施例的更加具体的描述，本公开的以上和其它特点和优点将变得清楚，图中相同的附图标记在不同的附图中指代相同的部件。附图不一定按照比例绘制，而是重点在于示出公开的实施例的原理。
图1A至图1D是示出根据本发明构思的示例实施例的半导体器件的透视图和剖视图。
图2A至图2D是示出根据本发明构思的另一示例实施例的半导体器件的透视图和剖视图。
图3A至图10A是示出制造根据本发明构思的示例实施例的半导体器件的方法的透视图。
图3B至图10B是示出对应于图10A的线Ⅰ-Ⅰ'的制造根据本发明构思的示例实施例的半导体器件的方法的剖视图。
图11A至图20A是示出制造根据本发明构思的示例实施例的半导体器件的方法的透视图。
图11B至图20B是示出对应于图20A的线Ⅰ-Ⅰ'的制造根据本发明构思的示例实施例的半导体器件的方法的剖视图。
图21A至图25A是示出制造根据本发明构思的示例实施例的半导体器件的方法的透视图。
图21B至图25B是示出对应于图21A至图25A的线Ⅰ-Ⅰ'的制造根据本发明构思的示例实施例的半导体器件的方法的剖视图。
图26A是示出常规鳍式场效应晶体管的杂质掺杂图案中的杂质浓度分布的剖视图。
图26B是示出根据本发明构思的示例实施例制造的鳍式场效应晶体管的杂质掺杂图案中的杂质浓度分布的剖视图。
图27A是示出包括根据本发明构思的示例实施例的半导体器件的存储卡的示意性框图。
图27B是示出包括根据本发明构思的示例实施例的半导体器件的信息处理系统的示例的示意性框图。
具体实施方式
现在，将在下文中参照附图更加完全地描述示例实施例；然而，它们可按照不同的形式实现，并且不应理解为限于本文阐述的示例实施例。
如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，所述一个元件可直接连接至或耦接至所述另一元件，或者可存在中间元件。相反，当一个元件被称作“直接连接至”或“直接耦接至”另一元件或者“接触”另一元件时，则不存在中间元件。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”对“直接在……之间”、“邻近”对“直接邻近”、“在……上”对“直接在……上”、“在……下”对“直接在……下”等)。
应该理解，虽然本文中可使用术语“第一”、“第二”等来描述各个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。除非上下文明确指示不是这样，否则这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离示例实施例的教导。
在附图中，为了清楚地示出，可夸大层和区的尺寸。在整个说明书中，相同的附图标记指代相同元件。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(或一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。这样，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且将相应地解释本文所用的空间相对描述语。
除非本文中指明不是这样或通过上下文清楚地相反定义，否则应该理解，在描述实施例的上下文(尤其是在权利要求的上下文)中使用的术语“一”、“一个”、“该”和相似指示包括单数和复数两种形式。应该理解，除非另外指明，否则术语“包括”是开放性术语(即，意指“包括，但不限于”)。
除非另外限定，否则本文中使用的所有技术术语和科学术语具有与本领域的普通技术人员之一通常理解的含义相同的含义。应该理解，除非指明不是这样，否则本文提供的任何和所有示例或示例性术语的使用仅旨在更好地示出示例实施例，而非限制本发明构思的范围。
将参照透视图、剖视图和/或平面图描述示例实施例。例如，可根据制造技术和/或公差修改示例示图的轮廓。因此，示例实施例并不旨在限制范围，而是覆盖可由于制造工艺的变化导致的所有改变和修改。因此，附图中示出的区域以示意性形式显示，并且区域的形状简单地以示出而非限制的方式呈现。
下文中，将参照附图详细描述本发明构思的示例实施例。
图1A是示出根据本发明构思的示例实施例的半导体器件的透视图。图1B是示出对应于图1A的线Ⅰ-Ⅰ'的半导体器件的剖视图。图1C是示出对应于图1A的线Ⅱ-Ⅱ'的半导体器件的剖视图。图1D是示出对应于图1A的线Ⅲ-ⅠⅢ'的半导体器件的剖视图。
参照图1A至图1D，半导体器件包括衬底100、鳍式有源图案122、器件隔离图案106、图案结构120、第一杂质掺杂图案132a和第二杂质掺杂图案132b。
在特定实施例中，衬底100可包括体硅衬底或绝缘体上硅(SOI)衬底。例如，衬底100可包括硅(Si)、锗化硅(SiGe)、锑化铟(InSb)、碲化铅(PbTe)、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)和/或锑化镓(GaSb)。衬底100还可包括形成在底部衬底上的外延层。
鳍式有源图案122可沿着第一方向延伸。例如，第一方向可为沿着X轴的。鳍式有源图案122可包括多个鳍式有源图案。所述多个鳍式有源图案可朝着第一方向延伸，并且沿着第二方向彼此间隔开基本相等的距离。例如，第二方向可为沿着Y轴的。鳍式有源图案122可为衬底100的一部分。在一个实施例中，例如，鳍式有源图案122包括从衬底100生长的外延层。
鳍式有源图案122可沿着第三方向从衬底突出。例如，第三方向可为沿着Z轴的(例如，竖直)。在一个实施例中，鳍式有源图案122具有形成在第一有源图案区中的第一部分122a和形成在第二有源图案区中的第二部分122b，这两个部分均从衬底100突出。第一部分122a(本文还称作第一区122a)可具有从衬底100开始的第一厚度ACT_D1，第二部分122b(本文还称作第二区122b)可具有从衬底100开始的第二厚度ACT_D2。第二厚度ACT_D2可小于第一厚度ACT_D1。第二区122b可设置在第一区122a的两侧。第一部分122a和第二部分122b可形成颠倒的T形形状。例如，第一部分122a可包括鳍式有源图案122的竖直厚度示为ACT_D1或更大的整个部分，第二部分122b可包括鳍式有源图案122的竖直厚度示为ACT-D2的剩余部分。第一杂质掺杂区132a和第二杂质掺杂区132b设置在第二部分122b上的第二有源图案区中，第二有源图案区设置在第一有源图案区的两侧。
器件隔离图案106可覆盖鳍式有源图案122的侧壁的下部。例如，器件隔离图案106可覆盖鳍式有源图案122的第一区122a的下部。第一区122a的上表面的水平可高于器件隔离图案106的上表面的水平。相反，鳍式有源图案的第二区122b的上表面的水平可等于或低于器件隔离图案106的上表面的水平。器件隔离图案106可包括例如氧化硅、氮化硅和/或氧氮化硅。
图案结构120可包括绝缘图案112、线图案114和/或间隔件116。线图案114可具有例如在鳍式有源图案122上交叉的线形形状。例如，线图案114可沿着Y轴延伸。尽管仅示出了一条线，但是线图案114可包括多条线。线图案114的所述多个线可沿着X方向以基本相等的距离彼此间隔开。在特定实施例中，线图案114可为鳍式场效应晶体管(FinFET)的栅电极的一部分。例如，线图案可包括形成栅电极的导电材料。图案结构120可因此包括沿着Y方向延伸并沿着X方向彼此分离的多个栅极结构。
线图案114可覆盖器件隔离图案106和鳍式有源图案122的第一区122a的一部分。线图案114可包括具有第一厚度CP_D1的第一区114a和具有第二厚度CP_D2的第二区114b。注意，本文所用的术语“图案”可指一组重复元件或单个元件。例如，本文描述的线图案可指代单条线，或指代通过相同的图案化工艺形成的彼此间隔开的一组线。线图案114的第一区114a可设置在鳍式有源图案122的第一区122a上。线图案114的第二区114b可设置在器件隔离图案106上。线图案114的第一区114a的上表面的水平可基本等于线图案114的第二区114b的上表面的水平。线图案114可覆盖鳍式有源图案122的第一区122a的上表面和侧壁。在一个实施例中，绝缘图案112设置在鳍式有源图案122的第一区122a与线图案114之间，如图1D所示。
线图案114可包括例如硅(Si)或锗化硅(SiGe)。线图案114还可包括金属或金属化合物。例如，线图案114可包括选自钨(W)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)中的至少一个。
设置在鳍式有源图案122的第一区122a与线图案114之间的绝缘图案112可沿着Y轴方向延伸。绝缘图案112可作为鳍式场效应晶体管(FinFET)的栅极介电层。绝缘图案112可包括例如氧化硅(SixOy)。绝缘图案112还可包括介电常数比氧化硅层的介电常数更高的高k介电层。例如，绝缘图案112可包括选自氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌中的至少一个。
间隔件116可设置在线图案114和绝缘图案112的侧壁处，并且可沿着Y轴方向延伸。间隔件116可包括例如氮化硅、氧化硅和/或氧氮化硅。
间隔件116可包括具有第一厚度SP_D1(还称作第一高度)的第一区116a和具有比第一厚度SP_D1更厚或更大的第二厚度SP_D2(还称作第二高度)的第二区116b。间隔件116的第一区116a可设置在鳍式有源图案122的第一区112a上。间隔件116的第二区116b可设置在器件隔离图案106上。间隔件116的第一区116a和第二区116b的最上面的表面可位于基本相同的水平。间隔件116的侧壁的下部和鳍式有源图案122的第一区122a的侧壁的最上面的部分可位于基本相同的水平，如图1B所示。因此，这些侧壁在Z方向上可具有重叠的高度。因此，鳍式有源图案122的第一区122a的侧壁可在间隔件116的底部关于衬底暴露出来。
图案结构120可包括设置在线图案114上的掩模图案110。掩模图案110也可沿着Y轴方向延伸。掩模图案110可包括例如氮化硅和/或氧氮化硅。
第一杂质掺杂图案132a和第二杂质掺杂图案132b可设置在鳍式有源图案122的第二区122b上。例如，可通过等离子体掺杂工艺将n型杂质或p型杂质中的至少一个注入第一杂质掺杂图案132a和第二杂质掺杂图案132b中。沿着第一杂质掺杂图案132a的侧壁的杂质浓度可与沿着第二杂质掺杂图案132b的侧壁的杂质浓度基本相同。另外，这些杂质掺杂图案的每一个的杂质浓度沿着这些侧壁可以是均匀的。第一杂质掺杂图案132a和第二杂质掺杂图案132b的每一个在鳍式有源图案122的第一区122a的侧壁的杂质浓度沿着Z轴方向也可基本相同，并且进一步沿着这些侧壁可以是均匀的。
在一个实施例中，可通过利用选择性外延生长(SEG)工艺将第一杂质掺杂图案132a和第二杂质掺杂图案132b形成在鳍式有源图案122的第二区122b上。因此，第一杂质掺杂图案132a和第二杂质掺杂图案132b的竖直平面可具有圆形形状或多边形形状。第一杂质掺杂图案132a和第二杂质掺杂图案132b(例如，沿着Y轴方向)的水平宽度可大于鳍式有源图案122的第二区122b的水平宽度。第一杂质掺杂图案132a和第二杂质掺杂图案132b的上表面可位于高于器件隔离图案106的上表面而低于图案结构120的上表面的水平。然而，在特定实施例中，与上述不同的是，第一杂质掺杂图案132a和第二杂质掺杂图案132b可具有与上述不同的形状。
如果半导体器件包括鳍式PMOS晶体管，则第一杂质掺杂图案132a和第二杂质掺杂图案132b可具有压应力。可通过例如将晶格常数大于硅(Si)的晶格常数的材料(例如，锗化硅(SiGe))注入第一杂质掺杂图案132a和第二杂质掺杂图案132b中以导致压应力。在第一杂质掺杂图案132a和第二杂质掺杂图案132b中导致的压应力可增大鳍式PMOS晶体管的沟道区域中的载流子迁移率。第一杂质掺杂图案132a和第二杂质掺杂图案132b可包括例如硼(B)。第一杂质掺杂图案132a和第二杂质掺杂图案132b还可包括碳(C)，以防止或减小硼的扩散。
如果半导体器件包括鳍式NMOS晶体管，则第一杂质掺杂图案132a和第二杂质掺杂图案132b可具有张应力。可通过将晶格常数小于硅(Si)的晶格常数的材料(例如，碳化硅(SiC))注入到第一杂质掺杂图案132a和第二杂质掺杂图案132b中以导致张应力。在第一杂质掺杂图案132a和第二杂质掺杂图案132b中导致的张应力可增大鳍式NMOS晶体管的沟道区域中的载流子迁移率。第一杂质掺杂图案132a和第二杂质掺杂图案132b可包括例如磷(P)和/或砷(As)。
在特定实施例中，第一杂质掺杂图案132a和第二杂质掺杂图案132b的侧壁(例如，鳍式有源图案122的第一区122a的外侧的侧壁)的杂质浓度可高于第一杂质掺杂图案132a和第二杂质掺杂图案132b的底部(例如，第一杂质掺杂图案132a和第二杂质掺杂图案132b的在器件隔离图案106的顶表面以下的部分，诸如第一杂质掺杂图案132a和第二杂质掺杂图案132b的底表面)的杂质浓度。
第一杂质掺杂图案132a和第二杂质掺杂图案132b可具有轻掺杂漏极(LDD)结构。第一杂质掺杂图案132a和第二杂质掺杂图案132b的邻近于鳍式有源图案122的第一区122a(例如，直接邻近于和/或接触第一区122a)的部分的杂质浓度可分别低于第一杂质掺杂图案132a和第二杂质掺杂图案132b的其它部分的杂质浓度。
第一杂质掺杂图案132a和第二杂质掺杂图案132b的上表面的杂质浓度可高于第一杂质掺杂图案132a和第二杂质掺杂图案132b的特定其它部分(例如，所述上表面以下的部分)的杂质浓度。因此，在第一杂质掺杂图案132a和第二杂质掺杂图案132b的上表面与电连接至它们的接触插头之间形成的接触电阻可变小。
当通过利用等离子体掺杂工艺将杂质注入第一杂质掺杂图案132a和第二杂质掺杂图案132b中时，均匀地控制鳍式场效应晶体管(FinFET)的源极/漏极结深度，并且提高了半导体器件的晶体管性能。
图2A是示出根据本发明构思的另一示例实施例的半导体器件的透视图。图2B是示出对应于图2A的线Ⅰ-Ⅰ'的半导体器件的剖视图。图2C是对应于图2A的线Ⅱ-Ⅱ'的剖视图。图2D是对应于图2A的线Ⅲ-Ⅲ'的剖视图。
参照图2A至图2D，半导体器件可包括衬底100、鳍式有源图案122、器件隔离图案106、图案结构250、第一杂质掺杂图案220a和第二杂质掺杂图案220b。
图案结构250可包括栅极介电层图案240、栅电极242和间隔件116。
栅电极242可具有在鳍式有源图案122上交叉的线形形状。例如，栅电极242可沿着Y轴方向延伸。可通过利用包括去除如以上参照图1A至图1D描述的线图案114的置换工艺形成栅电极242。
0091栅电极242可具有多层结构。如果栅电极242具有双层结构，则栅电极242的下层242a可控制栅电极242的功函数值，并包括选自氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)和碳化钽(TaC)中的至少一个。栅电极242的上层242b可包括钨(W)和/或铝(Al)。
栅极介电层图案240可覆盖栅电极242的侧壁和底部，并可沿着Y轴方向延伸。可通过包括去除以上参照图1A至图1D描述的绝缘图案112的置换工艺形成栅极介电层图案240。
可省略关于间隔件116的详细描述，这是因为在一个实施例中，其与上述参照图1A和图1B的描述基本相同。
半导体器件还可包括覆盖图案结构250的侧壁的层间绝缘层230。层间绝缘层230的上表面可位于与图案结构250的上表面基本相同的水平。层间绝缘层230可包括例如氧化硅、氮化硅和/或氧氮化硅。
也省略了关于衬底100、鳍式有源图案122、器件隔离图案106以及第一杂质掺杂图案220a和第二杂质掺杂图案220b的详细描述，这是因为它们可与上述参照图1A至图1D的描述基本相同。
图3A至图10A是示出制造根据本发明构思的另一示例实施例的半导体器件的方法的透视图。图3B至图10B是示出对应于图10A的线Ⅰ-Ⅰ'的制造根据本发明构思的示例实施例的半导体器件的方法的剖视图。
参照图3A和图3B，可通过利用第一掩模图案蚀刻衬底100来形成沿着X轴方向延伸并限定多个初始鳍式有源图案102的一个或多个沟槽104。所述多个初始鳍式有源图案102沿着Y轴方向彼此分离。每个初始鳍式有源图案102可由两个沟槽104限定，并与邻近的初始鳍式有源图案102分隔开特定距离。
参照图4A和4B，器件隔离图案106可形成在沟槽104中。具体地说，填充沟槽104的器件隔离层可形成在衬底100和多个初始鳍式有源图案102上。器件隔离层可包括例如氧化硅、氮化硅和/或氧氮化硅。可通过平面化工艺将器件隔离层平面化。在一个实施例中，在平面化之后，器件隔离层的上表面与多个初始鳍式有源图案102的上表面在基本相同的水平。然后，可利用例如回蚀工艺使器件隔离层凹进以形成器件隔离图案106。在回蚀工艺之后，可暴露多个初始鳍式有源图案102的上侧壁(例如，沿着X-Z平面延伸的侧壁，以及沿着Y-Z平面延伸的侧壁)。
在替代实施例中，在不使器件隔离层凹进的情况下，可利用外延生长工艺在多个初始鳍式有源图案102上形成外延层。因此，外延层可从衬底100的上表面延伸以形成器件隔离层106。
可将杂质注入多个初始鳍式有源图案102中，以控制鳍式场效应晶体管的阈值电压。如果鳍式场效应晶体管是NMOS晶体管，则杂质可包括例如硼(B)。如果鳍式场效应晶体管是PMOS晶体管，则杂质可包括例如磷(P)或砷(As)。
参照图5A和图5B，绝缘图案112和线图案114可形成在多个初始鳍式有源图案102和器件隔离图案106上。
具体地说，介电层和材料层可形成在多个初始鳍式有源图案102和器件隔离图案106上。介电层可包括例如氧化硅、氮化硅和/或氧氮化硅。材料层可包括例如硅(Si)或锗化硅(SiGe)。可替换地，材料层可包括选自钨(W)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)和碳化钽(TaC)中的至少一种材料。
第二掩模图案110可形成在材料层上。第二掩模图案110可在多个初始鳍式有源图案102上交叉并沿着Y轴方向延伸。
第二掩模图案110可包括相对于多个初始鳍式有源图案102具有蚀刻选择性的材料。第二掩模图案110可包括例如氮化硅、氧化硅和/或氧氮化硅。可替换地，第二掩模图案110可为具有氮化硅图案和光致抗蚀剂图案的双层结构。
可通过利用第二掩模图案110作为蚀刻掩模对材料层和介电层进行蚀刻来形成沿着Y轴方向延伸的线图案114和绝缘图案112。
多个初始鳍式有源图案102可包括被线图案114覆盖的第一区102a和在线图案114的两侧暴露的第二区102b。
参照图6A和图6B，可在绝缘图案112和线图案114的侧壁(例如，沿着Y-Z方向延伸的侧壁)上形成间隔件116。
具体地说，间隔件层可共形地形成在多个初始鳍式有源图案102、衬底100以及绝缘图案112和线图案114的侧壁上。间隔件层可包括例如氧化硅、氮化硅和/或氧氮化硅。可通过利用例如各向异性蚀刻工艺蚀刻间隔件层在绝缘图案112和线图案114的侧壁上形成沿着Y轴方向延伸的间隔件116。
因此，朝Y轴延伸的图案结构120可形成在多个初始鳍式有源图案102上。图案结构120可包括绝缘图案112、线图案114、第二掩模图案110和间隔件116。绝缘图案112可为鳍式场效应晶体管的栅极介电层图案。线图案114可作为鳍式场效应晶体管的栅电极。因此，本文中，图案结构120也可被称作栅极结构。
参照图7A和图7B，可通过部分蚀刻多个初始鳍式有源图案102的第二区102b形成多个鳍式有源图案122。
鳍式有源图案122可沿着X轴延伸。鳍式有源图案122可包括具有第一厚度(例如，沿着Z方向的竖直厚度)的第一区122a和具有小于第一厚度的第二厚度的第二区122b。鳍式有源图案122的第一区122a可例如沿着Z方向与线图案114重叠。鳍式有源图案122的第二区122b的上表面的水平可低于或基本等于器件隔离图案106的上表面的水平。
参照图8A和图8B，第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b可分别形成在图案结构120的两侧。可通过利用选择性外延生长工艺使第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b形成在鳍式有源图案122的第二区122b上。从第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b的Y轴方向观看的截面可具有矩形形状、六边形形状、多边形形状或圆形形状。第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b(例如，沿着Y方向)的水平宽度可大于鳍式有源图案122的水平宽度。第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b的上表面的水平可低于图案结构120的上表面的水平。
如果半导体器件包括鳍式PMOS晶体管，则第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b可具有压应力。可通过将晶格常数大于硅(Si)的晶格常数的材料(例如锗化硅(SiGe))注入第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b中以导致压应力。
如果半导体器件包括鳍式NMOS晶体管，则第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b可具有张应力。可通过将晶格常数小于硅(Si)的晶格常数的材料(例如，碳化硅(SiC))注入第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b中以导致张应力。可替换地，第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b可由与鳍式有源图案122的材料基本相同的材料形成。在这种情况下，第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b可由硅(Si)形成。
在选择性外延生长工艺期间，可将杂质注入第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b中。例如，如果半导体器件包括鳍式PMOS晶体管，则可例如利用原位工艺将硼(B)注入第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b中。还可将碳(C)注入它们中以减少硼(B)的扩散。可替换地，如果半导体器件包括鳍式NMOS晶体管，则可利用原位工艺将砷(As)或磷(P)注入第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b中。
参照图9A和图9B，可替换地，可利用等离子体掺杂工艺将杂质注入第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b中。
现在将详细解释示例性等离子体掺杂工艺。在一个实施例中，在如以上参照图8A和图8B所述利用选择性外延生长工艺形成第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b之后将衬底100装载到处理室中。然后，将源气体注入处理室中以执行等离子体掺杂工艺。
源气体可包括具有n型掺杂物或p型掺杂物的杂质气体。源气体还可包括稀释气体。稀释气体可包括选自氩(Ar)、氖(Ne)、氦(He)、氢(H)、氪(Kr)和氙(Xe)中的至少一个。
如果半导体器件包括鳍式PMOS晶体管，则杂质气体可包括例如硼(B)、氢化硼和/或硼卤化物。杂质气体还可包括碳(C)、碳氢化物和/或碳卤化物。
如果半导体器件包括鳍式NMOS晶体管，则杂质气体可包括例如砷(As)或磷(P)。例如，杂质气体可包括砷氢化物和/或砷卤化物。
可通过引入处理室中的等离子体将杂质气体中的杂质离子化。当对衬底100施加直流(DC)偏压时，可将离子化的杂质注入第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b中。因此，第一初始杂质掺杂图案130a和第二初始杂质掺杂图案130b可转变为第一杂质掺杂图案132a和第二杂质掺杂图案132b。
第一杂质掺杂图案132a可包括沿着鳍式有源区122的第一区122a的特定表面(例如，侧壁)(例如，沿着沿Y-Z平面延伸的侧壁)具有均匀的杂质浓度的杂质掺杂区。杂质掺杂区沿着从第一区122a的侧壁的Y-Z表面延伸的X方向可具有基本相等的厚度。
第二杂质掺杂图案132b也可包括沿着鳍式有源区122的第一区122a和第二区122b的特定表面(例如，沿着在X-Y方向上延伸的第二区122b的顶表面和/或沿着在Y-Z方向上延伸的第一区122a的侧壁)具有均匀的杂质浓度的杂质掺杂区。
在一个实施例中，可将杂质从第一杂质掺杂图案132a和第二杂质掺杂图案132b的上表面竖直地注入到它们的底部。因此，在第一杂质掺杂图案132a和第二杂质掺杂图案132b的上表面的杂质浓度可大于它们的底部的杂质浓度。此外，电连接至第一杂质掺杂图案132a和第二杂质掺杂图案132b的接触插头的接触电阻可变得更低。
参照图10A和图10B，可通过执行退火工艺使注入第一杂质掺杂图案132a和第二杂质掺杂图案132b中的杂质扩散和激活。
例如，可在高于900℃的温度下执行退火工艺。退火工艺可包括例如尖峰退火、闪光退火、激光退火和/或微波退火。
在等离子体掺杂工艺期间，第一杂质掺杂图案132a和第二杂质掺杂图案132b的上表面会损坏，然后第一杂质掺杂图案132a和第二杂质掺杂图案132b的损坏的表面可通过退火工艺固化。
在一个实施例中，还可利用另一注入工艺将其它杂质注入第一杂质掺杂图案132a和第二杂质掺杂图案132b的上表面中。该另一注入工艺可包括束线离子(beam-line-ion)植入工艺。在这种情况下，可在非常短的时间内执行束线离子植入工艺，以防止对第一杂质掺杂图案132a和第二杂质掺杂图案132b进一步损坏。
结果，可在衬底100上形成具有图案结构120以及第一杂质掺杂图案132a和第二杂质掺杂图案132b的鳍式场效应晶体管。在这种情况下，图案结构120的绝缘图案112可形成为栅极介电层图案，并且图案结构120的线图案114可形成为鳍式场效应晶体管的栅电极。
在一个实施例中，可利用置换工艺去除图案结构120以形成栅极介电层和栅电极层。以下是置换工艺的详细描述。
图11A至图20A是示出制造根据本发明构思的示例实施例的半导体器件的方法的透视图。图11B至图20B是示出对应于图11A至图20A的线Ⅰ-Ⅰ'的制造根据本发明构思的示例实施例的半导体器件的方法的剖视图。
参照图11A和图11B，鳍式有源图案122、器件隔离图案106和图案结构120可形成在衬底100上。可利用与以上参照图3A至图7A和图3B至图7B所述的工艺基本相同的工艺分别形成鳍式有源图案122、器件隔离图案106和图案结构120。因此，将省略关于形成它们的方法的详细描述。
可利用等离子体掺杂工艺将杂质注入未被图案结构120覆盖的鳍式有源区122的第二区122b中。可将杂质均匀地注入第二区122b的上表面和第一区122a的侧壁中。
在执行掺杂工艺之前，还可在图案结构120上形成暴露出鳍式有源图案122的第二区122b的光致抗蚀剂图案125。可替换地，如果第二掩模图案110形成在线图案114上，则可省略光致抗蚀剂图案125的形成。
下面将详细描述掺杂工艺。
可将具有光致抗蚀剂图案125的衬底100装载在可产生或引入等离子体的处理室中。然后，可将源气体注入处理室中。
源气体可包括杂质气体。源气体还可包括稀释气体。稀释气体可包括例如选自氩(Ar)、氖(Ne)、氦(He)、氢(H)、氪(Kr)和氙(Xe)中的至少一个。
引入处理室中的源气体的杂质类型可根据鳍式场效应晶体管的类型(诸如PMOS或NMOS晶体管)而变化。可省略对源气体的杂质类型的描述，因为其与以上参照图10A和图10B所述的基本相同。
可通过在处理室中引入或产生等离子体将杂质气体中的杂质离子化。当对衬底100施加直流(DC)偏压时，可将离子化的杂质注入鳍式有源图案122的第二区122b中。
可通过执行等离子体掺杂工艺在鳍式有源图案122的第二区122b的上表面和鳍式有源图案122的第一区122a的侧壁上形成杂质掺杂区202。杂质掺杂区202可包括形成在第二区122b的上表面的第一杂质掺杂区202a和形成在第一区122a的侧壁的第二杂质掺杂区202b。第一杂质掺杂区202a和第二杂质掺杂区202b可具有基本相等的厚度，该厚度可为均匀厚度。
在利用等离子体掺杂工艺而非束线离子植入工艺注入杂质的情况下对鳍式有源图案122的第一区122a的侧壁和第二区122b的上表面的损坏可减轻。
通过控制偏压和引入处理室中的等离子体的密度，等离子体掺杂工艺可具有形成具有重掺杂区的浅结的优点。
参照图12A和图12B，可利用蚀刻工艺选择性地去除形成在鳍式有源图案122的第二区122b的上表面的第一杂质掺杂区202a，以减小衬底100的漏电流。蚀刻工艺可包括例如回蚀工艺。因此，在蚀刻工艺之后可仅保留第一区122a的侧壁上的第二杂质掺杂区202b。
参照图13A和图13B，可对第一区122a的第二杂质掺杂区202b执行敲入工艺。
敲入工艺可包括将敲入气体注入第一区122a的第二杂质掺杂区202b中。敲入工艺可有助于在第二杂质掺杂区202b中均匀地分布杂质。可利用例如选自氩(Ar)、氖(Ne)、氦(He)、氢(H)、氪(Kr)和氙(Xe)中的至少一个执行敲入工艺。敲入工艺也可被称作均匀杂质分布气体注入工艺。
参照图14A和图14B，可在鳍式有源图案122上形成钝化层210。
例如，如果第二杂质掺杂区202b的杂质包括砷(As)，则砷可在其在第二杂质掺杂区202b内扩散之前蒸发，这是因为砷是在特定温度下可升华的材料。钝化层210可在将按照以下步骤执行的退火工艺期间将砷(As)保持在第二杂质掺杂区202b中。可利用例如氧等离子体形成钝化层210。在这种情况下，钝化层210可包括砷氧化物(AsxOy)。
可在原位执行敲入工艺和用于形成钝化层210的工艺。
参照图15A和图15B，可去除光致抗蚀剂图案125。可利用例如灰化和/或剥除工艺去除光致抗蚀剂图案125。
参照图16A和图16B，可执行第一退火工艺以将布置在第二杂质掺杂区202b和钝化层210中的杂质扩散。例如，通过执行第一退火工艺，杂质可从钝化层210扩散至鳍式有源图案122的第一区122a和第二区122b中。
可在第一温度下执行第一退火工艺。第一温度可具有例如大约500℃至大约700℃的范围。第一退火工艺可包括选自例如快速热退火(RTA)、快速热氧化、等离子体退火和微波退火中的至少一个。
等离子体掺杂工艺会损坏鳍式有源图案122的一部分，并且可通过执行第一退火工艺固化鳍式有源图案122的损坏的部分。
参照图17A和图17B，可执行第二退火工艺以激活布置在第二杂质掺杂区202b和钝化层210中的杂质。杂质在第二退火工艺期间可进一步扩散。
可在高于第一温度的第二温度下执行第二退火工艺。例如，第二温度的范围可大于或等于900℃。第二退火工艺可包括选自尖峰退火、闪光退火、激光退火和微波退火中的至少一个。
参照图18A和图18B，可例如利用湿蚀刻工艺或干蚀刻工艺去除钝化层210。因此，可保留第一区122a的侧壁和第二区122b的顶表面上的基于扩散的掺杂区。
参照图19A和图19B，可执行清洁工艺以去除在等离子体掺杂工艺期间形成的副产物和钝化层210的残留。例如，可利用稀释的氢氟(HF)酸执行清洁工艺。
参照图20A和图20B，第一杂质掺杂图案220a和第二杂质掺杂图案220b可分别形成于在图案结构120的两侧暴露的第二区122b上。
例如，可通过选择性外延生长工艺形成第一杂质掺杂图案220a和第二杂质掺杂图案220b。杂质的类型可根据鳍式场效应晶体管的类型(例如NMOS或PMOS)而变化。在选择性外延生长工艺期间，可将杂质注入第一杂质掺杂图案220a和第二杂质掺杂图案220b中。详细的描述与以上参照图8A和图8B所述的描述基本相同。因此，将省略关于形成第一杂质掺杂图案220a和第二杂质掺杂图案220b的方法的详细描述。
第一杂质掺杂图案220a和第二杂质掺杂图案220b的上表面的水平可高于鳍式有源图案122的水平。第一杂质掺杂图案220a和第二杂质掺杂图案220b的上表面的水平可低于图案结构120的水平。第一杂质掺杂图案220a和第二杂质掺杂图案220b(例如，沿着Y方向)的宽度可大于鳍式有源图案122的宽度。
第一杂质掺杂图案220a和第二杂质掺杂图案220b可用作鳍式场效应晶体管的源极/漏极区。
还可利用注入工艺将其它杂质注入第一杂质掺杂图案220a和第二杂质掺杂图案220b中。可通过束线离子植入工艺执行注入工艺。在这种情况下，可在非常短的时间内执行束线离子植入工艺，以减小对第一杂质掺杂图案220a和第二杂质掺杂图案220b的进一步损坏。
结果，可在衬底100上形成具有图案结构120以及第一杂质掺杂图案220a和第二杂质掺杂图案220b的鳍式场效应晶体管。在这种情况下，图案结构120的绝缘图案112可用作栅极介电层图案。图案结构120的线图案114可用作鳍式场效应晶体管的栅电极。
可替换地，可利用置换工艺去除图案结构120，以形成栅极介电层和栅电极层。详细描述如下。
图21A至图25A是示出制造根据本发明构思的另一示例实施例的半导体器件的方法的透视图。图21B至图25B是示出对应于图21A至图25A的线Ⅰ-Ⅰ'的制造根据本发明构思的另一示例实施例的半导体器件的方法的剖视图。
参照图21A和图21B，可在衬底100上形成鳍式有源图案122、器件隔离图案106、图案结构120以及第一杂质掺杂图案220a和第二杂质掺杂图案220b。可通过与以上参照图4A至图8A、图4B至图8B、图12A至图20A以及图12B至图20B所述的工艺基本相同的工艺形成鳍式有源图案122、器件隔离图案106、图案结构120以及第一杂质掺杂图案220a和第二杂质掺杂图案220b。因此，将省略关于形成它们的方法的详细描述。
层间介电层230可形成在对应于图20A和图20B的半导体器件的表面上。层间介电层230可包括例如氧化硅、氮化硅和/或氧氮化硅。可将层间介电层平面化以暴露图案结构120的上表面。
参照图22A和图22B，可去除图案结构120的第二掩模图案110、线图案114和介电图案112，以形成用于暴露鳍式有源图案122的第一区122a和器件隔离图案106的一部分的沟槽232。
参照图23A和图23B，栅极介电层234可共形地形成在沟槽232的侧壁和底部上。栅极介电层234可不完全填充沟槽232。
栅极介电层234可包括例如介电常数比氧化硅层的介电常数更高的高k介电层。栅极介电层234可包括例如选自氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌中的至少一个。
参照图24A和图24B，栅电极层236可形成在设置在沟槽232中的栅极介电层234上。栅电极层236可填充沟槽232。
栅电极层236可具有多层结构。如果栅电极层236具有包括下层236a和上层236b的双层结构，则下层236a可控制栅电极层236的功函数值，并包括选自氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)和碳化钽(TaC)中的至少一个。上层236b可包括钨(W)和/或铝(Al)。可替换地，栅电极层236可包括硅(Si)和/或锗化硅(SiGe)。
参照图25A和图25B，可将栅极介电层234和栅电极层236平面化以暴露层间介电层230的上表面并且形成栅极介电层图案240和栅电极242。
现在，将详细公开关于设置在第一杂质掺杂图案220a和第二杂质掺杂图案220b中的杂质浓度分布的描述。
图26A是示出设置在常规鳍式场效应晶体管的杂质掺杂图案中的杂质浓度分布的剖视图。图26B是示出设置在根据本发明构思的示例实施例的鳍式场效应晶体管的杂质掺杂图案中的杂质浓度分布的剖视图。
可通过选择性外延生长工艺形成图26A中的常规鳍式场效应晶体管的第一杂质掺杂图案30a和第二杂质掺杂图案30b。可利用离子束工艺将杂质注入第一杂质掺杂图案30a和第二杂质掺杂图案30b中。图26A中的附图标记10、20a、20b、40、42a、42b、42、44和50分别对应于衬底、鳍式有源图案的第一区、鳍式有源图案的第二区、栅极介电层、下栅电极、上栅电极、栅电极、间隔件和图案结构。
在执行以上参照图11A和图11B所述的等离子体掺杂工艺之后，可利用选择性外延生长工艺形成根据本发明构思的示例实施例制造的第一杂质掺杂图案220a和第二杂质掺杂图案220b。图26B中的附图标记100、122a、122b、240、242a、242b、242、244和250分别对应于衬底、鳍式有源图案的第一区、鳍式有源图案的第二区、栅极介电图案、下栅电极、上栅电极、栅电极、间隔件和图案结构。还示出了层间介电层230。
如图26A所示，设置于在常规鳍式场效应晶体管中形成的第一杂质掺杂图案30a和第二杂质掺杂图案30b的上部中的杂质浓度分布的宽度可分别比设置于它们的下部中的杂质浓度分布的宽度更宽。例如，图26A所示的弯曲带描绘了不同的杂质浓度，其中与较深阴影相比，浅的阴影具有最低浓度。可以看出，带的上部(在杂质掺杂的图案30a和30b的顶部主要沿着竖直方向延伸)比带的下部(在杂质掺杂的图案30a和30b的外侧壁主要沿着水平方向延伸)更宽。这样，杂质分布是不均匀的。
相反，如图26B所示，设置在根据本发明构思的示例实施例形成的第一杂质掺杂图案220a和第二杂质掺杂图案220b的上部中的杂质浓度分布的宽度可与设置在它们下部中的杂质浓度分布的宽度基本相等。因此，这些杂质的分布基本均匀。因此，第一杂质掺杂图案220a和第二杂质掺杂图案220b的邻近于鳍式有源区122的第一区122a的上部的薄膜电阻可与它们的邻近于鳍式有源区122的第一区122a的下部的薄膜电阻基本相等。
图27A是示出包括根据本发明构思的示例实施例的半导体器件的存储卡的示意性框图。
参照图27A，存储卡300可包括存储器装置310。存储器装置310可包括上述根据本发明构思的示例实施例的半导体器件中的至少一个。例如，存储器装置310可包括非易失性存储器装置(例如，磁性随机存取存储器装置、相变随机存取存储器装置等)、动态随机存取存储器(DRAM)装置和/或静态随机存取存储器(SRAM)装置中的至少一个。存储器装置310可包括在半导体器件(诸如由晶圆形成的半导体芯片)或者半导体封装件或者层叠封装半导体器件中。存储卡300可包括控制主机与存储器装置310之间的数据通信的存储器控制器320。
存储器控制器320可包括控制存储卡300的整体操作的中央处理单元(CPU)324。另外，存储器控制器320可包括用作CPU 324的操作存储器的SRAM装置322。此外，存储器控制器320还可包括主机接口单元326和存储器接口单元330。主机接口单元326可被配置为包括存储卡300与主机之间的数据通信协议。存储器接口单元330可将存储器控制器320连接至存储器装置310。存储器控制器320还可包括诸如错误校正码(ECC)块328之类的错误校验和校正部分。ECC块328可检测和校正从存储器装置310读出的数据的错误。存储卡300可用作例如便携式数据储存卡。可替换地，存储卡300可实现为例如用作计算机系统的硬盘的固态盘(SSD)。
图27B是示出包括根据本发明构思的示例实施例的半导体器件的信息处理系统的示例的示意性框图。
参照图27B，可将包括根据本发明构思的实施例的半导体器件的存储器系统410安装在诸如移动装置或台式计算机的信息处理系统400中。信息处理系统400可包括通过系统总线460电连接至存储器系统410的调制解调器420、中央处理单元(CPU)430、随机存取存储器(RAM)440和用户接口单元450。通过CPU 430处理的数据或者从存储器系统410外部输入的数据可存储在存储器系统410中。这里，存储器系统410可实现为固态盘(SSD)装置，并且可包括一个或多个诸如以上结合图1A至图26B描述的半导体器件。在这种情况下，信息处理系统400可将大量数据稳定地存储在存储器系统410中。另外，随着存储器系统410的可靠性提高，存储器系统410可减少用于校正错误消耗的资源。即使附图中未示出，但是还可在信息处理系统400中设置应用芯片组、相机图像处理器(CIS)和/或输入/输出单元。
应该认为以上公开的主题内容是示例性而非限制性的，并且权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这种修改、改进和其它实施例。因此，通过权利要求及其等同物的允许的最宽解释来确定本发明构思的范围，并且不由以上具体实施方式限定或限制本发明构思的范围。

Claims (25)

1.一种制造半导体器件的方法，所述方法包括步骤：
通过部分地蚀刻衬底形成初始鳍式有源图案，所述初始鳍式有源图案沿着第一方向延伸；
形成覆盖所述初始鳍式有源图案的下部的器件隔离图案；
形成在所述初始鳍式有源图案上交叉的栅极结构，所述栅极结构沿着第二方向延伸，并且所述初始鳍式有源图案具有未被所述栅极结构覆盖的暴露的上部；
通过蚀刻所述初始鳍式有源图案的暴露的上部形成具有第一区和第二区的鳍式有源图案，所述第一区位于所述栅极结构下方，所述第二区位于所述栅极结构的两侧，其中所述第一区具有侧壁表面，所述第二区具有上表面；
利用等离子体掺杂工艺在所述第一区的侧壁表面和所述第二区的上表面形成杂质掺杂区；以及
利用选择性外延生长工艺在所述第二区上形成杂质掺杂图案，
其中所述第一区的上表面处于第一水平，所述第二区的上表面处于低于所述第一水平的第二水平。
2.根据权利要求1所述的方法，还包括步骤：在等离子体掺杂工艺之后将所述衬底退火，并且
其中，所述杂质掺杂区在所述第一区的侧壁表面的厚度和在所述第二区的上表面的厚度实质上相等。
3.根据权利要求2所述的方法，其中，所述杂质掺杂区沿着所述第一区的侧壁表面和沿着所述第二区的上表面具有实质上均匀的厚度。
4.根据权利要求2所述的方法，其中，将所述衬底退火的步骤包括：
在第一温度对所述杂质掺杂区执行第一热处理；以及
在高于所述第一温度的第二温度对所述杂质掺杂区执行第二热处理。
5.根据权利要求1所述的方法，其中，等离子体掺杂工艺包括步骤：
将杂质气体供应至所述衬底；
形成等离子体，以将所述杂质气体中的杂质离子化；以及
通过向所述衬底供应偏压将离子化的杂质注入所述第一区的侧壁和所述第二区的上表面中。
6.根据权利要求5所述的方法，其中，所述杂质气体包括硼(B)。
7.根据权利要求6所述的方法，其中，所述杂质气体还包括碳(C)。
8.根据权利要求6所述的方法，其中，所述杂质掺杂图案具有压应力。
9.根据权利要求5所述的方法，其中，所述杂质气体包括选自砷(As)和磷(P)中的至少一个。
10.根据权利要求9所述的方法，其中，所述杂质掺杂图案具有张应力。
11.根据权利要求5所述的方法，其中，等离子体掺杂工艺还包括步骤：将稀释气体供应至所述衬底。
12.根据权利要求1所述的方法，还包括步骤：去除在所述第二区的上表面形成的杂质掺杂区。
13.根据权利要求1所述的方法，其中，形成所述杂质掺杂图案的步骤还包括：在选择性外延生长工艺期间利用原位工艺将至少一种杂质供应至所述杂质掺杂图案。
14.根据权利要求12所述的方法，还包括步骤：去除在等离子体掺杂工艺期间形成的副产物。
15.根据权利要求1所述的方法，还包括步骤：在等离子体掺杂工艺之后在所述杂质掺杂区上形成钝化层。
16.根据权利要求1所述的方法，其中，形成所述栅极结构的步骤包括：
在所述初始鳍式有源图案上依次形成介电层和材料层；
在所述材料层上形成沿着所述第二方向延伸的掩模图案；
通过利用所述掩模图案作为蚀刻掩模对所述材料层和所述介电层进行蚀刻来形成线图案和介电层图案；以及
在所述线图案和所述介电层图案的侧壁上形成间隔件。
17.根据权利要求1所述的方法，还包括步骤：
通过去除所述栅极结构的一部分形成沟槽，以暴露所述器件隔离图案的一部分和所述鳍式有源图案的第一区；
在暴露在所述沟槽中的器件隔离图案和第一区上共形地形成介电层图案；以及
在所述介电层图案上形成填充沟槽的栅电极。
18.一种制造半导体器件的方法，所述方法包括步骤：
制备衬底；
在所述衬底上形成鳍式有源图案，所述鳍式有源图案沿着第一方向延伸，并具有第一部分和第二部分，其中所述第一部分从所述第二部分向上延伸并具有侧壁表面，并且所述第一部分的上表面处于第一水平，所述第二部分的上表面处于低于所述第一水平的第二水平；
形成覆盖所述鳍式有源图案的下部的器件隔离图案；
形成在所述鳍式有源图案上交叉的栅极结构，所述栅极结构沿着垂直于所述第一方向的第二方向延伸，其中所述第一部分位于所述栅极结构下方，所述第二部分位于所述栅极结构的两侧；以及
利用等离子体掺杂工艺在所述第一部分的侧壁表面和所述第二部分的上表面形成杂质掺杂区；
其中所述杂质掺杂区沿着所述第一区的侧壁表面的厚度和沿着所述第二区的上表面的厚度实质上相等且均匀。
19.根据权利要求18所述的方法，还包括步骤：
利用选择性外延生长工艺在所述第二区上形成杂质掺杂图案。
20.根据权利要求19所述的方法，其中，等离子体掺杂工艺包括步骤：
将杂质气体供应至所述衬底；
形成等离子体，以将所述杂质气体中的杂质离子化；以及
通过将偏压供应至所述衬底将离子化的杂质注入所述第一区的侧壁和所述第二区的上表面中。
21.根据权利要求18所述的方法，其中形成所述栅极结构的步骤包括：
在所述初始鳍式有源图案上依次形成介电层和材料层；
在所述材料层上形成沿着所述第二方向延伸的掩模图案；
通过利用掩模图案作为蚀刻掩模对所述材料层和所述介电层进行蚀刻来形成线图案和介电层图案；以及
在所述线图案和所述介电层图案的侧壁上形成间隔件。
22.一种制造半导体器件的方法，所述方法包括步骤：
通过部分地蚀刻衬底形成初始鳍式有源图案，所述初始鳍式有源图案沿着第一方向延伸；
形成覆盖所述初始鳍式有源图案的下部的器件隔离图案；
形成在所述初始鳍式有源图案上交叉的图案结构，所述图案结构沿着第二方向延伸，并且所述初始鳍式有源图案具有未被所述图案结构覆盖的暴露的上部；
通过蚀刻所述初始鳍式有源图案的暴露的上部形成具有第一区和第二区的鳍式有源图案，所述第一区位于所述图案结构下方并具有上表面，所述第二区位于所述图案结构的两侧并具有上表面；
利用选择性外延生长工艺在所述第二区上形成初始杂质掺杂图案；以及
通过利用等离子体掺杂工艺注入杂质从所述初始杂质掺杂图案形成杂质掺杂图案，
其中所述第一区的上表面处于第一水平，所述第二区的上表面处于低于所述第一水平的第二水平。
23.根据权利要求22所述的方法，还包括步骤：在等离子体掺杂工艺之后将所述杂质掺杂图案退火。
24.根据权利要求22所述的方法，还包括步骤：执行离子束掺杂工艺，以将杂质注入所述杂质掺杂图案中。
25.一种半导体器件，包括：
鳍式有源图案，其从衬底突出并沿着第一方向延伸，所述鳍式有源图案包括具有第一竖直厚度并具有侧壁的第一区和具有第二竖直厚度并具有上表面的第二区，所述第二竖直厚度小于所述第一竖直厚度；
图案结构，其在所述鳍式有源图案的第一区上交叉，所述图案结构沿着第二方向延伸；以及
杂质掺杂图案，其在所述鳍式有源图案的第二区上具有杂质浓度，
其中所述杂质掺杂图案沿着所述第一区的侧壁的杂质浓度实质上均匀。
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