KR20170066914A - 반도체 장치 제조 방법 - Google Patents

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dummy
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김성민
신헌종
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삼성전자주식회사
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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은 제1 방향으로 연장하는 핀(fin)을 형성하고, 핀을 순차적으로 덮고, 서로 다른 불순물 농도를 가지는 복수 개의 반도체층들을 포함하는 더미층을 형성하고, 더미층을 식각하여, 더미 게이트 전극을 형성하는 것을 포함한다.

Description

반도체 장치 제조 방법{Semiconductor device and Method for fabricating the same}
본 발명은 반도체 장치 제조 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 핀을 포함하는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 신뢰성이 형성되고, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 방향으로 연장하는 핀(fin)을 형성하고, 상기 핀을 순차적으로 덮고, 서로 다른 불순물 농도를 가지는 복수 개의 반도체층들을 포함하는 더미층을 형성하고, 상기 더미층을 식각하여, 더미 게이트 전극을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 복수 개의 반도체층들은, 각각의 불순물 농도에 따라 동일한 에천트에 대하여 서로 다른 식각률을 가질 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 복수 개의 반도체층들 각각이 포함하는 불순물 농도는 상기 핀에 가까울수록 높아질 수 있다.
본 발명의 몇몇 실시예들에 있어서, 본 발명의 몇몇 실시예들에 있어서, 상기 복수 개의 반도체층들 각각에 도핑되는 불순물은 저마늄(Ge), 인(P) 및 비소(As) 중 적어도 하나일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 동일한 에천트에 대한 상기 복수 개의 반도체층들의 식각률은, 상기 불순물 농도가 커질수록 클 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 불순물 농도는, 상기 불순물 농도를 가지는 각각의 반도체층 내에서 기울기를 가지고 변화할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 전극을 형성하는 것은, 상기 더미 게이트 전극과 상기 핀 사이에, 상기 핀의 상면 및 측벽을 따라 형성되는 오목 라인을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 전극을 형성하는 것은, 상기 더미 게이트 전극을 세정용액으로 세정하여 상기 오목 라인을 트리밍(trimming)하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 전극을 형성하는 것은, 상기 더미 게이트 전극의 표면을 산화시키고, 산화된 상기 더미 게이트 전극의 표면을 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미층을 형성하는 것은, 더미층 증착 공정을 통해 상기 더미층을 형성하는 것을 포함하되, 상기 더미층 증착 공정은 상기 불순물을 주입하는 불순물 주입 공정을 포함하고, 상기 불순물 주입 공정에서 주입되는 상기 불순물은 시간에 따라 농도가 낮아질 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 전극의 측벽 상에 형성되는 스페이서를 형성하고, 상기 더미 게이트 전극를 게이트 전극으로 대체하는 것을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 방향으로 연장하는 핀(fin)을 형성하고, 상기 핀의 장변을 따라 형성되고, 상기 핀의 상부를 노출시키는 필드 절연막을 형성하고, 상기 노출된 핀 상에 더미층 증착 공정을 수행하여, 더미층을 형성하고, 상기 더미층을 식각하여, 상기 핀과의 사이에 형성된 오목 라인을 포함하는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측벽 상에 형성되어 상기 오목 라인을 채우는 스페이서를 형성하고, 상기 더미 게이트 전극을 게이트 전극으로 대체하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미층 증착 공정은 상기 불순물을 주입하는 불순물 주입 공정을 포함하고, 상기 불순물 주입 공정에서 주입되는 상기 불순물은 시간에 따라 농도가 낮아질 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 불순물은 저마늄(Ge), 인(P) 및 비소(As) 중 적어도 하나일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미층 증착 공정을 통하여, 서로 다른 상기 불순물 농도를 가지는 복수 개의 반도체층들을 포함하는 더미층을 형성하고, 상기 복수 개의 반도체층들의 동일한 에천트에 대한 식각률은, 상기 불순물 농도가 커질수록 클 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판; 기 기판의 제1 영역에, 제1 방향으로 연장되는 제1 핀; 기 기판의 제2 영역에, 상기 제1 방향으로 연장되는 제2 핀; 기 제1 핀 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극; 기 제1 게이트 전극의 적어도 일측벽에 배치되고, 상부는 제1폭을 가지고, 하부는 상기 제1 폭보다 큰 제2 폭을 가지는 제1 스페이서; 기 제2 핀 상에, 상기 제2 방향으로 연장되는 제2 게이트 전극; 및 상기 제2 게이트 전극의 적어도 일측벽에 배치되고, 상기 제1 폭과 동일한 제3 폭을 가지는 제2 스페이서를 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 폭은 상기 제1 스페이서의 바닥면의 길이고, 상기 제3 폭은 상기 제2 스페이서의 바닥면의 길이일 수 있다
본 발명의 몇몇 실시예에 있어서, 상기 제1 스페이서는 제1 트렌치를 정의하고, 상기 제2 스페이서는 제2 트렌치를 정의하되, 상기 제1 트렌치의 바닥면의 길이는 상기 제2 트렌치의 바닥면의 길이보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 트렌치 내의 제1 게이트 전극과 상기 제1 핀의 접촉 면적은, 상기 제2 트렌치 내의 상기 제2 게이트 전극과 상기 제2 핀의 접촉 면적보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 폭과 상기 제1 트렌치의 바닥면의 길이의 합과, 상기 제3 폭과 상기 제2 트렌치의 바닥면의 길이의 합은 동일할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
도 12와 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 14 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 23은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이어서, 도 1 내지 도 10를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 1 내지 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 도 1 내지 도 5 및 도 7은 사시도이고, 도 6은 도 5의 A-A 선을 따라 절단한 단면도이고, 도 8은 도 7의 C-C선을 따라 절단한 단면도이고, 도 9는 도 7의 E1-E1 선을 따라 절단한 단면도이다. 도 10은 도 9의 단면도와 같은 방향에서 바라본 단면도이다.
도 1을 참조하면, 기판(100) 상에 핀(420)을 형성한다.
핀(420)은 제3 방향(Z1)으로 돌출될 수 있다. 핀(420)은 제1 방향(Y1)을 따라서 연장될 수 있으며, 제1 방향(Y1)의 장변과 제2 방향(X1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제2 방향(X1)이고 단변 방향이 제1 방향(Y1)일 수 있다.
핀(420)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 핀(420)은 예를 들어, 원소 반도체 물질인 실리콘 또는 저마늄을 포함할 수 있다. 또한, 핀(420)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀(420)은 탄소(C), 규소(Si), 저마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 핀(420)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
한편, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판일 수 있다.
필드 절연막(150)은 핀(420)의 측면을 덮을 수 있다. 필드 절연막(150)은 핀(420)의 측면 중 장변을 따라 형성될 수 있다. 필드 절연막(150)은 핀(420)의 상부를 노출시킬 수 있다. 즉, 핀(420)은 핀(420)의 측면을 덮는 필드 절연막(150) 사이에서, 제3 방향(Z1)으로 돌출된 형상일 수 있다.
도 2를 참조하면, 핀(420)과 필드 절연막(150)을 덮는 더미 게이트 절연막(441)을 형성한다. 더미 게이트 절연막(441)은 핀(420)의 상면 및 측벽을 따라 배치될 수 있으며, 필드 절연막(150)의 상면을 덮을 수 있다. 더미 게이트 절연막(441)은 컨포말(conformal)하게 형성될 수 있다.
더미 게이트 절연막(441)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 더미 게이트 절연막(441)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다.
도 3을 참조하면, 더미 게이트 절연막(441) 상에 더미층 증착 공정(S)를 수행한다. 더미층 증착 공정(S)는 도 4의 더미층(443)을 형성하기 위한 것으로, 실리콘 계열의 물질을 더미 게이트 절연막(441) 상에 증착하는 것을 포함한다. 더미층 증착 공정(S)을 통해서 형성되는 더미층(443)은 핀(420)을 중심으로 연속적으로 성장하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
더미층 증착 공정(S) 중에, 불순물 주입 공정(D)이 수행될 수 있다. 불순물 주입 공정(D)을 ?해 주입되는 불순물 농도 및 양을 조절하여, 더미층 증착 공정(S)를 통해 형성되는 더미층(443)이 포함하는 불순물 농도를 제어할 수 있다. 한편, 불순물 주입 공정(D) 시 주입되는 불순물은 저마늄(Ge), 인(P) 및 비소(As) 중 적어도 하나를 포함하거나, 더미층(443)을 N형 반도체층으로 형성할 수 있는 불순물일 수 있다. 다만, 이에 제한되는 것은 아니다.
즉, 본 발명에 있어서, 불순물 주입 공정(D)과 더미층 증착 공정(S)를 통해 형성되는 더미층(443)이 포함하는 불순물 농도를 제어하는 이유는, 더미층(443)의 영역에 따른 식각률을 제어하기 위한 것이다.
따라서, 더미층(443)의 영역에 따른 식각률을 제어할 수 있는 불순물이라면, 그 종류에 상관없이 상기 불순물로 적용될 수 있다.
구체적으로, 도 4를 참조하면, 제1 반도체층(443a), 제2 반도체층(443b), 제3 반도체층(443c) 및 제4 반도체층(443d)를 포함하는 더미층(443)을 핀(420) 상에 형성한다.
도 3을 통해 설명한 바와 같이, 불순물 주입 공정(D)을 통하여, 제1 반도체층(443a), 제2 반도체층(443b), 제3 반도체층(443c) 및 제4 반도체층(443d) 각각이 포함하는 불순물 농도를 제어할 수 있다.
예를 들어, 불순물 주입 공정(D)이 포함하는 불순물이 저마늄(Ge)이고, 제1 반도체층(443a), 제2 반도체층(443b), 제3 반도체층(443c) 및 제4 반도체층(443d)이 실리콘 계열의 물질을 포함하는 경우에, 더미층 증착 공정(D)의 초기에는 불순물 주입 공정(D)이 포함하는 불순물의 농도 및 양을 높이고, 점차 상기 불순물의 농도 및 양을 줄여나간다면, 제1 반도체층(443a)은 더미층(443)에서 가장 높은 저마늄 농도를 가지는 실리콘 저마늄 계열의 물질일 수 있다.
이 경우, 제2 반도체층(443b)은 제1 반도체층(443a)보다 낮은 저마늄 농도를 가지는 실리콘 저마늄 계열의 물질일 수 있고, 제3 반도체층(443c)은 제2 반도체층(443b)보다 낮은 저마늄 농도를 가지는 실리콘 저마늄 계열의 물질일 수 있고, 제4 반도체층(443d)은 제3 반도체층(443c)보다 낮은 저마늄 농도를 가지는 실리콘 저마늄 계열의 물질일 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 필요에 따라, 더미층(443)에서, 제1 반도체층(443a)이 포함하는 불순물 농도가 가장 낮을 수 있고, 제4 반도체층(443d)이 포함하는 불순물 농도가 가장 높을 수 있다.
한편, 본 실시예에서, 더미층(443)이 4 개의 반도체층을 포함하는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 본 실시예에서, 더미층(443)이 복수 개의 반도체층들을 포함하고, 각각의 반도체층들은 균일한 불순물 농도를 가질 수 있으나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니며, 더미층(443)이 포함하는 복수 개의 반도체층들 각각은 기울기를 가지고 변화하는 불순물 농도를 가질 수도 있다.
따라서, 도 4에 도시된 4개의 반도체층을 포함하는 더미층(443)은 본 발명의 기술적 사상을 설명하기 위한 예시적인 것이며, 본 발명의 기술적 사상이 이에 제한되지 않고 상술한 바와 같이 다양하게 변형될 수 있음은 본 발명 분야의 통상의 기술자에게 자명할 것이다.
이어서, 도 5를 참조하면, 마스크 패턴(2404)를 이용하여 식각 공정을 진행하여, 핀(420)과 교차하여, 제2 방향(X1)으로 연장되는 더미 게이트 전극(443)을 형성할 수 있다.
더미 게이트 전극(443)은 핀(420)의 상면 및 측벽을 따라 형성되는 오목 라인(CA)을 포함할 수 있다. 오목 라인(CA)는 도 4의 제1 반도체층(443a)이 형성된 영역과 대응되는 영역에 형성될 수 있다.
본 발명에 있어서, 더미 게이트 전극(443)은 도 4의 복수 개의 반도체층을 포함하는 더미층(443)을 이용하여 형성된다. 따라서, 더미 게이트 전극(443) 또한, 핀(420)에 가까운 영역일수록 높은 불순물 농도를 가지고, 핀(420)에서 멀수록 낮은 불순물 농도를 가질 수 있다.
한편, 도 3에서 설명한 바와 같이, 더미층(443)이 포함하는 복수 개의 반도체층들은 불순물의 농도가 높을수록 동일한 에천트에 대하여 식각률이 높다. 따라서, 도 5의 중간 단계에서 수행되는 식각 공정으로 인하여, 더미층(443)이 포함하는 복수 개의 반도체층들은 서로 다른 식각 속도를 가지며, 가장 높은 불순물 농도룰 가지는 제1 반도체층(443a)은 제2 내지 제4 반도체층(443b, 443c, 443d)들과 비교하여 동일한 시간에 상대적으로 많은 영역이 식각될 수 있으므로, 이를 통해 오목 라인(CA)가 형성될 수 있다.
한편, 실리콘 저마늄 계열의 물질의 경우, 저마늄 함량이 높을수록 상대적으로 높은 식각률을 가질 수 있다. 따라서, 더미 게이트 전극(443)이 실리콘 저마늄 계열의 물질을 포함하는 경우, 핀(420)과 인접한 더미 게이트 전극(443)의 영역이 가장 높은 저마늄 농도를 가질 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 가장 높은 불순물을 포함하는 영역의 위치는 포함하는 불순물의 종류에 따라 다양하게 결정될 수 있다. 다만, 이런 경우에도 본 발명의 기술적 사상에 따라 핀(420)과 인접한 더미 게이트 전극(443) 영역은, 다른 영역과 비교하여 상대적으로 높은 식각률을 유지하여야 한다.
한편, 도 5에 있어서, 오목 라인(CA)이 라인 형태를 가지고, 핀(420)의 외곽을 따라 형성된 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 한편, 본 실시예에 있어서, 핀(420)과 교차하는 더미 게이트 전극(443) 사이에 오목 라인(CA)이 형성된 것으로 도시하였지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니며, 더미층(443)이 포함하는 복수 개의 반도체층들 각각이 포함하는 불순물 농도를 제어하여, 오목 라인(CA)이 형성되지 않게 할 수 있다.
한편, 더미 게이트 전극(443)을 형성한 후에, 세정 용액을 이용한 세정 공정을 추가적으로 수행할 수 있다. 상기 세정 용액은 SC1 용액일 수 있다. 세정 공정을 통해, 오목 라인(CA)을 트리밍(trimming)할 수 있다. 즉, 상기 세정 공정을 통하여 오목 라인(CA)의 형성 여부 및 깊이등을 보다 세밀하게 제어할 수 있다. 이는 상기 세정 공정은 불순물 농도가 높은 반도체층을 보다 잘 제거할 수 있기 때문이다.
본 발명에 있어서, 핀(420)과 인접한 더미 게이트 전극(443) 영역의 동일한 에천트에 대한 식각률을 높이므로, 마스크 패턴(2404)를 통해, 더미 게이트 전극(443)을 형성할 때, 핀(420)과 더미 게이트 전극(443) 사이 에칭 테일(etch tail), 즉 제거되어야하는 더미층(443)이 잔존하는 형상을 방지할 수 있다. 이를 통해, 반도체 장치의 신뢰성을 높이고, 동작 특성을 향상시킬 수 있다.
도 6은 도 5의 A-A선을 따라 절단한 단면도이며, 이를 통해, 오목 라인(CA)이 핀(420)과 더미 게이트 전극(443) 사이에 형성됨을 확인할 수 있다.
더미 게이트 전극(443)은 오목 라인(CA)를 포함하므로, 핀(420)과 접촉하는 영역은 제2 폭(W2)을 가지고, 핀(420)과 이격된 영역은 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. 한편, 도 6의 단면도에서, 오목 라인(CA)의 측벽이 직선 형태인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 오목 라인(CA)의 측벽은 곡선 형태일 수 있다.
한편, 도 5 및 도 6의 실시예에서, 더이 게이트 절연막(441)이 패터닝 또는 식각되지 않고 잔존하고 있는 것으로 도시되었지만, 이에 제한되는 것은 아니며, 더미 게이트 절연막(441)은 더미 게이트 절연막(441) 상부의 더미 게이트 전극(443)과 동일하게 식각될 수 있다. 이어지는 본 발명의 몇몇 실시예의 중간 단계에서 더미 게이트 절연막(441)이 더미 게이트 전극(443)과 동일한 형태로 식각된 것으로 가정하여 설명한다.
도 7 내지 도 9을 참조하면, 더미 게이트 전극(443)과 더미 게이트 절연막(441)을 제거하여, 핀(420)과 교차하고, 핀(420)을 노출시키는 트렌치(423)를 형성한다.
구체적으로, 더미 게이트 전극(443)의 측벽 상에 스페이서(451)을 형성한다. 스페이서(451)는 실리콘 질화물 또는 실리콘 산질화물일 수 있다. 스페이서(451)를 형성할 때, 더미 게이트 전극(443)과 오버랩되지 않는 핀(420)의 일부를 제거하여 리세스를 각각 형성한다. 이어서, 더미 게이트 전극(443)의 양측에 소오스/드레인(461)을 형성한다. 소오스/드레인(461)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 소오스/드레인(461)은 Si 또는 SiGe일 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 7에서는 소오스/드레인(461)이 사각형인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 오각형, 원형, 육각형 등의 형상을 가질 수 있다.
이어서, 소오스/드레인(461)을 덮는 층간 절연막(110)을 형성한다. 층간 절연막(110)은 실리콘 산화물을 포함할 수 있다. 평탄화 공정을 통해, 더미 게이트 전극(443)의 상면을 노출시킨다. 더미 게이트 전극(443)과 더미 게이트 절연막(441)을 제거하여, 트렌치(423)를 형성한다.
도 6의 중간 단계에서, 오목 라인(CA)이 핀(420)과 더미 게이트 전극(443) 사이에 형성되므로, 더미 게이트 전극(443)의 측벽 상에 형성되는 스페이서(451)은, 오목 라인(CA)과 대응되는 형상을 가지는 돌출 라인(SCA)를 포함할 수 있다.
즉, 스페이서(451)에서, 핀(420)의 상면 및 측벽을 덮는 스페이서(451)의 일부 영역은 다른 영역과 비교하여 상대적으로 두꺼울 수 있다. 또한, 사로 마주보는 스페이서(451)은 서로 마주보는 돌출 라인(SCA)를 포함할 수 있다.
도 8 및 도 9를 다시 참조하면, 트렌치(423)은 제1 트렌치 폭(W1)과 제1 트렌치 폭(W2)보다 좁은 제2 트렌치 폭(W1)을 가질 수 있다. 또한, 스페이서(451)는 제1 폭(Wb)과 제1 폭(Wb)보다 큰 제2 폭(Wb)를 가질 수 있다. 따라서, 트렌치(423)을 통해 노출되는 핀(420)의 상면은 제1 게이트 길이(GW1)을 가지고 노출될 수 있다.
이어서, 도 10을 참조하면, 트렌치(423)에 게이트 절연막(471)과 게이트 금속(473)을 포함하는 게이트 전극(470)을 형성한다.
게이트 절연막(471)은 핀(420)의 상면 및 측벽과 스페이서(451)의 측벽을 따라 컨포말하게 형성될 수 있다. 게이트 절연막(471)은 각각 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(471)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 금속(473)은 도전성 물질을 포함할 수 있다 게이트 금속(473)은 각각 단일층으로 도시되었지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 게이트 금속(473)은 각각 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 금속(473)은 각각 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 금속(473)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다.
게이트 전극(470)은 핀(420)의 트렌치(423)을 통해 노출된 상면과 제1 게이트 길이(GW1)를 가지고 접촉할 수 있다.
이어서, 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 사시도이다. 본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 10의 실시예를 통해 설명한 반도체 장치 제조 방법에 추가될 수 있다. 즉, 도 11의 중간 단계는 도 4와 도 5의 중간 단계의 사이 단계일 수 있다. 따라서, 중복되는 설명은 생략한다.
도 11을 참조하면, 더미층(443)을 식각하여, 더미 게이트 전극(443)을 형성 한 후, 더미 게이트 전극(443)의 노출된 측벽 상엔 산화막(443a)을 형성한다.
산화막(443a)은 더미 게이트 전극(443)의 측벽을 산화시켜 형성될 수 있다. 이어서, 습식 식각 공정을 수행할 수 있다.
도 4의 중간 단계에서 상술한 바와 같이, 핀(420)과 인접한 더미 게이트 전극(443)의 영역의 불순물 농도가 높다. 따라서, 산화막(443a)이 형성되는 깊이는 더미 게이트 전극(443)이 포함하는 불순물 농도에 의존하며, 핀(420)과 인접한 산화막(443a) 영역이 보다 두껍게 산화될 수 있다.
상기 습식 식각 공정에서, 산화막(443a)의 산화 정도에 따라, 식각률의 차이가 발생하므로, 상기 습식 식각 공정 후에, 오목 라인(CA)의 형성되는 깊이 또는 형상을 보다 정밀하게 제어할 수 있다
이이서, 도 12와 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 10을 통해 설명한 반도체 장치 제조 방법과 비교하여, 도 12의 중간 단계는 도 5의 중간 단계와 대응될 수 있고, 도 13은 도 10의 중간 단계와 대응될 수 있다. 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하므로 반복되는 설명은 생략할 수 있다.
도 12를 참조하면, 더미 게이트 전극(443)을 핀(420) 상에 형성한다. 도시된 바와 같이, 더미 게이트 전극(443)은 상술한 실시예와 비교하여 오목 라인(CA)를 포함하지 않는다. 즉, 더미 게이트 전극(443)은 더미층(443)이 포함하는 복수 개의 반도체층 각각의 식각률을 제어하여, 더미 게이트 전극(443)의 측벽을 평평(flat)하게 형성할 수 있다.
따라서, 더미 게이트 전극(443)의 측벽 형상에 대응되는 스페이서(451)의 측벽 역시 평평한 형상을 가지며, 이에 따라 도 13과 같은 형상의 게이트 전극(470)을 형성할 수 있다.
즉, 본 발명에 있어서, 도 4의 더미층(443)은 영역에 따라 서로 다른 불순물 도핑 농도를 가지므로, 식각 공정을 통하여, 도 12에 도시된 바와 같은 평평한 측벽을 가지는 더미 게이트 전극(443)을 형성하거나, 나아가, 도 5에 도시된 바와 같이 오목 라인(CA)을 가지는 더미 게이트 전극(443)을 형성할 수도 있다.
이어서, 도 14 내지 도 22를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 14 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 도 14 내지 도 18 및 도 20은 사시도이고, 도 19는 도 18의 A-A선과 B-B선을 따라 각각 절단한 단면도이고, 도 21은 도 20의 C-C선과 D-D선을 따라 각각 절단한 단면도이고, 도 22는 도 20의 E1-E1선과 F2-F2선을 따라 각각 절안한 단면도이다. 본 실시예에 있어서, 제1 영역에서 설명되는 반도체 장치 제조 방법은 도 1 내지 도 10을 통해 설명한 반도체 장치 제조 방법과 실질적으로 동일하다. 따라서, 동일한 내용에 대한 설명은 생략하거나 간략히 하고, 차이점을 주로 설명한다.
도 14를 참조하면, 기판(100) 상에 각각 제1 핀(420)과 제2 핀(520)을 형성한다. 기판(100)에는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)이 정의될 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 붙어있을 수도, 떨어져 있을 수도 있다. 예를 들어, 제1 영역(Ⅰ)은 N형 트랜지스터가 형성되는 NFET 영역이고, 제2 영역(Ⅱ)은 P형 트랜지스터가 형성되는 PFET 영역일 수 있으나, 이에 제한되는 것은 아니다.
기판(100) 상에 제1 및 제2 핀(420, 520)의 측벽을 덮도록 필드 절연막(150)을 형성한다. 필드 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 15를 참조하면, 제1 영역(Ⅰ)에 제1 더미 게이트 절연막(420)을 형성하고, 제2 영역(Ⅱ)에 제2 더미 게이트 절연막(520)을 형성한다.
이어서, 도 16을 참조하면, 제1 영역(Ⅰ)에 불순물 도핑 가스(D)를 이용하는 제1 더미층 증착 공정(S)을 수행한다. 본 실시예에서, 제2 영역(Ⅱ)에 마스크층이 미배치된 것으로 도시되었지만, 이에 제한되는 것은 아니며, 증착 공정(S)가 제1 영역(Ⅰ)에만 수행될 수 있도록, 제2 영역(Ⅱ) 상에 마스크층이 형성될 수 있다.
도 17을 참조하면, 제1 더미층 증착 공정(S)을 통하여, 제1 영역(Ⅰ)에 제1 내지 제4 반도체층(443a, 443b, 443c, 443d)를 포함하는 제1 더미층(443)이 형성된다. 제2 영역(Ⅱ)에 제2 더미층(543)을 형성한다. 제2 더미층(543)은 제1 더미층 증착 공정(S)과 동일하거나 다른 공정으로 형성될 수 있다.
도 18 및 도 19을 참조하면, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 식각하여, 제1 더미 게이트 전극(443)과 제2 더미 게이트 전극(543)을 형성한다.
구체적으로, 제1 더미층(443) 상에 제1 마스크(2404)를 배치하고, 제2 더미층(543) 상에 제2 마스크(2504)를 배치한 후, 식각 공정을 통하여 제1 더미 게이트 전극(443)과 제2 더미 게이트 전극(543)을 형성할 수 있다.
한편, 본 실시예에 있어서, 제1 영역(Ⅰ)에서는 제1 더미 게이트 전극(443)과 제1 핀(420) 사이에 오목 라인(CA)이 형성될 수 있다. 또한, 제2 영역(Ⅱ)에서는 제2 더미 게이트 전극(543)과 제2 핀(520) 사이에 오목 라인(CA)이 미형성될 수 있다.
이에 따라, 제1 더미 게이트 전극(443)은 제1 핀(420)과 인접한 영역에서 제2 폭(W2)을 가지고, 제1 핀(420)과 인접한 영역에서 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. 이와 달리, 제2 더미 게이트 전극(543)은 제2 핀(520)과 인접한 영역에서 제3 폭(W3)을 가지고, 제2 핀(520)과 인접한 영역에서 제3 폭(W3)과 동일한 제4 폭(W4)을 가질 수 있다.
즉, 상술한 실시예들에 개시된 본 발명의 기술적 사상을 이용하여 제1 영역(Ⅰ)에는 오목 라인(CA)을 포함하는 더미 게이트 전극을, 제2 영역(Ⅱ)에는 오목 라인(CA)을 미포함하는 더미 게이트 전극을 자유롭게 형성할 수 있다.
도 20 내지 도 22를 참조하면, 제1 영역(Ⅰ)에는 제1 트렌치(423)을 형성하고, 제2 영역(Ⅱ)에는 제2 영역(Ⅱ)에는 제2 트렌치(523)을 형성한다.
제1 영역(Ⅰ)에 형성되는 제1 스페이서(451)은 오목 라인(CA)에 대응하는 돌출 라인(SCA)를 포함할 수 있다. 따라서, 제1 스페이서(451)은 제1 핀(420)과 인접한 영역은 제1 두께(Wb)를 가지고, 제1 핀(420)과 이격된 영역은 제1 두께(Wb)보다 큰 제2 두께(Wb)를 가질 수 있다. 이와 달리, 제2 영역(Ⅱ)에 형성되는 제2 스페이서(551)은 균일한 두께(Wc)를 가지고 형성될 수 있다.
도 22를 다시 참조하면, 제1 영역(Ⅰ)의 제1 트렌치(423)에 제1 게이트 절연막(471)과 제1 게이트 금속(473)을 포함하는 제1 게이트 전극(470)을 형성하고, 제2 영역(Ⅱ)의 제2 트렌치(523)에 제2 게이트 절연막(571)과 제2 게이트 금속(573)을 포함하는 제2 게이트 전극(570)을 형성한다.
제1 게이트 전극(470)은 제1 게이트 길이(GW1)을 가지고, 제1 핀(420)과 접촉한다. 제2 게이트 전극(570)은 제2 게이트 길이(GW2)를 가지고, 제2 핀(520)과 접촉한다. 제1 스페이서(451)은 돌출 라인(SCA)를 포함하므로, 제1 게이트 길이(GW1)은 제2 게이트 길이(GW2)보다 짧다.
도 23은 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1010), 입출력 장치(1020, I/O), 기억 장치(1030, memory device), 인터페이스(1040) 및 버스(1050, bus)를 포함할 수 있다. 컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합될 수 있다. 버스(1050)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1030)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1040)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1040)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 오버레이 측정 장치 또는 방법을 이용하는 반도체 장치가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 오버레이 측정 장치 또는 방법을 이용하는 반도체 장치 중 어느 하나는, 기억 장치(1030) 내에 제공되거나, 컨트롤러(1010), 입출력 장치(1020, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 이용한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24은 태블릿 PC(1100)을 도시한 것이다. 본 발명의 실시예들에 따른 오버레이 측정 장치 또는 방법을 이용하는 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1100), 노트북, 스마트폰 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1100)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
150: 필드 절연막
420: 핀
441: 더미 게이트 절연막
443: 더미층

Claims (10)

  1. 제1 방향으로 연장하는 핀(fin)을 형성하고,
    상기 핀을 순차적으로 덮고, 서로 다른 불순물 농도를 가지는 복수 개의 반도체층들을 포함하는 더미층을 형성하고,
    상기 더미층을 식각하여, 더미 게이트 전극을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 복수 개의 반도체층들 각각이 포함하는 불순물 농도는 상기 핀에 가까울수록 높아지는 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 복수 개의 반도체층들 각각에 도핑되는 불순물은 저마늄(Ge), 인(P) 및 비소(As) 중 적어도 하나인 반도체 장치 제조 방법.
  4. 제 2항에 있어서,
    동일한 에천트에 대한 상기 복수 개의 반도체층들의 식각률은, 상기 불순물 농도가 커질수록 큰 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 더미 게이트 전극을 형성하는 것은,
    상기 더미 게이트 전극과 상기 핀 사이에, 상기 핀의 상면 및 측벽을 따라 형성되는 오목 라인을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 더미 게이트 전극을 형성하는 것은,
    상기 더미 게이트 전극을 세정용액으로 세정하여 상기 오목 라인을 트리밍(trimming)하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제 5항에 있어서,
    상기 더미 게이트 전극을 형성하는 것은,
    상기 더미 게이트 전극의 표면을 산화시키고, 산화된 상기 더미 게이트 전극의 표면을 식각하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제1 방향으로 연장하는 핀(fin)을 형성하고,
    상기 핀의 장변을 따라 형성되고, 상기 핀의 상부를 노출시키는 필드 절연막을 형성하고,
    상기 노출된 핀 상에 더미층 증착 공정을 수행하여, 더미층을 형성하고,
    상기 더미층을 식각하여, 상기 핀과의 사이에 형성된 오목 라인을 포함하는 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극의 측벽 상에 형성되어 상기 오목 라인을 채우는 스페이서를 형성하고,
    상기 더미 게이트 전극을 게이트 전극으로 대체하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 더미층 증착 공정은 불순물을 주입하는 불순물 주입 공정을 포함하고, 상기 불순물 주입 공정에서 주입되는 상기 불순물은 시간에 따라 농도가 낮아지는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 불순물은 저마늄(Ge), 인(P) 및 비소(As) 중 적어도 하나인 반도체 장치 제조 방법.
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