KR20220106992A - 자기-정렬된 유전체 기둥이 있는 나노시트 트랜지스터 - Google Patents

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KR20220106992A
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dielectric
forming
semiconductor
substrate
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뤼룽 자이
캉궈 청
줄리앙 프루지에르
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

자기-정렬된 유전체 기둥이 있는 나노시트 트랜지스터(NANOSHEET TRANSISTOR WITH SELF-ALIGNED DIELECTRIC PILLAR)
본 발명의 실시예들은 트렌치 실리사이드-게이트 기생 커패시턴스를 감소시키기 위해 자기-정렬된 유전체 기둥을 갖는 반도체 구조 및 반도체 구조 형성 방법에 관한 것이다. 본 발명의 비제한적인 실시예에서, 나노시트 스택은 기판 위에 형성된다. 유전체 기둥은 나노시트 스택에 인접하게 그리고 상기 기판의 얕은 트렌치 격리 영역 상에 위치한다. 상기 나노시트 스택은 얕은 트렌치 격리 영역의 표면을 노출시키도록 리세스되고 소스 또는 드레인(S/D) 영역은 상기 얕은 트렌치 격리 영역의 노출된 표면 상에 형성된다. S/D 영역의 표면과 유전체 기둥의 표면을 노출시키는 접점 트렌치가 형성된다.

Description

자기-정렬된 유전체 기둥이 있는 나노시트 트랜지스터
[0001] 본 발명은 일반적으로 반도체 소자들을 위한 제조 방법 및 제조된 구조들에 관한 것으로, 보다 구체적으로는 기생 커패시턴스(parasitic capacitance)를 감소시키기 위한 자기-정렬된 유전체 기둥을 갖는 나노시트 트랜지스터 아키텍처(a nanosheet transistor architecture having a self-aligned dielectric pillar)에 관한 것이다.
[0002] 공지된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 제조 기술은 평면 전계 효과 트랜지스터(FET)를 구성하기 위한 프로세스 플로들을 포함한다. 평면 FET는 기판(실리콘 슬래브라고도 함), 기판 위에 형성된 게이트, 게이트의 반대쪽 단부들에 형성된 소스 및 드레인 영역들, 게이트 아래의 기판 표면 근처의 채널 영역을 포함한다. 채널 영역은 소스 영역을 드레인 영역에 전기적으로 연결하고 한편 게이트는 채널의 전류를 제어한다. 게이트 전압은 드레인에서 소스로의 경로를 개방 회로("off")로 할 것인지 저항성 경로("on")롤 할 것인지를 제어한다.
[0003] 최근 몇년 동안 비평면 트랜지스터 아키텍처들의 개발에 대한 연구가 진행되었다. 예를 들어, 나노시트 FET들은 측면 소자들(lateral devices)에 비해 증가된 소자 밀도와 일부 증가된 성능을 제공한다. 나노시트 FET들에서는 기존 FET들과 달리, 채널이 이격된 나노시트들의 스택으로 구현되어 게이트 스택이 각 나노시트의 전체 둘레(the full perimeter)를 감싸므로, 따라서 채널 영역에서 보다 완전한 공핍(fuller depletion)을 가능하게 하여 더 가파른 하위 임계값 스윙(SS) 및 더 작은 드레인 유도 장벽 낮추기(DIBL)(steeper subthreshold swing (SS) and smaller drain induced barrier lowering (DIBL))로 인한 단-채널 효과(short-channel effects)를 감소시킨다. 나노시트 소자들에 사용되는 랩 어라운드 게이트 구조들(wrap-around gate structures)과 소스/드레인 접점들은, 구동 전류가 증가하더라도, 활성 영역들의 누설 전류 및 기생 커패시턴스를 더 잘 관리할 수 있게 한다.
[0004] 본 발명의 실시예들은 트렌치 실리사이드-게이트 기생 커패시턴스를 감소시키기 위한 자기-정렬된 유전체 기둥을 갖는 반도체 구조를 형성하는 방법에 관한 것이다. 상기 방법의 비제한적인 예는 기판 위에 나노시트 스택을 형성하는 단계를 포함한다. 유전체 기둥은 상기 나노시트 스택에 인접하게 그리고 상기 기판의 얕은 트렌치 격리 영역 상에 위치한다. 상기 나노시트 스택은 상기 얕은 트렌치 격리 영역의 표면을 노출시키도록 리세스되고 소스 또는 드레인(S/D) 영역은 상기 얕은 트렌치 격리 영역의 노출된 표면 상에 형성된다. 상기 S/D 영역의 표면과 상기 유전체 기둥의 표면을 노출시키는 접점 트렌치가 형성된다.
[0005] 본 발명의 실시예들은 반도체 구조에 관한 것이다. 상기 반도체 소자의 비제한적인 예는 기판 위에 위치하는 나노시트 스택을 포함한다. 유전체 기둥은 나노시트 스택에 인접하게 그리고 기판의 얕은 트렌치 격리 영역 상에 위치한다. 상기 얕은 트렌치 격리 영역의 표면 상에는 S/D 영역이 위치하고, 상기 S/D 영역의 표면과 상기 유전체 기둥의 표면 상에는 트렌치 실리사이드가 형성된다.
[0006] 본 발명의 실시예들은 트렌치 실리사이드-게이트 기생 커패시턴스를 감소시키기 위한 자기-정렬된 유전체 기둥을 갖는 반도체 구조를 형성하는 방법에 관한 것이다. 상기 방법의 비제한적인 예는 기판 상에 하단 격리 구조(a bottom isolation structure)를 형성하는 단계 및 상기 하단 격리 구조 상에 나노시트 스택을 형성하는 단계를 포함한다. 상기 하단 격리 구조는 상기 나노시트 스택과 상기 기판 사이에 위치한다. 유전체 기둥이 상기 나노시트 스택에 인접하게 그리고 상기 기판의 얕은 트렌치 격리 영역 상에 위치한다. 등각 라이너가 S/D 영역 위에 형성되고 상기 유전체 기둥과 층간 유전체가 상기 등각 라이너 위에 위치한다. 상기 층간 유전체의 일부분 및 상기 등각 라이너의 일부분이 제거되어 상기 S/D 영역의 표면 및 상기 유전체 기둥의 표면을 노출시키는 접점 트렌치를 형성한다. 상기 접점 트렌치 상에 트렌치 실리사이드가 형성된다.
[0007] 본 발명의 실시 예들은 트렌치 실리사이드-게이트 기생 커패시턴스를 감소시키기 위한 자기-정렬된 유전체 기둥을 갖는 반도체 구조를 형성하는 방법에 관한 것이다. 상기 방법의 비제한적인 예는 기판 위에 반도체 핀(a semiconductor fin)을 형성하는 것을 포함한다. 유전체 기둥이 상기 반도체 핀에 인접하게 그리고 상기 기판의 얕은 트렌치 격리 영역 상에 위치한다. 상기 반도체 핀은 상기 얕은 트렌치 격리 영역의 표면을 노출시키도록 리세스되고 S/D 영역은 상기 얕은 트렌치 격리 영역의 노출된 표면 상에 형성된다. 상기 S/D 영역의 표면과 상기 유전체 기둥의 표면을 노출시키는 접점 트렌치가 형성된다.
[0008] 본 발명의 실시 예들은 반도체 구조에 관한 것이다. 반도체 소자의 비제한적인 예는 기판 위에 위치한 반도체 핀을 포함한다. 유전체 기둥이 상기 반도체 핀에 인접하게 그리고 상기 기판의 얕은 트렌치 격리 영역 상에 위치한다. 상기 얕은 트렌치 격리 영역의 표면 상에는 S/D 영역이 위치하고, 상기 S/D 영역의 표면과 상기 유전체 기둥의 표면 상에는 트렌치 실리사이드가 형성된다.
[0009] 추가적인 기술적 특징들 및 이점들은 본 발명의 기술들을 통해 실현된다. 본 발명의 실시 예들 및 특징들은 여기에서 상세하게 설명되고 청구된 주제의 일부로 간주된다. 더 나은 이해를 위해, 상세한 설명과 도면을 참조한다.
[0010] 여기에 설명된 배타적 권리들의 세부 사항들은 명세서의 결론에 있는 청구 범위에서 특히 지적되고 명확하게 주장된다. 본 발명의 실시예들의 상기 및 기타 특징들 및 이점들은 첨부 도면들과 함께 취해진 다음의 상세한 설명으로부터 명백하다:
도 1은 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후의 반도체 구조의 평면도를 도시한다.
도 2a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 2b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 Y를 따른 반도체 구조의 단면도를 도시한다;
도 3a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 3b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 Y를 따른 반도체 구조의 단면도를 도시한다;
도 4a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 4b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 Y 선을 따른 반도체 구조의 단면도를 도시한다;
도 5a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 5b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 Y 선을 따른 반도체 구조의 단면도를 도시한다;
도 6a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 6b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 Y 선을 따른 반도체 구조의 단면도를 도시한다;
도 7a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 7b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 Y를 따른 반도체 구조의 단면도를 도시한다;
도 8a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 8b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 Y 선을 따른 반도체 구조의 단면도를 도시한다;
도 9a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 반도체 구조의 단면도를 도시한다;
도 9b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 Y를 따른 반도체 구조의 단면도를 도시한다;
도 10a는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 X를 따른 핀형 반도체 구조의 단면도를 도시한다;
도 10b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 후 도 1의 라인 Y를 따른 핀형 반도체 구조의 단면도를 도시한다;
도 11은 본 발명의 하나 또는 그 이상의 실시 예들에 따른 방법을 예시하는 플로차트를 도시한다;
도 12는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 방법을 예시하는 플로차트를 도시한다; 그리고
도 13은 본 발명의 하나 또는 그 이상의 실시 예들에 따른 방법을 예시하는 플로차트를 도시한다.
[0011] 여기에 도시된 도면들은 예시이다. 본 발명의 범위를 벗어남이 없이 여기에 설명된 도면들 또는 작업들에 대한 많은 변형이 있을 수 있다. 예를 들어, 작업들이 다른 순서로 수행되거나 작업들이 추가, 삭제 또는 수정될 수 있다.
[0012] 첨부된 도면들 및 본 발명의 설명된 실시 예들의 다음의 상세한 설명에서, 도면들에 예시된 다양한 엘리멘트들에는 2자리 또는 3자리 참조 번호들이 제공된다. 사소한 예외들을 제외하고, 각 참조 번호의 맨 왼쪽 숫자(들)는 그 엘리멘트가 처음 예시된 도면에 대응한다.
[0013] 본 발명의 예시적인 실시예들이 특정 트랜지스터 아키텍처(나노시트 트랜지스터)와 관련하여 설명되었지만, 본 발명의 실시예들은 본 명세서에 설명된 특정 트랜지스터 아키텍처들 또는 재료들로 제한되지 않는다는 것을 미리 이해해야 한다. 오히려, 본 발명의 실시예들은 현재 알려져 있거나 나중에 개발될 모든 다른 유형의 트랜지스터 아키텍처(예를 들어, finFET) 또는 재료들과 함께 구현될 수 있다.
[0014] 간결함을 위해, 반도체 소자 및 집적 회로(IC) 제조와 관련된 종래 기술은 여기에서 상세하게 설명되거나 설명되지 않을 수 있다. 또한, 여기에 설명된 다양한 작업들 및 프로세스 단계들은 여기에 자세히 설명되지 않은 추가 단계들 또는 기능을 갖는 보다 포괄적인 절차 또는 프로세스에 통합될 수 있다. 특히, 반도체 소자들 및 반도체 기반 IC들의 제조의 다양한 단계들은 잘 알려져 있으므로 간결함을 위해 많은 기존 단계들은 여기에서 간략하게만 언급되거나 잘 알려진 프로세스 세부 사항들을 제공하지 않고 완전히 생략된다.
[0015] 이제 본 발명의 실시 예들과 더 구체적으로 관련된 기술의 개요로 돌아가면, FET들의 지속적인 스케일링은 게이트 피치의 감소와 연관된 증가하는 기생 커패시턴스로 인해 현재 제한되어 있다. 예를 들어, 기존의 나노시트 프로세스 플로(기록 프로세스 또는 POR)에서, 소스/드레인 트렌치 접점(때로는 TS 또는 트렌치 실리사이드라고도 함)은 층간 유전체(an interlevel dielectric: ILD)를 에칭하는 것을 통해 형성된다. 소스/드레인 영역(들) 상에 소스/드레인 트렌치 접점을 랜딩하는 것(landing)은 이 배열이 소자의 접점 저항을 감소시키므로 유용하지만, 나노시트 트랜지스터 영역의 나노시트들 사이의 절연체들(the isolations) (예: 얕은 트렌치 절연체, 또한 STI라고도 함) 상에 소스/드레인 트렌치 접점을 랜딩하는 것은 TS-게이트 커패시턴스(the TS-to-gate capacitance)를 바람직하지 않게 증가시킨다. 기생 커패시턴스의 증가는 최종 소자의 회로 속도를 늦출 뿐만 아니라 전력 소모를 증가시킨다.
[0016] 이제 본 발명의 실시 예들의 개요로 돌아가면, 본 발명의 하나 또는 그 이상의 실시 예들은 트렌치 실리사이드-게이트 기생 커패시턴스를 줄이기 위한 자기-정렬된 유전체 기둥을 갖는 새로운 반도체 구조 및 상기 반도체 구조를 형성하는 방법을 제공함으로써 선행 기술의 전술한 단점들을 해결한다. 본 발명의 실시 예들에서, 상기 방법은 나노시트 구조에 자기-정렬된 매립 유전체 기둥(a buried dielectric pillar self-aligned to the nanosheet structure)을 형성하는 단계를 포함한다. 본 발명의 일부 실시 예들에서, 상기 유전체 기둥은 인접한 나노시트 스택들의 소스/드레인 영역들 사이에 위치된다. 상기 유전체 기둥은 기판으로부터 위쪽으로 연장되어 소스/드레인 트렌치 접점 트렌치 패터닝을 위한 에칭 정지부 역할을 한다. 그 결과, STI 상의 소스/드레인 트렌치 접점의 수직 깊이가 감소한다. 따라서, TS-게이트 커패시턴스가 감소한다. 바람직하게도, 유전체 기둥은, finFET들과 같은 다른 트랜지스터 아키텍처들에서도 유사하게 통합되어 기생 커패시턴스의 동일한 감소를 달성할 수 있다.
[0017] 이제 본 발명의 실시 예들의 보다 상세한 설명으로 돌아가면, 도 1은 본 발명의 하나 또는 그 이상의 실시 예들에 따른 최종 반도체 소자를 제조하는 방법의 일부로서 제조 작업들의 초기 세트(an initial set of fabrication operations)가 적용된 후의 반도체 구조(100)의 평면도를 도시한다. 본 발명의 일부 실시 예들에서, 최종 반도체 소자는 하나 또는 그 이상의 나노시트 스택들(104)(또는 finFET 구현에서 핀들) 위에 형성된 하나 또는 그 이상의 게이트들(102)을 포함할 수 있다. 본 발명의 일부 실시 예들에서, 게이트 스페이서들(106)은 하나 또는 그 이상의 게이트들(102)의 측벽들 상에 위치한다. 본 발명의 일부 실시 예들에서, 최종 반도체 소자는 라인 X (소스/드레인 영역의 나노시트를 가로지르는)에 대해 하나 또는 그 이상의 나노시트 스택들(104)의 인접한 나노시트 스택들 사이에 위치한 소스/드레인 트렌치 접점(108)을 포함할 수 있다. 본 발명의 일부 실시 예들에서, 최종 반도체 소자는 라인 Y (핀 영역의 게이트를 가로지르는)에 대해 하나 또는 그 이상의 나노시트 스택들(104)의 인접한 나노시트 스택들 사이에 위치한 유전체 기둥(110)을 포함할 수 있다. 최종 반도체 소자는 다양한 유형들의 MOSFET일 수 있는데, 이들은, 예를 들어, n형 나노시트 전계 효과 트랜지스터들(NS NFET들), p형 전계 나노시트 전계 효과 트랜지스터들(NS PFET들), n형 finFET들 및 p 형 finFET들을 포함할 수 있다.
[0018] 도 2a 및 2b는 제조 작업들의 초기 세트가 본 발명의 하나 또는 그 이상의 실시 예들에 따른 최종 반도체 소자를 제조하는 방법의 일부로 적용된 후 도 1의 라인들 X (소스/드레인 영역에서 나노시트를 가로지르는) 및 Y (핀 영역에서 게이트를 가로지르는)를 따라 취해진 반도체 구조(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 하단 격리 구조(a bottom isolation structure)(202)는 기판(204) 위에 형성된다. 본 발명의 일부 실시 예들에서, 나노시트 스택(206)은 하단 격리 구조(202) 위에 형성된다.
[0019] 하단 격리 구조(202)는, 예를 들어, 로우-케이 유전체, 질화물, 실리콘 질화물, 실리콘 산화물(a low-k dielectric, a nitride, silicon nitride, silicon oxide), SiON, SiC, SiOCN, 또는 SiBCN과 같은, 모든 적절한 유전체 재료로 제조될 수 있다. 본 발명의 일부 실시 예들에서, 하단 격리 구조(202)는 단일 층 격리 구조이다. 본 발명의 일부 실시 예들에서, 하단 격리 구조(202)는 다-층 격리 구조(a multi-layer isolation structure)이다. 예를 들어, 하단 격리 구조(202)는 질화물-산화물-질화물 tr-층 스택(예를 들어, SiN/SiO2 /SiN)을 포함할 수 있다.
[0020] 기판(204)은, 예를 들어, 단결정 Si, 실리콘 게르마늄(SiGe), III-V 족 화합물 반도체, II-VI족 화합물 반도체, 또는 반도체-온-절연체(semiconductor-on-insulator: SOI)와 같은 모든 적합한 기판 재료로 제조될 수 있다. III-V족 화합물 반도체들은, 예를 들어, 알루미늄 갈륨 비소(AlGaAs), 알루미늄 갈륨 질화물(AlGaN), 알루미늄 비화물(AlAs), 알루미늄 인듐 비화물(AlIAs), 알루미늄 질화물(AlN), 갈륨 안티몬화물(GaSb), 갈륨 알루미늄 안티몬화물(GaAlSb), 갈륨 비소(GaAs), 갈륨 비소 안티몬화물(GaAsSb), 갈륨 질화물(GaN), 인듐 안티몬화물(InSb), 인듐 비화물(InAs), 인듐 갈륨 비화물(InGaAs), 인듐 갈륨 비소 인화물(InGaAsP), 인듐 갈륨 질화물(InGaN), 인듐 질화물(InN), 인듐 인화물(InP) 및 전술한 재료들 중 적어도 하나를 포함하는 합금 조합들과 같은, 적어도 하나의 III족 원소 및 적어도 하나의 V족 원소를 갖는 재료들을 포함한다. 상기 합금 조합들은 2원(예를 들어, 갈륨(III) 비소(2개의 원소들, 예를 들어, 갈륨(III)비소(GaAs)와 같은), 3원(3개의 원소들, 예를 들어, InGaAs) 및 4원(4개의 원소들, 예를 들어, 알루미늄 갈륨 인듐 인화물(AlInGaP)) 합금들을 포함할 수 있다.
[0021] 본 발명의 일부 실시 예들에서, 기판(204)은 매립된 산화물 층(a buried oxide layer)(도시되지 않음)을 포함할 수 있다. 매립된 산화물 층은, 예를 들어, 실리콘 산화물과 같은, 모든 적절한 유전체 재료로 제조될 수 있다. 본 발명의 일부 실시 예들에서, 매립된 산화물 층은 약 145 nm의 두께로 형성되지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다.
[0022] 본 발명의 일부 실시 예들에서, 나노시트 스택(206)은 하나 또는 그 이상의 희생층들(210)과 교번하는 하나 또는 그 이상의 반도체층들(208)을 포함할 수 있다. 본 발명의 일부 실시 예들에서, 반도체층들(208) 및 희생층들(210)은 에피택셜로 성장된 층들이다. 논의의 용이함을 위해, 3개의 희생 층들(예를 들어, 희생 층들(210))과 교번하는 3개의 나노시트들(예를 들어, 반도체 층들(208))을 갖는 나노시트 스택(206) 상에서 이에 대해 수행되는 작업들에 대해 참조한다. 그러나, 나노시트 스택(206)은 대응하는 수의 희생 층들과 교번하는 모든 수의 나노시트들을 포함할 수 있다는 점을 이해해야 한다. 예를 들어, 나노시트 스택(206)은 대응하는 수의 희생 층들과 함께 단일 나노시트, 2개의 나노시트들, 5개의 나노시트들, 8개의 나노시트들, 또는 모든 수의 나노시트들을 포함할 수 있다(최하단 나노시트 아래의 최하단 희생층과 인접한 나노시트들의 각 쌍 사이의 희생층들을 갖는 나노시트 스택을 형성하기에 적합한).
[0023] 반도체 층(208)은, 예를 들어, 단결정 실리콘 또는 실리콘 게르마늄과 같은, 모든 적절한 재료로 제조될 수 있다. 본 발명의 일부 실시 예들에서, 반도체 층들(208)은 nFET 나노시트들이다. 본 발명의 일부 실시 예들에서, nFET 나노시트들은 실리콘 nFET 나노시트들이다. 본 발명의 일부 실시 예들에서, 반도체 층들(208)은 약 4 nm 내지 약 10 nm, 예를 들어 6 nm의 두께를 갖지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다. 본 발명의 일부 실시 예들에서, 기판(204) 및 반도체 층들(208)은 동일한 반도체 재료로 제조될 수 있다. 본 발명의 다른 실시 예들에서, 기판(204)은 제1 반도체 재료로 제조될 수 있고, 반도체 층들(208)은 제2 반도체 재료로 제조될 수 있다.
[0024] 희생층들(210)은 반도체 층들(208)의 재료에 따라 실리콘 또는 실리콘 게르마늄 층들일 수 있다. 예를 들어, 반도체 층들(208)이 실리콘 나노시트들인 실시 예들에서, 희생 층들(210)은 실리콘 게르마늄 층들일 수 있다. 본 발명의 일부 실시 예들에서, 희생층들(210)은 약 25%의 게르마늄 농도(때때로 SiGe25로 지칭됨)를 갖는 실리콘 게르마늄 층들이지만, 다른 게르마늄 농도들도 본 발명의 고려된 범위 내에 있다. 본 발명의 일부 실시 예들에서, 희생층들(210)은 약 12 nm 내지 약 15 nm, 예를 들어 10 nm의 두께를 갖지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다. 본 발명의 일부 실시 예들에서, 희생층들(210)은 하단 격리 구조(202)의 중간 희생층(210)과 동일한 재료로 제조된다.
[0025] 도 2a에 도시된 바와 같이, 얕은 트렌치 격리 영역(212)(STI 영역이라고도 함)은 나노시트 스택(206) 및 하단 격리 구조(202)에 인접하여 형성될 수 있다. 본 발명의 일부 실시 예들에서, 트렌치는 나노시트 스택(206) 및 하단 격리 구조(202)의 일부분들을 제거함으로써 형성되고 기판(204)의 노출된 표면은 리세스된다. 그 다음, 상기 트렌치는 로우-케이 유전체, 질화물, 실리콘 질화물, 실리콘 산화물, SiON, SiC, SiOCN, 또는 SiBCN과 같은 유전체 재료로 채워질 수 있다. 얕은 트렌치 격리 영역(212)은 나노시트 스택(206)과 기판(204) 상의 다른 인접한 소자들(예: 다른 나노시트 스택들 또는 임의의 다른 능동 소자들) 사이에 전기적 격리를 제공한다.
[0026] 도 2b에 도시된 바와 같이, 하나 또는 그 이상의 희생 게이트들(214)(때때로 더미 게이트들로 지칭됨)이 나노시트 스택들(206) 위에 형성된다. 게이트가 형성되는 나노시트 스택의 부분은 채널 영역으로 지칭된다. 희생 게이트들(214)은, 예를 들어, 비정질 실리콘 또는 폴리실리콘과 같은 모든 적절한 재료로 제조될 수 있다. 예를 들어, 습식 에칭, 건식 에칭, 또는 순차적 습식 및/또는 건식 에칭들의 조합과 같은, 희생 게이트를 패터닝하기 위한 모든 공지된 방법이 사용될 수 있다.
[0027] 본 발명의 일부 실시 예들에서, 하드 마스크(216)가 희생 게이트들(214) 상에 형성된다. 본 발명의 일부 실시 예들에서, 희생 게이트들(214)은 하드 마스크(216)를 패터닝하고 습식 또는 건식 에칭 프로세스를 사용하여 패턴된 하드 마스크(216)에 의해서 덮이지 않은 희생 게이트들(214)의 부분들을 선택적으로 제거함으로써 형성된다. 본 발명의 일부 실시 예들에서, 나노시트 스택(206)과 희생 게이트들(214) 사이에 얇은 산화물 층(미도시)이 형성된다.
[0028] 하드 마스크(216)는, 예를 들어, 실리콘 질화물과 같은, 모든 적절한 재료로 제조될 수 있다. 본 발명의 일부 실시 예들에서, 이중층 하드 마스크(a bilayer hard mask)를 형성하기 위해 하드 마스크(216) 상에 제2 하드 마스크(도시되지 않음)가 형성된다. 일부 실시 예들에서, 상기 제2 하드 마스크는, 예를 들어, 실리콘 이산화물과 같은 산화물을 포함한다.
[0029] 도 2b에 추가로 도시된 바와 같이, 본 발명의 일부 실시 예들에서, 스페이서들(218)(또한 측벽 스페이서들 또는 게이트 스페이서들로도 알려짐)이 희생 게이트들(214)의 측벽들 상에 형성된다. 본 발명의 일부 실시 예들에서, 스페이서들(218)은 화학 기상 증착(CVD), 플라즈마 강화된 CVD(PECVD), 초고진공 화학 기상 증착(UHVCVD), 급속 열 화학 기상 증착(RTCVD), 금속 유기 화학 기상 증착(MOCVD), 저압 화학 기상 증착(LPCVD), 제한된 반응 처리 CVD(LRPCVD), 원자층 증착(ALD), 물리적 기상 증착(PVD), 화학 용액 증착, 분자 빔 에피택시(MBE), 또는 습식 또는 건식 에칭 프로세스와 조합된 기타 유사한 프로세스를 사용하여 형성된다. 예를 들어, 스페이서 재료는 스페이서들(218)을 형성하기 위해 반도체 구조(100) 위에 등각으로(conformally) 증착될 수 있고 RIE를 사용하여 선택적으로 제거될 수 있다.
[0030] 스페이서들(218)은 로우-케이 유전체, 질화물, 실리콘 질화물, 실리콘 산화물, SiON, SiC, SiOCN, 또는 SiBCN과 같은 모든 적절한 재료로 제조될 수 있다. 본 발명의 일부 실시 예들에서, 스페이서들(218)은 실리콘 질화물을 포함한다. 스페이서들(218)은 약 5 내지 40 nm의 두께로 형성될 수 있지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다.
[0031] 도 3a 및 도 3b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y 선을 따라 취해진 반도체 구조(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 희생 영역(302)은 나노시트 스택(206), 하단 격리 구조(202), 및 얕은 트렌치 격리 영역(212) 위에 형성된다.
[0032] 본 발명의 일부 실시 예들에서, 희생 영역(302)은 나노시트 스택(206)에 대한 에칭 선택성을 제공하도록 선택된 게르마늄 농도를 갖는 실리콘 게르마늄 층들을 포함한다. 예를 들어, 본 발명의 일부 실시 예들에서, 희생 층들(210)은 약 25%의 게르마늄 농도를 갖는 실리콘 게르마늄 층들이고 희생 영역(302)은 약 60%의 게르마늄 농도를 갖는 실리콘 게르마늄(때때로 SiGe60으로 지칭됨)으로 이루어진다.
[0033] 희생 영역(302)은 (도 5a 및 5b에 도시된 바와 같이) 최종 소자에서 소스/드레인 영역들의 확장(a widening)을 제공한다. 본 발명의 일부 실시 예들에서, 희생 영역(302)은 선택적이다. 소스/드레인의 확장은 finFET들에 대해서 유리한데, 그 이유는 핀들이 일반적으로 좁고 핀 사이의 갭들이 크기 때문이다. 나노시트들에 대한 소스/드레인의 확장은 폭이 약 20 nm보다 큰 비교적 넓은 나노시트들에 대해 선택 사항인데, 그 이유는 나노시트들 사이의 갭들이 이미 작기 때문이다. 그러나 확장은 약 20nm 미만의 폭을 갖는 좁은 핀들에 대해서는 유용한다.
[0034] 도 4a 및 도 4b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y 선을 따라 취해진 반도체 구조물(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 유전체 기둥(402)은 나노시트 스택(106)과 인접한 나노시트 스택 사이에 형성된다.
[0035] 본 발명의 일부 실시 예들에서, 유전체 기둥(402)은 실리콘 탄화물(SiC)을 포함하지만, 다른 유전체 재료들도 본 발명의 고려되는 범위 내에 있다. 본 발명의 일부 실시 예들에서, 유전체 기둥(402)은 유전체 재료의 등각 증착에 의해 희생 영역(302) 사이(예를 들어, 확대된 소스/드레인 영역 사이)의 갭들을 채우고 그 다음에 에치백(an etch back)을 수행함으로써 형성된다.
[0036] 도 5a 및 도 5b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y 선을 따라 취해진 반도체 구조물(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 희생 영역(302)은 제거될 수 있고 나노시트 스택(206)은 리세스되어 하단 격리 구조(202)의 표면 및 얕은 트렌치 격리 영역(212)의 표면을 노출시킬 수 있다. 희생 영역(302)은 제거될 수 있고 나노시트 스택(206)은 습식 에칭, 건식 에칭, 또는 습식 및/또는 건식 에칭들의 조합을 사용하여 리세스될 수 있다. 본 발명의 일부 실시 예들에서, 희생 영역(302)은 제거되고 나노시트 스택은 하단 격리 구조(202)에 대해 선택적인 하나 또는 그 이상의 에칭들을 사용하여 리세스 된다. 예를 들어, 실리콘, SiGe25, 및 SiGe60은, 다른 옵션들 중에서, 기상 HCl 또는 기상 ClF3 를 사용하여 실리콘 질화물에 대해 선택적으로 제거될 수 있다.
[0037] 도 5b에 추가로 도시된 바와 같이, 희생층들(210)은 리세스될 수 있고 내부 스페이서들(502)은 희생층들(210)의 리세스된 측벽들 상에 형성될 수 있다. 예를 들어, 희생층들(210)의 측벽들은 리세스되어 나노시트 스택(206)에서 공동들(cavities)을 형성할 수 있다. 본 발명의 일부 실시 예들에서, 내부 스페이서들(502)은 희생층들(210)의 리세스된 측벽들 상에 이들 공동들을 유전체 재료로 채우는 것에 의해 형성된다. 본 발명의 일부 실시 예들에서, 나노시트 스택(206)의 측벽들 너머로 연장되는 내부 스페이서들(502)의 부분들은, 예를 들어, 반응성 이온 에칭(RIE)을 사용하여 제거된다. 이러한 방식으로, 내부 스페이서들(502)의 측벽들은 반도체 층들(208)의 측벽들과 동일 평면에 있다(coplanar).
[0038] 본 발명의 일부 실시 예들에서, 내부 스페이서들(502)은 CVD, PECVD, ALD, PVD, 화학 용액 증착, 또는 습식 또는 건식 에칭 프로세스와 조합된 기타 유사한 프로세스를 사용하여 형성된다. 내부 스페이서들(502)은, 예를 들어, 로우-케이 유전체, 질화물, 실리콘 질화물, 실리콘 이산화물, SiON, SiC, SiOCN, 또는 SiBCN과 같은 모든 적절한 재료로 제조될 수 있다.
[0039] 도 6a 및 도 6b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y 선을 따라 취해진 반도체 구조물(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 소스 및 드레인 영역들(602)은 유전체 기둥(402)의 대향 측벽들(opposite sidewalls) 사이의 하단 격리 구조(202) 상에 형성된다. 본 발명의 일부 실시 예들에서, 소스 및 드레인 영역들(602)은 두께(높이) 10 nm 또는 그 이상으로, 예를 들어 40 nm 내지 70 nm로 형성되지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다.
[0040] 소스 및 드레인 영역들(602)은, 예를 들어 기상 에피택시(VPE), 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 또는 다른 적절한 프로세스를 사용하여 에피택셜로 성장될 수 있다. 소스 및 드레인 영역들(602)은 기체 또는 액체 전구체들(gaseous or liquid precursors)로부터 에피택셜로 성장된 반도체 재료들일 수 있다.
[0041] 본 발명의 일부 실시 예들에서, 반도체 재료의 에피택셜 증착을 위한 가스 소스는 실리콘 함유 가스 소스, 게르마늄 함유 가스 소스, 또는 이들의 조합을 포함한다. 예를 들어, Si 층은, 실란, 디실란, 트리실란, 테트라 실란, 헥사클로로 디실란, 테트라 클로로실란, 디클로로 실란, 트리클로로 실란, 메틸실란, 디메틸 실란, 에틸실란, 메틸 디 실란, 디메틸 디실란, 헥사메틸디실란(silane, disilane, trisilane, tetrasilane, hexachlorodisilane, tetrachlorosilane, dichlorosilane, trichlorosilane, methylsilane, dimethylsilane, ethylsilane, methyldisilane, dimethyldisilane, hexamethyldisilane) 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 실리콘 가스 소스로부터 에피택셜로 증착(또는 성장)될 수 있다. 게르마늄 층은, 게르만, 디게르만, 할로 게르만, 디클로로 게르만, 트리클로로 게르만, 테트라클로로게르만(germane, digermane, halogermane, dichlorogermane, trichlorogermane, tetrachlorogermane) 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 게르마늄 가스 소스로부터 에피택셜로 증착될 수 있다. 실리콘 게르마늄 합금 층은 그러한 가스 소스들의 조합을 사용하여 에피택셜하게 형성될 수 있다. 수소, 질소, 헬륨 및 아르곤과 같은 운반 가스들이 사용될 수도 있다. 본 발명의 일부 실시 예들에서, 에피택셜 반도체 재료들은 탄소 도핑된 실리콘(Si:C)을 포함한다. 이 Si:C 층은 다른 에피택시 단계에 사용되는 동일한 챔버 또는 전용 Si:C 에피택시 챔버에서 성장될 수 있다. Si:C는 약 0.2% 내지 약 3.0% 범위의 탄소를 포함할 수 있다.
[0042] 에피택셜로 성장된 실리콘 및 실리콘 게르마늄은 n형 도펀트들(예: P 또는 As) 또는 p형 도펀트들(예: Ga, B, BF2 또는 Al)을 추가함으로써 도핑될 수 있다. 본 발명의 일부 실시 예들에서, 소스 및 드레인 영역들(602)은 에피택셜로 형성되고, 예를 들어 에피택시 현장 도핑(in-situ doped epitaxy)(증착 동안 도핑됨), 에피택시 다음 도핑(doped following the epitaxy)과 같은, 다양한 방법들에 의해서, 또는 주입 및 플라즈마 도핑(implantation and plasma doping)에 의해서 도핑 될 수 있다. 도핑 된 영역들에서 도펀트 농도는 1 x 1019 cm-3에서 2 x 1021 cm-3, 또는 1 x 1020 cm-3 와 1 x 1021 cm-3 사이의 범위일 수 있다.
[0043] 본 발명의 일부 실시 예들에서, 소스 및 드레인 영역들(602)은 실리콘 또는 실리콘 게르마늄으로 만들어진다. 본 발명의 일부 실시 예들에서, 소스 및 드레인 영역들(602)은 약 10 내지 약 65%, 예를 들어 50%의 게르마늄 농도를 갖는 실리콘 게르마늄으로 제조되지만, 다른 게르마늄 농도들가 본 발명의 고려된 범위 내에 있다.
[0044] 도 7a 및 도 7b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y 선을 따라 취해진 반도체 구조물(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 라이너(702)는 소스 및 드레인 영역들(602)과 유전체 기둥(402) 위에 형성된다.
[0045] 본 발명의 일부 실시 예들에서, 라이너(702)는, 예를 들어 ALD를 사용하여 등각으로 증착되지만, 다른 등각 증착 프로세스들도 본 발명의 고려된 범위 내에 있다. 라이너(702)는, 예를 들어 로우-케이 유전체, 질화물, 실리콘 질화물, SiON, SiC, SiOCN, 또는 SiBCN과 같은, 모든 적절한 재료로 제조될 수 있다. 본 발명의 일부 실시 예들에서, 라이너(702)는 실리콘 질화물(예를 들어, SiN)을 포함한다. 라이너(702)는 약 5 nm 이하, 또는 3 nm 이하의 공칭(등각) 두께로 형성될 수 있지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다.
[0046] 본 발명의 일부 실시 예들에서, 층간 유전체(704)는 라이너(702) 위에 형성된다. 층간 유전체(704)는 반도체 소자(100)를 위한 격리 구조로서 기능한다. 층간 유전체(704)는, 예를 들어, 다공성 실리케이트들, 탄소 도핑된 산화물들, 실리콘 이산화물들, 실리콘 질화물들, 산실리콘 질화물들, 실리콘 탄화물(SiC)(porous silicates, carbon doped oxides, silicon dioxides, silicon nitrides, silicon oxynitrides, silicon carbide (SiC)), 또는 다른 유전체 재료들과 같은, 모든 적절한 유전체 재료로 제조될 수 있다. 본 발명의 일부 실시 예들에서, 층간 유전체(704)는 SiO2를 포함한다. 층간 유전체(704)를 형성하는데 사용될 수 있는 모든 공지된 방식으로는, 예를 들어 CVD, PECVD, ALD, 유동가능 CVD, 스핀-온 유전체, 또는 PVD가 이용될 수 있다. 본 발명의 일부 실시 예들에서, 층간 유전체(704) 및 얕은 트렌치 격리 영역(212)은 동일한 유전체 재료로 만들어진다.
[0047] 도 7b에 도시된 바와 같이, 희생층(210), 희생 게이트(214), 및 하드 마스크(216)는 제거되고 게이트들(706)(때때로 능동 또는 전도성 게이트들로 지칭됨)로 대체될 수 있다.
[0048] 게이트들(706)은, 예를 들어, 공지된 대체 금속 게이트(RMG) 프로세스, 또는 소위 게이트-우선 프로세스들을 사용하여 나노시트 스택(206)의 채널 영역 위에 형성된 하이-케이 금속 게이트들(HKMG들)일 수 있다. 본 명세서에서 사용되는 바와 같이, "채널 영역"은 게이트들(706)이 그 위에 형성되고 전류가 최종 소자(미도시)의 소스에서 드레인으로 통과하는 반도체 층(208)의 부분을 지칭한다. 본 발명의 일부 실시 예들에서, 게이트들(706)은 희생 게이트들(214)을 제거하고, 희생 층들(210)을 선택적으로 제거하여 나노시트 채널(채널 영역의 반도체 층(208))을 해제하고, 하이-케이/금속 게이트 재료들을 희생 게이트들(214) 및 희생 층들(210)을 제거한 후 남은 공동들 내로 증착함으로써 형성된다.
[0049] 본 발명의 일부 실시 예들에서, 게이트들(706)은 게이트 유전체(들)(미도시) 및 일함수 금속 스택(a work function metal stack)(미도시)을 포함할 수 있다. 일부 실시 예들에서, 게이트들(706)은 벌크 전도성 게이트 재료(들)로 형성된 본체(main body)를 포함한다.
[0050] 본 발명의 일부 실시 예들에서, 게이트 유전체는 반도체 층들(208)의 표면(측벽) 상에 형성된 하이-케이 유전체 필름이다. 하이-케이 유전체 필름은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 질화붕소, 하이-케이 재료들(, silicon oxide, silicon nitride, silicon oxynitride, boron nitride, high-k materials), 또는 이들 재료의 조합으로 제조될 수 있다. 하이-케이 재료들의 예들은, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산(hafnium oxide, hafnium silicon oxide, hafnium silicon oxynitride, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, zirconium silicon oxynitride, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobate)과 같은, 금속 산화물들을 포함하지만 이에 제한되지는 않는다. 하이-케이 재료들은 란탄 및 알루미늄(lanthanum and aluminum)과 같은 도펀트들을 더 포함할 수 있다. 본 발명의 일부 실시 예들에서, 하이-케이 유전체 필름은 약 0.5 nm 내지 약 4 nm의 두께를 가질 수 있다. 본 발명의 일부 실시 예들에서, 하이-케이 유전체 필름은 하프늄 산화물(hafnium oxide)을 포함하고 약 1 nm의 두께를 갖지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다.
[0051] 본 발명의 일부 실시 예들에서, 게이트들(706)은 하이-케이 유전체 필름과 벌크 게이트 재료 사이에 형성된 하나 또는 그 이상의 일 함수 층들(때로는 일함수 금속 스택으로 지칭됨)을 포함한다. 본 발명의 일부 실시 예들에서, 게이트들(706)은 하나 또는 그 이상의 일 함수 층들을 포함하지만 벌크 게이트 재료는 포함하지 않는다.
[0052] 만일 존재한다면,일 함수 층들은, 예를 들어 알루미늄, 란탄 산화물, 마그네슘 산화물, 스트론튬 티타네이트, 스트론튬 산화물, 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 텅스텐 질화물, 몰리브덴 질화물, 니오븀 질화물, 하프늄 실리콘 질화물, 티타늄 알루미늄 나이트라이드, 탄탈 실리콘 나이트라이드, 티타늄 알루미늄 카바이드, 탄탈륨 카바이드(aluminum, lanthanum oxide, magnesium oxide, strontium titanate, strontium oxide, titanium nitride, tantalum nitride, hafnium nitride, tungsten nitride, molybdenum nitride, niobium nitride, hafnium silicon nitride, titanium aluminum nitride, tantalum silicon nitride, titanium aluminum carbide, tantalum carbide), 및 이들의 조합들로 만들어질 수 있다. 일 함수 층은 게이트들(706)의 일 함수를 수정하는 역할을 할 수 있고 소자 임계 전압의 튜닝을 가능하게 한다. 일 함수 층은 약 0.5 내지 6 nm의 두께로 형성될 수 있지만, 다른 두께들도 본 발명의 고려되는 범위 내에 있다. 본 발명의 일부 실시 예들에서, 일 함수 층들 각각은 다양한 두께로 형성될 수 있다. 본 발명의 일부 실시 예들에서, 일 함수 층들은 TiN/TiC/TiCAL 스택을 포함한다.
[0053] 일부 실시 예들에서, 게이트들(706)은 일 함수 층들 및/또는 게이트 유전체들 위에 증착된 벌크 전도성 게이트 재료(들)로 형성된 본체를 포함한다. 벌크 게이트 재료는, 예를 들어 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨, 루테늄, 지르코늄, 코발트, 구리, 알루미늄, 납, 백금, 주석, 은, 금), 전도성 금속 복합 재료(예를 들어, 질화 탄탈, 질화 티타늄, 탄화 탄탈, 탄화 티타늄, 탄화 알루미늄, 탄화 텅스텐, 질화 텅스텐, 산화 루테늄, 규화 코발트, 규화 니켈), 전도성 탄소, 그래핀(metal (e.g., tungsten, titanium, tantalum, ruthenium, zirconium, cobalt, copper, aluminum, lead, platinum, tin, silver, gold), conducting metallic compound material (e.g., tantalum nitride, titanium nitride, tantalum carbide, titanium carbide, titanium aluminum carbide, tungsten silicide, tungsten nitride, ruthenium oxide, cobalt silicide, nickel silicide), conductive carbon, graphene), 또는 이들 재료들의 모든 적절한 조합과 같은 모든 적합한 전도성 재료를 포함할 수 있다. 전도성 게이트 재료는 증착 동안 또는 증착 후에 포함되는 도펀트들을 더 포함할 수 있다.
[0054] 도 7b에 추가로 도시된 바와 같이, 게이트들(706)은 게이트 하드 마스크들(708)을 포함할 수 있다. 게이트 하드 마스크들(708)은, 예를 들어 실리콘 질화물과 같은 모든 적절한 재료로 제조될 수 있다. 게이트 하드 마스크들(708)이 스페이서들(218) 사이의 공간에서 게이트들(706)에 정렬됨에 따라, 게이트 하드 마스크들(1002)은 자기-정렬된 하드 마스크들(때때로 SAC 캡들로 지칭됨)로 생각될 수도 있다.
[0055] 도 8a 및 도 8b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y 선을 따라 취해진 반도체 구조물(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 라이너(702) 및 층간 유전체(704)의 부분들이 제거되어 소스 및 드레인 영역들(602)의 표면을 노출시키는 접점 트렌치(802)를 형성한다.
[0056] 본 발명의 일부 실시 예들에서, 라이너(702) 및 층간 유전체(704)의 부분들은 유전체 기둥(402)에 대해 선택적으로 제거된다. 다시 말해서, 유전체 기둥(402)은 TS 트렌치 패터닝을 위한 에칭 정지부로서 기능할 수 있다. 유전체 재료를 패터닝하기 위한 모든 공지된 방법, 예를 들어, 습식 에칭, 건식 에칭, 또는 순차적 습식 및/또는 건식 에칭의 조합이 사용될 수 있다. 본 발명의 일부 실시 예들에서, 패턴된 마스크(도시되지 않음)가 층간 유전체(704) 위에 형성되고 라이너(702) 및 층간 유전체(704)의 노출된 부분들이, 예를 들어 하나 또는 그 이상의 RIE들을 사용하여 제거된다.
[0057] 도 9a 및 도 9b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y 선을 따라 취해진 반도체 구조물(100)의 단면도를 도시한다. 본 발명의 일부 실시 예들에서, 접점 트렌치(802)는 트렌치 실리사이드(902)를 형성하기 위해 전도성 재료(예를 들어, Co)로 채워진다. 본 발명의 일부 실시 예들에서, 트렌치 실리사이드(902)는 접점 트렌치(802)를 오버필하여(overfill), 층간 유전체(704)의 표면으로부터 연장되는 초과부분(an overburden)을 형성한다. 본 발명의 일부 실시 예들에서, 초과 부분은, 예를 들어 화학-기계적 평탄화(CMP)를 사용하여 제거된다.
[0058] 도 9a에 도시된 바와 같이, 트렌치 실리사이드(902)는 소스 및 드레인 영역들(602)의 상단 표면(a top surface)뿐만 아니라 유전체 기둥(402)의 상단 표면 상에 증착 한다. 전술한 바와 같이, 트렌치 실리사이드(902)를 소스 및 드레인 영역들(602)의 상단 표면 상에 증착하면 접점 저항을 감소시키고, 한편 유전체 기둥(402)의 상단 표면 상에(기존의 프로세스 플로에서와 같이 얕은 트렌치 격리 영역 상이 아닌) 증착 하면 얕은 트렌치 격리 영역(212) 상의 트렌치 실리사이드(902)의 수직 깊이를 감소시킴으로써 TS-게이트 기생 커패시턴스를 감소시킨다.
[0059] 도 10a 및 도 10b는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 처리 작업 이후 도 1의 라인 X 및 Y를 따라 취한 핀-형 반도체 구조(1000)의 단면도를 도시한다. 도 9a 및 도 9b에 도시된 나노시트-유형 구현과 대조적으로, 도 10a 및 도 10b에 도시된 반도체 구조(1000)는 기생 커패시턴스를 감소시키기 위한 유전체 기둥의 finFET 유형 구현을 도시한다.
[0060] 본 발명의 일부 실시 예들에서, 반도체 구조(1000)는, 유전체 기둥(402)이 도 9a의 나노시트 스택(206)에 인접하여 형성된 것과 유사한 방식으로, 반도체 핀들(1004) 사이에 형성된 유전체 기둥(1002)을 포함할 수 있다. 본 발명의 일부 실시 예들에서, 반도체 구조(1000)는, 도 9a 및 도 9b와 관련하여 도시된 것과 유사한 방식으로, 기판(1008) 위에 형성된 소스/드레인 영역들(1006)을 포함할 수 있다. 본 발명의 일부 실시 예들에서, 반도체 구조(1000)는, 도 9a 및 도 9b와 관련하여 도시된 것과 유사한 방식으로, 반도체 핀들(1004)의 인접한 핀들 사이에 얕은 트렌치 격리 영역(1010)을 포함할 수 있다.
[0061] 본 발명의 일부 실시 예들에서, 반도체 구조(1000)는, 도 9a 및 도 9b와 관련하여 도시된 것과 유사한 방식으로, 층간 유전체(1014)의 대향 측벽들 사이에 형성된 트렌치 실리사이드(1012)를 포함할 수 있다. 본 발명의 일부 실시 예들에서, 반도체 구조(1000)는, 도 9a 및 도 9b와 관련하여 도시된 것과 유사한 방식으로, 층간 유전체(1014)와 유전체 기둥(1002) 사이에 라이너(1016)를 포함할 수 있다.
[0062] 본 발명의 일부 실시 예들에서, 반도체 구조(1000)는, 도 9a 및 도 9b와 관련하여 도시된 것과 유사한 방식으로, 반도체 핀들(1004)의 채널 영역들 위에 형성된 게이트(예를 들어, 하이-케이 금속 게이트)(1018)를 포함할 수 있다. 본 발명의 일부 실시 예들에서, 게이트(1018)는, 도 9a 및 도 9b와 관련하여 도시된 것과 유사한 방식으로, 게이트 스페이서들(1020) 사이에 형성된다. 본 발명의 일부 실시 예들에서, 게이트(1018)는, 도 9a 및 도 9b와 관련하여 도시된 것과 유사한 방식으로, 게이트 캡(1022)을 포함한다.
[0063] 도 11은 본 발명의 하나 또는 그 이상의 실시 예들에 따른 반도체 소자를 형성하기 위한 방법을 예시하는 플로차트(1100)를 도시한다. 블록(1102)에 도시된 바와 같이, 나노시트 스택이 기판 위에 형성된다. 블록(1104)에서, 유전체 기둥이 나노시트 스택에 인접하여 형성된다. 유전체 기둥은 기판의 얕은 트렌치 격리 영역 상에 위치한다.
[0064] 블록(1106)에서, 나노시트 스택은 얕은 트렌치 격리 영역의 표면을 노출시키도록 리세스된다. 본 발명의 일부 실시 예들에서, 나노시트 스택을 리세스 하는 단계는 희생 영역을 제거하는 단계를 포함한다. 블록(1108)에서, 소스 또는 드레인(S/D) 영역이 얕은 트렌치 격리 영역의 노출된 표면 상에 형성된다.
[0065] 블록(1110)에서, S/D 영역의 표면 및 유전체 기둥의 표면을 노출시키는 접점 트렌치가 형성된다. 본 발명의 일부 실시 예들에서, 유전체 기둥은 접점 트렌치를 형성하는 동안 에칭 정지부로서 기능한다. 본 발명의 일부 실시 예들에서, 트렌치 실리사이드가 접점 트렌치에 형성된다.
[0066] 상기 방법은 기판과 나노시트 스택 사이에 하단 격리 구조를 형성하는 단계를 더 포함할 수 있다. 본 발명의 일부 실시 예들에서, 유전체 기둥을 형성하기 전에 희생 영역이 나노시트 스택 위에 형성된다. 희생 영역은 본 명세서에서 이전에 논의된 바와 같이, 소스/드레인 영역을 넓히는 역할을 할 수 있다.
[0067] 본 발명의 일부 실시 예들에서, 등각 라이너가 S/D 영역 및 유전체 기둥 위에 형성된다. 본 발명의 일부 실시 예들에서, 층간 유전체가 등각 라이너 위에 형성된다. 본 발명의 일부 실시 예들에서, 접점 트렌치를 형성하는 단계는 층간 유전체의 일부분 및 등각 라이너의 일부분을 제거하는 단계를 포함한다.
[0068] 도 12는 본 발명의 하나 또는 그 이상의 실시 예들에 따른 반도체 소자를 형성하기 위한 방법을 예시하는 플로차트(1200)를 도시한다. 블록(1202)에 도시된 바와 같이, 하단 격리 구조가 기판 상에 형성된다. 블록(1204)에서, 나노시트 스택이 하단 격리 구조 상에 형성된다. 하단 격리 구조는 나노시트 스택과 기판 사이에 위치한다.
[0069] 블록(1206)에서, 유전체 기둥이 나노시트 스택에 인접하여 형성된다. 유전체 기둥은 기판의 얕은 트렌치 격리 영역 상에 위치한다. 본 발명의 일부 실시 예들에서, 유전체 기둥은 블록(1212)에서 접점 트렌치를 형성하는 동안 에칭 정지부로서 작용한다.
[0070] 블록(1208)에서, S/D 영역 및 유전체 기둥 위에 등각 라이너가 형성된다. 블록(1210)에서, 층간 유전체가 등각 라이너 위에 형성된다. 블록(1212)에서, 층간 유전체의 일부분 및 등각 라이너의 일부분이 제거되어 S/D 영역의 표면과 유전체 기둥의 표면을 노출시키는 접점 트렌치를 형성한다. 블록(1214)에서, 트렌치 실리사이드가 접점 트렌치에 형성된다.
[0071] 본 발명의 일부 실시 예들에서, 유전체 기둥을 형성하기 전에, 희생 영역이 나노시트 스택 위에 형성된다. 본 발명의 일부 실시 예들에서, 나노시트 스택은 얕은 트렌치 격리 영역의 표면을 노출시키도록 리세스된다. 본 발명의 일부 실시 예들에서, 나노시트 스택을 리세스 하는 단계는 희생 영역을 제거하는 단계를 포함한다.
[0072] 도 13은 본 발명의 하나 또는 그 이상의 실시 예들에 따른 반도체 소자를 형성하기 위한 방법을 예시하는 플로차트(1300)를 도시한다. 블록(1302)에 도시된 바와 같이, 반도체 핀이 기판 위에 형성된다. 블록(1304)에서, 유전체 기둥이 반도체 핀에 인접하게 형성된다. 유전체 기둥은 기판의 얕은 트렌치 격리 영역 상에 위치한다.
[0073] 블록(1306)에서, 반도체 핀은 얕은 트렌치 격리 영역의 표면을 노출시키도록 리세스된다. 본 발명의 일부 실시 예들에서, 반도체 핀을 리세스 하는 단계는 희생 영역을 제거하는 단계를 포함한다. 블록(1308)에서, 소스 또는 드레인(S/D) 영역이 얕은 트렌치 격리 영역의 노출된 표면 상에 형성된다.
[0074] 블록(1310)에서, S/D 영역의 표면 및 유전체 기둥의 표면을 노출시키는 접점 트렌치가 형성된다. 본 발명의 일부 실시 예들에서, 유전체 기둥은 접점 트렌치를 형성하는 동안 에칭 정지부로서 기능한다. 본 발명의 일부 실시 예들에서, 트렌치 실리사이드가 접점 트렌치에 형성된다.
[0075] 본 발명의 일부 실시 예들에서, 유전체 기둥을 형성하기 전에, 반도체 핀 위에 희생 영역이 형성된다. 희생 영역은 본 명세서에서 이전에 논의된 바와 같이 소스/드레인 영역을 넓히는 역할을 할 수 있다.
[0076] 본 발명의 일부 실시 예들에서, 등각 라이너는 S/D 영역 및 유전체 기둥 위에 형성된다. 본 발명의 일부 실시 예들에서, 층간 유전체가 등각 라이너 위에 형성된다. 본 발명의 일부 실시 예들에서, 접점 트렌치를 형성하는 단계는 층간 유전체의 일부분 및 등각 라이너의 일부분을 제거하는 단계를 포함한다.
[0077] 본 명세서에 기술된 방법들 및 최종 구조들은 IC 칩들의 제조에 사용될 수 있다. 최종 IC 칩들은, 베어 다이로서, 가공되지 않은 웨이퍼 형태(즉, 패키징되지 않은 여러 칩들이 있는 단일 웨이퍼), 또는 패키징된 형태로 제조업체에 의해 배포될 수 있다. 후자의 경우, 칩은 단일 칩 패키지(예: 마더보드 또는 기타 상위 레벨 캐리어에 부착된 리드들 갖는, 플라스틱 캐리어로서) 또는 멀티칩 패키지(예: 표면 상호 연결들 또는 매립된 상호 연결들을 갖는 세라믹 캐리어)에 장착된다. 어느 경우이던 지, 그 다음, 칩은 (a) 마더보드와 같은 중간 제품 또는 (b) 최종 제품의 일부로서, 다른 칩들, 개별 회로 엘리멘트들 및/또는 기타 신호 처리 디바이스들과 통합된다. 최종 제품은 장난감 및 기타 저가형 애플리케이션에서 디스플레이, 키보드 또는 기타 입력 디바이스 및 중앙 프로세서가 있는 고급 컴퓨터 제품에 이르기까지 IC 칩들을 포함하는 모든 제품이 될 수 있다.
[0078] 본 발명의 다양한 실시예들이 관련 도면들을 참조하여 여기에서 설명된다. 본 발명의 범위를 벗어나지 않으면서 대안적인 실시예들이 고안될 수 있다. 다양한 연결들 및 위치 관계들(예를 들어, 위, 아래, 인접 등)이 다음 설명 및 도면들에서 엘리멘트들 사이에 설명되지만, 당업자는 여기에 설명된 많은 위치 관계들이 방향이 변경되어도 설명된 기능이 유지될 때는 방향-독립적 관계임을 인식할 것이다. 이들 연결들 및/또는 위치 관계들은, 달리 명시되지 않는 한, 직접적이거나 간접적일 수 있으며, 본 발명은 이와 관련하여 제한하려는 의도가 없다. 유사하게, "결합된 " 이라는 용어 및 그 변형들은 2개의 엘리멘트들 사이에 통신 경로를 갖고 있음을 설명하고, 엘리멘트들 사이에 개재 엘리멘트들/연결들이 없이 엘리멘트들 사이의 직접적인 연결을 의미하지 않는다. 이들 모든 변형들은 사양의 일부로 간주된다. 따라서 주체들의 결합은 직접적 또는 간접적인 결합을 의미할 수 있으며, 주체들 간의 위치 관계는 직접적 또는 간접적인 위치 관계일 수 있다. 간접 위치 관계의 예로서, 층 "B" 위에 층 "A"를 형성하는 것에 대한 본 명세서의 설명에서의 참조들은, 층 "A" 및 층 "B"의 관련 특성 및 기능이 중간 층(들)에 의해 실질적으로 변경되지 않는 한, 하나 또는 그 이상의 중간 층들(예를 들어, 층 "C")이 층 "A"와 층 "B"사이에 있는 상황을 포함한다.
[0079] 청구범위 및 명세서의 해석을 위해 다음 정의들 및 약어들이 사용된다. 본 명세서에 사용된 용어들 "포함하다", "포함하는", "갖는다", "갖는" 또는 이들의 다른 변형들은 비-배타적 포함을 커버하도록 의도된다. 예를 들어, 엘리멘트들의 목록을 포함하는 구성, 혼합물, 프로세스, 방법, 물품 또는 장치는 반드시 해당 엘리멘트들만으로 제한되지 않으며, 명시적으로 나열되지 않은 다른 엘리멘트들 또는 그러한 구성, 혼합물, 프로세스, 방법, 물품, 또는 장치에 고유하지 않는 다른 엘리멘트들을 포함할 수 있다.
[0080] 또한, "예시적인"이라는 용어는 "예, 사례 또는 예시로 제공되는"을 의미하기 위해 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 것으로 설명된 모든 실시예 또는 설계는 반드시 다른 실시예 또는 설계에 비해 선호되거나 유리한 것으로 해석되어서는 안 된다. 용어 "적어도 하나" 및 "하나 또는 그 이상"은 1보다 크거나 같은 모든 정수, 즉 1, 2, 3, 4 등을 포함하는 것으로 이해된다. 용어 "복수"는 2보다 크거나 같은 수, 즉 2, 3, 4, 5 등 모든 정수를 포함하는 것으로 이해된다. 용어 "연결"은 간접적인 "연결" 및 직접 "연결"을 포함할 수 있다.
[0081] 명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예" 등에 대한 참조들은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있음을 나타내지만 모든 실시예는 특정 특징, 구조 또는 특성을 포함하거나 포함하지 않을 수 있다. 또한, 그러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 다른 실시예들와 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 명시적으로 설명되었던지 아니던 지에 관계없이 당업자의 지식 범위 내로 간주된다.
[0082] 이후 설명의 목적들을 위해, "상부", "하부", "오른쪽", "왼쪽", "수직", "수평", "상단", "하단", 및 이들의 파생어들과 같은 용어들은 개시된 구조들 및 방법들의 도면들에서 방향을 나타내는 것과 관련된다. "위에", "위에 놓인", "맨 위에", "상단에", "상에 위치하는" 또는 "맨 위에 위치하는"과 같은 용어들은 제 1 구조와 같은, 제 1 엘리멘트는, 제 2 구조와 같은, 제 2 엘리멘트 상에 존재하며, 인터페이스 구조와 같은, 개재하는 엘리멘트들이 상기 제 1 엘리멘트 및 상기 제 2 엘리멘트 사이에 존재할 수 있음을 의미한다. "직접 접촉하는"이란 용어는 제 1 구조와 같은, 제 1 엘리멘트 및, 제 2 구조와 같은, 제 2 엘리멘트가 연결되는데, 상기 두 개의 엘리멘트들의 경계면에 어떠한 중간의 전도 층, 절연 층 또는 반도체 층이 없이 연결된다는 것을 의미한다.
[0083] 공간적으로 상대적인 용어들, 예를 들어 "밑에", "아래", "하부", "위에", "상부" 등은 도면들에 예시된 한 엘리멘트 또는 특징의 다른 엘리멘트(들) 또는 특징(들)에 대한 관계를 설명하는 설명의 용이함을 위해 여기에서 사용된다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 추가하여 사용 또는 작동 중인 디바이스들의 다양한 방향들을 포함하도록 의도된 것임이 이해될 것이다. 예를 들어, 만일 도면에서 디바이스가 뒤집혀 있다면, 다른 엘리멘트들 또는 특징들 "밑에 " 또는 "아래"에 있다고 설명된 엘리멘트들은 다른 엘리멘트들 또는 특징들 "위"에 위치한다. 따라서 "아래"라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 상기 디바이스는 다른 방향도 가질 수 있으며(예: 90도 또는 다른 방향으로 회전됨) 여기에 사용된 공간적으로 상대적인 용어들은 상황에 따라서 해석되어야 한다.
[0084] 용어들 "약", "실질적으로", "대략" 및 그 변형들은 출원 당시 이용 가능한 장비에 기초하여 특정 수량의 측정과 관련된 오류의 정도를 포함하기 위한 것이다. 예를 들어, "약"은 ± 8% 또는 5% 또는 주어진 값의 2% 범위를 포함할 수 있다.
[0085] 예를 들어, "제2 엘리멘트에 대해 선택적인 제1 엘리멘트"와 같은 "에 대해 선택적인"이라는 문구는 제1 엘리멘트는 에칭 될 수 있고 제2 엘리멘트는 에칭 정지부로서 작용할 수 있음을 의미한다.
[0086] "등각"이라는 용어(예: 등각 층 또는 등각 증착)는 층의 두께가 모든 표면들에서 실질적으로 동일하거나 두께 변화가 층의 공칭 두께의 15% 미만임을 의미한다.
[0087] "에피택셜 성장 및/또는 증착" 그리고 "에피택셜로 형성된 및/또는 성장된"이라는 용어는, 성장되는 반도체 재료(결정질 윗층)가 증착 표면의 반도체 재료(시드 재료)와 실질적으로 동일 결정 특성을 갖는, 다른 반도체 재료(결정질 재료)의 증착 표면 상에서의 반도체 재료(결정질 재료)의 성장을 의미한다. 에피택셜 증착 프로세스에서, 소스 가스들에 의해 제공되는 화학 반응물들은, 제어될 수 있고 시스템 파라미터들은, 증착하는 원자가 충분한 에너지를 가지고 반도체 기판의 증착 표면에 도달해서 증착 표면 상에 침투하여 증착하는 원자들이 증착 표면 원자의 결정 배열에 자신들을 배향하도록, 설정될 수 있다. 에피택셜로 성장되는 반도체 재료는 에피택셜로 성장되는 재료가 형성되는 증착 표면과 실질적으로 동일한 결정 특성을 가질 수 있다. 예를 들어, <100> 배향된 결정 표면에 증착된 에피택셜로 성장된 반도체 재료는 <100> 배향을 취할 수 있다. 본 발명의 일부 실시 예들에서, 에피택셜 성장 및/또는 증착 프로세스들은 반도체 표면 상에 형성하는 것에 대해 선택적일 수 있으며, 실리콘 이산화물 또는 실리콘 질화물 표면들과 같은, 다른 노출된 표면들 상에 재료를 증착하거나 증착하지 않을 수 있다.
[0088] 본 명세서에서 이전에 언급된 바와 같이, 간결함을 위해, 반도체 소자 및 집적 회로(IC) 제조와 관련된 종래 기술은 본 명세서에서 상세하게 설명되거나 설명되지 않을 수 있다. 그러나, 배경으로, 본 발명의 하나 또는 그 이상의 실시 예들을 구현하는데 이용될 수 있는 반도체 소자 제조 프로세스의 보다 일반적인 설명이 이제 제공될 것이다. 본 발명의 하나 또는 그 이상의 실시 예들을 구현하는데 사용되는 특정 제조 작업들이 개별적으로 알려져 있을 수 있지만, 설명된 작업들의 조합 및/또는 본 발명의 최종 구조들은 특별하다. 따라서, 본 발명에 따른 반도체 소자의 제조와 관련하여 설명된 작업들의 특별한 조합은 반도체(예: 실리콘) 기판에서 수행되는 개별적으로 알려진 다양한 물리적 및 화학적 프로세스를 이용하며, 그 중 일부는 이후에 설명된다.
[0089] 일반적으로, IC에 패키징될 마이크로 칩을 형성하는 데 사용되는 다양한 프로세스들은 필름 증착, 제거/에칭, 반도체 도핑 및 패터닝/리소그래피의 4가지 일반적인 범주들로 분류된다. 증착은 웨이퍼에 재료를 성장, 코팅 또는 전송하는 모든 프로세스이다. 이용 가능한 기술에는 물리 기상 증착(PVD), 화학 기상 증착(CVD), 전기화학 증착(ECD), 분자빔 에피택시(MBE) 및 최근에는 원자층 증착(ALD)이 포함된다. 제거/에칭은 웨이퍼에서 재료를 제거하는 모든 프로세스이다. 예들에는 에칭 프로세스들(습식 또는 건식), 화학적 기계적 평탄화(CMP) 등이 포함된다. 예를 들어, 반응성 이온 에칭(RIE)은 화학적 반응성 플라즈마를 사용하여, 노출된 표면으로부터 재료의 일부분들을 제거하는 이온들의 충격에 재료를 노출시켜서, 마스크된 패턴의 반도체 재료와 같은, 재료를 제거하는 건식 에칭의 한 유형이다. 플라즈마는 일반적으로 전자기장에 의해 저압(진공)에서 생성된다. 반도체 도핑은, 일반적으로 확산 및/또는 이온 주입에 의해서, 예를 들어, 트랜지스터 소스들 및 드레인들을 도핑 함에 의해서 전기적 특성을 수정하는 것이다. 이들 도핑 프로세스들 다음에는 용광로 어닐링 또는 급속 열 어닐링(RTA)이 수행된다. 어닐링은 주입된 도펀트들을 활성화시키는 역할을 한다. 도체들(예: 폴리실리콘, 알루미늄, 구리 등) 및 절연체들(예: 다양한 형태들의 실리콘 이산화물, 실리콘 질화물 등)의 필름은 모두 트랜지스터들과 그들의 컴포넌트들을 연결하고 격리하는 데 사용된다. 반도체 기판의 다양한 영역들에 대한 선택적 도핑은 전압의 인가에 따라 기판의 전도도가 변경되도록 한다. 이들 다양한 컴포넌트들의 구조들을 생성함으로써, 수백만 개의 트랜지스터들이 제조되고 함께 배선되어 최신 마이크로 전자 디바이스의 복잡한 회로가 형성될 수 있다. 반도체 리소그래피는 패턴을 기판으로 후속 전사하기 위해 반도체 기판에 3차원 릴리프 이미지 또는 패턴을 형성하는 것이다. 반도체 리소그래피에서, 패턴들이 포토레지스트라고 하는 감광성 폴리머에 의해 형성된다. 트랜지스터를 구성하는 복잡한 구조들과 회로의 수백만 개의 트랜지스터들을 연결하는 많은 와이어들을 제조하기 위해, 리소그래피 및 에칭 패턴 전송 단계들이 여러번 반복된다. 웨이퍼 상에 인쇄된 각 패턴은 이전에 형성된 패턴들에 정렬되고 도체들, 절연체들 및 선택적으로 도핑된 영역들이 천천히 구축되어 최종 소자를 형성한다.
[0090] 도면들에서 플로차트 및 블록도들은 본 발명의 다양한 실시예들에 따른 제조 및/또는 작업 방법들의 가능한 구현들을 예시한다. 상기 방법의 다양한 기능들/작업들은 블록들에 의해서 플로차트에 표현된다. 일부 다른 실시 예들에서, 상기 블록에 언급되는 기능들은 도면들에 언급된 순서와 다르게 일어날 수도 있다. 예를 들면, 연속으로 도시된 두 개의 블록들은 실제로는 사실상 동시에 실행될 수도 있고, 또는 이 두 블록들은 때때로 관련된 기능에 따라서는 역순으로 실행될 수도 있다.
[0091] 본 발명의 다양한 실시 예들의 설명들은 예시의 목적으로 제공되는 것이며, 개시된 실시 예들이 전부라거나 이들에 한정하려는 의도가 있는 것은 아니다. 많은 수정들 및 변형들이 설명된 실시 예들의 범위와 정신을 벗어남이 없이 이 기술 분야에서 통상의 지식을 가진 자에게는 명백할 것이다. 여기서 사용된 용어들은 실시 예들의 원리들, 실제 애플리케이션 또는 시장에서 발견된 기술들에 대한 기술적 개선을 가장 잘 설명하기 위해 또는 이 기술 분야에서 통상의 지식을 가진 자들이 여기서 개시된 실시 예들을 이해할 수 있도록 하기 위해 선택되었다.
[0092] 여기에 설명된 본 발명의 바람직한 실시예에서, 반도체 소자를 형성하기 위한 방법이 제공되며, 상기 방법은: 기판 위에 반도체 핀을 형성하는 단계; 상기 반도체 핀에 인접한 유전체 기둥을 형성하는 단계-상기 유전체 기둥은 상기 기판의 얕은 트렌치 격리 영역 상에 위치함-; 상기 얕은 트렌치 격리 영역의 표면을 노출시키기 위해 상기 반도체 핀을 리세스 하는 단계; 상기 얕은 트렌치 격리 영역의 노출된 표면 상에 소스 또는 드레인(S/D) 영역을 형성하는 단계; 및 상기 S/D 영역의 표면과 상기 유전체 기둥의 표면을 노출시키는 접점 트렌치를 형성하는 단계를 포함한다. 상기 방법은 상기 유전체 기둥을 형성하기 전에, 상기 반도체 핀 위에 희생 영역을 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 반도체 핀을 리세스 하는 단계는 바람직하게는 상기 희생 영역을 제거하는 단계를 포함한다. 여기에 설명된 본 발명의 다른 바람직한 실시예에서, 반도체 소자가 제공되고, 상기 반도체 소자는: 기판 위에 위치된 반도체 핀; 상기 반도체 핀에 인접한 유전체 기둥-상기 유전체 기둥은 상기 기판의 얕은 트렌치 격리 영역 상에 위치함-; 상기 얕은 트렌치 격리 영역의 표면 상의 소스 또는 드레인(S/D) 영역; 및 상기 S/D 영역의 표면 및 상기 유전체 기둥의 표면 상에 형성된 트렌치 실리사이드를 포함한다. 상기 S/D 영역은 상기 유전체 기둥의 대향 측벽들 사이에 한정되는 것이 바람직하다. 상기 소자는 상기 유전체 기둥 위에 등각 라이너를 더 포함하는 것이 바람직하다. 상기 소자는 바람직하게는 상기 등각 라이너 위에 층간 유전체를 더 포함하고, 트렌치 실리사이드가 층간 유전체의 대향 측벽들 사이에 위치한다.

Claims (16)

  1. 반도체 소자를 형성하는 방법에 있어서, 상기 방법은:
    기판 위에 나노시트 스택을 형성하는 단계;
    상기 나노시트 스택에 인접하여 유전체 기둥을 형성하는 단계- 상기 유전체 기둥은 상기 기판의 얕은 트렌치 격리 영역 상에 위치함-;
    상기 얕은 트렌치 격리 영역의 표면을 노출시키기 위해 상기 나노시트 스택을 리세스하는 단계;
    상기 얕은 트렌치 격리 영역의 노출된 표면 상에 소스 또는 드레인(S/D) 영역을 형성하는 단계; 그리고
    상기 S/D 영역의 표면과 상기 유전체 기둥의 표면을 노출시키는 접점 트렌치를 형성하는 단계를 포함하는
    방법.
  2. 제1항에 있어서, 상기 방법은 상기 기판과 상기 나노시트 스택 사이에 하단 격리 구조(a bottom isolation structure)를 형성하는 단계를 더 포함하는
    방법.
  3. 제 1항에 있어서, 상기 방법은 상기 S/D 영역 및 상기 유전체 기둥 위에 등각 라이너(a conformal liner)를 형성하는 단계를 더 포함하는
    방법.
  4. 제3항에 있어서, 상기 방법은 상기 등각 라이너 위에 층간 유전체(an interlayer dielectric)를 형성하는 단계를 더 포함하는
    방법.
  5. 제4항에 있어서, 상기 접점 트렌치를 형성하는 단계는 상기 층간 유전체의 일부분 및 상기 등각 라이너의 일부분을 제거하는 단계를 포함하는
    방법.
  6. 제1항에 있어서, 상기 방법은 상기 접점 트렌치에 트렌치 실리사이드를 형성하는 단계를 더 포함하는
    방법.
  7. 제1항에 있어서, 상기 방법은:
    기판 상에 하단 격리 구조를 형성하는 단계;
    상기 하단 격리 구조 상에 나노시트 스택을 형성하는 단계 - 상기 하단 격리 구조는 상기 나노시트 스택과 상기 기판 사이에 위치함-;
    상기 S/D 영역 및 상기 유전체 기둥 위에 등각 라이너를 형성하는 단계;
    상기 등각 라이너 위에 층간 유전체를 형성하는 단계;
    상기 접점 트렌치를 형성하기 위해 상기 층간 유전체의 일부분 및 상기 등각 라이너의 일부분을 제거하여 단계; 그리고
    상기 접점 트렌치 내에 트렌치 실리사이드를 형성하는 단계를 더 포함하는
    방법.
  8. 제1항 또는 제7항에 있어서, 상기 방법은: 상기 유전체 기둥을 형성하기 전에, 상기 나노시트 스택 위에 희생 영역을 형성하는 단계를 더 포함하는
    방법.
  9. 제8항에 있어서, 상기 방법은: 상기 얕은 트렌치 격리 영역의 표면을 노출시키기 위해 상기 나노시트 스택을 리세스 하는 단계를 더 포함 하는
    방법.
  10. 제 8항에 있어서, 상기 나노시트 스택을 리세스 하는 단계는 상기 희생 영역을 제거하는 단계를 포함하는
    방법.
  11. 제 5항 또는 제7항에 있어서, 상기 유전체 기둥은 상기 접점 트렌치를 형성하는 동안 에칭 정지부(etch stop)의 역할을 하는
    방법.
  12. 반도체 소자에 있어서, 상기 반도체 소자는:
    기판 위에 위치하는 나노시트 스택;
    상기 나노시트 스택에 인접한 유전체 기둥- 상기 유전체 기둥은 상기 기판의 얕은 트렌치 격리 영역 상에 위치함-;
    상기 얕은 트렌치 격리 영역의 표면 상의 소스 또는 드레인(S/D) 영역; 그리고
    상기 S/D 영역의 표면 및 상기 유전체 기둥의 표면 상의 트렌치 실리사이드를 포함하는
    반도체 소자.
  13. 제12항에 있어서, 상기 S/D 영역은 상기 유전체 기둥의 대향 측벽들 사이에 한정되는(confined)
    반도체 소자.
  14. 제12항에 있어서, 상기 반도체 소자는 상기 기판과 상기 나노시트 스택 사이에 하단 격리 구조를 더 포함하는
    반도체 소자.
  15. 제12항에 있어서, 상기 반도체 소자는 상기 유전체 기둥 위에 등각 라이너를 더 포함하는
    반도체 소자.
  16. 제15항에 있어서, 상기 반도체 소자는 등각 라이너 위에 층간 유전체를 더 포함하고, 상기 트렌치 실리사이드는 상기 층간 유전체의 대향 측벽들 사이에 위치하는
    반도체 소자.
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