JP2023510506A - 自己整合誘電体ピラーを有するナノシート・トランジスタ - Google Patents

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チェン、カングオ
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Abstract

本発明の実施形態は、半導体構造体、およびトレンチ・シリサイド－ゲート間の寄生容量を低減するための自己整合誘電体ピラーを有する半導体構造体を形成するための方法を対象とする。本発明の非限定的な実施形態において、ナノシート・スタックは、基板の上に形成される。誘電体ピラーは、ナノシート・スタックに隣接して、基板の浅いトレンチ分離領域上に配置される。ナノシート・スタックは、浅いトレンチ分離領域の表面を露出させるようにリセスされ、ソースまたはドレイン（Ｓ／Ｄ）領域は、浅いトレンチ分離領域の露出表面上に形成される。Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチが形成される。

Description

本発明は、一般に、半導体デバイスの製造方法および結果として得られる構造に関し、より詳細には、寄生容量を低減するための自己整合誘電体ピラーを有するナノシート・トランジスタ・アーキテクチャに関する。
既知の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）製造技術は、プレーナ型電界効果トランジスタ（ＦＥＴ）を構築するためのプロセス・フローを含む。プレーナ型ＦＥＴは、基板（シリコン・スラブとも呼ばれる）と、基板の上に形成されたゲートと、ゲートの両端に形成されたソースおよびドレイン領域と、ゲートの下の基板の表面付近のチャネル領域と、を含む。チャネル領域は、ソース領域をドレイン領域に電気的に接続し、一方、ゲートがチャネルの電流を制御する。ゲート電圧は、ドレインからソースへの経路が開回路（「オフ」）であるか、または抵抗性経路（「オン」）であるかを制御する。
近年、研究は、非平面トランジスタ・アーキテクチャの開発に向けられてきた。例えば、ナノシートＦＥＴは、横型デバイスよりも高いデバイス密度およびいくらか高い性能を提供する。ナノシートＦＥＴでは、従来のＦＥＴとは対照的に、チャネルは、離間したナノシートのスタックとして実装され、ゲートスタックは、各ナノシートの全周囲を包み込み、したがって、チャネル領域をより完全に空乏化することができ、サブスレッショルド・スイング（ＳＳ）がより急峻になり、ドレイン誘起障壁低下（ＤＩＢＬ：drain induced barrier lowering）がより小さくなるため短チャネル効果が低減する。また、ナノシート・デバイスで使用されるラップアラウンド・ゲート構造（wrap-around gate structure）およびソース／ドレイン・コンタクトによって、駆動電流が増加した場合でも、活性領域における漏れ電流および寄生容量のより優れた管理が可能になる。
本発明の実施形態は、トレンチ・シリサイド－ゲート間の寄生容量を低減するための自己整合誘電体ピラーを有する半導体構造体を形成するための方法を対象とする。本方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。誘電体ピラーは、ナノシート・スタックに隣接して、基板の浅いトレンチ分離領域上に配置される。ナノシート・スタックは、浅いトレンチ分離領域の表面を露出させるようにリセスされ、ソースまたはドレイン（Ｓ／Ｄ）領域は、浅いトレンチ分離領域の露出表面上に形成される。Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチが形成される。
本発明の実施形態は、半導体構造体を対象とする。この半導体デバイスの非限定的な例は、基板の上に配置されたナノシート・スタックを含む。誘電体ピラーは、ナノシート・スタックに隣接して、基板の浅いトレンチ分離領域上に配置される。浅いトレンチ分離領域の表面上にＳ／Ｄ領域が配置され、Ｓ／Ｄ領域の表面上および誘電体ピラーの表面上にトレンチ・シリサイドが形成される。
本発明の実施形態は、トレンチ・シリサイド－ゲート間の寄生容量を低減するための自己整合誘電体ピラーを有する半導体構造体を形成するための方法を対象とする。本方法の非限定的な例は、基板上に底部分離構造を形成することと、底部分離構造上にナノシート・スタックを形成することと、を含む。底部分離構造は、ナノシート・スタックと基板との間に配置される。誘電体ピラーは、ナノシート・スタックに隣接して、基板の浅いトレンチ分離領域上に配置される。共形のライナがＳ／Ｄ領域および誘電体ピラーの上に形成され、層間誘電体が共形のライナの上に配置される。層間誘電体の一部および共形のライナの一部を除去して、Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチを形成する。コンタクト・トレンチ内にトレンチ・シリサイドが形成される。
本発明の実施形態は、トレンチ・シリサイド－ゲート間の寄生容量を低減するための自己整合誘電体ピラーを有する半導体構造体を形成するための方法を対象とする。本方法の非限定的な例は、基板の上に半導体フィンを形成することを含む。誘電体ピラーは、半導体フィンに隣接して、基板の浅いトレンチ分離領域上に配置される。浅いトレンチ分離領域の表面を露出させるように半導体フィンがリセスされ、浅いトレンチ分離領域の露出表面上にＳ／Ｄ領域が形成される。Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチが形成される。
本発明の実施形態は、半導体構造体を対象とする。半導体デバイスの非限定的な例は、基板の上に配置された半導体フィンを含む。誘電体ピラーは、半導体フィンに隣接して、基板の浅いトレンチ分離領域上に配置される。浅いトレンチ分離領域の表面上にＳ／Ｄ領域が配置され、Ｓ／Ｄ領域の表面上および誘電体ピラーの表面上にトレンチ・シリサイドが形成される。
追加の技術的特徴および利点は、本発明の技術によって実現される。本発明の実施形態および態様は、本明細書で詳細に説明され、特許請求される主題の一部とみなされる。より良い理解のために、詳細な説明および図面を参照されたい。
本明細書に記載される排他的権利の詳細は、本明細書の最後の特許請求の範囲において特に指摘され、明確に請求される。本発明の実施形態の前述および他の特徴および利点は、添付の図面と併せて以下の詳細な説明から明らかである。
本発明の１つまたは複数の実施形態による処理作業後の半導体構造体の上面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿った半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘに沿ったフィン型半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｙに沿ったフィン型半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。
本明細書に示される図は、例示的なものである。本発明の範囲から逸脱することなく、本明細書に記載された図または動作に対して多くの変形形態が存在し得る。例えば、動作を異なる順序で実行することができ、または動作を追加、削除または修正することができる。
添付図面および本発明の記載された実施形態の以下の詳細な説明において、図面に示された様々な要素には、２桁または３桁の参照番号が与えられている。わずかな例外を除いて、各参照番号の最も左の桁は、その要素が最初に示される図に対応する。
本発明の例示的な実施形態は、特定のトランジスタ・アーキテクチャ（ナノシート・トランジスタ）に関連して説明されるが、本発明の実施形態は、本明細書に記載される特定のトランジスタ・アーキテクチャまたは材料に限定されないことを予め理解されたい。むしろ、本発明の実施形態は、現在知られているまたは今後開発される任意の他のタイプのトランジスタ・アーキテクチャ（例えば、ＦｉｎＦＥＴ）または材料と併せて実装することができる。
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明する場合もあれば、説明しない場合もある。さらに、本明細書で説明される様々なタスクおよびプロセス・ステップを、本明細書で詳細に説明されない追加のステップまたは機能を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップはよく知られており、したがって、簡潔にするために、多くの従来のステップは、本明細書では簡潔に言及されるだけであり、またはよく知られているプロセスの詳細を提供することなく完全に省略される。
ここで、本発明の態様により具体的に関連する技術の概要に目を向けると、ＦＥＴの継続的なスケーリングは、現在、ゲートピッチの減少に関連付けられた寄生容量の増加により制限されている。例えば、従来のナノシート・プロセス・フロー（認証済みプロセス（process of record）またはＰＯＲ）では、ソース／ドレインのトレンチ・コンタクト（ＴＳまたはトレンチ・シリサイドと呼ばれることもある）は、層間誘電体（ＩＬＤ）をエッチングすることによって形成される。ソース／ドレイン・トレンチ・コンタクトをソース／ドレイン領域上にランディングさせることは、この配置によりデバイスの接触抵抗が低減するため有益ではあるが、ソース／ドレイン・トレンチ・コンタクトをナノシート・トランジスタ領域のナノシート間の分離部（例えば、ＳＴＩとも呼ばれる浅いトレンチ分離）上にランディングさせることは、ＴＳ－ゲート間容量を望ましくないほど増加させる。寄生容量の増加は、最終デバイスの回路速度を低下させるだけでなく、電力消費も増加させる。
ここで本発明の態様の概要に目を向けると、本発明の１つまたは複数の実施形態は、新しい半導体構造体、およびトレンチ・シリサイド－ゲート間の寄生容量を低減するための自己整合誘電体ピラーを有する半導体構造体を形成するための方法を提供することによって、従来技術の上述の欠点に対処する。本発明の態様では、本方法は、ナノシート構造に自己整合した埋め込み誘電体ピラーを形成することを含む。本発明の一部の実施形態では、誘電体ピラーは、隣接するナノシート・スタックのソース／ドレイン領域間に配置される。誘電体ピラーは、基板から上方に延在し、ソース／ドレイン・トレンチ・コンタクトのトレンチ・パターニングのためのエッチ・ストップとして機能する。したがって、ＳＴＩ上のソース／ドレイン・トレンチ・コンタクトの垂直方向の深さが減少する。その結果、ＴＳ－ゲート間容量が低減する。有利なことには、誘電体ピラーは、ＦｉｎＦＥＴなどの他のトランジスタ・アーキテクチャに同様に組み込むことができ、寄生容量の同等の低減を達成することができる。
ここで本発明の態様のより詳細な説明に目を向けると、図１は、本発明の１つまたは複数の実施形態による最終的な半導体デバイスを製造する方法の一部として製造作業の初期セットが適用された後の半導体構造体１００の上面図を示す。本発明の一部の実施形態では、最終的な半導体デバイスは、１つまたは複数のナノシート・スタック１０４（またはＦｉｎＦＥＴ実施態様ではフィン）の上に形成された１つまたは複数のゲート１０２を含むことができる。本発明の一部の実施形態では、ゲート・スペーサ１０６が１つまたは複数のゲート１０２の側壁上にある。本発明の一部の実施形態では、最終的な半導体デバイスは、（ソース／ドレイン領域のナノシートを横切る）線Ｘに対して１つまたは複数のナノシート・スタック１０４の隣接するナノシート・スタック間に配置されたソース／ドレイン・トレンチ・コンタクト１０８を含むことができる。本発明の一部の実施形態では、最終的な半導体デバイスは、（フィン領域のゲートを横切る）線Ｙに対して１つまたは複数のナノシート・スタック１０４の隣接するナノシート・スタック間に配置された誘電体ピラー１１０を含むことができる。最終的な半導体デバイスは、例えば、ｎ型ナノシート電界効果トランジスタ（ＮＳＮＦＥＴ）、ｐ型フィールド・ナノシート電界効果トランジスタ（ＮＳＰＦＥＴ）、ｎ型ＦｉｎＦＥＴ、およびｐ型ＦｉｎＦＥＴを含む、様々なタイプのＭＯＳＦＥＴとすることができる。
図２Ａおよび図２Ｂは、本発明の１つまたは複数の実施形態による最終的な半導体デバイスを製造する方法の一部として製造作業の初期セットが適用された後の、図１の（ソース／ドレイン領域のナノシートを横切る）線Ｘおよび（フィン領域のゲートを横切る）線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、基板２０４の上に底部分離構造２０２が形成されている。本発明の一部の実施形態では、ナノシート・スタック２０６が底部分離構造２０２の上に形成されている。
底部分離構造２０２は、例えば、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な誘電体材料で作製することができる。本発明の一部の実施形態では、底部分離構造２０２は、単層の分離構造である。本発明の一部の実施形態では、底部分離構造２０２は、多層の分離構造である。例えば、底部分離構造２０２は、窒化物－酸化物－窒化物のｔｒ層スタック（例えば、ＳｉＮ／ＳｉＯ２／ＳｉＮ）を含むことができる。
基板２０４は、例えば、単結晶Ｓｉ、シリコン・ゲルマニウム（ＳｉＧｅ）、ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体、またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの任意の適切な基板材料で作製することができる。ＩＩＩ－Ｖ族化合物半導体は、例えば、アルミニウム・ガリウム砒素（ＡｌＧａＡｓ）、アルミニウム・ガリウム窒化物（ＡｌＧａＮ）、アルミニウム砒素（ＡｌＡｓ）、アルミニウム・インジウム砒素（ＡｌＩＡｓ）、アルミニウム窒化物（ＡｌＮ）、ガリウム・アンチモン（ＧａＳｂ）、ガリウム・アルミニウム・アンチモン（ＧａＡｌＳｂ）、ガリウム砒素（ＧａＡｓ）、ガリウム砒素アンチモン（ＧａＡｓＳｂ）、ガリウム窒化物（ＧａＮ）、インジウム・アンチモン（ＩｎＳｂ）、インジウム砒素（ＩｎＡｓ）、インジウム・ガリウム砒素（ＩｎＧａＡｓ）、インジウム・ガリウム砒素リン（ＩｎＧａＡｓＰ）、インジウム・ガリウム窒化物（ＩｎＧａＮ）、インジウム窒化物（ＩｎＮ）、インジウム・リン（ＩｎＰ）、および前述の材料の少なくとも１つを含む合金の組合せのうちの１つまたは複数などの、少なくとも１つのＩＩＩ族元素および少なくとも１つのＶ族元素を有する材料を含む。合金の組合せは、二元合金（２つの元素、例えばガリウム（ＩＩＩ族）砒素（ＧａＡｓ））、三元合金（３つの元素、例えばＩｎＧａＡｓ）、および四元合金（４つの元素、例えばアルミニウム・ガリウム・インジウム・リン（ＡｌＩｎＧａＰ））を含むことができる。
本発明の一部の実施形態では、基板２０４は、埋め込み酸化物層（図示せず）を含むことができる。埋め込み酸化物層は、例えば、酸化ケイ素などの任意の適切な誘電体材料で作製することができる。本発明の一部の実施形態では、埋め込み酸化物層は、約１４５ｎｍの厚さに形成されるが、他の厚さも本発明の企図される範囲内である。
本発明の一部の実施形態では、ナノシート・スタック２０６は、１つまたは複数の犠牲層２１０と交互に配置された１つまたは複数の半導体層２０８を含むことができる。本発明の一部の実施形態では、半導体層２０８および犠牲層２１０は、エピタキシャル成長層である。議論を容易にするために、３つのナノシート（例えば、半導体層２０８）が３つの犠牲層（例えば、犠牲層２１０）と交互に配置されたナノシート・スタック２０６に対して実行される作業について言及する。しかしながら、ナノシート・スタック２０６は、対応する数の犠牲層と交互に配置された任意の数のナノシートを含むことができることが分かっている。例えば、ナノシート・スタック２０６は、対応する数の犠牲層とともに、単一のナノシート、２つのナノシート、５つのナノシート、８つのナノシート、または任意の数のナノシートを含むことができる（すなわち、最も下のナノシートの下に最も下の犠牲層を有し、隣接するナノシートの各対の間に犠牲層を有するナノシート・スタックを形成するのに適切なように）。
半導体層２０８は、例えば単結晶シリコンまたはシリコン・ゲルマニウムなどの任意の適切な材料で作製することができる。本発明の一部の実施形態では、半導体層２０８は、ｎＦＥＴナノシートである。本発明の一部の実施形態では、ｎＦＥＴナノシートは、シリコンｎＦＥＴナノシートである。本発明の一部の実施形態では、半導体層２０８は、約４ｎｍ～約１０ｎｍ、例えば６ｎｍの厚さを有するが、他の厚さも本発明の企図される範囲内である。本発明の一部の実施形態では、基板２０４および半導体層２０８は、同じ半導体材料で作製することができる。本発明の他の実施形態では、基板２０４は、第１の半導体材料で作製することができ、半導体層２０８は、第２の半導体材料で作製することができる。
犠牲層２１０は、半導体層２０８の材料に応じて、シリコン層またはシリコン・ゲルマニウム層とすることができる。例えば、半導体層２０８がシリコン・ナノシートである実施形態では、犠牲層２１０はシリコン・ゲルマニウム層とすることができる。本発明の一部の実施形態では、犠牲層２１０は、約２５パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウム層（ＳｉＧｅ２５と呼ばれることもある）であるが、他のゲルマニウム濃度も本発明の企図される範囲内である。本発明の一部の実施形態では、犠牲層２１０は、約１２ｎｍ～約１５ｎｍ、例えば１０ｎｍの厚さを有するが、他の厚さも本発明の企図される範囲内である。本発明の一部の実施形態では、犠牲層２１０は、底部分離構造２０２の中間犠牲層２１０と同じ材料で作製されている。
図２Ａに示すように、ナノシート・スタック２０６および底部分離構造２０２に隣接して浅いトレンチ分離領域２１２（ＳＴＩ領域とも呼ばれる）を形成することができる。本発明の一部の実施形態では、トレンチは、ナノシート・スタック２０６および底部分離構造２０２の一部を除去することによって形成され、基板２０４の露出表面がリセスされる。次いで、トレンチを、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの誘電体材料で充填することができる。浅いトレンチ分離領域２１２は、ナノシート・スタック２０６と基板２０４上の他の隣接するデバイス（他のナノシート・スタックまたは任意の他の能動デバイスなど）との間の電気的分離を提供する。
図２Ｂに示すように、１つまたは複数の犠牲ゲート２１４（ダミー・ゲートと呼ばれることもある）が、ナノシート・スタック２０６の上に形成される。ゲートが形成されるナノシート・スタックの部分は、チャネル領域と呼ばれる。犠牲ゲート２１４は、例えばアモルファス・シリコンまたはポリシリコンなどの任意の適切な材料で作製することができる。犠牲ゲートをパターニングするための任意の既知の方法、例えば、ウェット・エッチング、ドライ・エッチング、あるいは、連続的なウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せを使用することができる。
本発明の一部の実施形態では、犠牲ゲート２１４上にハード・マスク２１６が形成される。本発明の一部の実施形態では、犠牲ゲート２１４は、ハード・マスク２１６をパターニングし、ウェットまたはドライ・エッチング・プロセスを使用して、パターニングされたハード・マスク２１６によって覆われていない犠牲ゲート２１４の部分を選択的に除去することによって形成される。本発明の一部の実施形態では、薄い酸化物層（図示せず）が、ナノシート・スタック２０６と犠牲ゲート２１４との間に形成される。
ハード・マスク２１６は、例えば、窒化ケイ素などの任意の適切な材料で作製することができる。本発明の一部の実施形態では、第２のハード・マスク（図示せず）がハード・マスク２１６上に形成されて、２層ハード・マスクを形成する。一部の実施形態では、第２のハード・マスクは、例えば二酸化ケイ素などの酸化物を含む。
図２Ｂにさらに示すように、本発明の一部の実施形態では、スペーサ２１８（側壁スペーサまたはゲート・スペーサとしても知られている）が、犠牲ゲート２１４の側壁上に形成される。本発明の一部の実施形態では、スペーサ２１８は、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、原子層堆積（ＡＬＤ）、物理的気相堆積（ＰＶＤ）、化学溶液堆積、分子線エピタキシ（ＭＢＥ）、またはウェットもしくはドライ・エッチング・プロセスと組み合わせた他の同様のプロセスを使用して形成される。例えば、スペーサ材料を半導体構造体１００の上に共形に堆積させ、ＲＩＥを用いて選択的に除去してスペーサ２１８を形成することができる。
スペーサ２１８は、例えば、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な材料で作製することができる。本発明の一部の実施形態では、スペーサ２１８は、窒化ケイ素を含む。スペーサ２１８は、約５～４０ｎｍの厚さに形成することができるが、他の厚さも本発明の企図される範囲内である。
図３Ａおよび図３Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、犠牲領域３０２が、ナノシート・スタック２０６、底部分離構造２０２、および浅いトレンチ分離領域２１２の上に形成される。
本発明の一部の実施形態では、犠牲領域３０２は、ナノシート・スタック２０６に対してエッチング選択性を提供するように選択されたゲルマニウム濃度を有するシリコン・ゲルマニウム層を含む。例えば、本発明の一部の実施形態では、犠牲層２１０は、約２５パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウム層であり、犠牲領域３０２は、約６０パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウム（ＳｉＧｅ６０と呼ばれることもある）から作製されている。
犠牲領域３０２は、（図５Ａおよび図５Ｂに示すように）最終デバイスにおけるソース／ドレイン領域の拡がりを提供する。本発明の一部の実施形態では、犠牲領域３０２は任意である。フィンは典型的には細く、フィン間の間隙は大きいため、ソース／ドレインを拡げることはＦｉｎＦＥＴにとって有利である。ナノシートのソース／ドレインの拡がりは、幅が約２０ｎｍより大きい比較的広いナノシートに対しては、ナノシート間の間隙がすでに小さいため任意選択であるが、幅が約２０ｎｍ未満の細いフィンに対しては、拡がりは有用である。
図４Ａおよび図４Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、ナノシート・スタック２０６と隣接するナノシート・スタックとの間に誘電体ピラー４０２が形成される。
本発明の一部の実施形態では、誘電体ピラー４０２は、炭化ケイ素（ＳｉＣ）を含むが、他の誘電体材料も本発明の企図される範囲内である。本発明の一部の実施形態では、誘電体ピラー４０２は、誘電体材料の共形な堆積とそれに続くエッチ・バックによって犠牲領域３０２間（例えば、拡大されたソース／ドレイン領域間）の間隙を充填することによって形成される。
図５Ａおよび図５Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、犠牲領域３０２を除去することができ、ナノシート・スタック２０６をリセスして、底部分離構造２０２の表面および浅いトレンチ分離領域２１２の表面を露出させることができる。ウェット・エッチング、ドライ・エッチング、あるいはその両方の組合せを使用して、犠牲領域３０２を除去することができ、ナノシート・スタック２０６をリセスすることができる。本発明の一部の実施形態では、底部分離構造２０２に対して選択的な１つまたは複数のエッチングを使用して、犠牲領域３０２が除去され、ナノシート・スタックがリセスされる。例えば、シリコン、ＳｉＧｅ２５、およびＳｉＧｅ６０は、他の選択肢の中でも気相ＨＣｌまたは気相ＣｌＦ３を使用して、窒化ケイ素に対して選択的に除去することができる。
図５Ｂにさらに示すように、犠牲層２１０をリセスすることができ、内部スペーサ５０２を犠牲層２１０のリセスされた側壁上に形成することができる。例えば、犠牲層２１０の側壁をリセスして、ナノシート・スタック２０６に空洞を形成することができる。本発明の一部の実施形態では、内部スペーサ５０２は、これらの空洞を誘電体材料で充填することによって、犠牲層２１０のリセスされた側壁上に形成される。本発明の一部の実施形態では、ナノシート・スタック２０６の側壁を越えて延在する内部スペーサ５０２の部分は、例えば反応性イオン・エッチング（ＲＩＥ）を用いて除去される。このようにして、内部スペーサ５０２の側壁は、半導体層２０８の側壁と共平面になる。
本発明の一部の実施形態では、内部スペーサ５０２は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液堆積、またはウェットもしくはドライ・エッチング・プロセスと組み合わせた他の同様のプロセスを使用して形成される。内部スペーサ５０２は、例えば、低ｋ誘電体、窒化物、窒化ケイ素、二酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な材料で作製することができる。
図６Ａおよび図６Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、ソースおよびドレイン領域６０２が、誘電体ピラー４０２の対向する側壁間の底部分離構造２０２上に形成される。本発明の一部の実施形態では、ソースおよびドレイン領域６０２は、１０ｎｍ以上、例えば４０ｎｍ～７０ｎｍの厚さ（高さ）に形成されるが、他の厚さも本発明の企図される範囲内である。
ソースおよびドレイン領域６０２は、例えば、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、または他の適切なプロセスを使用してエピタキシャル成長させることができる。ソースおよびドレイン領域６０２は、気体前駆体または液体前駆体からエピタキシャル成長させた半導体材料とすることができる。
本発明の一部の実施形態では、半導体材料のエピタキシャル堆積のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源、またはこれらの組合せを含む。例えば、Ｓｉ層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシランおよびこれらの組合せからなる群から選択されたシリコン・ガス源からエピタキシャル堆積（または成長）させることができる。ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組合せからなる群から選択されたゲルマニウム・ガス源からエピタキシャル堆積させることができる。このようなガス源の組合せを利用して、シリコン・ゲルマニウム合金層をエピタキシャルに形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスを使用することができる。本発明の一部の実施形態では、エピタキシャル半導体材料は、炭素ドープ・シリコン（Ｓｉ：Ｃ）を含む。このＳｉ：Ｃ層は、他のエピタキシ・ステップのために使用される同じチャンバ内で、または専用のＳｉ：Ｃエピタキシ・チャンバ内で成長させることができる。Ｓｉ：Ｃは、約０．２％～約３．０％の範囲の炭素を含むことができる。
エピタキシャル成長させたシリコンおよびシリコン・ゲルマニウムは、ｎ型ドーパント（例えば、ＰまたはＡｓ）またはｐ型ドーパント（例えば、Ｇａ、Ｂ、ＢＦ２、またはＡｌ）を添加することによってドープすることができる。本発明の一部の実施形態では、ソースおよびドレイン領域６０２は、例えば、その場ドープ・エピタキシ（堆積中にドープ）、エピタキシ後にドープ、または注入およびプラズマドーピングなどの様々な方法によってエピタキシャルに形成され、ドープされ得る。ドープ領域におけるドーパント濃度は、１×１０１９ｃｍ－３～２×１０２１ｃｍ－３、または１×１０２０ｃｍ－３～１×１０２１ｃｍ－３の範囲とすることができる。
本発明の一部の実施形態では、ソースおよびドレイン領域６０２は、シリコンまたはシリコン・ゲルマニウムから作製される。本発明の一部の実施形態では、ソースおよびドレイン領域６０２は、約１０～約６５パーセント、例えば５０パーセントのゲルマニウム濃度を有するシリコン・ゲルマニウムから作製されるが、他のゲルマニウム濃度も本発明の企図される範囲内である。
図７Ａおよび図７Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、ライナ７０２が、ソースおよびドレイン領域６０２ならびに誘電体ピラー４０２の上に形成される。
本発明の一部の実施形態では、ライナ７０２は、例えばＡＬＤを使用して共形に堆積させているが、他の共形堆積プロセスも本発明の企図される範囲内である。ライナ７０２は、例えば、低ｋ誘電体、窒化物、窒化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な材料で作製することができる。本発明の一部の実施形態では、ライナ７０２は、窒化ケイ素（例えば、ＳｉＮ）を含む。ライナ７０２は、約５ｎｍ以下、または３ｎｍ以下の公称（共形）厚さに形成することができるが、他の厚さも本発明の企図される範囲内である。
本発明の一部の実施形態では、ライナ７０２の上に層間誘電体７０４が形成される。層間誘電体７０４は、半導体デバイス１００の分離構造として機能する。層間誘電体７０４は、例えば、多孔質ケイ酸塩、炭素ドープ酸化物、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素（ＳｉＣ）、または他の誘電体材料などの任意の適切な誘電体材料で作製することができる。本発明の一部の実施形態では、層間誘電体７０４は、ＳｉＯ２を含む。例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、流動性ＣＶＤ、スピンオン誘電体、またはＰＶＤなどの、層間誘電体７０４を形成する任意の既知の方法を利用することができる。本発明の一部の実施形態では、層間誘電体７０４および浅いトレンチ分離領域２１２は、同じ誘電体材料で作製される。
図７Ｂに示すように、犠牲層２１０、犠牲ゲート２１４、およびハード・マスク２１６を除去し、ゲート７０６（アクティブ・ゲートまたは導電性ゲートと呼ばれることもある）で置き換えることができる。
ゲート７０６は、例えば、既知の置換金属ゲート（ＲＭＧ）プロセス、またはいわゆるゲート・ファースト・プロセスを使用して、ナノシート・スタック２０６のチャネル領域の上に形成された高ｋ金属ゲート（ＨＫＭＧ）とすることができる。本明細書で使用される場合、「チャネル領域」とは、半導体層２０８の部分を指し、この層の上にゲート７０６が形成され、最終デバイス（図示せず）において電流がこの層を通ってソースからドレインに通過する。本発明の一部の実施形態では、ゲート７０６は、犠牲ゲート２１４を除去し、犠牲層２１０を選択的に除去してナノシート・チャネル（チャネル領域の半導体層２０８）を解放し、犠牲ゲート２１４および犠牲層２１０を除去した後に残されたキャビティ内に高ｋ／金属ゲート材料を堆積させることによって形成される。
本発明の一部の実施形態では、ゲート７０６は、ゲート誘電体（図示せず）および仕事関数金属スタック（図示せず）を含むことができる。一部の実施形態では、ゲート７０６は、バルク導電性ゲート材料から形成された本体を含む。
本発明の一部の実施形態では、ゲート誘電体は、半導体層２０８の表面（側壁）上に形成された高ｋ誘電体膜である。高ｋ誘電体膜は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、窒化ホウ素、高ｋ材料、またはこれらの材料の任意の組合せから作製することができる。高ｋ材料の例としては、酸化ハフニウム、酸化ハフニウム・シリコン、酸窒化ハフニウム・シリコン、酸化ランタン、酸化ランタン・アルミニウム、酸化ジルコニウム、酸化ジルコニウム・シリコン、酸窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、酸化バリウム・ストロンチウム・チタン、酸化バリウム・チタン、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウム・タンタル、およびニオブ酸鉛亜鉛などの金属酸化物が挙げられるが、これらに限定されない。高ｋ材料は、ランタンおよびアルミニウムなどのドーパントをさらに含むことができる。本発明の一部の実施形態では、高ｋ誘電体膜は、約０．５ｎｍ～約４ｎｍの厚さを有することができる。本発明の一部の実施形態では、高ｋ誘電体膜は、酸化ハフニウムを含み、約１ｎｍの厚さを有するが、他の厚さも本発明の企図される範囲内である。
本発明の一部の実施形態では、ゲート７０６は、高ｋ誘電体膜とバルク・ゲート材料との間に形成された１つまたは複数の仕事関数層（仕事関数金属スタックと呼ばれることもある）を含む。本発明の一部の実施形態では、ゲート７０６は、１つまたは複数の仕事関数層を含むが、バルク・ゲート材料は含まない。
存在する場合、仕事関数層は、例えば、アルミニウム、酸化ランタン、酸化マグネシウム、チタン酸ストロンチウム、酸化ストロンチウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、窒化ニオブ、窒化ハフニウム・シリコン、窒化チタン・アルミニウム、窒化タンタル・シリコン、炭化チタン・アルミニウム、炭化タンタル、およびこれらの組合せから作製することができる。仕事関数層は、ゲート７０６の仕事関数を修正する役割を果たすことができ、デバイスのしきい値電圧の調整を可能にする。仕事関数層は、約０．５～６ｎｍの厚さに形成することができるが、他の厚さも本発明の企図される範囲内である。本発明の一部の実施形態では、仕事関数層のそれぞれを異なる厚さに形成することができる。本発明の一部の実施形態では、仕事関数層は、ＴｉＮ／ＴｉＣ／ＴｉＣＡｌスタックを含む。
一部の実施形態では、ゲート７０６は、仕事関数層またはゲート誘電体あるいはその両方の上に堆積させたバルク導電性ゲート材料から形成された本体を含む。バルク・ゲート材料は、例えば、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、タングステン・シリサイド、窒化タングステン、酸化ルテニウム、コバルト・シリサイド、ニッケル・シリサイド）、導電性炭素、グラフェン、またはこれらの材料の任意の適切な組合せなどの任意の適切な導電性材料を含むことができる。導電性ゲート材料は、堆積中または堆積後に組み込まれるドーパントをさらに含むことができる。
図７Ｂにさらに示すように、ゲート７０６は、ゲート・ハード・マスク７０８を含むことができる。ゲート・ハード・マスク７０８は、例えば、窒化ケイ素などの任意の適切な材料で作製することができる。ゲート・ハード・マスク７０８は、スペーサ２１８間の空間でゲート７０６に位置合わせされるため、ゲート・ハード・マスク７０８は、自己整合ハード・マスク（ＳＡＣキャップと呼ばれることもある）と考えることができる。
図８Ａおよび図８Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、ライナ７０２および層間誘電体７０４の一部を除去して、ソースおよびドレイン領域６０２の表面を露出させるコンタクト・トレンチ８０２を形成する。
本発明の一部の実施形態では、ライナ７０２および層間誘電体７０４の一部は、誘電体ピラー４０２に対して選択的に除去される。換言すれば、誘電体ピラー４０２は、ＴＳのトレンチ・パターニングのためのエッチ・ストップとして機能することができる。誘電体材料をパターニングするための任意の既知の方法、例えば、ウェット・エッチング、ドライ・エッチング、あるいは、連続的なウェット・エッチングまたはドライ・エッチングあるいはその両方の組合せを使用することができる。本発明の一部の実施形態では、パターニングされたマスク（図示せず）が層間誘電体７０４の上に形成され、ライナ７０２および層間誘電体７０４の露出部分が、例えば１つまたは複数のＲＩＥを使用して除去される。
図９Ａおよび図９Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られた半導体構造体１００の断面図を示す。本発明の一部の実施形態では、コンタクト・トレンチ８０２は、トレンチ・シリサイド９０２を形成するために導電性材料（例えば、Ｃｏ）で充填される。本発明の一部の実施形態では、トレンチ・シリサイド９０２は、コンタクト・トレンチ８０２を過剰充填し、層間誘電体７０４の表面から延在するオーバーバーデンを形成する。本発明の一部の実施形態では、オーバーバーデンは、例えば化学機械平坦化（ＣＭＰ）を使用して除去される。
図９Ａに示すように、トレンチ・シリサイド９０２は、ソースおよびドレイン領域６０２の上面ならびに誘電体ピラー４０２の上面にランディングする。前述したように、トレンチ・シリサイド９０２をソースおよびドレイン領域６０２の上面にランディングさせることにより接触抵抗が低減され、一方、（従来のプロセス・フローにおけるような浅いトレンチ分離上ではなく）誘電体ピラー４０２の上面にランディングさせることにより、浅いトレンチ分離２１２上のトレンチ・シリサイド９０２の垂直深さが低減することによってＴＳ－ゲート間の寄生容量が低減する。
図１０Ａおよび図１０Ｂは、本発明の１つまたは複数の実施形態による処理作業後の図１の線Ｘおよび線Ｙに沿って取られたフィン型半導体構造体１０００の断面図を示す。図９Ａおよび図９Ｂに示すナノシート・タイプの実施態様とは対照的に、図１０Ａおよび図１０Ｂに示す半導体構造体１０００は、寄生容量を低減するための誘電体ピラーのＦｉｎＦＥＴタイプの実施態様を示す。
本発明の一部の実施形態では、半導体構造体１０００は、図９Ａのナノシート・スタック２０６に隣接して誘電体ピラー４０２が形成されたのと同様のやり方で半導体フィン１００４間に形成された誘電体ピラー１００２を含むことができる。本発明の一部の実施形態では、半導体構造体１０００は、図９Ａおよび９Ｂに関して示したのと同様のやり方で、基板１００８の上に形成されたソース／ドレイン領域１００６を含むことができる。本発明の一部の実施形態では、半導体構造体１０００は、図９Ａおよび図９Ｂに関して示したのと同様のやり方で、半導体フィン１００４の隣接するフィン間に浅いトレンチ分離領域１０１０を含むことができる。
本発明の一部の実施形態では、半導体構造体１０００は、図９Ａおよび図９Ｂに関して示したのと同様のやり方で、層間誘電体１０１４の対向する側壁間に形成されたトレンチ・シリサイド１０１２を含むことができる。本発明の一部の実施形態では、半導体構造体１０００は、図９Ａおよび図９Ｂに関して示したのと同様のやり方で、層間誘電体１０１４と誘電体ピラー１００２との間にライナ１０１６を含むことができる。
本発明の一部の実施形態では、半導体構造体１０００は、図９Ａおよび図９Ｂに関して示したのと同様のやり方で、半導体フィン１００４のチャネル領域の上に形成されたゲート（例えば、高ｋ金属ゲート）１０１８を含むことができる。本発明の一部の実施形態では、ゲート１０１８は、図９Ａおよび図９Ｂに関して示したのと同様のやり方で、ゲート・スペーサ１０２０間に形成される。本発明の一部の実施形態では、ゲート１０１８は、図９Ａおよび図９Ｂに関して示したのと同様のやり方で、ゲート・キャップ１０２２を含む。
図１１は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図１１００を示す。ブロック１１０２に示すように、ナノシート・スタックが基板の上に形成される。ブロック１１０４において、ナノシート・スタックに隣接して誘電体ピラーが形成される。誘電体ピラーは、基板の浅いトレンチ分離領域上に配置される。
ブロック１１０６において、ナノシート・スタックをリセスして、浅いトレンチ分離領域の表面を露出させる。本発明の一部の実施形態では、ナノシート・スタックをリセスすることは、犠牲領域を除去することを含む。ブロック１１０８において、ソースまたはドレイン（Ｓ／Ｄ）領域が、浅いトレンチ分離領域の露出表面上に形成される。
ブロック１１１０において、Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチが形成される。本発明の一部の実施形態では、誘電体ピラーは、コンタクト・トレンチを形成している間、エッチ・ストップとして機能する。本発明の一部の実施形態では、コンタクト・トレンチ内にトレンチ・シリサイドが形成される。
本方法は、基板とナノシート・スタックとの間に底部分離構造を形成することをさらに含むことができる。本発明の一部の実施形態では、誘電体ピラーを形成する前に、犠牲領域がナノシート・スタックの上に形成される。犠牲領域は、本明細書で前述したように、ソース／ドレイン領域を拡げる働きをすることができる。
本発明の一部の実施形態では、共形のライナが、Ｓ／Ｄ領域および誘電体ピラーの上に形成される。本発明の一部の実施形態では、共形のライナの上に層間誘電体が形成される。本発明の一部の実施形態では、コンタクト・トレンチを形成することは、層間誘電体の一部分および共形のライナの一部分を除去することを含む。
図１２は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図１２００を示す。ブロック１２０２に示すように、基板上に底部分離構造が形成される。ブロック１２０４において、ナノシート・スタックが底部分離構造上に形成される。底部分離構造は、ナノシート・スタックと基板との間に配置される。
ブロック１２０６において、ナノシート・スタックに隣接して誘電体ピラーが形成される。誘電体ピラーは、基板の浅いトレンチ分離領域上に配置される。本発明の一部の実施形態では、ブロック１２１２においてコンタクト・トレンチを形成している間、誘電体ピラーは、エッチ・ストップとして機能する。
ブロック１２０８において、Ｓ／Ｄ領域および誘電体ピラーの上に共形のライナが形成される。ブロック１２１０において、共形のライナの上に層間誘電体が形成される。ブロック１２１２において、層間誘電体の一部および共形のライナの一部が除去され、Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチが形成される。ブロック１２１４において、コンタクト・トレンチ内にトレンチ・シリサイドが形成される。
本発明の一部の実施形態では、誘電体ピラーを形成する前に、犠牲領域がナノシート・スタックの上に形成される。本発明の一部の実施形態では、ナノシート・スタックは、浅いトレンチ分離領域の表面を露出させるようにリセスされる。本発明の一部の実施形態では、ナノシート・スタックをリセスすることは、犠牲領域を除去することを含む。
図１３は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図１３００を示す。ブロック１３０２に示すように、半導体フィンが基板の上に形成される。ブロック１３０４において、半導体フィンに隣接して誘電体ピラーが形成される。誘電体ピラーは、基板の浅いトレンチ分離領域上に配置される。
ブロック１３０６において、半導体フィンをリセスして、浅いトレンチ分離領域の表面を露出させる。本発明の一部の実施形態では、半導体フィンをリセスすることは、犠牲領域を除去することを含む。ブロック１３０８において、浅いトレンチ分離領域の露出表面上にソースまたはドレイン（Ｓ／Ｄ）領域が形成される。
ブロック１３１０において、Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチが形成される。本発明の一部の実施形態では、誘電体ピラーは、コンタクト・トレンチを形成している間、エッチ・ストップとして機能する。本発明の一部の実施形態では、コンタクト・トレンチ内にトレンチ・シリサイドが形成される。
本発明の一部の実施形態では、誘電体ピラーを形成する前に、半導体フィンの上に犠牲領域が形成される。犠牲領域は、本明細書で前述したように、ソース／ドレイン領域を拡げる働きをすることができる。
本発明の一部の実施形態では、共形のライナが、Ｓ／Ｄ領域および誘電体ピラーの上に形成される。本発明の一部の実施形態では、共形のライナの上に層間誘電体が形成される。本発明の一部の実施形態では、コンタクト・トレンチを形成することは、層間誘電体の一部分および共形のライナの一部分を除去することを含む。
本明細書に記載の方法および結果として得られる構造は、ＩＣチップの製造に使用することができる。結果として得られるＩＣチップは、生ウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で、製造業者によって配布され得る。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに固定されたリードを有するプラスチック・キャリアなど）またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップは、（ａ）マザーボードなどの中間製品、あるいは、（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子または他の信号処理デバイスあるいはその組合せと一体化される。最終製品は、玩具および他のローエンドアプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品に至るまでの、ＩＣチップを含むあらゆる製品とすることができる。
本発明の様々な実施形態が、関連する図面を参照して本明細書に記載されている。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。様々な接続および位置関係（例えば、の上、の下、隣接するなど）が、以下の説明および図面において要素間に記載されるが、当業者は、本明細書で説明される位置関係の多くが、たとえ向きが変わったとしても説明される機能が維持される場合は向きに依存しないことを認識するであろう。これらの接続または位置関係あるいはその両方は、別段の指定がない限り、直接的または間接的であり得て、本発明は、この点において限定することは意図されていない。同様に、「結合された」という用語およびその変形は、２つの要素間に通信経路を有することを説明しており、それらの間に介在する要素／接続がない要素間の直接接続を意味するものではない。これらの変形形態はすべて、本明細書の一部とみなされる。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係であり得る。間接的な位置関係の例として、本明細書における層「Ｂ」の上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
以下の定義および略語は、特許請求の範囲および本明細書の解釈のために使用される。本明細書で使用される場合、用語「備える（comprises）」、「備えている（comprising）」、「含む（includes）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「含有する（contains）」もしくは「含有している（containing）」またはそれらの任意の他の変形は、非排他的な包含をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の他の要素を含むことができる。
さらに、「例示的」という用語は、本明細書では、「例、事例、または例示として働くこと」を意味するために使用される。「例示的」として本明細書に記載される任意の実施形態または設計は、必ずしも、他の実施形態または設計よりも好ましいまたは有利であると解釈されるべきではない。「少なくとも１つ」および「１つまたは複数」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むと理解される。「複数」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むと理解される。「接続」という用語は、間接的な「接続」および直接的な「接続」を含むことができる。
本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」などへの言及は、記載される実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が特定の特徴、構造、または特性を含んでも含まなくてもよいことを示す。さらに、そのような語句は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは当業者の知識の範囲内であることが提示される。
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面において配向されているような、説明される構造および方法に関連するものとする。「上にある（overlying）」、「の上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「の上に位置する（positioned atop）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。
空間的に相対的な用語、例えば、「真下」、「下方」、「下側」、「上方」、「上側」などは、本明細書では、説明を容易にするために、図に示すような１つの要素または特徴の別の要素または特徴に対する関係を説明するために使用される。空間的に相対的な用語は、図に示される向きに加えて、使用または動作中のデバイスの異なる向きを包含することが意図されていることが理解されるであろう。例えば、図中のデバイスがひっくり返された場合、他の要素または特徴の「下方」または「真下」として記載される要素は、他の要素または特徴の「上方」に配向される。したがって、「下方」という用語は、上方および下方の両方の向きを包含することができる。デバイスは、その他の方法で配向させる（例えば、９０度または他の配向で回転させる）ことができ、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈されるべきである。
用語「約」、「実質的に」、「およそ」およびそれらの変形は、本出願の出願時に利用可能な機器に基づく特定の量の測定に関連する誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±８％または５％または２％の範囲を含むことができる。
例えば、「第２の要素に対して選択的な第１の要素」などの「に対して選択的な」という語句は、第１の要素がエッチングされ得て、第２の要素がエッチ・ストップとして作用し得ることを意味する。
用語「共形の」（例えば、共形層または共形堆積）は、層の厚さがすべての表面上で実質的に同じであること、または厚さ変動が層の公称厚さの１５％未満であることを意味する。
「エピタキシャル成長または堆積あるいはその両方」および「エピタキシャルに形成されたまたは成長させたあるいはその両方」という用語は、ある半導体材料（結晶材料）の、別の半導体材料（結晶材料）の堆積表面上での成長を意味し、成長させる半導体材料（結晶オーバレイヤ）は、堆積表面の半導体材料（シード材料）と実質的に同じ結晶特性を有する。エピタキシャル堆積プロセスでは、ソースガスによって提供される化学反応物を制御することができ、システム・パラメータを設定することができ、その結果、堆積原子が堆積表面の原子の結晶配列に配向するように、表面上を動き回るのに十分なエネルギーで堆積原子が半導体基板の堆積表面に到達する。エピタキシャル成長半導体材料は、エピタキシャル成長材料が形成される堆積表面と実質的に同じ結晶特性を有することができる。例えば、＜１００＞配向結晶表面上に堆積させたエピタキシャル成長半導体材料は、＜１００＞配向をとることができる。本発明の一部の実施形態では、エピタキシャル成長プロセスまたはエピタキシャル堆積プロセスあるいはその両方は、半導体表面上での形成に対して選択的であり得て、二酸化ケイ素または窒化ケイ素表面などの他の露出表面上に材料を堆積させてもよく、堆積させなくてもよい。
本明細書で先に述べたように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関する従来の技術は、本明細書で詳細に説明することもあれば、説明しないこともある。しかしながら、背景として、本発明の１つまたは複数の実施形態を実施する際に利用することができる半導体デバイス製造プロセスのより一般的な説明をここで提供する。本発明の１つまたは複数の実施形態を実施する際に使用される特定の製造作業は、個々に知ることができるが、本発明の作業の説明された組合せまたは結果として得られる構造あるいはその両方は、独特である。したがって、本発明による半導体デバイスの製造に関連して説明される作業の独特の組合せは、半導体（例えば、シリコン）基板上で行われる様々な個々に知られている物理的および化学的プロセスを利用し、それらの一部は、すぐ後の段落に記載されている。
一般に、ＩＣにパッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長させ、コーティングし、または他の方法で転写させる任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびより最近では原子層堆積（ＡＬＤ）が挙げられる。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライのいずれか）、化学機械平坦化（ＣＭＰ）などが挙げられる。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学的反応性プラズマを使用して、露出表面から材料の一部を除去するイオンの衝撃に材料を曝すことによって、マスクされたパターンの半導体材料などの材料を除去するドライ・エッチングの一種である。プラズマは、典型的には低圧（真空）下で電磁場によって生成される。半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによる電気的特性の変更である。これらのドーピング・プロセスに続いて、炉アニールまたは急速熱アニール（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜を使用して、トランジスタおよびそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電性を変化させることができる。これらの様々な構成要素の構造を作成することによって、何百万ものトランジスタを構築し、一緒に配線して、現代のマイクロ電子デバイスの複雑な回路を形成することができる。半導体リソグラフィとは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造と、回路の何百万ものトランジスタを接続する多数のワイヤとを構築するために、リソグラフィ・ステップおよびエッチング・パターン転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、前もって形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域が徐々に構築されて、最終的なデバイスが形成される。
図中の流れ図およびブロック図は、本発明の様々な実施形態による製造方法または作業方法あるいはその両方の可能な実施態様を示す。本方法の様々な機能／作業は、ブロックによって流れ図に表されている。一部の代替の実施態様では、ブロックに記された機能は、図に記された順序とは異なる順序で行うことができる。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行することができ、またはブロックは、関与する機能に応じて、時には逆の順序で実行することができる。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または説明される実施形態に限定されることは意図されていない。記載された実施形態の範囲から逸脱することなく、多くの修正形態および変形形態が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の用途、または市場で見出される技術に対する技術的改善を最もよく説明するために、または他の当業者が本明細書で説明される実施形態を理解することを可能にするために選択された。
本明細書に記載する本発明の好ましい実施形態では、半導体デバイスを形成するための方法であって、基板の上に半導体フィンを形成することと、半導体フィンに隣接し、基板の浅いトレンチ分離領域上に配置された誘電体ピラーを形成することと、浅いトレンチ分離領域の表面を露出させるように半導体フィンをリセスすることと、浅いトレンチ分離領域の露出表面上にソースまたはドレイン（Ｓ／Ｄ）領域を形成することと、Ｓ／Ｄ領域の表面および誘電体ピラーの表面を露出させるコンタクト・トレンチを形成することと、を含む方法が提供される。本方法は、好ましくは、誘電体ピラーを形成する前に、半導体フィンの上に犠牲領域を形成することをさらに含む。半導体フィンをリセスすることは、好ましくは、犠牲領域を除去することを含む。本明細書に記載する本発明の別の好ましい実施形態では、基板の上に配置された半導体フィンと、半導体フィンに隣接し、基板の浅いトレンチ分離領域上に配置された誘電体ピラーと、浅いトレンチ分離領域の表面上のソースまたはドレイン（Ｓ／Ｄ）領域と、Ｓ／Ｄ領域の表面上および誘電体ピラーの表面上のトレンチ・シリサイドと、を備える半導体デバイスが提供される。Ｓ／Ｄ領域は、好ましくは、誘電体ピラーの対向する側壁間に閉じ込められる。デバイスは、好ましくは、誘電体ピラーの上の共形のライナをさらに含む。デバイスは、好ましくは、共形のライナの上の層間誘電体をさらに含み、トレンチ・シリサイドは、層間誘電体の対向する側壁間に配置される。

Claims (16)

  1. 半導体デバイスを形成するための方法であって、
    基板の上にナノシート・スタックを形成することと、
    前記ナノシート・スタックに隣接して誘電体ピラーを形成することであり、前記誘電体ピラーが前記基板の浅いトレンチ分離領域上に配置される、前記形成することと、
    前記ナノシート・スタックをリセスして、前記浅いトレンチ分離領域の表面を露出させることと、
    前記浅いトレンチ分離領域の露出表面上にソースまたはドレイン（Ｓ／Ｄ）領域を形成することと、
    前記Ｓ／Ｄ領域の表面および前記誘電体ピラーの表面を露出させるコンタクト・トレンチを形成することと、
    を含む、方法。
  2. 前記基板と前記ナノシート・スタックとの間に底部分離構造を形成することをさらに含む、請求項１に記載の方法。
  3. 前記Ｓ／Ｄ領域および前記誘電体ピラーの上に共形のライナを形成することをさらに含む、請求項１に記載の方法。
  4. 前記共形のライナの上に層間誘電体を形成することをさらに含む、請求項３に記載の方法。
  5. 前記コンタクト・トレンチを形成することが、前記層間誘電体の一部分および前記共形のライナの一部分を除去することを含む、請求項４に記載の方法。
  6. 前記コンタクト・トレンチ内にトレンチ・シリサイドを形成することをさらに含む、請求項１に記載の方法。
  7. 基板上に底部分離構造を形成することと、
    前記底部分離構造上に前記ナノシート・スタックを形成することであって、前記底部分離構造が前記ナノシート・スタックと前記基板との間にある、前記形成することと、
    前記Ｓ／Ｄ領域および前記誘電体ピラーの上に共形のライナを形成することと、
    前記共形のライナの上に層間誘電体を形成することと、
    前記層間誘電体の一部分および前記共形のライナの一部分を除去して前記コンタクト・トレンチを形成することと、
    前記コンタクト・トレンチ内にトレンチ・シリサイドを形成することと、
    を含む、請求項１に記載の方法。
  8. 前記誘電体ピラーを形成する前に、前記ナノシート・スタックの上に犠牲領域を形成することをさらに含む、請求項１または請求項７に記載の方法。
  9. 前記ナノシート・スタックをリセスして、前記浅いトレンチ分離領域の表面を露出させることさらに含む、請求項８に記載の方法。
  10. 前記ナノシート・スタックをリセスすることが、前記犠牲領域を除去することを含む、請求項８に記載の方法。
  11. 前記誘電体ピラーが、前記コンタクト・トレンチを形成している間、エッチ・ストップとして機能する、請求項５または７に記載の方法。
  12. 基板の上に配置されたナノシート・スタックと、
    前記ナノシート・スタックに隣接する、前記基板の浅いトレンチ分離領域上に配置された誘電体ピラーと、
    前記浅いトレンチ分離領域の表面上のソースまたはドレイン（Ｓ／Ｄ）領域と、
    前記Ｓ／Ｄ領域の表面上および前記誘電体ピラーの表面上のトレンチ・シリサイドと、
    を備える、半導体デバイス。
  13. 前記Ｓ／Ｄ領域が、前記誘電体ピラーの対向する側壁間に閉じ込められている、請求項１２に記載の半導体デバイス。
  14. 前記基板と前記ナノシート・スタックとの間に底部分離構造をさらに備える、請求項１２に記載の半導体デバイス。
  15. 前記誘電体ピラーの上に共形のライナをさらに備える、請求項１２に記載の半導体デバイス。
  16. 前記共形のライナの上に層間誘電体をさらに備え、前記トレンチ・シリサイドが前記層間誘電体の対向する側壁間に配置されている、請求項１５に記載の半導体デバイス。
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