CN110678986B - 垂直晶体管自对准触点工艺形成的嵌入式底部金属触点 - Google Patents

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Abstract

实施例涉及用于具有嵌入式底部金属触点的垂直场效应晶体管(VFET)的方法和所得结构。在衬底的掺杂区域上形成半导体鳍片。使与半导体鳍片相邻的掺杂区域的一部分凹陷，并且在凹陷部分上形成嵌入式触点。选择导电轨道的材料使得嵌入式触点的导电率高于掺杂区域的导电率。

Description

垂直晶体管自对准触点工艺形成的嵌入式底部金属触点
背景技术
本发明一般涉及用于半导体器件的制造方法和所得结构。更具体地，本发明涉及垂直场效应晶体管(VFET)的自对准(SAC)工艺形成的嵌入式底部金属触点。
在当代半导体器件制造工艺中，在单个晶片上制造大量半导体器件，例如场效应晶体管(FET)。一些非平面晶体管架构，例如VFET，采用可以在有源区域外接触的半导体鳍片和侧栅极，导致器件密度增加，并且与横向器件相比性能提高。在VFET中，漏极电流源在垂直于衬底主表面的方向上流动。例如，在已知的VFET配置中，主衬底表面是水平的，并且垂直鳍片或纳米线从衬底表面向上延伸。鳍或纳米线形成晶体管的沟道区。源区和漏区与沟道区的顶端和底端电接触，而栅极设置在鳍或纳米线侧壁中的一个或多个上。
发明内容
本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底的掺杂区域上形成半导体鳍片。使与半导体鳍片相邻的掺杂区域的一部分凹陷，并且在凹陷部分上形成嵌入式触点。选择嵌入式触点的材料，使得嵌入式触点的导电率高于掺杂区域的导电率。
本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底的掺杂区域上形成半导体鳍片。在半导体鳍片的沟道区域上形成导电栅极。使与半导体鳍片相邻的掺杂区域的一部分凹陷，并且在凹陷部分上形成导电轨道。在导电轨道和导电栅极之间形成介电层。在导电轨道的表面上形成第一导电触点，在半导体鳍的表面上形成第二导电触点。选择导电轨道的材料使得嵌入式触点的导电率高于掺杂区域的导电率。
本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括在衬底上形成的半导体鳍片。沿着半导体鳍片的三个侧面的、在掺杂区域的凹陷部分上形成的嵌入式底部触点。选择嵌入式底部触点的材料，使得嵌入式底部触点的导电率高于掺杂区域的导电率。
本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括：在衬底上形成的半导体鳍片；在半导体鳍片的沟道区域上形成的导电栅极；在导电栅极和掺杂区域之间形成底部间隔物；在掺杂区域的凹陷部分上形成的导电轨道；并且在导电轨道和导电栅极之间形成的介电层；在导电轨道的表面上形成第一导电触点；在半导体鳍的表面上形成第二导电触点；选择导电轨道的材料，使得导电轨道的导电率高于掺杂区域的导电率。
本发明的实施例涉及一种用于操作半导体器件的方法。该方法的非限制性示例包括提供半导体器件。该器件包括在衬底的底部掺杂区域上形成的半导体鳍片。在半导体鳍片的沟道区域上形成的导电栅极。在半导体鳍片的表面上形成的顶部掺杂区域，在顶部掺杂区域的表面上形成顶部源极/漏极触点。在掺杂区域的凹陷部分上形成导电轨道，在导电轨道的表面上形成底部S/D触点。电流从顶部S/D触点通过导电轨道的一部分传递到底部S/D触点。
通过本发明的技术实现了其他技术特征和益处。本文详细描述了本发明的实施例和各个方面，并且其被认为是所要求保护的主题的一部分。为了更好地理解，请参考详细的说明书和附图。
附图说明
在说明书结论的权利要求中特别指出并清楚地要求保护本文所述专有权的细节。通过以下结合附图的详细描述，本发明的实施例的前述和其他特征和优点将变得显而易见，其中：
图1描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图2描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图3描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图4描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图5描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图6描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图7描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图8描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图9描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图10描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；
图11描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；以及
图12描述了示出根据本发明的一个或多个实施例的方法的流程图。
这里描绘的图是说明性的。在不脱离本发明的精神的情况下，可以对图或其中描述的操作进行许多变化。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。
在附图和以下对本发明实施例的详细描述中，附图中示出的各种元件具有两个或三个数字的附图标记。除了少数例外，每个附图标记的最左边的数字对应于其元素首先被示出的图。
具体实施方式
为简洁起见，本文中可能会或可能不会详细描述与半导体器件和集成电路(IC)制造相关的传统技术。此外，本文描述的各种任务和处理步骤可以合并到更全面的过程或工艺中，该过程或工艺具有本文未详细描述的附加步骤或功能。特别地，半导体器件和基于半导体的IC的制造中的各种步骤是众所周知的，因此，为了简洁起见，许多常规步骤将仅在本文中简要提及或将完全省略而不提供众所周知的工艺细节。
现在转向与本发明的各个方面更具体相关的技术的概述，如前所述，一些非平面晶体管器件架构，例如VFET，采用可以在有源区域之外接触的半导体鳍片和侧栅，导致横向器件上的器件密度增加。然而，在将VFET缩放到10nm节点之外存在挑战。例如，VFET架构的积极缩放对最小电阻和通过底部源极/漏极(S/D)的电流的均匀性施加了实际限制。特别地，通过传统VFET的电流在到达通道之前沿着可变长度的路径行进通过底部S/D。最短距离的路径，即通过最接近底部S/D触点的鳍片边缘的路径，是非常优选的，因为电流沿着最小电阻的路径行进。因此，激活VFET优先利用最靠近底部S/D触点的鳍片边缘处的沟道的一部分。很少利用远离底部S/D触点的通道的远端部分，因此，器件性能受损。
此外，在VFET中，在栅极附近(即，与栅极相邻)形成到底部S/D的触点。该配置结合VFET的减小的占位面积(footprint)导致栅极和底部S/D触点之间的大寄生电容。两个导体之间的寄生电容(也称为导体—导体电容)是导体的长度和厚度以及分离导体的距离的函数。寄生电容会导致不希望的器件效应，例如电阻—电容(RC)延迟、功耗和串扰。RC延迟是指电路中经过的信号速度或传播的延迟，作为电路元件的电阻和电容的乘积的函数。不幸的是，随着器件尺寸和元件间距缩小以满足对较小电子器件的不断增长的需求，寄生电容继续增加。降低栅极和底部S/D触点之间的寄生电容的传统方法尚未完全成功。例如，在传统的VFET中，可以从栅极进一步形成底部S/D触点，以稍微减轻该寄生电容。然而，这样做表示严重限制VFET架构的整体缩放因子的面积损失。
现在转到本发明的各方面的概述，本发明的一个或多个实施例提供了被配置为降低底部S/D电阻并改善VFET中的电流均匀性的方法和结构。沿着垂直鳍片的整个沟道邻近底部S/D形成高导电(例如金属)掩埋触点轨。掩埋的轨道与底部S/D和底部S/D触点欧姆接触，并且定位成使得通过底部S/D的所有电路在到达掩埋轨道之前行进相等的距离。以这种方式，底部S/D的有效电阻大大降低，并且电流均匀性得到改善。而且，掩埋的触点轨可以嵌入介电层中。嵌入式触点轨有利地允许降低底部S/D电阻而不增加底部S/D到栅极寄生电容。
现在转到本发明各方面的更详细描述，图1描述了简化的传统VFET结构100的横截面图，其具有在底部S/D区域104和顶部S/D区106之间形成的垂直半导体鳍片102。导电栅极108在鳍片102的沟道区上方形成。还提供底部S/D触点110和栅极触点112。如前所述，电流优先沿最小电阻的导电路径行进。因此，在传统的VFET 100中，电流114优选地通过电阻性底部S/D区域104行进最短路径。因此，电流114的大部分通过最接近底部S/D触点110的鳍片102的边缘区域116，并且鳍片102的远程区域118很少利用。
图2描述了根据本发明一个或多个实施例的制造半导体装置的方法的中间操作期间具有形成于衬底206的底部掺杂区域204上方的垂直半导体鳍片202的结构200的横截面图。可以使用已知的前端线(FEOL)VFET制造技术在衬底206上形成垂直半导体鳍片202(下文称为鳍片202)。例如，在本发明的一些实施例中，图案化硬掩模208以暴露部分衬底206。然后可以使用蚀刻工艺去除衬底206的暴露部分以形成多个垂直的半导体鳍片，蚀刻工艺可以是湿法蚀刻工艺、干法蚀刻工艺或其组合。每个鳍片202可具有1nm至150nm的高度。每个鳍片202可以具有5nm至40nm的宽度。相邻的鳍片202可以以10nm至100nm的间距分开。
衬底206可以是任何合适的衬底材料，例如单晶硅、SiGe、SiC、III-V化合物半导体、II-VI化合物半导体或绝缘体上半导体(SOI)。在一些实施例中，衬底206包括掩埋氧化物层(未示出)。通过浅沟槽隔离(未示出)，鳍片202可以与衬底206的其他区域电隔离。浅沟槽隔离可以是任何合适的介电材料，例如氧化硅。
底部掺杂区域204可以是通过各种方法在衬底206上形成的源区或漏区。在本发明的一些实施例中，通过衬底206上的选择性外延生长形成底部掺杂区域204。底部掺杂区域204可包括从气态或液态前体生长的外延半导体材料。例如，可以使用气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)或其他合适的工艺来生长外延半导体材料。
在本发明的一些实施例中，用于沉积外延半导体材料的气体源包括含硅气体源，含锗气体源或其组合。例如，外延Si层可以从硅气源沉积，硅气源选自硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基二硅烷、六甲基二硅烷、及其组合。外延锗层可以从锗气源沉积，该锗气源选自锗烷、二锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合。可以利用这些气体源的组合形成外延硅锗合金层。可以使用诸如氢气、氮气、氦气和氩气的载气。
外延硅、硅锗(SiGe)和/或碳掺杂硅(Si:C)可以在沉积(原位掺杂)期间掺杂或在外延之后通过添加n型掺杂剂(例如，As、P、Sb)或p型掺杂剂(例如，Ga、B、BF2、Al)掺杂，取决于晶体管的类型(即，nFET用n型掺杂剂和pFET用p型掺杂剂)。掺杂剂浓度可以为1×1019cm-3至2×1021cm-3，或1×1020cm-3至1×1021cm-3。
使用已知的VFET工艺在鳍片202的沟道区上方形成导电栅极210。在本发明的一些实施例中，导电栅极210在鳍片202的表面上方被过填充，然后使用例如湿法或干法蚀刻在半导体鳍片202的表面下方被凹陷。
导电栅极210可以是高k金属栅极(HKMG)，并且可以包括例如一个或多个高k电介质膜212和一个或多个功函数金属(WFM，未示出)。一个或多个高k介电膜212可以是介电常数大于例如3.9、7.0或10.0的介电材料。用于高k电介质膜212的合适材料的非限制性实例包括氧化物、氮化物、氮氧化物、硅酸盐(例如金属硅酸盐)、铝酸盐、钛酸盐、氮化物或其任何组合。介电常数大于7.0的高k材料的实例包括但不限于金属氧化物，例如氧化铪、氧化铪硅、氧氮化铪、氧化镧、氧化镧铝、氧化锆、氧化锆锆、锆氧氮化硅、氧化钽、氧化钛、氧化钡钡、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钪铅锶和铌酸铅锌。高k介电膜212还可以包括掺杂剂，例如镧和铝。高k电介质膜212可以通过合适的沉积工艺形成，例如，CVD、等离子体增强CVD(PECVD)、ALD、蒸发、PVD、化学溶液沉积或其他类似工艺。高k介电膜212的厚度可以根据沉积工艺以及所使用的高k介电材料的组成和数量而变化。高k介电膜212的厚度在约0.5至约20nm的范围内。
WFM可以设置在高k介电膜212上。功函数金属的类型取决于晶体管的类型，并且可以在nFET和pFET器件之间不同。P型功函数金属包括诸如钌，钯，铂，钴，镍和导电金属氧化物的组合物，或其任何组合。N型功函数金属包括诸如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛和碳化铝)，铝化物或其任何组合物。WFM可以通过合适的沉积工艺沉积，例如，CVD、PECVD、PVD、电镀、热或电子束蒸发和溅射。
可以在高k电介质膜212和WFM上沉积用于导电栅极210的块状材料(栅极导体材料)以形成HKMG。合适的导电材料的非限制性实例包括铝(Al)、铂(Pt)、金(Au)、钨(W)、钛(Ti)或其任何组合。栅极导体材料可以通过合适的沉积工艺沉积，例如，CVD，PECVD，PVD，电镀，热或电子束蒸发和溅射。
在导电栅极210和衬底206之间形成底部间隔物214。底部间隔物214可以包括介电材料，例如SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、SiOxNy及其组合。介电材料可以是低k材料，其介电常数小于约7，小于约5，或甚至小于约2.5。底部间隔物214可以使用已知的沉积工艺形成，例如CVD、PECVD、ALD、PVD、化学溶液沉积或其他类似工艺。在本发明的一些实施例中，通过执行定向沉积工艺(例如，气体团簇离子束(GCIB)工艺)来形成底部间隔物214。GCIB工艺是一种沉积工艺，本质上可以是高度定向的。例如，定向沉积工艺可导致在器件的水平定向表面(例如底部掺杂区域204的表面)上沉积介电材料，同时避免任何大量介电材料在器件的垂直定向表面(例如翅片202的侧壁)上沉积。
在导电栅极210和底部间隔物214上方形成顶部间隔物216。顶部间隔物216可以以与底部间隔物214类似的方式形成，并且可以包括介电材料，例如SiN、SiC、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、SiOxNy及其组合。
在底部间隔物214和导电栅极210上形成层间电介质(ILD)218。ILD 218可以是任何合适的电介质材料，例如氧化硅，并且可以使用任何合适的工艺形成。在本发明的一些实施例中，使用例如CMP将ILD 218平坦化为顶部间隔物(未示出)的表面。通过使用例如湿法蚀刻、干法蚀刻或其组合去除ILD 218的部分来形成沟槽220。沟槽220暴露硬掩模208的表面。
图3描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在鳍片202的表面上形成顶部掺杂区域300之后的结构200的截面图。在本发明的一些实施例中，在去除硬掩模208之后，在鳍片202的表面上外延生长顶部掺杂区域300。使用例如湿法蚀刻、干法蚀刻或其组合可以去除沟槽220中的硬掩模208的部分，以暴露鳍片202的表面。然后可以在鳍片202的暴露表面上形成顶部掺杂区域300。
顶部掺杂区域300可以是以与底部掺杂区域204类似的方式外延生长的源极或漏极区域。例如，可以使用VPE、MBE或LPE从气态或液态前体生长外延材料。根据晶体管的类型，通过添加掺杂剂，n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)，可以在沉积(原位掺杂)期间掺杂顶部掺杂区域300。掺杂剂浓度可以为约1×1019cm-3至约2×1021cm-3，例如，约2×1020cm-3至约1×1021cm-3。
图4描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在顶部掺杂区域300的表面上重新填充ILD218之后的结构200的截面图。ILD 218可以用与初始ILD 218沉积中使用的相同的介电材料或不同的介电材料再填充(如图2所示)。在本发明的一些实施例中，使用例如CMP来平坦化ILD 218。
图5描述了根据本发明的一个或多个实施例的在制造半导体装置的方法的中间操作期间形成暴露底部掺杂区域204的部分的沟槽500之后的结构200的横截面图。沟槽500围绕鳍片202的三个侧面并且可以使用例如湿法蚀刻、干法蚀刻或其组合来形成。在本发明的一些实施例中，使用一系列RIE蚀刻来暴露底部掺杂区域204的部分。例如，第一RIE可以去除对顶部间隔物216有选择性的ILD 118的部分以形成沟槽500。以这种方式，沟槽500可以与顶部间隔物216自对准地形成。第二RIE可以去除沟槽500中的顶部间隔物216的部分。第三RIE可以去除对底部掺杂区域204具有选择性的沟槽500中的底部间隔物214。
图6描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在凹陷沟槽500中的底部掺杂区域204的部分之后的结构200的截面图。可以使用例如湿法蚀刻、干法蚀刻或其组合来凹陷底部掺杂区域204。在本发明的一些实施例中，底部掺杂区域204凹陷约10至约15nm，但是其他凹陷深度在本发明的预期范围内。底部掺杂区域204凹陷，使得导电轨道800可以埋在介电层下面(如图9所示)。
图7描述了在根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间在底部掺杂区域204和沟槽500的侧壁上方形成导电层700之后的结构200的截面图。导电层700可以由任何合适的导电材料制成，例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅，铂、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化铝铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳、石墨烯或任何合适的这些材料的组合。选择导电层700的材料使得导电轨道800的导电率(如图8所示)远高于(例如，大于两倍)底部掺杂区域204的导电率。
可以使用例如CVD、PECVD、ALD、PVD、化学溶液沉积或其他类似工艺共形地形成导电层700。在本发明的一些实施例中，导电层700是使用PVD形成的Ti。PVD沉积有利地在沟槽500的底部沉积较厚的层(例如，约10至约15nm)，并且在沟槽500的侧壁上沉积薄的层(例如，小于约2nm)。
图8描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在从沟槽500的侧壁凹陷导电层700之后的结构200的截面图。可以使用例如湿法蚀刻、干法蚀刻或其组合来凹陷导电层700。在本发明的一些实施例中，使用SC1(H2O2/NH4OH)使导电层700凹陷。去除工艺暴露顶部间隔物216的侧壁和沟槽500底部的导电层700的凹陷部分。在本发明的一些实施例中，沟槽500底部的导电层700的剩余部分是在底部间隔物214的表面下方凹陷约3nm至约5nm。导电层700的这些剩余部分限定围绕鳍片202的三个侧面缠绕的导电轨道800(也称为掩埋或嵌入式底部触点)。导电轨道800可具有约7至约12nm的厚度，但是其他厚度也在本发明的预期范围内。
图9描述了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间在用介电材料填充沟槽500之后的结构200的截面图。沟槽500可以用与初始ILD 218沉积中(如图2所示)使用的相同的电介质材料或不同的电介质材料填充。在本发明的一些实施例中，使用例如CMP来平坦化ILD 218。
图10描述了根据本发明的一个或多个实施例的在制造半导体装置的方法的中间操作期间形成暴露顶部掺杂区域300的表面的沟槽1000之后的结构200的横截面图。还形成沟槽1002，暴露导电轨道800的表面1100(如图11所示)。可以使用例如湿法蚀刻、干法蚀刻或其组合来图案化ILD 218。
然后使用已知的VFET金属化技术用导电触点(未示出)填充沟槽1000和1002。例如，在本发明的一些实施例中，ILD 218被延伸并且触点被沉积到沟槽1000和1002中。在本发明的一些实施例中，触点被过度填充到沟槽中，在ILD 218的表面上方形成覆盖层。CMP可用于去除覆盖层。
触点可以由任何合适的导电材料制成，例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属复合材料(如氮化钽、氮化钛、碳化钽、碳化钛、碳化铝铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳、石墨烯或者这些材料的合适组合。导电材料还可包括在沉积期间或之后掺入的掺杂剂。在本发明的一些实施例中，触点可以是铜或钨，并且可以包括阻挡金属衬垫(未示出)。阻挡金属衬垫防止铜或钨扩散到或掺杂到周围的材料，这会降低其性能。例如，硅在掺杂铜时形成深层陷阱。理想的阻挡金属衬垫必须足以限制块金属的扩散性，以使导体与周围材料化学隔离，并且应具有高导电性，例如，钽、氮化钽、钛、氮化钛、钴、钌、锰或钛碳化物。
在本发明的一些实施例中，触点包括与半导体材料(例如，顶部掺杂区域300)反应的金属(例如，钛)以在顶部掺杂区域300和触点之间形成硅化物膜(未示出)。由于硅化物膜仅在触点和顶部掺杂区域300之间的接口处形成，所以硅化物膜可以说与顶部掺杂区域300自对准(自对准硅化物也称为salicide)。
图11描述了根据本发明的一个或多个实施例的在ON状态期间具有导电路径1102(也称为电路径或通道路径)的结构200的横截面图。图11示出了如图10所示的结构200的另一视图，不同之处在于其是沿着沟槽1002的边缘截取结构200的截面图。从该视图可以清楚地看出，沟槽1002暴露出导电轨道800的表面。
导电路径1102在顶部掺杂区域300处开始，穿过鳍片202的沟道区域，并且穿过底部掺杂区域204到达导电轨道800。如前所述，导电轨道800使用具有比底部掺杂区域204更高的导电性的导电材料(例如，来自金属)。因此，穿过鳍片202到达导电轨道800的电流将优先行进通过底部掺杂区域204的最短可用路径。沿着整个沟道的长度、穿过底部掺杂区域204的最短的可用路径是恒定的，并且是鳍片202和导电轨道800之间的直线距离。换句话说，所有电气路径在到达导电轨道800之前都要经过底部掺杂区域204等距离。以这种方式，底部掺杂区域204的有效电阻减小，并且通过底部掺杂区域204的电流的均匀性改善。
图12描述了根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图1200。如框1202所示，在衬底的掺杂区域上形成半导体鳍片。根据一个或多个实施例，半导体鳍片可以以与图2中所示的鳍片202类似的方式形成。
如框1204所示，使与半导体鳍片相邻的掺杂区域的一部分凹陷。根据一个或多个实施例，可以以与图6中描绘的底部掺杂区域204类似的方使掺杂区域凹陷。
如框1206所示，在掺杂区域的凹陷部分上形成嵌入式触点。根据一个或多个实施例，嵌入式触点可以以与图7和图8所示的导电轨道800类似的方式形成。如本文先前所讨论的，选择嵌入式触点的材料使得嵌入式触点的导电率高于衬底的掺杂区域的导电率。
这里参考相关附图描述了本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计替代实施例。尽管在以下描述和附图中的元件之间阐述了各种连接和位置关系(例如，上方，下方，相邻等)，但是本领域技术人员将认识到，本文描述的许多位置关系是方向独立的-即使方向改变，当所描述的功能也是被保持的。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不意图在这方面进行限制。类似地，术语“耦合”及其变形描述了在两个元件之间具有通信路径，并不意味着元件之间的直接连接而在它们之间没有中间元件/连接。所有这些变化都被认为是说明书的一部分。因此，实体的耦合可以指直接或间接耦合，并且实体之间的位置关系可以是直接或间接的位置关系。作为间接位置关系的示例，本说明书中关于在层“B”上形成层“A”的引用包括其中一个或多个中间层(例如，层“C”)在层“A”和层“B”之间的情况，只要层“A”和层“B”的相关特性和功能基本上不被中间层改变。
以下定义和缩写将用于解释权利要求和说明书。如这里所使用的，术语现在时的“包括”、进行时的“包括”、现在时的“包含”、进行时的“包含”、现在时的“具有”、进行时的“具有”、现在时的“含有”或进行时的“含有”或其任何其他变型旨在涵盖非、独家包容。例如，包含元素列表的组合物、混合物、工艺、方法，物品或装置不一定仅限于那些元素，而是可以包括未明确列出的或对这种组合物、混合物、工艺、方法，物品或装置隐含的其他元素。
另外，术语“示例性”在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实施例或设计不一定被解释为比其他实施例或者设计优选或有利。术语“至少一个”和“一个或多个”应理解为包括大于或等于1的任何整数，即一个、两个、三个、四个等。术语“多个”应理解为包括任何整数，数字大于或等于2，即两个、三个、四个、五个等。术语“连接”可以包括间接“连接”和直接“连接”。
说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但是每个实施例可以或可以不是包括特定的特征、结构或特性。而且，这些短语不一定是指同一实施例。此外，当结合实施例描述特定特征、结构或特性时，可以认为，无论是否明确描述，结合其他实施例来影响这样的特征、结构或特性是在本领域技术人员的知识范围内。
出于以下描述的目的，术语“上”、“下”、“右”、“左”，“垂直”，“水平”，“顶部”，“底部”及其派生词应涉及所描述的结构和方法，如附图中所示。术语“覆盖”，“顶上”，“顶部”，“定位在”或“定位在顶部”意味着第一元件(例如第一结构)存在于第二元件上(例如第二结构)，其中在第一元件和第二元件之间可以存在诸如接口结构的中间元件。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的接口处没有任何中间传导、绝缘或半导体层的情况下连接。
术语“约”，“基本上”，“大约”及其变体旨在包括与基于提交申请时可用设备的特定量的测量相关联的误差程度。例如，“约”可以包括给定值的±8％或5％，或2％的范围。
短语“对……有选择性”，例如“对第二元素具有选择性的第一元素”，是指第一元素可以被蚀刻，第二元素可以用作蚀刻停止层。
术语“保形的”(例如，保形层)是指该层的厚度在所有表面上基本相同，或者厚度变化小于该层的标称厚度的15％。
术语“外延生长和/或沉积”和“外延形成和/或生长”是指半导体材料(晶体材料)在另一半导体材料(晶体材料)的沉积表面上的生长，其中所生长的另半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(种子材料)基本相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设置系统参数，以使沉积原子以足够的能量到达半导体衬底的沉积表面以在表面上移动，从而使沉积原子将自身定向到沉积表面原子的晶体排列。外延生长的半导体材料可以具有与在其上形成外延生长的材料的沉积表面基本相同的晶体特性。例如，沉积在{100}方向为晶体表面上的外延生长的半导体材料可以呈现{100}方向。在本发明的一些实施例中，外延生长和/或沉积工艺可以选择性地在半导体表面上形成，并且不能在暴露的表面(例如二氧化硅或氮化硅表面)上沉积材料。
如前所述，为了简洁起见，本文中可能详细描述或不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。然而，作为背景，现在将提供可用于实现本发明的一个或多个实施例的半导体器件制造工艺的更一般描述。尽管用于实现本发明的一个或多个实施例的特定制造操作可以是单独已知的，但是所描述的本发明的操作和/或所得结构的组合是唯一的。因此，结合根据本发明的半导体器件的制造描述的操作的独特组合利用在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些工艺在紧接着的段落描述。
通常，用于形成将被封装到IC中的微芯片的各种工艺分为四大类，即膜沉积，去除/蚀刻，半导体掺杂和图案化/光刻。沉积是生长、涂覆或以其他方式将材料转移到晶片上的任何过程。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。去除/蚀刻是从晶片上去除材料的任何过程。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。例如，反应离子蚀刻(RIE)是一种干蚀刻，其通过将材料暴露在离子的轰击中，使离子的一部分从裸露的表面移走来使用化学反应等离子体去除材料，例如半导体材料的掩模图案。等离子体通常通过电磁场在低压(真空)下产生。半导体掺杂是通过掺杂(例如，晶体管源极和漏极)，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。两个导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其组件。半导体衬底的各个区域的选择性掺杂允许通过施加电压来改变衬底的导电性。通过创建这些各种组件的结构，可以构建数百万个晶体管并将它们连接在一起以形成现代微电子器件的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，用于随后将图案转移到衬底。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多导线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对齐，并且缓慢地构建导体、绝缘体和选择性的掺杂区域以形成最终器件。
附图中的流程图和框图显示了根据本发明的各种实施例的制造和/或操作方法的可能实施方式。该方法的各种功能/操作在流程图中由块表示。在一些替代实施方式中，框中提到的功能可以不按图中所示的顺序发生。例如，连续示出的两个方框实际上可以基本上同时执行，或者这些方框有时可以以相反的顺序执行，这取决于所涉及的功能。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (21)

1.一种形成半导体器件的方法，该方法包括：
在衬底的掺杂区域上形成半导体鳍片；
在所述半导体鳍片的用作沟道区域的一部分的侧表面上形成导电栅极；
在所述掺杂区域和所述导电栅极之间形成底部间隔物；
使一部分所述掺杂区域凹陷；以及
在所述掺杂区域的凹陷部分上形成嵌入式触点，所述嵌入式触点的上表面低于所述底部间隔物的下表面；
其中所述嵌入式触点的导电率高于所述掺杂区域的导电率；并且
其中所述嵌入式触点围绕所述半导体鳍片的三个侧面缠绕。
2.如权利要求1所述的方法，还包括在所述导电栅极和所述底部隔离物上方形成顶部隔离物。
3.如权利要求1所述的方法，还包括在所述半导体鳍片的表面上形成导电触点。
4.如权利要求1所述的方法，还包括在所述嵌入式触点的表面上形成导电触点。
5.如权利要求1所述的方法，其中所述嵌入式触点包括金属。
6.如权利要求1所述的方法，其中所述嵌入式触点包括钛。
7.如权利要求1所述的方法，其中形成所述嵌入式触点包括在所述掺杂区域的所述凹陷部分上方和所述导电栅极的侧壁上方共形地沉积导电材料。
8.如权利要求7所述的方法，其中形成所述嵌入式触点还包括去除沉积在所述导电栅极的侧壁上的所述嵌入式触点的所述部分。
9.如权利要求1所述的方法，其中所述掺杂区域的所述凹陷部分凹陷约10至约15nm。
10.一种用于形成半导体器件的方法，所述方法包括：
在衬底的掺杂区域上形成半导体鳍片；
在所述半导体鳍片的用作沟道区域的一部分的侧表面上形成导电栅极；
在所述掺杂区域和所述导电栅极之间形成底部间隔物；
使与所述半导体鳍片相邻的所述掺杂区域的一部分凹陷；
在所述掺杂区域的凹陷部分上形成导电轨道，所述导电轨道的上表面低于所述底部间隔物的下表面；
在所述导电轨道和所述导电栅极之间形成介电层；
在所述导电轨道的表面上形成第一导电触点；以及
在所述半导体鳍片的表面上形成第二导电触点；
其中所述导电轨道的导电率高于所述掺杂区域的导电率；并且
其中所述导电轨道围绕所述半导体鳍片的三个侧面缠绕。
11.如权利要求10所述的方法，其中所述导电轨道包括金属。
12.如权利要求11所述的方法，其中形成所述导电轨道包括在所述掺杂区域的所述凹陷部分上方和所述导电栅极的侧壁上方沉积所述金属。
13.如权利要求12所述的方法，其中形成所述导电轨道还包括去除沉积在所述导电栅极的侧壁上的所述导电轨道的所述部分。
14.如权利要求10所述的方法，其中所述导电轨道包括约7至约12nm的厚度。
15.一种半导体器件，包括：
衬底的掺杂区域上的半导体鳍片；以及
在所述半导体鳍片的用作沟道区域的一部分的侧表面上形成的导电栅极；
所述导电栅极和所述掺杂区域之间的底部间隔物；
沿着所述半导体鳍片的三个侧面的、形成在所述掺杂区域的凹陷部分上的嵌入式底部触点，所述嵌入式底部触点的上表面低于所述底部间隔物的下表面；
其中所述嵌入式底部触点的导电率高于所述掺杂区域的导电率。
16.如权利要求15所述的半导体器件，其中所述嵌入式底部触点包括约7至约12nm的厚度。
17.一种半导体器件，包括：
衬底的掺杂区域上的半导体鳍片；
在所述半导体鳍片的用作沟道区域的一部分的侧表面上形成的导电栅极；
所述导电栅极和所述掺杂区域之间的底部间隔物；
所述掺杂区域的凹陷部分上的导电轨道，所述导电轨道的上表面低于所述底部间隔物的下表面；
所述导电轨道和所述导电栅之间的介电层；
所述导电轨道表面上的第一导电触点；以及
所述半导体鳍片表面上的第二导电触点；
其中所述导电轨道的导电率高于所述掺杂区域的导电率；并且
其中所述导电轨道围绕所述半导体鳍片的三个侧面缠绕。
18.如权利要求17所述的半导体器件，其中所述导电轨道在所述底部间隔物下方凹陷约3至约5nm。
19.一种操作半导体器件的方法，该方法包括：
提供一种半导体器件，包括：
衬底的底部掺杂区域上的半导体鳍片；
形成在所述半导体鳍片的用作沟道区域的一部分的侧表面上的导电栅极；
所述导电栅极和所述掺杂区域之间的底部间隔物；
所述半导体鳍片表面上的顶部掺杂区域；
所述顶部掺杂区域表面上的顶部源极/漏极(S/D)触点；
所述掺杂区域的凹陷部分上的导电轨道，所述导电轨道的上表面低于所述底部间隔物的下表面；以及
所述导电轨道表面上的底部S/D触点；以及
将电流从所述顶部S/D触点通过导电轨道的一部分传递到所述底部S/D触点；并且
其中所述导电轨道围绕所述半导体鳍片的三个侧面缠绕。
20.如权利要求19所述的方法，还包括穿过所述半导体鳍片的第一部分的第一导电路径和穿过所述半导体鳍片的第二部分的第二导电路径。
21.如权利要求20所述的方法，其中所述第一和第二导电路径包括穿过所述底部掺杂区域的相同距离。
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